JPH09261060A

JPH09261060A - Ａ／ｄコンバータ

Info

Publication number: JPH09261060A
Application number: JP8072042A
Authority: JP
Inventors: Toshio Kumamoto; 敏夫熊本; Osamu Matsumoto; 修松本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1997-10-03
Also published as: US5731776A

Abstract

(57)【要約】【課題】装置の配設に要する半導体チップ上の面積を
節減する。【解決手段】抵抗素子ｒ１，ｒ２，・・・，ｒ８が中間
タップＴ１，Ｔ２，・・・，Ｔ７を介して直列に接続され
て成るラダー抵抗１は、中間点で折り返すように配設さ
れている。差動比較器Ｃ１，Ｃ７の対、差動比較器Ｃ
２，Ｃ６の対など、共通の中間タップに接続される差動
比較器の対は、接続されるべき中間タップに近接するよ
うに、互いに隣接して配置されている。このため、中間
タップＴ１，Ｔ２，・・・，Ｔ７と差動比較器Ｃ１，Ｃ
２，・・・，Ｃ７とを接続する配線を短くすることがで
き、これらの配線の配設に要する半導体チップ上の面積
を節減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ａ／Ｄコンバー
タに関し、特に、装置が作り込まれる半導体チップの面
積を節減するための改良に関する。

【０００２】

【従来の技術】図１１は、この発明の背景となる従来の
Ａ／Ｄコンバータを示す配線図である。この装置１５１
は、単一の半導体基板（半導体チップ）の中に作り込ま
れている。図１１に示すように、装置１５１には、N個
の差動比較器Ｃ１，Ｃ２，・・・，Ｃ(N)が備わっており、
これらの差動比較器Ｃ１，Ｃ２，・・・，Ｃ(N)の各１は、
第１から第４の入力端子を有している。そして、これら
の差動比較器Ｃ１，Ｃ２，・・・，Ｃ(N)のすべての出力
は、エンコーダ１０へと入力されている。

【０００３】装置１５１には、さらに、ラダー抵抗５１
が備わっている。このラダー抵抗５１は、一対の端子５
２，５３と、それらの間に直列に接続される抵抗素子ｒ
１，ｒ２，・・・，ｒ(N+1)とを有している。また、抵抗素
子ｒ１，ｒ２，・・・，ｒ(N+1)の接続部には、中間タップ
Ｔ１，Ｔ２，・・・，Ｔ(N)が、それぞれ設けられている。

【０００４】各差動比較器Ｃ(i)(i=1,・・・,N)の第１の入
力端子は、抵抗素子ｒ(i)と抵抗素子ｒ(i+1)の接続部に
設けられた中間タップＴ(i)に接続され、第２の入力端
子は、抵抗素子ｒ(N+2-i)と抵抗素子ｒ(N+1-i)の接続部
に設けられた中間タップＴ(N+1-i)に接続されている。
言い替えると、各中間タップＴ(i)には、差動比較器Ｃ
(i)の第１の入力端子と、差動比較器Ｃ(N+1-i)の第２の
入力端子とが、共通に接続されている。

【０００５】装置１５１には、さらに、一端に端子５
７，５８がそれぞれ接続された一対の差動入力信号線５
５，５６が備わっている。そして、差動比較器Ｃ１，Ｃ
２，・・・，Ｃ(N)の各１の第３の入力端子が差動入力信号
線５へ接続されており、第４の入力端子が差動入力信号
線６へと接続されている。

【０００６】差動比較器Ｃ１，Ｃ２，・・・，Ｃ(N)の各１
は、第３の入力端子に入力された入力電圧信号と第４の
入力端子に入力された入力電圧信号との差を、第１の入
力端子に入力された入力電圧信号と第２の入力端子に入
力された入力電圧信号との差と比較し、その結果に応じ
てハイレベルまたはロウレベルのデジタル信号を出力す
る。

【０００７】端子５２には、外部の基準電圧供給回路に
よって、低電位側の基準電位ＶＲＢが供給され、端子５
３には高電位側の基準電位ＶＲＴが供給される。また、
端子５７，５８には、一対の差動形式の入力電圧信号Ｖ
ｉ，Ｖｉ^*が、それぞれ入力される。したがって、差動
比較器Ｃ１，Ｃ２，・・・，Ｃ(N)の各１は、入力電圧信号
Ｖｉ，Ｖｉ^*の差Ｖｉｎを、ラダー抵抗５１によって分
圧されて得られる分圧基準電圧Ｖ１，Ｖ２，・・・，Ｖ(N)
とそれぞれ比較して、その結果に応じてハイレベルまた
はロウレベルの信号を出力する。

【０００８】分圧基準電圧Ｖ１，Ｖ２，・・・，Ｖ(N)は、
この順に、しかも等間隔で高くなる。したがって、例え
ば、入力電圧信号Ｖｉ，Ｖｉ^*の差Ｖｉｎが、分圧基準
電圧Ｖ(N/2)よりも大きく、分圧基準電圧Ｖ(N/2+1)より
も小さければ、差動比較器Ｃ１，・・・，Ｃ(N/2)はハイレ
ベルの信号を出力し、差動比較器Ｃ(N/2+1)，・・・，Ｃ
(N)は、ロウレベルの信号を出力する。

【０００９】エンコーダ１０は、これらの差動比較器Ｃ
１，Ｃ２，・・・，Ｃ(N)が出力するハイレベルまたはロウ
レベルの信号の組を、２進法の数値を表現するデジタル
信号へと変換し、出力信号ＯＵＴとして外部へ出力す
る。このようにして、装置１５１は、アナログの差動形
式の入力電圧信号Ｖｉ，Ｖｉ^*の差Ｖｉｎを、デジタル
の信号へと変換して出力する。

【００１０】

【発明が解決しようとする課題】従来の装置１５１は、
以上のように構成されているので、つぎのような問題点
を有していた。すなわち、ラダー抵抗５１に備わる中間
タップＴ１，Ｔ２，・・・，Ｔ(N)と、差動比較器Ｃ１，Ｃ
２，・・・，Ｃ(N)との間を接続するための配線が長くなら
ざるを得ず、そのために、半導体チップ上で配線が占め
る領域の面積が大きくなるという問題点があった。すな
わち、装置が作り込まれる半導体チップの面積が大きく
ならざるを得ないという問題点があった。

【００１１】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、装置が必要と
する半導体チップの面積を節減し得るＡ／Ｄコンバータ
を提供することを目的とする。

【００１２】

【課題を解決するための手段】第１の発明の装置は、直
列に接続された第１〜第Ｎ＋１の抵抗素子とそれぞれの
接続点に順に第１〜第Ｎの中間タップとを有するラダー
抵抗と、一対の差動入力信号線と、第１〜第Ｎの差動比
較器と、前記第１〜第Ｎの差動比較器の出力の組を符号
化し、出力信号として出力するエンコーダと、を備え、
前記第１〜第Ｎの差動比較器の各１は、第１〜第４の入
力端子を有し、前記第３および前記第４の入力端子への
入力信号の差を、前記第１および前記第２の入力端子へ
の入力信号の差と比較して、いずれが大きいかを判定し
て出力し、前記第１〜第Ｎの差動比較器のすべてを通じ
て、前記第３および前記第４の入力端子は、前記一対の
差動入力信号線の一方と他方に、それぞれ接続されてお
り、すべてのｉ（＝１，・・・，Ｎ）に対して、第ｉの差
動比較器が有する前記第１および前記第２の入力端子
が、それぞれ、第ｉの中間タップと第Ｎ＋１−ｉの中間
タップとに接続されているＡ／Ｄコンバータにおいて、
前記ラダー抵抗は、すべてのｊ（＝１，・・・，Ｎ）に対
して、第ｊの中間タップと第Ｎ＋１−ｊの中間タップと
が隣合うように、中間点で折り返されて配設されてお
り、前記第１〜第Ｎの差動比較器は、前記ラダー抵抗の
片側に沿って配列されており、しかも、少なくとも一つ
のｋ（＝１，・・・，Ｎ）に対して、第ｋおよび第Ｎ＋１
−ｋの中間タップに共通に接続される第ｋおよび第Ｎ＋
１−ｋの差動比較器が、互いに隣合って並ぶとともに、
前記第１〜第Ｎの差動比較器のすべての中で、第ｋおよ
び第Ｎ＋１−ｋの中間タップに最も近接する位置を占め
るように、前記第１〜第Ｎの差動比較器の配列順序が設
定されていることを特徴とする。

【００１３】第２の発明の装置は、第１の発明のＡ／Ｄ
コンバータにおいて、すべてのｍ（＝１，・・・，Ｎ）に
対して、第ｍおよび第Ｎ＋１−ｍの中間タップに共通に
接続される第ｍおよび第Ｎ＋１−ｍの差動比較器が、互
いに隣合って並ぶとともに、前記第１〜第Ｎの差動比較
器のすべての中で、第ｍおよび第Ｎ＋１−ｍの中間タッ
プに最も近接する位置を占めるように、前記第１〜第Ｎ
の差動比較器の配列順序が設定されていることを特徴と
する。

【００１４】第３の発明の装置は、第２の発明のＡ／Ｄ
コンバータにおいて、すべてのｎ（＝１，・・・，Ｎ）を
通じて、第ｎの差動比較器と、当該第ｎの差動比較器が
接続される第ｎおよび第Ｎ＋１−ｎの中間タップとの間
の位置関係が、互いに同一または対称となるように、前
記第１〜第Ｎの差動比較器が配設されていることを特徴
とする。

【００１５】第４の発明の装置は、第１ないし第３のい
ずれかの発明のＡ／Ｄコンバータにおいて、前記第１〜
第Ｎ＋１の抵抗素子のすべてが、同一形状および同一抵
抗値を有する単位抵抗素子を単位構成要素として構成さ
れていることを特徴とする。

【００１６】第５の発明の装置は、第１ないし第４のい
ずれかの発明のＡ／Ｄコンバータにおいて、相互に結合
した前記ラダー抵抗、前記第１〜第Ｎの差動比較器、前
記一対の差動入力信号線、および、前記エンコーダによ
って構成される装置部分を、第１のＡ／Ｄ変換ブロック
とし、当該第１のＡ／Ｄ変換ブロックと同一構成の第２
のＡ／Ｄ変換ブロックをさらに備え、しかも、前記第１
および第２のＡ／Ｄ変換ブロックの間で、前記ラダー抵
抗が共有されており、さらに、前記第１および第２のＡ
／Ｄ変換ブロックは、前記ラダー抵抗に対して互いに対
称に配設されていることを特徴とする。

【００１７】第６の発明の装置は、第５の発明のＡ／Ｄ
コンバータにおいて、前記第１および第２のＡ／Ｄ変換
ブロックの間で、前記一対の差動入力信号線が、さらに
共有されており、当該一対の差動入力信号線は、折り返
された前記ラダー抵抗に挟まれるように配設されている
ことを特徴とする。

【００１８】第７の発明の装置は、第５または第６の発
明のＡ／Ｄコンバータにおいて、前記第１および第２の
Ａ／Ｄ変換ブロックの間で、前記出力信号を選択して出
力するマルチプレクサを、さらに備えることを特徴とす
る。

【００１９】第８の発明の装置は、第７の発明のＡ／Ｄ
コンバータにおいて、前記マルチプレクサ、ならびに、
前記第１および第２のＡ／Ｄ変換ブロックの各１に属す
る前記差動比較器および前記エンコーダに、クロック信
号を供給する制御部を、さらに備え、当該制御部は、前
記第１および第２のＡ／Ｄ変換ブロックが互いに逆位相
の関係をもって動作するとともに、前記マルチプレクサ
が当該第１および第２のＡ／Ｄ変換ブロックの間で前記
出力信号を交互に選択するように、前記クロック信号を
供給することを特徴とする。

【００２０】第９の発明の装置は、直列に接続された第
１〜第Ｎ＋１の抵抗素子とそれぞれの接続点に順に第１
〜第Ｎの中間タップとを有するラダー抵抗と、一対の差
動入力信号線と、第１〜第Ｎの差動比較器と、前記第１
〜第Ｎの差動比較器の出力の組を符号化し、出力信号と
して出力するエンコーダと、を備え、前記第１〜第Ｎの
差動比較器の各１は、第１〜第４の入力端子を有し、前
記第３および前記第４の入力端子への入力信号の差を、
前記第１および前記第２の入力端子への入力信号の差と
比較して、いずれが大きいかを判定して出力し、前記第
１〜第Ｎの差動比較器のすべてを通じて、前記第３およ
び前記第４の入力端子は、前記一対の差動入力信号線の
一方と他方に、それぞれ接続されており、すべてのｉ
（＝１，・・・，Ｎ）に対して、第ｉの差動比較器が有す
る前記第１および前記第２の入力端子が、それぞれ、第
ｉの中間タップと第Ｎ＋１−ｉの中間タップとに接続さ
れているＡ／Ｄコンバータにおいて、相互に結合した前
記ラダー抵抗、前記第１〜第Ｎの差動比較器、前記一対
の差動入力信号線、および、前記エンコーダによって構
成される装置部分を、第１のＡ／Ｄ変換ブロックとし、
当該第１のＡ／Ｄ変換ブロックと同一構成の第２のＡ／
Ｄ変換ブロックをさらに備え、しかも、前記第１および
第２のＡ／Ｄ変換ブロックの間で、前記ラダー抵抗が共
有されており、さらに、前記第１および第２のＡ／Ｄ変
換ブロックは、前記ラダー抵抗に対して互いに対称に配
設されていることを特徴とする。

【００２１】

【発明の実施の形態】

＜1.実施の形態１＞ここでは、３ビット出力のＡ／Ｄコ
ンバータを例として、実施の形態１のＡ／Ｄコンバータ
について説明する。

【００２２】＜1-1.回路構成＞図１は、この実施の形態
の装置の配線図である。この装置１０１は、単一の半導
体基板（半導体チップ）の中に作り込まれている。図１
に示すように、装置１０１には、７個の差動比較器Ｃ
１，Ｃ２，・・・，Ｃ７が備わっており、これらの差動比
較器Ｃ１，Ｃ２，・・・，Ｃ７の各１は、第１から第４の
入力端子を有している。さらに、すべての差動比較器Ｃ
１，Ｃ２，・・・，Ｃ７の出力が、エンコーダ１０へと入
力されている。

【００２３】差動比較器Ｃ１，Ｃ２，・・・，Ｃ７の各１
において、符号「＋」が付された２つの入力端子の中
で、反転符号「ｏ」が付されない入力端子が、第３の入
力端子であり、反転符号「ｏ」が付された入力端子が、
第１の入力端子である。また、符号「−」が付された２
つの入力端子の中で、反転符号「ｏ」が付されない入力
端子が、第４の入力端子であり、反転符号「ｏ」が付さ
れた入力端子が、第２の入力端子である。このことは、
以下の図においても同様である。

【００２４】装置１０１には、さらに、ラダー抵抗１が
備わっている。このラダー抵抗１は、一対の端子２，３
と、それらの間に直列に接続される抵抗素子ｒ１，ｒ
２，・・・，ｒ８を有している。また、各抵抗素子ｒ１，
ｒ２，・・・，ｒ８の接続部には、中間タップＴ１，Ｔ
２，・・・，Ｔ７が、それぞれ設けられている。

【００２５】差動比較器Ｃ１の第１の入力端子は、抵抗
素子ｒ１と抵抗素子ｒ２の接続点に設けられる中間タッ
プＴ１に接続され、第２の入力端子は、抵抗素子ｒ８と
抵抗素子ｒ７の接続点に設けられた中間タップＴ７に接
続されている。また、差動比較器Ｃ２の第１の入力端子
は中間タップＴ２に接続され、第２の入力端子は中間タ
ップＴ６に接続されている。

【００２６】一般に、差動比較器Ｃ(i)(i=1,・・・,7)の第
１の入力端子は、抵抗素子ｒ(i)と抵抗素子ｒ(i+1)の接
続部に設けられた中間タップＴ(i)に接続され、第２の
入力端子は、抵抗素子ｒ(9-i)と抵抗素子ｒ(8-i)の接続
部に設けられた中間タップＴ(8-i)に接続されている。
言い替えると、各中間タップＴ(i)には、差動比較器Ｃ
(i)の第１の入力端子と、差動比較器Ｃ(8-i)の第２の入
力端子とが、共通に接続されている。

【００２７】装置１０１には、さらに、一端に端子７，
８がそれぞれ接続された一対の差動入力信号線５，６が
備わっている。そして、差動比較器Ｃ１，Ｃ２，・・・，
Ｃ７の各１の第３の入力端子が差動入力信号線５へ接続
されており、第４の入力端子が差動入力信号線６へと接
続されている。

【００２８】差動比較器Ｃ１，Ｃ２，・・・，Ｃ７の各１
は、第３の入力端子に入力された入力電圧信号Ｖ３と第
４の入力端子に入力された入力電圧信号Ｖ４との差を、
第１の入力端子に入力された入力電圧信号Ｖ１と第２の
入力端子に入力された入力電圧信号Ｖ２との差と比較
し、その結果に応じてハイレベルまたはロウレベルのデ
ジタル信号を出力する。

【００２９】言い替えると、差動比較器Ｃ１，Ｃ２，・・
・，Ｃ７の各１は、（Ｖ３−Ｖ４）と（Ｖ１−Ｖ２）の
差を増幅して出力する。すなわち、各１の出力電圧信号
Ｖｏｕｔは、増幅率Ｇ（＞＞１）を用いて、Ｖｏｕｔ＝
Ｇ・｛（Ｖ３−Ｖ４）−（Ｖ１−Ｖ２）｝、で表現され
る。

【００３０】端子２，３には外部の基準電圧供給回路が
接続される。すなわち、端子２には低電位側の基準電位
ＶＲＢが供給され、端子３には高電位側の基準電位ＶＲ
Ｔが供給される。また、端子７，８には、一対の差動形
式の入力電圧信号Ｖｉ，Ｖｉ^*が、それぞれ入力され
る。なお、入力電圧信号Ｖｉ^*は、入力電圧信号Ｖｉの
反転信号を表現している。

【００３１】したがって、差動比較器Ｃ１，Ｃ２，・・
・，Ｃ７の各１は、入力電圧信号Ｖｉ，Ｖｉ^*の差を、ラ
ダー抵抗１によって分圧されて得られる分圧基準電圧
（Ｖ１−Ｖ２）と比較して、その結果に応じてハイレベ
ルまたはロウレベルの信号を出力する。少なくとも、抵
抗素子ｒ２，・・・，ｒ７の間では、それらの抵抗値は互
いに等しく設定されている。このため、分圧基準電圧
（Ｖ１−Ｖ２）は、差動比較器Ｃ１，Ｃ２，・・・，Ｃ７
の順に、等間隔で順に高くなっている。すなわち、差動
比較器Ｃ１，Ｃ２，・・・，Ｃ７は、入力電圧信号Ｖｉ，
Ｖｉ^*を、等間隔で順に高くなる分圧基準電圧（Ｖ１−
Ｖ２）と比較する。

【００３２】例えば、入力電圧信号Ｖｉ，Ｖｉ^*の差
が、中間タップＴ２，Ｔ６の間の分圧基準電圧（Ｖ１−
Ｖ２）よりも大きく、中間タップＴ３，Ｔ５の間の分圧
基準電圧（Ｖ１−Ｖ２）よりも小さければ、入力電圧信
号Ｖｉ，Ｖｉ^*の差は、差動比較器Ｃ１，Ｃ２に入力さ
れる分圧基準電圧（Ｖ１−Ｖ２）よりも大きく、残りの
差動比較器Ｃ３，・・・，Ｃ７に入力される分圧基準電圧
（Ｖ１−Ｖ２）よりも小さい。

【００３３】その結果、差動比較器Ｃ１，Ｃ２は、ハイ
レベルの信号を出力し、差動比較器Ｃ３，・・・，Ｃ７
は、ロウレベルの信号を出力する。エンコーダ１０は、
これらの差動比較器Ｃ１，Ｃ２，・・・，Ｃ７が出力する
ハイレベルまたはロウレベルの信号の組を、３ビットの
デジタル信号へと符号化し、出力信号ＯＵＴとして出力
端子１１へ出力する。装置１０１には制御部１５が備わ
っており、差動比較器Ｃ１，Ｃ２，・・・，Ｃ７およびエ
ンコーダ１０は、この制御部１５が出力するクロック信
号に同期して、それぞれの演算処理を実行する。

【００３４】このようにして、装置１０１は、アナログ
の差動形式の入力電圧信号Ｖｉ，Ｖｉ^*を、デジタルの
信号に変換して出力する。なお、制御部１５を設けるこ
となく、クロック信号が外部から付与されるように、装
置１０１を構成してもよい。

【００３５】＜1-2.レイアウト＞つぎに、ラダー抵抗１
と差動比較器Ｃ１，Ｃ２，・・・，Ｃ７のレイアウトにつ
いて説明する。図１の配線図に示すように、ラダー抵抗
１は、中間点で折返して配設されている。そして、差動
比較器Ｃ１，Ｃ２，・・・，Ｃ７は、ラダー抵抗１に対向
するように、ラダー抵抗１の片側に沿って配列されてい
る。しかも、ラダー抵抗１が中間点で折り返されている
ことに対応して、差動比較器Ｃ１，Ｃ２，・・・，Ｃ７
は、端子２，３から中間タップＴ４へと向かって、差動
比較器Ｃ１，Ｃ７，Ｃ２，Ｃ６，・・・，Ｃ４の順序で配
列されている。

【００３６】すなわち、中間タップＴ(i)，Ｔ(8-i)に、
共通に接続される差動比較器Ｃ(i)，Ｃ(8-i)が、互いに
隣接するように配設されている。例えば、中間タップＴ
１，Ｔ７を共有する差動比較器Ｃ１とＣ７とが、隣接し
て配設され、中間タップＴ２，Ｔ６を共有する差動比較
器Ｃ２とＣ６とが、隣接して配設されている。しかも、
互いに隣接する差動比較器Ｃ(i)，Ｃ(8-i)は、それらが
共通に接続される中間タップＴ(i)，Ｔ(8-i)に対して、
すべての差動比較器Ｃ１，Ｃ２，・・・，Ｃ７の中で、最
も近接した位置を占めるように配設されている。

【００３７】このため、中間タップＴ１，Ｔ２，・・・，
Ｔ７と差動比較器Ｃ１，Ｃ２，・・・，Ｃ７との間が、最
短距離の配線を用いて接続される。すなわち、中間タッ
プＴ１，Ｔ２，・・・，Ｔ７と差動比較器Ｃ１，Ｃ２，・・
・，Ｃ７とを接続する配線を配設するのに要する半導体
チップ上の領域の面積を、縮小することが可能となる。

【００３８】図２は、ラダー抵抗１と差動比較器Ｃ１，
Ｃ２，・・・，Ｃ７のレイアウトパターンの一例を模式的
に示す平面図である。図２に示すように、ラダー抵抗１
は、その中間点に相当する中間タップＴ４を一端とし、
一対の端子２，３を他端とするように、折り返されて配
設されている。そして、ラダー抵抗１を構成する抵抗素
子ｒ１，ｒ２，・・・，ｒ８は、折り返されてなる２列の
直線に沿って、順に配列されている。

【００３９】また、差動比較器Ｃ１，Ｃ２，・・・，Ｃ７
は、ラダー抵抗１に平行な直線に沿って、一列に配列さ
れている。さらに、図２では図示を略するが、差動入力
信号線５，６は、ラダー抵抗１と差動比較器Ｃ１，Ｃ
２，・・・，Ｃ７との間に、ラダー抵抗１に平行な２本の
直線状に配設されている（図１に示している）。

【００４０】図２の例では、抵抗素子ｒ１，ｒ２，・・
・，ｒ８は、両端の抵抗素子ｒ１，ｒ８も含めて、すべ
て設計値としては同一の抵抗値Ｒを有するように設定さ
れている。しかも、抵抗素子ｒ１，ｒ２，・・・，ｒ８
は、すべて同一サイズに配設されている。このため、抵
抗素子ｒ１，ｒ２，・・・，ｒ８の抵抗値を容易に高い精
度で揃えることが可能である。

【００４１】また、折り返し点である中間タップＴ４を
境に、抵抗素子ｒ１，・・・，ｒ４と、抵抗素子ｒ５，・・
・，ｒ８が、２列に配列され、しかも各抵抗素子ｒ１，
ｒ２，・・・，ｒ８は同一サイズに設定されるので、共通
の差動比較器に接続される中間タップが、互いに隣接す
る。例えば、差動比較器Ｃ１，Ｃ７に共通に接続される
中間タップＴ１，Ｔ７は、互いに隣接する。

【００４２】さらに、すべての差動比較器Ｃ１，Ｃ２，
・・・，Ｃ７は、それぞれが接続される中間タップＴ１，
Ｔ２，・・・，Ｔ７に対して、同一の位置関係または対称
の位置関係、すなわち同等の位置関係となるように配設
されている。そして、それらの間を接続する配線も、互
いに同一または対称、すなわち同等に配設されている。
このため、すべての差動比較器Ｃ１，Ｃ２，・・・，Ｃ７
の特性が、高い精度で揃う。すなわち、高い精度でのＡ
／Ｄ変換が実現する。

【００４３】図３は、入力電圧信号Ｖｉ，Ｖｉ^*の差で
あるアナログ入力電圧と、出力信号ＯＵＴであるデジタ
ル出力コードとの関係を示すグラフである。図３におい
て、基準電位の差（ＶＲＢ−ＶＲＴ）を、便宜上、
「０」のアナログ入力電圧で表し、基準電位の差（ＶＲ
Ｔ−ＶＲＢ）を、最大値であるｎｖで表している。これ
らのアナログ入力電圧の最大振幅ｎｖを、一定のステッ
プ幅で分割して、デジタル化することによって出力信号
ＯＵＴが得られる。

【００４４】アナログ入力電圧とデジタル出力コードと
の間の関係には、一般に、二通りの形式がある。すなわ
ち、図３において、折れ線Ａで示されるように、最大振
幅の両端部（０とｎｖ）においても、同一のステップ幅
である形式と、折れ線Ｂで示されるように、最大振幅の
両端部（０とｎｖ）では、ステップ幅が、通常のステッ
プ幅の半値に設定される形式とがある。図２に例示した
ラダー抵抗１は、折れ線Ａに対応したＡ／Ｄコンバータ
を実現する。

【００４５】これに対して、図４の平面図に示すラダー
抵抗１は、折れ線Ｂに対応したＡ／Ｄコンバータを実現
する。すなわち、図４に示すラダー抵抗１では、抵抗素
子ｒ１，ｒ２，・・・，ｒ８の中の、両端部を除いた抵抗
素子ｒ２，・・・，ｒ７については、それらの抵抗値は、
図２のラダー抵抗１と同様に、抵抗値Ｒに設定されてい
る。一方、両端部に位置する抵抗素子ｒ１，ｒ８は、抵
抗値Ｒの半値（Ｒ／２）に設定されている。

【００４６】ラダー抵抗１が、このように構成されて
も、抵抗素子ｒ２，・・・，ｒ７は、互いに同一サイズで
配設され、しかもそれらの抵抗素子の配列と、差動比較
器Ｃ１，Ｃ２，・・・，Ｃ７の配列との関係は、図２と同
様である。このため、図２と同様に、高精度のＡ／Ｄ変
換が実現する。

【００４７】特に、抵抗素子ｒ２，・・・，ｒ７の各１
は、抵抗素子ｒ１，ｒ８が２個直列に配列することによ
って構成されている。すなわち、すべての抵抗素子ｒ
１，ｒ２，・・・，ｒ８は、抵抗値Ｒ／２を有する単位抵
抗素子を単位構成要素として構成されている。このた
め、抵抗素子ｒ１，ｒ２，・・・，ｒ８の間で抵抗値の異
なるものが存在するにも拘らず、図２のラダー抵抗１と
同様に、すべての抵抗素子ｒ１，ｒ２，・・・，ｒ８を通
じて、高精度の抵抗値が容易に実現する。

【００４８】また、ラダー抵抗１には差動比較器Ｃ１，
Ｃ２，・・・，Ｃ７に接続される中間タップＴ１，Ｔ２，・
・・，Ｔ７の他に、単位抵抗素子を接続するための中間タ
ップＳ１，・・・，Ｓ６が、各抵抗素子ｒ２，・・・，ｒ７の
中に設けられている。これらの中間タップＳ１，・・・，
Ｓ６は、差動比較器Ｃ１，Ｃ２，・・・，Ｃ７以外の装置
へ接続するために利用することも可能である。

【００４９】例えば、Ａ／ＤコンバータとＤ／Ａコンバ
ータとを内部に有する直並列型のＡ／Ｄコンバータが、
単一の半導体基板に作り込まれ、その構成要素であるＡ
／Ｄコンバータとして装置１０１を利用することが可能
である。このときに、中間タップＳ１，・・・，Ｓ６は、
Ｄ／Ａコンバータに接続される中間タップとして機能し
得る。

【００５０】＜2.実施の形態２＞図５は、実施の形態２
のＡ／Ｄコンバータの配線図である。なお、以下の図に
おいて、図１に示した実施の形態１の装置と同一部分ま
たは相当部分（同一の機能をもつ部分）については、同
一符号を付してその詳細な説明を略する。

【００５１】この装置１０２は、３ビットのデジタル数
値に加えて１ビットのオーバフロービット（または、ア
ンダフロービット）を出力する。すなわち、アナログの
入力電圧信号Ｖｉ，Ｖｉ^*の差が、３ビットのデジタル
信号に変換されるとともに、オーバフロー（または、ア
ンダフロー）が発生したときに、オーバフロービットに
アクティブレベルが出力される。

【００５２】このため、装置１０２には、８個の差動比
較器Ｃ１，Ｃ２，・・・，Ｃ８が備わっている。それに対
応して、ラダー抵抗１には、一対の端子２，３に直列に
接続される９個の抵抗素子ｒ１，ｒ２，・・・，ｒ９が設
けられており、それらの接続部として、中間タップＴ
１，Ｔ２，・・・，Ｔ８が、さらに設けられている。そし
て、差動比較器Ｃ(i)(i=1,・・・,8)の第１の入力端子は、
抵抗素子ｒ(i)と抵抗素子ｒ(i+1)の接続部に設けられた
中間タップＴ(i)に接続され、第２の入力端子は、抵抗
素子ｒ(10-i)と抵抗素子ｒ(9-i)の接続部に設けられた
中間タップＴ(9-i)に接続されている。

【００５３】装置１０２では、抵抗素子ｒ５がラダー抵
抗１の中間点に相当する。したがって、ラダー抵抗１
は、抵抗素子ｒ５で折返すように配設されている。そし
て、隣接する中間タップＴ(i)，Ｔ(9-i)に、共通に接続
される差動比較器Ｃ(i)，Ｃ(9-i)が、互いに隣接するよ
うに配設されている。例えば、隣接する中間タップＴ
２，Ｔ７に共通に接続される差動比較器Ｃ２，Ｃ７が、
互いに隣接するように配置されている。

【００５４】すなわち、差動比較器Ｃ１，Ｃ２，・・・，
Ｃ８は、ラダー抵抗１に対向して、端子２，３から抵抗
素子ｒ５へと向かって、差動比較器Ｃ１，Ｃ８，Ｃ２，
Ｃ７，・・・，Ｃ４，Ｃ５の順で配列されている。しか
も、互いに隣接する差動比較器Ｃ(i)，Ｃ(9-i)は、それ
らが共通に接続される中間タップＴ(i)，Ｔ(9-i)に対し
て、すべての差動比較器Ｃ１，Ｃ２，・・・，Ｃ８の中
で、最も近接した位置を占めるように配設されている。

【００５５】このため、装置１０１と同様に、中間タッ
プＴ１，Ｔ２，・・・，Ｔ８と差動比較器Ｃ１，Ｃ２，・・
・，Ｃ８との間が、最短距離の配線を用いて接続され
る。すなわち、中間タップＴ１，Ｔ２，・・・，Ｔ８と差
動比較器Ｃ１，Ｃ２，・・・，Ｃ８とを接続する配線を配
設するのに要する半導体チップ上の領域の面積を縮小す
る効果は、装置１０２においても同様に得られる。

【００５６】図６は、装置１０２におけるラダー抵抗１
と差動比較器Ｃ１，Ｃ２，・・・，Ｃ８のレイアウトパタ
ーンの一例を模式的に示す平面図である。図６に示すよ
うに、ラダー抵抗１を構成する抵抗素子ｒ１，ｒ２，・・
・，ｒ９の中の両端部を除いた抵抗素子ｒ２，・・・，ｒ８
の各１は、中間タップＳ１，・・・，Ｓ７を介して直列接
続された２個の単位抵抗素子を有している。各単位抵抗
素子は、同一形状に配設され、しかも同一の抵抗値Ｒ／
２を有している。

【００５７】このため、ラダー抵抗１の中間点に位置す
る抵抗素子ｒ５の中央部で、ラダー抵抗１を折り返すこ
とが可能となっている。すなわち、抵抗素子ｒ５に属す
る中間タップＳ４を折り返し点とすることで、中間点で
の折り返しが可能となっている。一般に、差動比較器の
個数が偶数である場合には、各抵抗素子を２個あるいは
偶数個の単位抵抗素子の直列回路で構成することによっ
て、ラダー抵抗１の中間点での折り返しが可能となる。

【００５８】なお、図６に例示するラダー抵抗１では、
折れ線Ｂ（図３）に対応した特性を実現するように、抵
抗素子ｒ１，ｒ９は、それぞれ１個の単位抵抗素子のみ
を有しているが、抵抗素子ｒ１，ｒ９を、抵抗素子ｒ
２，・・・，ｒ８と同様に、２個の単位抵抗素子の直列回
路で構成することによって、折れ線Ａ（図３）に対応し
た特性を実現することも可能である。

【００５９】ラダー抵抗１に含まれるすべての抵抗素子
ｒ１，ｒ２，・・・，ｒ９が、同一の単位抵抗素子を単位
構成要素として構成されているので、図４のラダー抵抗
１と同様に、すべての抵抗素子ｒ１，ｒ２，・・・，ｒ９
を通じて、高精度の抵抗値が容易に実現する。また、す
べての差動比較器Ｃ１，Ｃ２，・・・，Ｃ８が、それぞれ
が接続される中間タップＴ１，Ｔ２，・・・，Ｔ８に対し
て、同一または対称、すなわち同等の位置関係となるよ
うに配設されているために、高い精度でのＡ／Ｄ変換が
実現する点も、図２あるいは図４のラダー抵抗１と同様
である。

【００６０】＜3.実施の形態３＞図７および図８は、そ
れぞれ、実施の形態３のＡ／Ｄコンバータの配線図、お
よびレイアウトを模式的に示す平面図である。これらの
図に示すように、この装置１０３は、装置１０２のラダ
ー抵抗１を中央に挟んで、同じく装置１０２の差動入力
信号線５，６、差動比較器Ｃ１，Ｃ２，・・・，Ｃ８、お
よびエンコーダ１０が、対をなすように対称に配設され
ている。

【００６１】すなわち、図７において、ラダー抵抗１、
ならびに、ラダー抵抗１の右側に配設される差動入力信
号線５ａ，６ａ、差動比較器Ｃ１，Ｃ２，・・・，Ｃ８、
およびエンコーダ１０ａは、装置１０２と同等のＡ／Ｄ
変換ブロック（第１のＡ／Ｄ変換ブロック）ＢＫ１を構
成している。同様に、ラダー抵抗１、ならびに、ラダー
抵抗１の左側に配設される差動入力信号線５ｂ，６ｂ、
差動比較器Ｃ１，Ｃ２，・・・，Ｃ８、およびエンコーダ
１０ｂは、装置１０２と同等のもう一つのＡ／Ｄ変換ブ
ロック（第２のＡ／Ｄ変換ブロック）ＢＫ２を構成して
いる。

【００６２】装置１０３には、さらに、制御部１６およ
びマルチプレクサ１７が備わっている。マルチプレクサ
１７は、制御部１６から供給されるクロック信号に応答
して、一対のエンコーダ１０ａ，１０ｂからの出力信号
ＯＵＴａ，ＯＵＴｂを、時分割的に交互に選択し、出力
端子１１へ出力信号ＯＵＴとして出力する。制御部１６
は同時に、一対のＡ／Ｄ変換ブロックＢＫ１，ＢＫ２が
互いに逆位相で動作するように、それぞれに属する差動
比較器Ｃ１，Ｃ２，・・・，Ｃ８、および、エンコーダ１
０ａ（１０ｂ）へクロック信号を供給する。

【００６３】これによって、差動入力信号線５ａ，６ａ
の一端に接続された端子７ａ，８ａ、および、差動入力
信号線５ｂ，６ｂに接続された端子７ｂ，８ｂに入力さ
れた入力電圧信号Ｖｉ，Ｖｉ^*が、双方のＡ／Ｄ変換ブ
ロックＢＫ１，ＢＫ２によって、交互にデジタル信号へ
と変換され、さらに、それらのデジタル信号が、マルチ
プレクサ１７によって、順次選択されて出力端子１１へ
と出力される。

【００６４】このように、装置１０３では、一対のＡ／
Ｄ変換ブロックＢＫ１，ＢＫ２が、逆位相の関係をもっ
て動作するので、一方のみが備わる装置に比べて、変換
の速度が略２倍に高まる。また、一対のＡ／Ｄ変換ブロ
ックＢＫ１，ＢＫ２は、単一のラダー抵抗１を共有する
ので、それらが参照する分圧基準電圧は互いに同一とな
る。しかも、これら一対のＡ／Ｄ変換ブロックＢＫ１，
ＢＫ２は、ラダー抵抗１に対して対称に配設されている
ので、互いの特性が高い精度で揃う。

【００６５】また、Ａ／Ｄ変換ブロックＢＫ１，ＢＫ２
の各１は装置１０２と同等であるので、それぞれに属す
る差動比較器Ｃ１，Ｃ２，・・・，Ｃ８とラダー抵抗１と
を接続する配線が占める領域を節減することができる。
特に、単一のラダー抵抗１を、二つのＡ／Ｄ変換ブロッ
クＢＫ１，ＢＫ２が共有しており、このことも半導体チ
ップの面積を節減することに寄与している。すなわち装
置１０３は、半導体チップの面積を節減しつつ、しか
も、高精度かつ高速度でのＡ／Ｄ変換を実現する。

【００６６】また、一対のＡ／Ｄ変換ブロックＢＫ１，
ＢＫ２の各１は、装置１０２と同一構成であるので、装
置１０３を構成する各部のレイアウトを規定するデー
タ、すなわちレイアウト情報は、装置１０２のレイアウ
トに利用することが可能である。すなわち、装置１０３
のためのレイアウト情報を作成しておけば、そこから必
要部分を切り出すことによって、装置１０２のレイアウ
ト情報を得ることができる。このように、装置１０３で
は、装置１０２との間で、レイアウト情報を共有し得る
という利点がある。

【００６７】なお、図７では、装置１０３に制御部１６
が備わる例を示したが、制御部１６が設けられずに、ク
ロック信号が外部から与えられるように装置１０３を構
成してもよい。

【００６８】＜4.実施の形態４＞図７および図８に例示
したように、装置１０３では、二つのＡ／Ｄ変換ブロッ
クＢＫ１，ＢＫ２が、単一のラダー抵抗１を共有すると
ともに、ラダー抵抗１に対して対称に配置されることに
よって、高精度かつ高速度のＡ／Ｄ変換が図られてい
る。図９は、二つのＡ／Ｄ変換ブロックＢＫ１，ＢＫ２
が、同様の条件に沿って配設されたもう一つの例を示す
配線図である。

【００６９】図９に示す装置１０４では、二つのＡ／Ｄ
変換ブロックＢＫ１，ＢＫ２が、ラダー抵抗１だけでな
く、差動入力信号線５，６をも共有している点が、装置
１０３とは特徴的に異なる。すなわち、装置１０４で
は、単一の差動入力信号線５，６が、折り返されたラダ
ー抵抗１に挟まれるように、二つのＡ／Ｄ変換ブロック
ＢＫ１，ＢＫ２の中央部に配設されている。

【００７０】すなわち、この装置１０４においても、装
置１０３と同様に、二つのＡ／Ｄ変換ブロックＢＫ１，
ＢＫ２は、単一のラダー抵抗１を共有するとともに、ラ
ダー抵抗１に対して対称に配置されている。したがっ
て、装置１０４においても、装置１０３と同様に、高精
度かつ高速度のＡ／Ｄ変換が実現する。また、単一の差
動入力信号線５，６が、二つのＡ／Ｄ変換ブロックＢＫ
１，ＢＫ２の間で共有されるので、差動入力信号線５，
６の配設に要する領域が節減される。すなわち、装置１
０４は、半導体チップ上に、さらに小さな面積で形成可
能である。

【００７１】＜5.実施の形態５＞図１０は、実施の形態
５のＡ／Ｄコンバータの配線図である。この装置１０５
では、二つのＡ／Ｄ変換ブロックＢＫ１，ＢＫ２が、装
置１０３と同一に配設されている。そして、マルチプレ
クサ１７は設けられず、さらに、制御部１６とは異なる
機能を果たす制御部１８が設けられている点が、装置１
０３とは特徴的に異なっている。制御部１８は、二つの
Ａ／Ｄ変換ブロックＢＫ１，ＢＫ２が、一定の位相関係
（例えば、同相、あるいはπ／２の位相差）をもって動
作するように、それぞれに属する差動比較器Ｃ１，Ｃ
２，・・・，Ｃ８、および、エンコーダ１０ａ（１０ｂ）
へクロック信号を供給する。

【００７２】近年において、例えば多値変調方式の復調
器など、同一の特性を有するＡ／Ｄコンバータを二つ必
要とする半導体装置が出現している。この装置１０５
は、二つのＡ／Ｄ変換ブロックＢＫ１，ＢＫ２の特性が
高い精度で揃うので、このような応用装置に適合する。
π／２の位相差で二つのＡ／Ｄ変換ブロックＢＫ１，Ｂ
Ｋ２が動作する形態は、特に多値変調方式の復調器に適
している。また、二つのＡ／Ｄ変換ブロックＢＫ１，Ｂ
Ｋ２の間で、ラダー抵抗１など一部の要素が共有される
ので、要素の配設に要する面積が節減されるという利点
も得られる。

【００７３】なお、装置１０５は、制御部１８を設ける
ことなく、制御部１８が出力するクロック信号が、外部
から与えられるように構成されてもよい。あるいは、二
つのＡ／Ｄ変換ブロックＢＫ１，ＢＫ２を独立に動作さ
せるようなクロック信号が、外部から供給されてもよ
い。すなわち、あたかも二つの独立したＡ／Ｄコンバー
タとして使用することも可能である。

【００７４】＜6.変形例＞ (1)以上の各実施の形態では、差動比較器の列に属する
すべての差動比較器が、接続されるべきラダー抵抗１の
中間タップに対して、最も近接する位置を占めるように
配設される例を示したが、一般には、同一の中間タップ
に接続される一対な以上の差動比較器が、最も近接する
ように配設されておれば、従来装置１５１に比較して、
装置が占める半導体チップ上の面積を縮小する効果は、
相応に得られる。

【００７５】例えば、図１に示した装置１０１におい
て、差動比較器Ｃ１，Ｃ７のみが、中間タップＴ１，Ｔ
７に近接した位置を占めるように、互いに隣接して配設
され、残りの差動比較器Ｃ２，・・・，Ｃ６は、従来装置
１５１と同様に、差動比較器Ｃ２，・・・，Ｃ６の順に配
列されるという形態も有り得る。この形態においても、
差動比較器Ｃ１，Ｃ７とラダー抵抗１との間を接続する
配線を配設するのに要する半導体チップ上の面積は、著
しく節減される。

【００７６】しかしながら、図１に例示した装置１０１
のように、すべての差動比較器が、ラダー抵抗１の接続
されるべき中間タップに最も近接し、しかも、各中間タ
ップに対して互いに同等の位置を占めるように配設され
る形態では、装置が占める半導体チップ上の面積が最も
効果的に縮小されるとともに、すべての差動比較器の特
性が高い精度で揃うという利点が得られる。

【００７７】(2)図７〜図１０には、ラダー抵抗１を共
有する二つのＡ／Ｄ変換ブロックＢＫ１，ＢＫ２のそれ
ぞれが、図５に示した装置１０２と同様に構成される例
を示した。すなわち、ラダー抵抗１は中間点で折り返さ
れ、しかも、Ａ／Ｄ変換ブロックＢＫ１，ＢＫ２の各１
に属する差動比較器Ｃ１，Ｃ２，・・・，Ｃ８は、接続さ
れるべき中間タップＴ１，Ｔ２，・・・，Ｔ８に対して、
最も近接するとともに互いに同等の位置を占めるように
配設されていた。

【００７８】しかしながら、一般には、ラダー抵抗が必
ずしも折り返されていなくても、二つのＡ／Ｄ変換ブロ
ックＢＫ１，ＢＫ２が、ラダー抵抗を共有するととも
に、ラダー抵抗に対して対称となるように配設されてお
れば、少なくとも、双方のＡ／Ｄ変換ブロックＢＫ１，
ＢＫ２の間で、特性の揃ったＡ／Ｄコンバータが得られ
る。また、ラダー抵抗などの共有される要素の配設に要
する面積が節減されるという利点も得られる。

【００７９】例えば、従来装置１５１において、差動入
力信号線５５，５６、差動比較器Ｃ１，Ｃ２，・・・，Ｃ
(N)、および、エンコーダ１０と同等の要素が、ラダー
抵抗５１を挟んでそれらと対称の位置に、さらに設けら
れた形態も有り得る。このような形態においても、双方
のＡ／Ｄ変換ブロックＢＫ１，ＢＫ２の間で特性が揃う
という利点が得られる。また、単一のラダー抵抗５１
が、二つのＡ／Ｄ変換ブロックＢＫ１，ＢＫ２によって
共有されるために、装置１５１の２個分と比較して、半
導体チップ上に占める装置面積が節減される。

【００８０】

【発明の効果】第１の発明の装置では、同一の差動比較
器に接続される一対の中間タップが隣合うように、ラダ
ー抵抗が中間点で折り返されており、共通の中間タップ
に接続される少なくとも一対の差動比較器が、互いに隣
合うとともに、共通の中間タップにもっとも近い位置を
占めるように、ラダー抵抗の片側に沿って配列する差動
比較器の配列順序が設定されている。このため、互いに
隣合って、共通の中間タップにもっとも近い位置を占め
る一対の差動比較器と、共通の中間タップとの間を接続
する配線を短くすることができ、その分、配線のために
必要な領域の面積を節減することができる。

【００８１】第２の発明の装置では、共通の中間タップ
に接続されるすべての対の差動比較器が、互いに隣合う
とともに、共通の中間タップにもっとも近い位置を占め
るように、差動比較器の配列順序が設定されている。こ
のため、すべての対の差動比較器と、それらに共通な中
間タップとの間を接続する配線を短くすることができる
ので、配線のために必要な領域の面積を、もっとも効果
的に節減することができる。

【００８２】第３の発明の装置では、差動比較器とそれ
が接続される中間タップとの間の位置関係が、すべての
差動比較器を通じて、互いに同一または対称であるの
で、すべての差動比較器の間で、特性が高い精度で揃
う。すなわち、高精度のＡ／Ｄ変換が実現する。

【００８３】第４の発明の装置では、すべての抵抗素子
が、同一形状および同一抵抗値を有する単位抵抗素子を
単位構成要素として構成されているので、各抵抗素子の
抵抗値を容易に高い精度で揃えることが可能である。す
なわち、高精度のＡ／Ｄ変換が容易に実現する。

【００８４】第５の発明の装置では、各々が、第１ない
し第４の発明の装置と同等に構成される二つのＡ／Ｄ変
換ブロックを備えるとともに、これらのＡ／Ｄ変換ブロ
ックが、ラダー抵抗を共有し、しかも、このラダー抵抗
に対して対称に配設されている。このため、あたかも二
つのＡ／Ｄコンバータと同等の機能が実現するととも
に、それらの間で均一な特性が得られる。また、ラダー
抵抗が共有されるために、二つのＡ／Ｄコンバータに比
べて、装置が占める半導体チップ上の面積が節減され
る。

【００８５】また、装置のレイアウト情報の中から、一
方のＡ／Ｄ変換ブロックに関する部分のみを切り出すこ
とによって、単一のＡ／Ｄ変換ブロックのみを備える装
置のレイアウト情報が容易に得られる。すなわち、複数
の品種間でレイアウト情報を共有化することができ、そ
れによって製造工程を簡略化することができる。

【００８６】第６の発明の装置では、二つのＡ／Ｄ変換
ブロックの間で、一対の差動入力信号線がさらに共有さ
れているので、その分、装置の配設に要する面積がさら
に節減される。

【００８７】第７の発明の装置では、マルチプレクサが
備わるので、二つのＡ／Ｄ変換ブロックを逆位相で動作
させることによって交互に得られる出力信号を、逐次選
択して出力することができる。すなわち、各Ａ／Ｄ変換
ブロックに固有の動作速度の限界を超えて、略２倍の速
度でＡ／Ｄ変換を実行することが可能である。

【００８８】第８の発明の装置では、制御部が備わるの
で、二つのＡ／Ｄ変換ブロック、およびマルチプレクサ
を動作させるために、外部からクロック信号を入力する
必要がない。すなわち、外部からクロック信号を入力す
ることなく、高速度でのＡ／Ｄ変換が実現する。

【００８９】第９の発明の装置では、二つのＡ／Ｄ変換
ブロックを備えるとともに、これらのＡ／Ｄ変換ブロッ
クが、ラダー抵抗を共有し、しかも、このラダー抵抗に
対して対称に配設されている。このため、あたかも二つ
のＡ／Ｄコンバータと同等の機能が実現するとともに、
それらの間で均一な特性が得られる。また、ラダー抵抗
が共有されるために、二つのＡ／Ｄコンバータに比べ
て、装置のサイズが節減される。

【図面の簡単な説明】

【図１】実施の形態１の装置の配線図である。

【図２】実施の形態１の装置のレイアウトを示す模式
図である。

【図３】実施の形態１の装置の入出力特性を示すグラ
フである。

【図４】実施の形態１の装置のレイアウトの他の例を
示す模式図である。

【図５】実施の形態２の装置の配線図である。

【図６】実施の形態２の装置のレイアウトを示す模式
図である。

【図７】実施の形態３の装置の配線図である。

【図８】実施の形態３の装置のレイアウトを示す模式
図である。

【図９】実施の形態４の装置の配線図である。

【図１０】実施の形態５の装置の配線図である。

【図１１】従来の装置の配線図である。

【符号の説明】

１ラダー抵抗、５，６差動入力信号線、１０エン
コーダ、１７マルチプレクサ、１６制御部、ＢＫ１
第１のＡ／Ｄ変換ブロック、ＢＫ２第２のＡ／Ｄ変
換ブロック、Ｃ１，Ｃ２，・・・，Ｃ７，Ｃ８差動比較
器、ｒ１，ｒ２，・・・，ｒ８，ｒ９抵抗素子、Ｔ１，
Ｔ２，・・・，Ｔ７，Ｔ８中間タップ。

Claims

【特許請求の範囲】

【請求項１】直列に接続された第１〜第Ｎ＋１の抵抗
素子とそれぞれの接続点に順に第１〜第Ｎの中間タップ
とを有するラダー抵抗と、一対の差動入力信号線と、第１〜第Ｎの差動比較器と、前記第１〜第Ｎの差動比較器の出力の組を符号化し、出
力信号として出力するエンコーダと、を備え、前記第１〜第Ｎの差動比較器の各１は、第１〜第４の入
力端子を有し、前記第３および前記第４の入力端子への
入力信号の差を、前記第１および前記第２の入力端子へ
の入力信号の差と比較して、いずれが大きいかを判定し
て出力し、前記第１〜第Ｎの差動比較器のすべてを通じて、前記第
３および前記第４の入力端子は、前記一対の差動入力信
号線の一方と他方に、それぞれ接続されており、すべてのｉ（＝１，・・・，Ｎ）に対して、第ｉの差動比
較器が有する前記第１および前記第２の入力端子が、そ
れぞれ、第ｉの中間タップと第Ｎ＋１−ｉの中間タップ
とに接続されているＡ／Ｄコンバータにおいて、前記ラダー抵抗は、すべてのｊ（＝１，・・・，Ｎ）に対
して、第ｊの中間タップと第Ｎ＋１−ｊの中間タップと
が隣合うように、中間点で折り返されて配設されてお
り、前記第１〜第Ｎの差動比較器は、前記ラダー抵抗の片側
に沿って配列されており、しかも、少なくとも一つのｋ
（＝１，・・・，Ｎ）に対して、第ｋおよび第Ｎ＋１−ｋ
の中間タップに共通に接続される第ｋおよび第Ｎ＋１−
ｋの差動比較器が、互いに隣合って並ぶとともに、前記
第１〜第Ｎの差動比較器のすべての中で、第ｋおよび第
Ｎ＋１−ｋの中間タップに最も近接する位置を占めるよ
うに、前記第１〜第Ｎの差動比較器の配列順序が設定さ
れていることを特徴とするＡ／Ｄコンバータ。
【請求項２】請求項１に記載のＡ／Ｄコンバータにお
いて、すべてのｍ（＝１，・・・，Ｎ）に対して、第ｍおよび第
Ｎ＋１−ｍの中間タップに共通に接続される第ｍおよび
第Ｎ＋１−ｍの差動比較器が、互いに隣合って並ぶとと
もに、前記第１〜第Ｎの差動比較器のすべての中で、第
ｍおよび第Ｎ＋１−ｍの中間タップに最も近接する位置
を占めるように、前記第１〜第Ｎの差動比較器の配列順
序が設定されていることを特徴とするＡ／Ｄコンバー
タ。
【請求項３】請求項２に記載のＡ／Ｄコンバータにお
いて、すべてのｎ（＝１，・・・，Ｎ）を通じて、第ｎの差動比
較器と、当該第ｎの差動比較器が接続される第ｎおよび
第Ｎ＋１−ｎの中間タップとの間の位置関係が、互いに
同一または対称となるように、前記第１〜第Ｎの差動比
較器が配設されていることを特徴とするＡ／Ｄコンバー
タ。
【請求項４】請求項１ないし請求項３のいずれかに記
載のＡ／Ｄコンバータにおいて、前記第１〜第Ｎ＋１の抵抗素子のすべてが、同一形状お
よび同一抵抗値を有する単位抵抗素子を単位構成要素と
して構成されていることを特徴とするＡ／Ｄコンバー
タ。
【請求項５】請求項１ないし請求項４のいずれかに記
載のＡ／Ｄコンバータにおいて、相互に結合した前記ラダー抵抗、前記第１〜第Ｎの差動
比較器、前記一対の差動入力信号線、および、前記エン
コーダによって構成される装置部分を、第１のＡ／Ｄ変
換ブロックとし、当該第１のＡ／Ｄ変換ブロックと同一構成の第２のＡ／
Ｄ変換ブロックをさらに備え、しかも、前記第１および第２のＡ／Ｄ変換ブロックの間
で、前記ラダー抵抗が共有されており、さらに、前記第１および第２のＡ／Ｄ変換ブロックは、
前記ラダー抵抗に対して互いに対称に配設されているこ
とを特徴とするＡ／Ｄコンバータ。
【請求項６】請求項５に記載のＡ／Ｄコンバータにお
いて、前記第１および第２のＡ／Ｄ変換ブロックの間で、前記
一対の差動入力信号線が、さらに共有されており、当該一対の差動入力信号線は、折り返された前記ラダー
抵抗に挟まれるように配設されていることを特徴とする
Ａ／Ｄコンバータ。
【請求項７】請求項５または請求項６に記載のＡ／Ｄ
コンバータにおいて、前記第１および第２のＡ／Ｄ変換ブロックの間で、前記
出力信号を選択して出力するマルチプレクサを、さらに
備えることを特徴とするＡ／Ｄコンバータ。
【請求項８】請求項７に記載のＡ／Ｄコンバータにお
いて、前記マルチプレクサ、ならびに、前記第１および第２の
Ａ／Ｄ変換ブロックの各１に属する前記差動比較器およ
び前記エンコーダに、クロック信号を供給する制御部
を、さらに備え、当該制御部は、前記第１および第２のＡ／Ｄ変換ブロッ
クが互いに逆位相の関係をもって動作するとともに、前
記マルチプレクサが当該第１および第２のＡ／Ｄ変換ブ
ロックの間で前記出力信号を交互に選択するように、前
記クロック信号を供給することを特徴とするＡ／Ｄコン
バータ。
【請求項９】直列に接続された第１〜第Ｎ＋１の抵抗
素子とそれぞれの接続点に順に第１〜第Ｎの中間タップ
とを有するラダー抵抗と、一対の差動入力信号線と、第１〜第Ｎの差動比較器と、前記第１〜第Ｎの差動比較器の出力の組を符号化し、出
力信号として出力するエンコーダと、を備え、前記第１〜第Ｎの差動比較器の各１は、第１〜第４の入
力端子を有し、前記第３および前記第４の入力端子への
入力信号の差を、前記第１および前記第２の入力端子へ
の入力信号の差と比較して、いずれが大きいかを判定し
て出力し、前記第１〜第Ｎの差動比較器のすべてを通じて、前記第
３および前記第４の入力端子は、前記一対の差動入力信
号線の一方と他方に、それぞれ接続されており、すべてのｉ（＝１，・・・，Ｎ）に対して、第ｉの差動比
較器が有する前記第１および前記第２の入力端子が、そ
れぞれ、第ｉの中間タップと第Ｎ＋１−ｉの中間タップ
とに接続されているＡ／Ｄコンバータにおいて、相互に結合した前記ラダー抵抗、前記第１〜第Ｎの差動
比較器、前記一対の差動入力信号線、および、前記エン
コーダによって構成される装置部分を、第１のＡ／Ｄ変
換ブロックとし、当該第１のＡ／Ｄ変換ブロックと同一構成の第２のＡ／
Ｄ変換ブロックをさらに備え、しかも、前記第１および第２のＡ／Ｄ変換ブロックの間
で、前記ラダー抵抗が共有されており、さらに、前記第１および第２のＡ／Ｄ変換ブロックは、
前記ラダー抵抗に対して互いに対称に配設されているこ
とを特徴とするＡ／Ｄコンバータ。