JP3080065B2 - 抵抗分圧回路 - Google Patents
抵抗分圧回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、抵抗分圧回路に関
し、特に、半導体集積回路上でアナログ−デジタル（Ａ
／Ｄ）変換器の比較基準電圧を発生させるのに好適な抵
抗分圧回路に関する。
し、特に、半導体集積回路上でアナログ−デジタル（Ａ
／Ｄ）変換器の比較基準電圧を発生させるのに好適な抵
抗分圧回路に関する。
【０００２】
【従来の技術】半導体集積回路上でＡ／Ｄ変換器の比較
基準電圧を発生させるために用いられる抵抗分圧回路
は、一般に、ある抵抗値を有する複数の単位抵抗を直列
に接続し、これらの単位抵抗間の各接続点から分圧電圧
を出力する構成を有している。
基準電圧を発生させるために用いられる抵抗分圧回路
は、一般に、ある抵抗値を有する複数の単位抵抗を直列
に接続し、これらの単位抵抗間の各接続点から分圧電圧
を出力する構成を有している。
【０００３】しかし、近年、Ａ／Ｄ変換器の高速化に加
えて低電源電圧化による分圧範囲の減少と高精度化が進
んでいることから、単位抵抗の低抵抗値化が要求されて
いる。
えて低電源電圧化による分圧範囲の減少と高精度化が進
んでいることから、単位抵抗の低抵抗値化が要求されて
いる。
【０００４】このような要求に応えるための従来の抵抗
分圧回路としては、例えば、特開昭５８−１６２８５９
号公報および文献「IEEE JOURNAL OF SOLID-STATE CIRC
UITS,VOL.SC-20,NO.6,DECEMBER 1985 P1138-1143」に示
されるものがある。
分圧回路としては、例えば、特開昭５８−１６２８５９
号公報および文献「IEEE JOURNAL OF SOLID-STATE CIRC
UITS,VOL.SC-20,NO.6,DECEMBER 1985 P1138-1143」に示
されるものがある。
【０００５】特開昭５８−１６２８５９号公報に示され
た抵抗分圧回路は、必要とする抵抗値より高い抵抗値を
有する複数の抵抗を直列に接続して複数の抵抗列を構成
し、各抵抗列の抵抗間の接続点を直接に接続し、その接
続点間に見える合成抵抗値を必要とする抵抗値とみなす
ことで、抵抗値を小さく見せ、これによって抵抗の絶対
値の精度が高くなるようにしたものである。
た抵抗分圧回路は、必要とする抵抗値より高い抵抗値を
有する複数の抵抗を直列に接続して複数の抵抗列を構成
し、各抵抗列の抵抗間の接続点を直接に接続し、その接
続点間に見える合成抵抗値を必要とする抵抗値とみなす
ことで、抵抗値を小さく見せ、これによって抵抗の絶対
値の精度が高くなるようにしたものである。
【０００６】図３は、上記特開昭５８−１６２８５９号
公報に示された抵抗分圧回路を示す。この抵抗分圧回路
１は、基準電圧の高位側端子２Ａと基準電圧の低位側端
子２Ｂとの間に、第１，第２および第３の抵抗列４Ａ，
４Ｂ，４Ｃを並列に接続し、各抵抗の接続点を各抵抗列
間で接続することにより図中破線で示すように、抵抗列
数に応じて低減された抵抗値の合成抵抗からなる単位抵
抗５を構成したものである。第１，第２および第３の抵
抗列４Ａ，４Ｂ，４Ｃは、必要とする抵抗値より高い抵
抗値（ＣΩ）を有し、直列に接続された複数の抵抗Ｒ1
〜Ｒ8 ，Ｒ9 〜Ｒ16，Ｒ17〜Ｒ24を有してなる。このよ
うな構成にすることにより、単位抵抗５の抵抗値が小さ
くなり、抵抗の絶対値の高精度化が図れる。
公報に示された抵抗分圧回路を示す。この抵抗分圧回路
１は、基準電圧の高位側端子２Ａと基準電圧の低位側端
子２Ｂとの間に、第１，第２および第３の抵抗列４Ａ，
４Ｂ，４Ｃを並列に接続し、各抵抗の接続点を各抵抗列
間で接続することにより図中破線で示すように、抵抗列
数に応じて低減された抵抗値の合成抵抗からなる単位抵
抗５を構成したものである。第１，第２および第３の抵
抗列４Ａ，４Ｂ，４Ｃは、必要とする抵抗値より高い抵
抗値（ＣΩ）を有し、直列に接続された複数の抵抗Ｒ1
〜Ｒ8 ，Ｒ9 〜Ｒ16，Ｒ17〜Ｒ24を有してなる。このよ
うな構成にすることにより、単位抵抗５の抵抗値が小さ
くなり、抵抗の絶対値の高精度化が図れる。
【０００７】図４は、上記文献に示された抵抗分圧回路
を示す。この抵抗分圧回路１は、基準電圧の高位側端子
２Ａと基準電圧の低位側端子２Ｂとの間に、抵抗列３お
よび抵抗列４を並列に接続し、その中間電位点を直接接
続したものである。抵抗列３は、抵抗列４の直列合成抵
抗値の低い複数の抵抗Ｒ13，Ｒ14からなり、抵抗列４
は、抵抗Ｒ13，Ｒ14より高い直列合成抵抗値を提供する
複数の抵抗Ｒ1 〜Ｒ8 からなる。抵抗列４の抵抗Ｒ1 〜
Ｒ8 間の各接続点Ｃ1 ”〜Ｃ7 ”から分圧電圧が出力さ
れる。
を示す。この抵抗分圧回路１は、基準電圧の高位側端子
２Ａと基準電圧の低位側端子２Ｂとの間に、抵抗列３お
よび抵抗列４を並列に接続し、その中間電位点を直接接
続したものである。抵抗列３は、抵抗列４の直列合成抵
抗値の低い複数の抵抗Ｒ13，Ｒ14からなり、抵抗列４
は、抵抗Ｒ13，Ｒ14より高い直列合成抵抗値を提供する
複数の抵抗Ｒ1 〜Ｒ8 からなる。抵抗列４の抵抗Ｒ1 〜
Ｒ8 間の各接続点Ｃ1 ”〜Ｃ7 ”から分圧電圧が出力さ
れる。
【０００８】
【発明が解決しようとする課題】しかし、特開昭５８−
１６２８５９号公報に示された従来の抵抗分圧回路１に
よると、並列合成抵抗からなる単位抵抗５の抵抗値を低
くするためには、並列数を増加させる必要があるため、
集積化したとき、半導体集積回路上の面積が増加すると
いう欠点がある。
１６２８５９号公報に示された従来の抵抗分圧回路１に
よると、並列合成抵抗からなる単位抵抗５の抵抗値を低
くするためには、並列数を増加させる必要があるため、
集積化したとき、半導体集積回路上の面積が増加すると
いう欠点がある。
【０００９】すなわち、交流インピーダンスをＺとする
と、その交流インピーダンスＺの範囲は、単位抵抗５を
ＲΩの抵抗値を有する２n （ｎ＝１，２，３，…）個の
抵抗から構成したとき、 ｛（２n −１）／２n ｝Ｒ≦Ｚ≦｛２(n-1) ／２｝Ｒ となる。これは、各分圧点における交流インピーダンス
の差が電圧を分圧する単位抵抗数が増加するに従って広
がることを示している。また、最も交流インピーダンス
が高くなる接続点が分圧の中点であることは、明白であ
り、この中点から見える交流インピーダンスＺは、 Ｚ＝｛２(n-1) ／２｝Ｒ となる。このため、サンプリングした各接続点の電圧の
うち最もセットリングが遅くなる接続点は分圧の中点で
あり、そのセットリング時間は、分圧の中点における交
流インピーダンスに依存する。この結果、Ａ／Ｄ変換器
の比較基準電圧のように電圧の分割数が決まっている場
合、分圧の中点におけるセットリング時間を速くするた
めには、中点における交流インピーダンスを小さくしな
ければならないことから、抵抗値Ｒを小さくする必要が
あり、複数の抵抗を並列にしたときに各接続点から見え
る合成抵抗値を単位抵抗値とみなして半導体集積回路上
に抵抗列を形成する場合、必要とする単位抵抗値が低く
なるに従って並列数が増加する。その結果、面積が並列
数に応じて増加する。
と、その交流インピーダンスＺの範囲は、単位抵抗５を
ＲΩの抵抗値を有する２n （ｎ＝１，２，３，…）個の
抵抗から構成したとき、 ｛（２n −１）／２n ｝Ｒ≦Ｚ≦｛２(n-1) ／２｝Ｒ となる。これは、各分圧点における交流インピーダンス
の差が電圧を分圧する単位抵抗数が増加するに従って広
がることを示している。また、最も交流インピーダンス
が高くなる接続点が分圧の中点であることは、明白であ
り、この中点から見える交流インピーダンスＺは、 Ｚ＝｛２(n-1) ／２｝Ｒ となる。このため、サンプリングした各接続点の電圧の
うち最もセットリングが遅くなる接続点は分圧の中点で
あり、そのセットリング時間は、分圧の中点における交
流インピーダンスに依存する。この結果、Ａ／Ｄ変換器
の比較基準電圧のように電圧の分割数が決まっている場
合、分圧の中点におけるセットリング時間を速くするた
めには、中点における交流インピーダンスを小さくしな
ければならないことから、抵抗値Ｒを小さくする必要が
あり、複数の抵抗を並列にしたときに各接続点から見え
る合成抵抗値を単位抵抗値とみなして半導体集積回路上
に抵抗列を形成する場合、必要とする単位抵抗値が低く
なるに従って並列数が増加する。その結果、面積が並列
数に応じて増加する。
【００１０】上記文献に示された従来の抵抗分圧回路１
によると、交流インピーダンスの差が大きいため、セッ
トリング時間の相対的なばらつきが非常に大きくなると
いう欠点がある。
によると、交流インピーダンスの差が大きいため、セッ
トリング時間の相対的なばらつきが非常に大きくなると
いう欠点がある。
【００１１】すなわち、図４に示すように、基準抵抗値
である単位抵抗Ｒ13，Ｒ14の抵抗値をＤ（Ω）とする
と、単位抵抗Ｒ13，Ｒ14に並列に接続した抵抗列４の各
抵抗Ｒ 1 〜Ｒ8 の抵抗値は２×Ｄ（Ω）となるので、各
抵抗Ｒ1 〜Ｒ8 の接続点Ｃ1 ”〜Ｃ4 ”における交流イ
ンピーダンスＺ1 ”〜Ｚ4 ”は、以下のようになる。 Ｚ1 ”＝５５Ｄ／３６ Ｚ2 ”＝１９Ｄ／９ Ｚ3 ”＝７Ｄ／４ Ｚ4 ”＝４Ｄ／９ よって、交流インピーダンスＺ1 ”〜Ｚ4 ”の最大値と
最小値の比は、約１：４．７５となる。なお、接続点Ｃ
5 ”〜Ｃ7 ”の交流インピーダンスの計算は、接続点Ｃ
1 ”〜Ｃ4 ”の場合と同様となるので省略する。この結
果、上記論文記載のＡ／Ｄ変換器の変換方式のように、
単位抵抗Ｒ13，Ｒ14間の接続点Ｃ4 ”の分圧電圧のサン
プリング時間と並列に挿入された抵抗列４を構成する抵
抗Ｒ1 〜Ｒ8 間の接続点Ｚ1 ”〜Ｃ7 ”の分圧電圧のサ
ンプリング時間が異なっていなければ、セットリング時
間の相対的なばらつきが非常に大きくなる欠点がある。
である単位抵抗Ｒ13，Ｒ14の抵抗値をＤ（Ω）とする
と、単位抵抗Ｒ13，Ｒ14に並列に接続した抵抗列４の各
抵抗Ｒ 1 〜Ｒ8 の抵抗値は２×Ｄ（Ω）となるので、各
抵抗Ｒ1 〜Ｒ8 の接続点Ｃ1 ”〜Ｃ4 ”における交流イ
ンピーダンスＺ1 ”〜Ｚ4 ”は、以下のようになる。 Ｚ1 ”＝５５Ｄ／３６ Ｚ2 ”＝１９Ｄ／９ Ｚ3 ”＝７Ｄ／４ Ｚ4 ”＝４Ｄ／９ よって、交流インピーダンスＺ1 ”〜Ｚ4 ”の最大値と
最小値の比は、約１：４．７５となる。なお、接続点Ｃ
5 ”〜Ｃ7 ”の交流インピーダンスの計算は、接続点Ｃ
1 ”〜Ｃ4 ”の場合と同様となるので省略する。この結
果、上記論文記載のＡ／Ｄ変換器の変換方式のように、
単位抵抗Ｒ13，Ｒ14間の接続点Ｃ4 ”の分圧電圧のサン
プリング時間と並列に挿入された抵抗列４を構成する抵
抗Ｒ1 〜Ｒ8 間の接続点Ｚ1 ”〜Ｃ7 ”の分圧電圧のサ
ンプリング時間が異なっていなければ、セットリング時
間の相対的なばらつきが非常に大きくなる欠点がある。
【００１２】従って、本発明の目的は、回路面積を増加
させずに、各分圧電圧をサンプリングするときのセット
リング時間差の低減を図った抵抗分圧回路を提供するこ
とにある。
させずに、各分圧電圧をサンプリングするときのセット
リング時間差の低減を図った抵抗分圧回路を提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するため、複数の単位抵抗を直列に接続して基準電圧
を分圧し、この分圧電圧を前記複数の単位抵抗間の各接
続点から出力する抵抗分圧回路において、前記複数の単
位抵抗を少なくとも２つの異なった除数で均等に分割す
ることにより得られる少なくとも２つの異なった個数の
単位抵抗を含んだ複数の単位抵抗群に、それぞれ、並列
に接続された複数の抵抗を備えたことを特徴とする抵抗
分圧回路を提供する。
成するため、複数の単位抵抗を直列に接続して基準電圧
を分圧し、この分圧電圧を前記複数の単位抵抗間の各接
続点から出力する抵抗分圧回路において、前記複数の単
位抵抗を少なくとも２つの異なった除数で均等に分割す
ることにより得られる少なくとも２つの異なった個数の
単位抵抗を含んだ複数の単位抵抗群に、それぞれ、並列
に接続された複数の抵抗を備えたことを特徴とする抵抗
分圧回路を提供する。
【００１４】
【発明の実施の形態】図１は、本発明の第１の実施の形
態に係る抵抗分圧回路を適用したＡ／Ｄ変換器の一例を
示す。このＡ／Ｄ変換器１０は、３ｂｉｔのフラッシュ
型のものであり、基準電圧を分圧する抵抗分圧回路１
と、抵抗分圧回路１から入力した各分圧電圧と入力端子
１１ａから入力したアナログ電圧とを７つの比較器によ
って比較し、その比較結果を出力する比較器列１１と、
比較器列１１の出力をデジタルの出力コードとして出力
端子１２ａから出力する論理回路１２とを有する。
態に係る抵抗分圧回路を適用したＡ／Ｄ変換器の一例を
示す。このＡ／Ｄ変換器１０は、３ｂｉｔのフラッシュ
型のものであり、基準電圧を分圧する抵抗分圧回路１
と、抵抗分圧回路１から入力した各分圧電圧と入力端子
１１ａから入力したアナログ電圧とを７つの比較器によ
って比較し、その比較結果を出力する比較器列１１と、
比較器列１１の出力をデジタルの出力コードとして出力
端子１２ａから出力する論理回路１２とを有する。
【００１５】抵抗分圧回路１は、基準電圧の高位側端子
２Ａと基準電圧の低位側端子２Ｂとの間に接続された単
位抵抗列３と、単位抵抗列３に並列に接続された第１お
よび第２の抵抗列４Ａ，４Ｂとを有する。
２Ａと基準電圧の低位側端子２Ｂとの間に接続された単
位抵抗列３と、単位抵抗列３に並列に接続された第１お
よび第２の抵抗列４Ａ，４Ｂとを有する。
【００１６】単位抵抗列３は、直列に接続された複数の
単位抵抗Ｒ1 〜Ｒ8 からなる。
単位抵抗Ｒ1 〜Ｒ8 からなる。
【００１７】第１の抵抗列４Ａは、各接続点Ｃ2 ，
Ｃ4 ，Ｃ6 の交流インピーダンスを変化させる複数の抵
抗Ｒ9 〜Ｒ12を直列に接続し、各抵抗Ｒ9 〜Ｒ12を所定
の数（例えば、２つ）の単位抵抗に並列に接続したもの
である。
Ｃ4 ，Ｃ6 の交流インピーダンスを変化させる複数の抵
抗Ｒ9 〜Ｒ12を直列に接続し、各抵抗Ｒ9 〜Ｒ12を所定
の数（例えば、２つ）の単位抵抗に並列に接続したもの
である。
【００１８】第２の抵抗列４Ｂは、接続点Ｃ4 の交流イ
ンピーダンスを変化させる複数の抵抗Ｒ13，Ｒ14を直列
に接続し、各抵抗Ｒ13，Ｒ14を所定の数（例えば、４
つ）の単位抵抗に並列に接続したものである。
ンピーダンスを変化させる複数の抵抗Ｒ13，Ｒ14を直列
に接続し、各抵抗Ｒ13，Ｒ14を所定の数（例えば、４
つ）の単位抵抗に並列に接続したものである。
【００１９】次に、上記構成の第１の実施の形態の動作
を説明する。なお、分圧された電圧をある周期でサンプ
リングするとき、第１の抵抗列４Ａの抵抗Ｒ9 〜Ｒ12に
よって接続点Ｃ2 ，Ｃ4 ，Ｃ6 にサンプリング時に電流
を供給する経路が追加され、第２の抵抗列４Ｂの抵抗Ｒ
13，Ｒ14によって接続点Ｃ4 にサンプリング時に電流を
供給する経路がさらに追加される。
を説明する。なお、分圧された電圧をある周期でサンプ
リングするとき、第１の抵抗列４Ａの抵抗Ｒ9 〜Ｒ12に
よって接続点Ｃ2 ，Ｃ4 ，Ｃ6 にサンプリング時に電流
を供給する経路が追加され、第２の抵抗列４Ｂの抵抗Ｒ
13，Ｒ14によって接続点Ｃ4 にサンプリング時に電流を
供給する経路がさらに追加される。
【００２０】ここで、単位抵抗列３の上側半分の接続点
Ｃ1 〜Ｃ4 の分圧電圧をサンプリングする場合を考え
る。まず、基準電圧の高位側ＶＴと基準電圧の低位側Ｖ
Ｂを供給している電圧源の出力インピーダンスが高い周
波数帯域に対して充分低いとみなせる場合、基準電圧の
高位側ＶＴおよび基準電圧の低位側ＶＢは、交流的に接
地しているといえる。
Ｃ1 〜Ｃ4 の分圧電圧をサンプリングする場合を考え
る。まず、基準電圧の高位側ＶＴと基準電圧の低位側Ｖ
Ｂを供給している電圧源の出力インピーダンスが高い周
波数帯域に対して充分低いとみなせる場合、基準電圧の
高位側ＶＴおよび基準電圧の低位側ＶＢは、交流的に接
地しているといえる。
【００２１】このとき、接続点Ｃ4 ，Ｃ2 ，Ｃ1 から基
準電圧の高位側ＶＴをそれぞれ見たときの抵抗Ｒ
［Ｃ4 ］，Ｒ［Ｃ2 ］，Ｒ［Ｃ1 ］は、以下のようにな
る。 Ｒ［Ｃ4 ］＝Ｒ13／／（Ｒ9 ＋Ｒ10）／／（Ｒ1 ＋Ｒ2
＋Ｒ3 ＋Ｒ4 ） Ｒ［Ｃ2 ］＝Ｒ9 ／／（Ｒ1 ＋Ｒ2 ） Ｒ［Ｃ1 ］＝Ｒ1 但し、Ａ／／Ｂ＝（ＡＢ）／（Ａ＋Ｂ） ここで、図１に示すように、単位抵抗列３の単位抵抗Ｒ
1 〜Ｒ8 の単位抵抗値をＡ［Ω］、第１の抵抗列４Ａの
抵抗Ｒ9 〜Ｒ12の抵抗値を２×Ａ［Ω］、第２の抵抗列
４Ｂの抵抗Ｒ13，Ｒ14の抵抗値を４×Ａ［Ω］で構成し
たとすると、上記の接続点Ｃ4 ，Ｃ2 ，Ｃ1 から基準電
圧の高位側ＶＴを見たときの抵抗値は、それぞれ以下の
ようになる。 Ｒ［Ｃ4 ］＝４Ａ／３ Ｒ［Ｃ2 ］＝Ａ Ｒ［Ｃ1 ］＝Ａ
準電圧の高位側ＶＴをそれぞれ見たときの抵抗Ｒ
［Ｃ4 ］，Ｒ［Ｃ2 ］，Ｒ［Ｃ1 ］は、以下のようにな
る。 Ｒ［Ｃ4 ］＝Ｒ13／／（Ｒ9 ＋Ｒ10）／／（Ｒ1 ＋Ｒ2
＋Ｒ3 ＋Ｒ4 ） Ｒ［Ｃ2 ］＝Ｒ9 ／／（Ｒ1 ＋Ｒ2 ） Ｒ［Ｃ1 ］＝Ｒ1 但し、Ａ／／Ｂ＝（ＡＢ）／（Ａ＋Ｂ） ここで、図１に示すように、単位抵抗列３の単位抵抗Ｒ
1 〜Ｒ8 の単位抵抗値をＡ［Ω］、第１の抵抗列４Ａの
抵抗Ｒ9 〜Ｒ12の抵抗値を２×Ａ［Ω］、第２の抵抗列
４Ｂの抵抗Ｒ13，Ｒ14の抵抗値を４×Ａ［Ω］で構成し
たとすると、上記の接続点Ｃ4 ，Ｃ2 ，Ｃ1 から基準電
圧の高位側ＶＴを見たときの抵抗値は、それぞれ以下の
ようになる。 Ｒ［Ｃ4 ］＝４Ａ／３ Ｒ［Ｃ2 ］＝Ａ Ｒ［Ｃ1 ］＝Ａ
【００２２】また、図１で各接続点Ｃ1 〜Ｃ4 に発生す
る分圧電圧をある周期でサンプリングする場合、各接続
点Ｃ1 〜Ｃ4 から見える交流インピーダンスＺ1 〜Ｚ4
は、以下の式で表される。 Ｚ1 ＝((((Ｚｃ//R13)+(R10//(R3+R4)))//R9)+R2)//R1 Ｚ2 ＝((Ｚｃ//R13)+(R10//(R3+R4)))//(R9//(R1+R2)) Ｚ3 ＝((Ｚｃ//R13)+R4)//(R9//(R1+R2)+R3) Ｚ4 ＝Ｚｃ//(R13//(R9+R10)//(R1+R2+R3+R4)) 但し、Ｚｃ＝R14//(R11+R12)//(R5+R6+R7+R8) 、 Ａ／／Ｂ＝（ＡＢ）／（Ａ＋Ｂ） ここで、図１に示すように、単位抵抗列３の単位抵抗Ｒ
1 〜Ｒ8 の単位抵抗値をＡ［Ω］、第１の抵抗列４Ａの
抵抗Ｒ9 〜Ｒ12の抵抗値を２×Ａ［Ω］、第２の抵抗列
４Ｂの抵抗Ｒ13，Ｒ14の抵抗値を４×Ａ［Ω］で構成し
たとすると、各接続点Ｃ1 〜Ｃ4 から見える交流インピ
ーダンスＺ1 〜Ｚ4 は、以下に示す値となる。 Ｚ1 ＝２Ａ／３ Ｚ2 ＝２Ａ／３ Ｚ3 ＝Ａ Ｚ4 ＝２Ａ／３ なお、基準電圧の高位側ＶＴおよび基準電圧の低位側Ｖ
Ｂは、交流的に接地しているといえるので、Ｚ5 ＝
Ｚ3 、Ｚ6 ＝Ｚ2 、Ｚ7 ＝Ｚ1 となる。
る分圧電圧をある周期でサンプリングする場合、各接続
点Ｃ1 〜Ｃ4 から見える交流インピーダンスＺ1 〜Ｚ4
は、以下の式で表される。 Ｚ1 ＝((((Ｚｃ//R13)+(R10//(R3+R4)))//R9)+R2)//R1 Ｚ2 ＝((Ｚｃ//R13)+(R10//(R3+R4)))//(R9//(R1+R2)) Ｚ3 ＝((Ｚｃ//R13)+R4)//(R9//(R1+R2)+R3) Ｚ4 ＝Ｚｃ//(R13//(R9+R10)//(R1+R2+R3+R4)) 但し、Ｚｃ＝R14//(R11+R12)//(R5+R6+R7+R8) 、 Ａ／／Ｂ＝（ＡＢ）／（Ａ＋Ｂ） ここで、図１に示すように、単位抵抗列３の単位抵抗Ｒ
1 〜Ｒ8 の単位抵抗値をＡ［Ω］、第１の抵抗列４Ａの
抵抗Ｒ9 〜Ｒ12の抵抗値を２×Ａ［Ω］、第２の抵抗列
４Ｂの抵抗Ｒ13，Ｒ14の抵抗値を４×Ａ［Ω］で構成し
たとすると、各接続点Ｃ1 〜Ｃ4 から見える交流インピ
ーダンスＺ1 〜Ｚ4 は、以下に示す値となる。 Ｚ1 ＝２Ａ／３ Ｚ2 ＝２Ａ／３ Ｚ3 ＝Ａ Ｚ4 ＝２Ａ／３ なお、基準電圧の高位側ＶＴおよび基準電圧の低位側Ｖ
Ｂは、交流的に接地しているといえるので、Ｚ5 ＝
Ｚ3 、Ｚ6 ＝Ｚ2 、Ｚ7 ＝Ｚ1 となる。
【００２３】ここで、第１の抵抗列４Ａ及び第２の抵抗
列４Ｂの抵抗Ｒ9 〜Ｒ14がないときの交流インピーダン
スＺ1 〜Ｚ4 は、 Ｚ1 ＝７Ａ／８ Ｚ2 ＝３Ａ／２ Ｚ3 ＝１５Ａ／８ Ｚ4 ＝２Ａ となることは明らかであり、また、交流インピーダンス
が最大となる接続点が中点Ｃ4 であることも明らかであ
る。これは、Ｒ9 〜Ｒ14の抵抗が存在しない場合に交流
インピーダンスの最大値を等しくするときは、単位抵抗
Ｒ1 〜Ｒ8 の抵抗値を半分にする必要があることを示
す。
列４Ｂの抵抗Ｒ9 〜Ｒ14がないときの交流インピーダン
スＺ1 〜Ｚ4 は、 Ｚ1 ＝７Ａ／８ Ｚ2 ＝３Ａ／２ Ｚ3 ＝１５Ａ／８ Ｚ4 ＝２Ａ となることは明らかであり、また、交流インピーダンス
が最大となる接続点が中点Ｃ4 であることも明らかであ
る。これは、Ｒ9 〜Ｒ14の抵抗が存在しない場合に交流
インピーダンスの最大値を等しくするときは、単位抵抗
Ｒ1 〜Ｒ8 の抵抗値を半分にする必要があることを示
す。
【００２４】加えて、容量値Ｃの容量に分圧電圧を初期
電荷０からサンプリングする場合に、サンプリング時間
Ｔでサンプリングしたときのサンプリング電圧は、一般
に、以下のように表すことができる。 ＶＸ＝ＶＳ×｛１−ｅ(-T/CR) ｝ …（１） 但し、ＶＸ：時間Ｔで容量Ｃにサンプリングされた電圧
値 ＶＳ：サンプリングする分圧電圧値 Ｒ：抵抗値 ｅ：自然対数（≒２．７１８３…） この式（１）より、ｅ(-T/CR) が０に近づくほどＶＸが
ＶＳに近づくことが分かる。ＶＸをＶＳに近づけたい場
合は、Ｔ／ＣＲ＞＞０、すなわち、Ｔ＞＞ＣＲとすれば
よい。
電荷０からサンプリングする場合に、サンプリング時間
Ｔでサンプリングしたときのサンプリング電圧は、一般
に、以下のように表すことができる。 ＶＸ＝ＶＳ×｛１−ｅ(-T/CR) ｝ …（１） 但し、ＶＸ：時間Ｔで容量Ｃにサンプリングされた電圧
値 ＶＳ：サンプリングする分圧電圧値 Ｒ：抵抗値 ｅ：自然対数（≒２．７１８３…） この式（１）より、ｅ(-T/CR) が０に近づくほどＶＸが
ＶＳに近づくことが分かる。ＶＸをＶＳに近づけたい場
合は、Ｔ／ＣＲ＞＞０、すなわち、Ｔ＞＞ＣＲとすれば
よい。
【００２５】今、分圧電圧ＶＳをサンプリングしたと
き、ＶＸがＶＳに対してαＶＳ＜＝ＶＸ＜＝｛１＋（１
−α）｝ＶＳ（但し、０＜α＜１）の範囲に収束する時
間（セットリング時間）ｔは、以下の式で表される。 ｔ＝ｌｎ｛１／（１−α）｝×ＣＲ …（２） ここで、容量値Ｃには、単位抵抗Ｒ1 〜Ｒ8 自身が有す
る寄生容量も含まれるため、本実施の形態の方がＲ9 〜
Ｒ14の抵抗がない場合に比して単位抵抗Ｒ1 〜Ｒ8 間の
接続点Ｃ1 〜Ｃ7 における寄生容量値が増加する。しか
し、通常は、抵抗分圧回路１が発生する分圧電圧をサン
プリングするために用いられる容量（以下「サンプリン
グ容量」という。）の方が寄生容量よりも容量の値が充
分大きいため、無視することができる。従って、容量値
Ｃをサンプリング容量の容量値で一定であるとみなす
と、セットリング時間は、Ｒの値に比例し、また、セッ
トリング時間のばらつきは、Ｒの相対的なばらつきに依
存する。従って、本実施の形態において交流インピーダ
ンスの最大値と最小値の比が１：１．５であるのに対
し、Ｒ9 〜Ｒ14の抵抗がない場合、約１：２．３となる
ことからも分かるように、セットリング時間のばらつき
が相対的に大きいことも分かる。なお、単位抵抗列３の
下半分についても上半分と同様となるので説明は省略す
る。
き、ＶＸがＶＳに対してαＶＳ＜＝ＶＸ＜＝｛１＋（１
−α）｝ＶＳ（但し、０＜α＜１）の範囲に収束する時
間（セットリング時間）ｔは、以下の式で表される。 ｔ＝ｌｎ｛１／（１−α）｝×ＣＲ …（２） ここで、容量値Ｃには、単位抵抗Ｒ1 〜Ｒ8 自身が有す
る寄生容量も含まれるため、本実施の形態の方がＲ9 〜
Ｒ14の抵抗がない場合に比して単位抵抗Ｒ1 〜Ｒ8 間の
接続点Ｃ1 〜Ｃ7 における寄生容量値が増加する。しか
し、通常は、抵抗分圧回路１が発生する分圧電圧をサン
プリングするために用いられる容量（以下「サンプリン
グ容量」という。）の方が寄生容量よりも容量の値が充
分大きいため、無視することができる。従って、容量値
Ｃをサンプリング容量の容量値で一定であるとみなす
と、セットリング時間は、Ｒの値に比例し、また、セッ
トリング時間のばらつきは、Ｒの相対的なばらつきに依
存する。従って、本実施の形態において交流インピーダ
ンスの最大値と最小値の比が１：１．５であるのに対
し、Ｒ9 〜Ｒ14の抵抗がない場合、約１：２．３となる
ことからも分かるように、セットリング時間のばらつき
が相対的に大きいことも分かる。なお、単位抵抗列３の
下半分についても上半分と同様となるので説明は省略す
る。
【００２６】上述した第１の実施の形態によれば、以下
の効果が得られる。 (イ) 単位抵抗列３に第１および第２の抵抗列４Ａ，４Ｂ
を並列に接続し、かつ、単位抵抗間の複数の接続点
Ｃ2 ，Ｃ4 ，Ｃ6 に、サンプリング時に電流を供給する
経路の接続を可能としたので、単位抵抗列３に対するサ
ンプリング電流の負荷分散を図ることができ、また、各
接続点Ｃ1 〜Ｃ7 における交流インピーダンスの単調な
増加を抑制することができる。この結果、各分圧電圧を
サンプリングするときのセットリング時間差を低減する
ことができる。 (ロ) 並列に挿入した抵抗Ｒ9 〜Ｒ14と単位抵抗列３との
接続点数が、一対一で並列化された抵抗分圧回路１と比
較して少なくできることから、配線領域が減少する。こ
の結果、半導体集積回路上の面積を抵抗の並列化数に応
じて増加するのを回避することができる。
の効果が得られる。 (イ) 単位抵抗列３に第１および第２の抵抗列４Ａ，４Ｂ
を並列に接続し、かつ、単位抵抗間の複数の接続点
Ｃ2 ，Ｃ4 ，Ｃ6 に、サンプリング時に電流を供給する
経路の接続を可能としたので、単位抵抗列３に対するサ
ンプリング電流の負荷分散を図ることができ、また、各
接続点Ｃ1 〜Ｃ7 における交流インピーダンスの単調な
増加を抑制することができる。この結果、各分圧電圧を
サンプリングするときのセットリング時間差を低減する
ことができる。 (ロ) 並列に挿入した抵抗Ｒ9 〜Ｒ14と単位抵抗列３との
接続点数が、一対一で並列化された抵抗分圧回路１と比
較して少なくできることから、配線領域が減少する。こ
の結果、半導体集積回路上の面積を抵抗の並列化数に応
じて増加するのを回避することができる。
【００２７】なお、本発明は、上記実施の形態に限定さ
れず、種々に変形実施が可能である。例えば、上記実施
の形態では、単位抵抗の２個毎に並列に挿入する抵抗の
抵抗値を２×Ａ［Ω］としているが、この値に制限はな
い。さらに、２個以上の何個の単位抵抗毎に並列に抵抗
を挿入するか、また、単位抵抗に対して並列に挿入する
抵抗の並列数を３列以上にするかについても制限はな
い。しかし、並列に挿入する抵抗の値については、挿入
する抵抗分圧回路１の単位抵抗値と挿入間隔に含まれる
単位抵抗の数を乗じた値が好ましい。また、並列化数
は、単位抵抗数の２の累乗で表したときの乗数の値−１
とするのが好ましく、並列に挿入する場合の間隔は、第
１の並列に挿入する抵抗列は２個毎、第２の並列に挿入
する抵抗列は４個毎というように並列数が増加するに従
って２の累乗で単位抵抗と接続する際の間隔を増加させ
るのが好ましい。このような組合せとすることにより、
各単位抵抗の接続点における交流インピーダンスの採り
得る範囲を最も小さくすることができる。上記実施の形
態では、本発明の最小構成となる８つの単位抵抗を使用
するため、２の３乗となることより２つの抵抗列を挿入
することが適しており、そのときの１列目の抵抗列は、
単位抵抗の２つ毎にし、接続する抵抗の抵抗値には、２
×Ａ［Ω］が、２列目の抵抗列は、単位抵抗の４つ毎に
し、接続する抵抗の抵抗値は、４×Ａ［Ω］が適してい
る。
れず、種々に変形実施が可能である。例えば、上記実施
の形態では、単位抵抗の２個毎に並列に挿入する抵抗の
抵抗値を２×Ａ［Ω］としているが、この値に制限はな
い。さらに、２個以上の何個の単位抵抗毎に並列に抵抗
を挿入するか、また、単位抵抗に対して並列に挿入する
抵抗の並列数を３列以上にするかについても制限はな
い。しかし、並列に挿入する抵抗の値については、挿入
する抵抗分圧回路１の単位抵抗値と挿入間隔に含まれる
単位抵抗の数を乗じた値が好ましい。また、並列化数
は、単位抵抗数の２の累乗で表したときの乗数の値−１
とするのが好ましく、並列に挿入する場合の間隔は、第
１の並列に挿入する抵抗列は２個毎、第２の並列に挿入
する抵抗列は４個毎というように並列数が増加するに従
って２の累乗で単位抵抗と接続する際の間隔を増加させ
るのが好ましい。このような組合せとすることにより、
各単位抵抗の接続点における交流インピーダンスの採り
得る範囲を最も小さくすることができる。上記実施の形
態では、本発明の最小構成となる８つの単位抵抗を使用
するため、２の３乗となることより２つの抵抗列を挿入
することが適しており、そのときの１列目の抵抗列は、
単位抵抗の２つ毎にし、接続する抵抗の抵抗値には、２
×Ａ［Ω］が、２列目の抵抗列は、単位抵抗の４つ毎に
し、接続する抵抗の抵抗値は、４×Ａ［Ω］が適してい
る。
【００２８】図２は、本発明の第２の実施の形態に係る
抵抗分圧回路を適用したＡ／Ｄ変換器の一例を示す。こ
のＡ／Ｄ変換器１０の抵抗分圧回路１は、第１の実施の
形態に対し、使用する抵抗の値について更に工夫したも
のである。すなわち、単位抵抗列３のみで抵抗分圧回路
１を構成した場合において、最も抵抗値の高くなる中点
の交流インピーダンスを求め、この値をＺ（ｍａｘ）と
し、この値の２倍を並列に挿入する抵抗Ｒ9 〜Ｒ14の値
とし、単位抵抗Ｒ1 〜Ｒ8 としてＺ（ｍａｘ）を使用し
たものである。例えば、図２に示すように、Ｚ（ｍａ
ｘ）＝Ｂ［Ω］とすると、単位抵抗Ｒ1 〜Ｒ8 の単位抵
抗値はＢ［Ω］、単位抵抗Ｒ1 〜Ｒ8 に並列に挿入する
抵抗Ｒ9 〜Ｒ14の抵抗値は２×Ｂ［Ω］となる。
抵抗分圧回路を適用したＡ／Ｄ変換器の一例を示す。こ
のＡ／Ｄ変換器１０の抵抗分圧回路１は、第１の実施の
形態に対し、使用する抵抗の値について更に工夫したも
のである。すなわち、単位抵抗列３のみで抵抗分圧回路
１を構成した場合において、最も抵抗値の高くなる中点
の交流インピーダンスを求め、この値をＺ（ｍａｘ）と
し、この値の２倍を並列に挿入する抵抗Ｒ9 〜Ｒ14の値
とし、単位抵抗Ｒ1 〜Ｒ8 としてＺ（ｍａｘ）を使用し
たものである。例えば、図２に示すように、Ｚ（ｍａ
ｘ）＝Ｂ［Ω］とすると、単位抵抗Ｒ1 〜Ｒ8 の単位抵
抗値はＢ［Ω］、単位抵抗Ｒ1 〜Ｒ8 に並列に挿入する
抵抗Ｒ9 〜Ｒ14の抵抗値は２×Ｂ［Ω］となる。
【００２９】ここで、第１の実施の形態と同様に、接続
点Ｃ1 ’〜Ｃ4 ’の交流インピーダンスＺ1 ’〜Ｚ4 ’
を求めると、以下のようになる。 Ｚ1 ’＝２１Ｂ／３２ Ｚ2 ’＝５Ｂ／８ Ｚ3 ’＝１０Ｂ／１１ Ｚ4 ’＝Ｂ／２ よって交流インピーダンスの最大値と最小値の比は、約
１：１．８となる。そして、本実施の形態より抵抗分圧
回路１を構成する抵抗値が２種類であることが分かる。
なお、接続点Ｃ5 ’〜Ｃ7 ’における交流インピーダン
スの計算は上記接続点Ｃ1 ’〜Ｃ4 ’と同様となるので
省略する。
点Ｃ1 ’〜Ｃ4 ’の交流インピーダンスＺ1 ’〜Ｚ4 ’
を求めると、以下のようになる。 Ｚ1 ’＝２１Ｂ／３２ Ｚ2 ’＝５Ｂ／８ Ｚ3 ’＝１０Ｂ／１１ Ｚ4 ’＝Ｂ／２ よって交流インピーダンスの最大値と最小値の比は、約
１：１．８となる。そして、本実施の形態より抵抗分圧
回路１を構成する抵抗値が２種類であることが分かる。
なお、接続点Ｃ5 ’〜Ｃ7 ’における交流インピーダン
スの計算は上記接続点Ｃ1 ’〜Ｃ4 ’と同様となるので
省略する。
【００３０】上述した第２の実施の形態によれば、本発
明に使用する抵抗の抵抗値が２種類となり、さらに、単
位抵抗の値を従来の分圧数分の１から中点の交流インピ
ーダンスの値へと分割数が大きなっても単位抵抗の値と
して充分な値を設定することが可能となるので、抵抗分
圧回路１を半導体集積回路上に実現する場合により平易
に実現可能となり、かつ、単位抵抗の値を比較的大きく
設定できるという効果もある。
明に使用する抵抗の抵抗値が２種類となり、さらに、単
位抵抗の値を従来の分圧数分の１から中点の交流インピ
ーダンスの値へと分割数が大きなっても単位抵抗の値と
して充分な値を設定することが可能となるので、抵抗分
圧回路１を半導体集積回路上に実現する場合により平易
に実現可能となり、かつ、単位抵抗の値を比較的大きく
設定できるという効果もある。
【００３１】
【発明の効果】以上説明した通り、本発明の抵抗分圧回
路によれば、各単位抵抗の接続点から見える交流インピ
ーダンスの差を低減できるので、各分圧電圧をサンプリ
ングするときのセットリング時間差の低減を図ることが
できる。また、並列に挿入した抵抗と単位抵抗列との接
続点数が、一対一で並列化された抵抗分圧回路と比較し
て少なくできることから、配線領域を減少させることが
できるため、回路面積を抵抗の並列化数に応じて増加す
るのを回避することができる。
路によれば、各単位抵抗の接続点から見える交流インピ
ーダンスの差を低減できるので、各分圧電圧をサンプリ
ングするときのセットリング時間差の低減を図ることが
できる。また、並列に挿入した抵抗と単位抵抗列との接
続点数が、一対一で並列化された抵抗分圧回路と比較し
て少なくできることから、配線領域を減少させることが
できるため、回路面積を抵抗の並列化数に応じて増加す
るのを回避することができる。
【図１】本発明の第１の実施の形態に係る抵抗分圧回路
を適用したＡ／Ｄ変換器の一例を示す回路図である。
を適用したＡ／Ｄ変換器の一例を示す回路図である。
【図２】本発明の第２の実施の形態に係る抵抗分圧回路
を適用したＡ／Ｄ変換器の一例を示す回路図である。
を適用したＡ／Ｄ変換器の一例を示す回路図である。
【図３】従来の抵抗分圧回路の回路図である。
【図４】従来の抵抗分圧回路の回路図である。
１ 抵抗分圧回路 ２Ａ 高位側端子 ２Ｂ 低位側端子 ３ 単位抵抗列 ４Ａ 第１の抵抗列 ４Ｂ 第２の抵抗列 １１ａ 入力端子 １１ 比較器列 １２ａ 出力端子 １２ 論理回路 Ｃ1 〜Ｃ7 ，Ｃ1 ’〜Ｃ7 ’ 接続点 Ｒ1 〜Ｒ8 単位抵抗 Ｒ9 〜Ｒ14 抵抗 ＶＢ 基準電圧の低位側 ＶＴ 基準電圧の高位側
Claims (7)
- 【請求項１】複数の単位抵抗を直列に接続して基準電圧
を分圧し、この分圧電圧を前記複数の単位抵抗間の各接
続点から出力する抵抗分圧回路において、 前記複数の単位抵抗を少なくとも２つの異なった除数で
均等に分割することにより得られる少なくとも２つの異
なった個数の単位抵抗を含んだ複数の単位抵抗群に、そ
れぞれ、並列に接続された複数の抵抗を備えたことを特
徴とする抵抗分圧回路。 - 【請求項２】前記複数の抵抗は、前記基準電圧を発生す
る２点間に少なくとも２つの抵抗列を形成する構成の請
求項１記載の抵抗分圧回路。 - 【請求項３】前記複数の抵抗は、前記複数の単位抵抗の
単位抵抗値と、前記少なくとも２つの異なった除数の対
応する除数とに応じた抵抗値を有する構成の請求項１記
載の抵抗分圧回路。 - 【請求項４】前記少なくとも２つの抵抗列は、前記複数
の単位抵抗の数をｍ（＝２n ）とするとき、ｎ−１列の
抵抗列からなる構成の請求項１記載の抵抗分圧回路。 - 【請求項５】前記ｎ−１列の抵抗列は、任意の第ｋ列目
において、２k 個の単位抵抗を含んだ前記単位抵抗群に
並列に接続された抵抗によって構成される請求項４記載
の抵抗分圧回路。 - 【請求項６】前記ｎ−１列の抵抗列は、任意の第ｋ列目
において、前記複数の単位抵抗の単位抵抗値をＡΩとす
るとき、２k ×ＡΩの抵抗値を有する抵抗によって構成
される請求項５記載の抵抗分圧回路。 - 【請求項７】前記複数の単位抵抗は、前記複数の単位抵
抗群間の複数の接続点のうち交流インピーダンスが最大
となる接続点の交流インピーダンスをＺとするとき、Ｚ
＝ＢΩの抵抗値を単位抵抗として有し、 前記ｎ−１列の抵抗列は、任意の第ｋ列目において、２
×ＢΩの抵抗値を有する抵抗によって構成される請求項
５記載の抵抗分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133685A JP3080065B2 (ja) | 1998-05-15 | 1998-05-15 | 抵抗分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133685A JP3080065B2 (ja) | 1998-05-15 | 1998-05-15 | 抵抗分圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330362A JPH11330362A (ja) | 1999-11-30 |
| JP3080065B2 true JP3080065B2 (ja) | 2000-08-21 |
Family
ID=15110490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10133685A Expired - Fee Related JP3080065B2 (ja) | 1998-05-15 | 1998-05-15 | 抵抗分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080065B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4765206B2 (ja) | 2001-06-22 | 2011-09-07 | ヤマハ株式会社 | ボリューム回路 |
| CN114137292B (zh) * | 2021-10-08 | 2024-04-05 | 北京科益虹源光电技术有限公司 | 电压的采样方法及采样电路 |
-
1998
- 1998-05-15 JP JP10133685A patent/JP3080065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330362A (ja) | 1999-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |