JPH06132828A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH06132828A JPH06132828A JP4300581A JP30058192A JPH06132828A JP H06132828 A JPH06132828 A JP H06132828A JP 4300581 A JP4300581 A JP 4300581A JP 30058192 A JP30058192 A JP 30058192A JP H06132828 A JPH06132828 A JP H06132828A
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- 239000004065 semiconductor Substances 0.000 claims description 8
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 出力範囲の設定が容易なＤ／Ａ変換装置を得
る。 【構成】 Ｄ／Ａ変換器１の参照信号入力端子１ａ，１
ｂに、別のＤ／Ａ変換器４，５を接続する。Ｄ／Ａ変換
器４，５の参照信号入力端子４ａ，４ｂ，５ａ，５ｂ
に、定電圧源２，３の出力を接続する。Ｄ／Ａ変換器
４，５の出力を入力データＤ4 ，Ｄ5 により設定するこ
とで、Ｄ／Ａ変換器１の出力電圧Ｖ0 の範囲をディジタ
ル的に決定する。 【効果】 出力範囲をディジタル的に調整できると共
に、狭い範囲でも精度良く動作する。
る。 【構成】 Ｄ／Ａ変換器１の参照信号入力端子１ａ，１
ｂに、別のＤ／Ａ変換器４，５を接続する。Ｄ／Ａ変換
器４，５の参照信号入力端子４ａ，４ｂ，５ａ，５ｂ
に、定電圧源２，３の出力を接続する。Ｄ／Ａ変換器
４，５の出力を入力データＤ4 ，Ｄ5 により設定するこ
とで、Ｄ／Ａ変換器１の出力電圧Ｖ0 の範囲をディジタ
ル的に決定する。 【効果】 出力範囲をディジタル的に調整できると共
に、狭い範囲でも精度良く動作する。
Description
【０００１】
【産業上の利用分野】この発明は、入力されたディジタ
ル信号を電圧（または電流）のアナログ信号に変換する
Ｄ／Ａ変換装置に関するものである。
ル信号を電圧（または電流）のアナログ信号に変換する
Ｄ／Ａ変換装置に関するものである。
【０００２】
【従来の技術】図７は例えば「９１三菱半導体データブ
ックディジ・アナインタフェース／汎用リニアＩＣ編」
に記載された従来のＤ／Ａ変換装置の基本的な構成図で
あり、図において、１はＤ／Ａ変換器、２は最大値参照
電圧Ｖｒ+ を出力する定電圧源、３は最小値参照電圧Ｖ
ｒ- を出力する定電圧源、１ａ，１ｂはそれぞれ上記Ｖ
ｒ+ ，Ｖｒ- が入力されるＤ／Ａ変換器１の入力端子、
１ｃは入力ディジタル信号（入力データＤ1 ）Ｄ1 が加
えられるＤ／Ａ変換器１のデータ入力端子群、Ｖ0 は入
力データＤ1 をＤ／Ａ変換したアナログの出力電圧であ
る。
ックディジ・アナインタフェース／汎用リニアＩＣ編」
に記載された従来のＤ／Ａ変換装置の基本的な構成図で
あり、図において、１はＤ／Ａ変換器、２は最大値参照
電圧Ｖｒ+ を出力する定電圧源、３は最小値参照電圧Ｖ
ｒ- を出力する定電圧源、１ａ，１ｂはそれぞれ上記Ｖ
ｒ+ ，Ｖｒ- が入力されるＤ／Ａ変換器１の入力端子、
１ｃは入力ディジタル信号（入力データＤ1 ）Ｄ1 が加
えられるＤ／Ａ変換器１のデータ入力端子群、Ｖ0 は入
力データＤ1 をＤ／Ａ変換したアナログの出力電圧であ
る。
【０００３】次に動作について説明する。いまＤ／Ａ変
換器１に、データ入力端子１ｃよりｎビットのディジタ
ルデータＤ1 が入力されたとする。このとき、Ｄ／Ａ変
換器１は、出力電圧をＶ0 とすると、 Ｖ0 ＝Ｄ1 （Ｖｒ+ −Ｖｒ- ）／２n ＋Ｖｒ- で表わされる電圧Ｖ0 を出力する。ここで、Ｖｒ+ ，Ｖ
ｒ- は、各々入力端子１ａ，１ｂの入力電圧で、定電圧
源２，３の出力電圧に相当する。
換器１に、データ入力端子１ｃよりｎビットのディジタ
ルデータＤ1 が入力されたとする。このとき、Ｄ／Ａ変
換器１は、出力電圧をＶ0 とすると、 Ｖ0 ＝Ｄ1 （Ｖｒ+ −Ｖｒ- ）／２n ＋Ｖｒ- で表わされる電圧Ｖ0 を出力する。ここで、Ｖｒ+ ，Ｖ
ｒ- は、各々入力端子１ａ，１ｂの入力電圧で、定電圧
源２，３の出力電圧に相当する。
【０００４】上記動作により、Ｖｒ+ 及びＶｒ- で決ま
る出力電圧Ｖ0 が得られることになる。従って、定電圧
源２，３の電圧を調整することによって、出力電圧Ｖ0
の範囲が決定されることになる。
る出力電圧Ｖ0 が得られることになる。従って、定電圧
源２，３の電圧を調整することによって、出力電圧Ｖ0
の範囲が決定されることになる。
【０００５】図８はＤ／Ａ変換器１の構成を示すもの
で、ｎビットＲ−２Ｒラダー回路７とバッファ用オペア
ンプ８とから成り、ラダー回路７に上記Ｖｒ+ ，Ｖｒ-
及び入力データＤ1 が加えられることにより、アナログ
信号が出力され、オペアンプ８を介して出力電力Ｖ0 が
得られるように成されている。
で、ｎビットＲ−２Ｒラダー回路７とバッファ用オペア
ンプ８とから成り、ラダー回路７に上記Ｖｒ+ ，Ｖｒ-
及び入力データＤ1 が加えられることにより、アナログ
信号が出力され、オペアンプ８を介して出力電力Ｖ0 が
得られるように成されている。
【０００６】図９は、一般的なＤ／Ａ変換装置の基本的
な構成図である。ここでは、Ｄ／Ａ変換器１の最小値参
照電圧の入力端子１ｂは、グランド（０Ｖ）に接続さ
れ、最大値参照電圧の入力端子１ａは、出力比例値アナ
ログ入力端子として機能する。図７の場合と同様に、Ｄ
／Ａ変換器１の出力電圧Ｖ0 は、次式で表わされる。 Ｖ0 ＝（Ｖｒ+ ／２n ）・Ｄ1
な構成図である。ここでは、Ｄ／Ａ変換器１の最小値参
照電圧の入力端子１ｂは、グランド（０Ｖ）に接続さ
れ、最大値参照電圧の入力端子１ａは、出力比例値アナ
ログ入力端子として機能する。図７の場合と同様に、Ｄ
／Ａ変換器１の出力電圧Ｖ0 は、次式で表わされる。 Ｖ0 ＝（Ｖｒ+ ／２n ）・Ｄ1
【０００７】上記動作により、Ｄ／Ａ変換器１の出力に
は、Ｖｒ+ で決まる出力電圧Ｖ0 が得られることにな
る。従って、定電圧源２の電圧Ｖｒ+ を調整することに
よって、入力データＤ1 に対する出力電圧Ｖ0 の傾きが
決定されることになる。
は、Ｖｒ+ で決まる出力電圧Ｖ0 が得られることにな
る。従って、定電圧源２の電圧Ｖｒ+ を調整することに
よって、入力データＤ1 に対する出力電圧Ｖ0 の傾きが
決定されることになる。
【０００８】
【発明が解決しようとする課題】従来のＤ／Ａ変換装置
は以上のように構成されているので、アナログ信号の出
力範囲設定のために、図７においてはＶｒ+ ，Ｖｒ-
の、また図９においてはＶｒ+ のアナログ的な調整が必
要となる問題点があった。また、必要とされる出力範囲
が、図７においてはＶｒ+ からＶｒ- の間の、また図９
においては０からＶｒ+ の間の、各々一部分のみでよい
場合、２n 種類が可能な入力データＤ1 のうちの特定の
範囲のみ用いることになり、ビット数に対応した精度が
得られなくなるという問題点があった。例えば図７にお
いて、Ｖｒ- からＶｒ+ の間の下側半分のみが必要な場
合、ｎビットのＤ／Ａ変換装置では、入力データＤ1 と
して、０から２n −１のうち、２n-1 より小さい値のみ
が入力されることになり、ｎ−１ビットのＤ／Ａ変換装
置相当の精度しか得られないことになる等の問題点があ
った。
は以上のように構成されているので、アナログ信号の出
力範囲設定のために、図７においてはＶｒ+ ，Ｖｒ-
の、また図９においてはＶｒ+ のアナログ的な調整が必
要となる問題点があった。また、必要とされる出力範囲
が、図７においてはＶｒ+ からＶｒ- の間の、また図９
においては０からＶｒ+ の間の、各々一部分のみでよい
場合、２n 種類が可能な入力データＤ1 のうちの特定の
範囲のみ用いることになり、ビット数に対応した精度が
得られなくなるという問題点があった。例えば図７にお
いて、Ｖｒ- からＶｒ+ の間の下側半分のみが必要な場
合、ｎビットのＤ／Ａ変換装置では、入力データＤ1 と
して、０から２n −１のうち、２n-1 より小さい値のみ
が入力されることになり、ｎ−１ビットのＤ／Ａ変換装
置相当の精度しか得られないことになる等の問題点があ
った。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、出力範囲をディジタル的に設定
できるＤ／Ａ変換装置を提供することを目的としてい
る。
ためになされたもので、出力範囲をディジタル的に設定
できるＤ／Ａ変換装置を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】請求項１の発明に係るＤ
／Ａ変換装置は、主となるＤ／Ａ変換器の最大値及び最
小値参照電圧の各入力端子に、各々別のＤ／Ａ変換器の
出力を接続し、これらの別のＤ／Ａ変換器にそれぞれ２
つの参照電圧を加えるようにしたものである。
／Ａ変換装置は、主となるＤ／Ａ変換器の最大値及び最
小値参照電圧の各入力端子に、各々別のＤ／Ａ変換器の
出力を接続し、これらの別のＤ／Ａ変換器にそれぞれ２
つの参照電圧を加えるようにしたものである。
【００１１】請求項２の発明に係るＤ／Ａ変換装置は、
主となるＤ／Ａ変換器の最大値及び最小値参照電圧の各
入力端子に、各々別のＤ／Ａ変換器の出力を接続し、こ
れらの別のＤ／Ａ変換器にそれぞれ２つの参照電圧を加
えるように成すと共に、上記各Ｄ／Ａ変換器を１チップ
の半導体大規模集積回路に構成したものである。
主となるＤ／Ａ変換器の最大値及び最小値参照電圧の各
入力端子に、各々別のＤ／Ａ変換器の出力を接続し、こ
れらの別のＤ／Ａ変換器にそれぞれ２つの参照電圧を加
えるように成すと共に、上記各Ｄ／Ａ変換器を１チップ
の半導体大規模集積回路に構成したものである。
【００１２】請求項３の発明に係るＤ／Ａ変換装置は、
出力比例値アナログ入力端子に入力される参照信号の値
と、別途入力されるディジタル入力データとの積に比例
したアナログ出力値を得る構造を有する主Ｄ／Ａ変換器
の上記出力比例値アナログ入力端子に、別のＤ／Ａ変換
器の出力端子を接続したものである。
出力比例値アナログ入力端子に入力される参照信号の値
と、別途入力されるディジタル入力データとの積に比例
したアナログ出力値を得る構造を有する主Ｄ／Ａ変換器
の上記出力比例値アナログ入力端子に、別のＤ／Ａ変換
器の出力端子を接続したものである。
【００１３】請求項４の発明に係るＤ／Ａは変換装置
は、出力比例値アナログ入力端子に入力される参照信号
の値と、別途入力されるディジタル入力データとの積に
比例したアナログ出力値を得る構造を有する主Ｄ／Ａ変
換器の上記出力比例値アナログ入力端子に、別のＤ／Ａ
変換器の出力端子を接続すると共に、上記各Ｄ／Ａ変換
器を１チップ半導体大規模集積回路に構成したものであ
る。
は、出力比例値アナログ入力端子に入力される参照信号
の値と、別途入力されるディジタル入力データとの積に
比例したアナログ出力値を得る構造を有する主Ｄ／Ａ変
換器の上記出力比例値アナログ入力端子に、別のＤ／Ａ
変換器の出力端子を接続すると共に、上記各Ｄ／Ａ変換
器を１チップ半導体大規模集積回路に構成したものであ
る。
【００１４】
【作用】請求項１，３の発明における上記別のＤ／Ａ変
換器の出力をそれぞれディジタルデータで制御すること
により、上記主Ｄ／Ａ変換器の出力範囲をディジタル的
に決定することができる。
換器の出力をそれぞれディジタルデータで制御すること
により、上記主Ｄ／Ａ変換器の出力範囲をディジタル的
に決定することができる。
【００１５】請求項２，４の発明におけるＤ／Ａ変換装
置は、各Ｄ／Ａ変換器を１チップ化することで、構成を
簡単にかつ小形化することができる。
置は、各Ｄ／Ａ変換器を１チップ化することで、構成を
簡単にかつ小形化することができる。
【００１６】
【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１において、１，４，５はＤ
／Ａ変換器、２，３は定電圧源である。定電圧源２の出
力電圧Ｖｒ+ は、Ｄ／Ａ変換器４，５の最大値参照信号
として入力端子４ａ，５ａに加えられている。定電圧源
３の出力電圧Ｖｒ- は、Ｄ／Ａ変換器４，５の最小値参
照信号として入力端子４ｂ，５ｂに加えられている。ま
た、Ｄ／Ａ変換器４，５の出力は、各々Ｄ／Ａ変換器１
の最大値参照信号の入力端子１ａ及び最小値参照信号の
入力端子１ｂに加えられている。またＤ／Ａ変換器１，
４，５は、外部からの入力データＤ1 ，Ｄ4 ，Ｄ5 のデ
ータ入力端子群１ｃ，４ｃ，５ｃを有する。
を図について説明する。図１において、１，４，５はＤ
／Ａ変換器、２，３は定電圧源である。定電圧源２の出
力電圧Ｖｒ+ は、Ｄ／Ａ変換器４，５の最大値参照信号
として入力端子４ａ，５ａに加えられている。定電圧源
３の出力電圧Ｖｒ- は、Ｄ／Ａ変換器４，５の最小値参
照信号として入力端子４ｂ，５ｂに加えられている。ま
た、Ｄ／Ａ変換器４，５の出力は、各々Ｄ／Ａ変換器１
の最大値参照信号の入力端子１ａ及び最小値参照信号の
入力端子１ｂに加えられている。またＤ／Ａ変換器１，
４，５は、外部からの入力データＤ1 ，Ｄ4 ，Ｄ5 のデ
ータ入力端子群１ｃ，４ｃ，５ｃを有する。
【００１７】なお、Ｄ／Ａ変換器１，４，５は第１、第
２、第３のＤ／Ａ変換器であり、第１、第２、第３のＤ
／Ａ変換器の入力データＤ1 ，Ｄ4 ，Ｄ5 は第１、第
２、第３のディジタル信号である。また、第１、第２、
第３のＤ／Ａ変換器の出力信号は第１、第２、第３のア
ナログ信号である。
２、第３のＤ／Ａ変換器であり、第１、第２、第３のＤ
／Ａ変換器の入力データＤ1 ，Ｄ4 ，Ｄ5 は第１、第
２、第３のディジタル信号である。また、第１、第２、
第３のＤ／Ａ変換器の出力信号は第１、第２、第３のア
ナログ信号である。
【００１８】次に動作について説明する。図１におい
て、Ｄ／Ａ変換器１の出力電圧Ｖ0 の最大値及び最小値
は、各々入力端子１ａ，１ｂの電圧によって決まる。こ
の入力端子１ａ，１ｂの電圧は、Ｄ／Ａ変換器４，５の
出力電圧である。このＤ／Ａ変換器４，５の出力電圧
は、定電圧源２の出力電圧Ｖｒ+ を最大値、定電圧源３
の出力電圧Ｖｒ- を最小値とする範囲で、Ｄ／Ａ変換器
４，５への入力データＤ4 ，Ｄ5 によって設定できる。
従って、定電圧源２，３の電圧を固定したまま、Ｄ／Ａ
変換器１の出力電圧Ｖ0の範囲をディジタル的に容易に
設定できることになる。
て、Ｄ／Ａ変換器１の出力電圧Ｖ0 の最大値及び最小値
は、各々入力端子１ａ，１ｂの電圧によって決まる。こ
の入力端子１ａ，１ｂの電圧は、Ｄ／Ａ変換器４，５の
出力電圧である。このＤ／Ａ変換器４，５の出力電圧
は、定電圧源２の出力電圧Ｖｒ+ を最大値、定電圧源３
の出力電圧Ｖｒ- を最小値とする範囲で、Ｄ／Ａ変換器
４，５への入力データＤ4 ，Ｄ5 によって設定できる。
従って、定電圧源２，３の電圧を固定したまま、Ｄ／Ａ
変換器１の出力電圧Ｖ0の範囲をディジタル的に容易に
設定できることになる。
【００１９】実施例２．図２は、他の実施例を示す構成
図である。上記実施例１では、Ｄ／Ａ変換器１，４，５
が、各々独立したデータ入力端子群１ｃ，４ｃ，５ｃを
持っているものとしたのに対し、本実施例は、データ入
力端子群６ａ，ファンクション端子群６ｂ及びデコーダ
６を設けて、上記データ入力端子群１ｃ，４ｃ，５ｃを
１つにまとめたものである。
図である。上記実施例１では、Ｄ／Ａ変換器１，４，５
が、各々独立したデータ入力端子群１ｃ，４ｃ，５ｃを
持っているものとしたのに対し、本実施例は、データ入
力端子群６ａ，ファンクション端子群６ｂ及びデコーダ
６を設けて、上記データ入力端子群１ｃ，４ｃ，５ｃを
１つにまとめたものである。
【００２０】図２において、デコーダ６は、ファンクシ
ョン入力端子群６ｂに入力されるデータＤ6bの状態に応
じて、データ入力端子群６ａの入力データＤ6aをＤ／Ａ
変換器１，４，５のどれに出力するかを決定するもので
ある。従って、ファンクション端子群６ｂのデータＤ6b
の状態によって、所望のＤ／Ａ変換器の入力データを設
定できる。
ョン入力端子群６ｂに入力されるデータＤ6bの状態に応
じて、データ入力端子群６ａの入力データＤ6aをＤ／Ａ
変換器１，４，５のどれに出力するかを決定するもので
ある。従って、ファンクション端子群６ｂのデータＤ6b
の状態によって、所望のＤ／Ａ変換器の入力データを設
定できる。
【００２１】図３は上記デコーダ６の実施例を示すもの
で、上記入力データＤ6aをラッチするｎビットのラッチ
回路６ｃ，６ｄ，６ｅと、このラッチ回路６ｃ，６ｄ，
６ｅを選択するための上記データＤ6bにより動作する論
理回路とにより構成されている。データＤ6bによりラッ
チ回路６ｃ，６ｄ，６ｅの１つが選択されて入力データ
Ｄ6aが供給されると共にラッチ信号６ｆが与えられる
と、選択されたラッチ回路に入力データＤ6aがラッチさ
れ、図２のＤ／Ａ変換器１，４，５のうちの対応するＤ
／Ａ変換器に入力データＤ6aが供給される。なお、入力
データＤ6aの出力先を切換えても元のデータは保持され
るように成されている。
で、上記入力データＤ6aをラッチするｎビットのラッチ
回路６ｃ，６ｄ，６ｅと、このラッチ回路６ｃ，６ｄ，
６ｅを選択するための上記データＤ6bにより動作する論
理回路とにより構成されている。データＤ6bによりラッ
チ回路６ｃ，６ｄ，６ｅの１つが選択されて入力データ
Ｄ6aが供給されると共にラッチ信号６ｆが与えられる
と、選択されたラッチ回路に入力データＤ6aがラッチさ
れ、図２のＤ／Ａ変換器１，４，５のうちの対応するＤ
／Ａ変換器に入力データＤ6aが供給される。なお、入力
データＤ6aの出力先を切換えても元のデータは保持され
るように成されている。
【００２２】実施例３．上記実施例１，２においては、
Ｄ／Ａ変換出力として１チャネルのみを有するものであ
ったが、図４は多チャネル出力を有する場合の実施例を
示している。図４において、Ｄ／Ａ変換器１はチャネル
１の出力電圧Ｖ01、Ｄ／Ａ変換器１１はチャネル２の出
力電圧Ｖ02を得るものである。Ｄ／Ａ変換器１１の入力
端子１１ａ，１１ｂには２つのＤ／Ａ変換器４１，５１
の出力が加えられ、Ｄ／Ａ変換器４１，５１の入力端子
４１ａ，４１ｂ，５１ａ，５１ｂには定電圧源２，３が
接続されている。また、Ｄ／Ａ変換器１，４，１１，４
１，５１のデータ入力端子群１ｃ，４ｃ，１１ｃ，４１
ｃ，５１ｃはデコーダ６に接続されている。
Ｄ／Ａ変換出力として１チャネルのみを有するものであ
ったが、図４は多チャネル出力を有する場合の実施例を
示している。図４において、Ｄ／Ａ変換器１はチャネル
１の出力電圧Ｖ01、Ｄ／Ａ変換器１１はチャネル２の出
力電圧Ｖ02を得るものである。Ｄ／Ａ変換器１１の入力
端子１１ａ，１１ｂには２つのＤ／Ａ変換器４１，５１
の出力が加えられ、Ｄ／Ａ変換器４１，５１の入力端子
４１ａ，４１ｂ，５１ａ，５１ｂには定電圧源２，３が
接続されている。また、Ｄ／Ａ変換器１，４，１１，４
１，５１のデータ入力端子群１ｃ，４ｃ，１１ｃ，４１
ｃ，５１ｃはデコーダ６に接続されている。
【００２３】上記構成において、デコーダ６は、チャネ
ルアドレス入力端子群６ｃに加えられるチャネルアドレ
スＤ6cに応じて、ファンクション端子群６ｂ、データ入
力端子群６ａの各入力データＤ6b，Ｄ6aに従って、実施
例２と同様の動作を行う。
ルアドレス入力端子群６ｃに加えられるチャネルアドレ
スＤ6cに応じて、ファンクション端子群６ｂ、データ入
力端子群６ａの各入力データＤ6b，Ｄ6aに従って、実施
例２と同様の動作を行う。
【００２４】実施例４．上記実施例１，２，３において
は、Ｄ／Ａ変換器４，５，４１，５１は、共通の定電圧
源２，３からの参照信号を用いているが、それぞれ独立
した定電圧源からの参照信号を用いてもよい。
は、Ｄ／Ａ変換器４，５，４１，５１は、共通の定電圧
源２，３からの参照信号を用いているが、それぞれ独立
した定電圧源からの参照信号を用いてもよい。
【００２５】実施例５．上記実施例１，２，３において
は、各データ入力端子群への入力データは、並列データ
としたが、一連のシリアルデータとしてデコーダに入力
するようにしてもよい。
は、各データ入力端子群への入力データは、並列データ
としたが、一連のシリアルデータとしてデコーダに入力
するようにしてもよい。
【００２６】実施例６．図５は、請求項３の発明の一実
施例を示す構成図であり、図において、１，４はＤ／Ａ
変換器、２は定電圧源である。定電圧源２の電圧Ｖｒ+
は、Ｄ／Ａ変換器４の出力比例値アナログ入力端子４ａ
に接続されている。また、Ｄ／Ａ変換器の出力端子はＤ
／Ａ変換器１の出力比例値アナログ入力端子１ａに接続
されている。Ｄ／Ａ変換器１，４は、外部からの入力デ
ータＤ1 ，Ｄ4 のデータ入力端子群１ｃ，４ｃを有す
る。なお、この実施例ではＤ／Ａ変換器１は第１のＤ／
Ａ変換器、Ｄ／Ａ変換器４は第２のＤ／Ａ変換器であ
る。
施例を示す構成図であり、図において、１，４はＤ／Ａ
変換器、２は定電圧源である。定電圧源２の電圧Ｖｒ+
は、Ｄ／Ａ変換器４の出力比例値アナログ入力端子４ａ
に接続されている。また、Ｄ／Ａ変換器の出力端子はＤ
／Ａ変換器１の出力比例値アナログ入力端子１ａに接続
されている。Ｄ／Ａ変換器１，４は、外部からの入力デ
ータＤ1 ，Ｄ4 のデータ入力端子群１ｃ，４ｃを有す
る。なお、この実施例ではＤ／Ａ変換器１は第１のＤ／
Ａ変換器、Ｄ／Ａ変換器４は第２のＤ／Ａ変換器であ
る。
【００２７】次に動作について説明する。図５におい
て、Ｄ／Ａ変換器１の出力信号の、入力データＤ1 に対
する傾きは、端子１ａの電圧によって決まる。一方、端
子１ａの電圧は、Ｄ／Ａ変換器４の出力電圧であるか
ら、定電圧源２の電圧Ｖｒ+ を最大とする範囲で、Ｄ／
Ａ変換器４への入力データＤ4 によって設定できる。従
って、定電圧源２の電圧Ｖｒ+ 及び基準電圧を固定した
まま、Ｄ／Ａ変換器１の出力電圧Ｖ0 の範囲を、ディジ
タル的に設定できることになる。
て、Ｄ／Ａ変換器１の出力信号の、入力データＤ1 に対
する傾きは、端子１ａの電圧によって決まる。一方、端
子１ａの電圧は、Ｄ／Ａ変換器４の出力電圧であるか
ら、定電圧源２の電圧Ｖｒ+ を最大とする範囲で、Ｄ／
Ａ変換器４への入力データＤ4 によって設定できる。従
って、定電圧源２の電圧Ｖｒ+ 及び基準電圧を固定した
まま、Ｄ／Ａ変換器１の出力電圧Ｖ0 の範囲を、ディジ
タル的に設定できることになる。
【００２８】実施例７．図６は請求項２，４の発明の実
施例によるＤ／Ａ変換装置の外観斜視図である。図にお
いて９は１チップの半導体大規模集積回路のケース、１
０はケース９に設けた複数の電極である。上記半導体大
規模集積回路には、図１、図２、図４、図５等に示すＤ
／Ａ変換装置の何れかが組込まれている。
施例によるＤ／Ａ変換装置の外観斜視図である。図にお
いて９は１チップの半導体大規模集積回路のケース、１
０はケース９に設けた複数の電極である。上記半導体大
規模集積回路には、図１、図２、図４、図５等に示すＤ
／Ａ変換装置の何れかが組込まれている。
【００２９】
【発明の効果】以上のように、請求項１の発明は主Ｄ／
Ａ変換器の最大値、最小値の参照信号を、他の２つのＤ
／Ａ変換器で発生させるように構成した。
Ａ変換器の最大値、最小値の参照信号を、他の２つのＤ
／Ａ変換器で発生させるように構成した。
【００３０】また、請求項２の発明は、主Ｄ／Ａ変換器
及び２つの別のＤ／Ａ変換器を１チップで構成した。
及び２つの別のＤ／Ａ変換器を１チップで構成した。
【００３１】請求項３の発明は、主Ｄ／Ａ変換器の１つ
の参照信号として別のＤ／Ａ変換器の出力を用いるよう
に構成した。
の参照信号として別のＤ／Ａ変換器の出力を用いるよう
に構成した。
【００３２】請求項４の発明は第１、第２のＤ／Ａ変換
器を１チップで構成した。
器を１チップで構成した。
【００３３】従って、請求項１，３の発明によれば、所
望の出力範囲の設定がディジタル的に容易に行えるよう
になると共に、用途に応じてより狭い範囲で用いる場合
でも、ビット数にふさわしい精度が得られるようになる
効果がある。また、請求項２，４の発明によれば、Ｄ／
Ａ変換装置を用いた回路装置の構成を、単純化できる効
果がある。
望の出力範囲の設定がディジタル的に容易に行えるよう
になると共に、用途に応じてより狭い範囲で用いる場合
でも、ビット数にふさわしい精度が得られるようになる
効果がある。また、請求項２，４の発明によれば、Ｄ／
Ａ変換装置を用いた回路装置の構成を、単純化できる効
果がある。
【図１】請求項１の発明の実施例１によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図２】請求項１の発明の実施例２によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図３】上記実施例２によるＤ／Ａ変換装置におけるデ
コーダの実施例を示す構成図である。
コーダの実施例を示す構成図である。
【図４】請求項１の発明の実施例３によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図５】請求項３の発明の実施例６によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図６】請求項２，４の発明の実施例７によるＤ／Ａ変
換装置を示す斜視図である。
換装置を示す斜視図である。
【図７】従来のＤ／Ａ変換装置を示す構成図である。
【図８】Ｄ／Ａ変換器の構成例を示す構成図である。
【図９】従来の他のＤ／Ａ変換装置を示す構成図であ
る。
る。
１ Ｄ／Ａ変換器（第１のＤ／Ａ変換器） ４ Ｄ／Ａ変換器（第２のＤ／Ａ変換器） ５ Ｄ／Ａ変換器（第３のＤ／Ａ変換器） Ｄ1 入力データ（第１のディジタル信号） Ｄ4 入力データ（第２のディジタル信号） Ｄ5 入力データ（第３のディジタル信号）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図７は例えば「９１三菱半導体データブ
ックディジ・アナインタフェース／汎用リニアＩＣ編」
に記載された従来のＤ／Ａ変換装置の基本的な構成図で
あり、図において、１はＤ／Ａ変換器、２は最大値参照
電圧Ｖｒ+ を出力する定電圧源、３は最小値参照電圧Ｖ
ｒ- を出力する定電圧源、１ａ，１ｂはそれぞれ上記Ｖ
ｒ+ ，Ｖｒ- が入力されるＤ／Ａ変換器１の入力端子、
１ｃは入力ディジタル信号（入力データ）Ｄ1 が加えら
れるＤ／Ａ変換器１のデータ入力端子群、Ｖ0 は入力デ
ータＤ1 をＤ／Ａ変換したアナログの出力電圧である。
ックディジ・アナインタフェース／汎用リニアＩＣ編」
に記載された従来のＤ／Ａ変換装置の基本的な構成図で
あり、図において、１はＤ／Ａ変換器、２は最大値参照
電圧Ｖｒ+ を出力する定電圧源、３は最小値参照電圧Ｖ
ｒ- を出力する定電圧源、１ａ，１ｂはそれぞれ上記Ｖ
ｒ+ ，Ｖｒ- が入力されるＤ／Ａ変換器１の入力端子、
１ｃは入力ディジタル信号（入力データ）Ｄ1 が加えら
れるＤ／Ａ変換器１のデータ入力端子群、Ｖ0 は入力デ
ータＤ1 をＤ／Ａ変換したアナログの出力電圧である。
Claims (4)
- 【請求項１】 第１のディジタル信号を第１のアナログ
信号に変換すると共に入力される第２、第３のアナログ
信号により上記第１のアナログ信号の出力範囲が決定さ
れるように成された第１のＤ／Ａ変換器と、入力される
２つの参照信号により上記第２のアナログ信号の出力範
囲が決定されるように成され、第２のディジタル信号を
上記第２のアナログ信号に変換する第２のＤ／Ａ変換器
と、入力される２つの参照信号により上記第３のアナロ
グ信号の出力範囲が決定されるように成され、第３のデ
ィジタル信号を上記第３のアナログ信号に変換する第３
のＤ／Ａ変換器とを備えたＤ／Ａ変換装置。 - 【請求項２】 第１のディジタル信号を第１のアナログ
信号に変換すると共に入力される第２、第３のアナログ
信号により上記第１のアナログ信号の出力範囲が決定さ
れるように成された第１のＤ／Ａ変換器と、入力される
２つの参照信号により上記第２のアナログ信号の出力範
囲が決定されるように成され、第２のディジタル信号を
上記第２のアナログ信号に変換する第２のＤ／Ａ変換器
と、入力される２つの参照信号により上記第３のアナロ
グ信号の出力範囲が決定されるように成され、第３のデ
ィジタル信号を上記第３のアナログ信号に変換する第３
のＤ／Ａ変換器とを備え、上記第１、第２、第３のＤ／
Ａ変換器を１チップの半導体大規模集積回路として構成
して成るＤ／Ａ変換装置。 - 【請求項３】 １つの参照信号が入力され、この参照信
号の値と別途入力される第１のディジタル信号の値との
積に比例する第１のアナログ信号を出力するように成さ
れた第１のＤ／Ａ変換器と、第２のディジタル信号を第
２のアナログ信号に変換し、この第２のアナログ信号を
上記参照信号として上記第１のＤ／Ａ変換器に供給する
第２のＤ／Ａ変換器とを備えたＤ／Ａ変換装置。 - 【請求項４】 １つの参照信号が入力され、この参照信
号の値と別途入力される第１のディジタル信号の値との
積に比例する第１のアナログ信号を出力するように成さ
れた第１のＤ／Ａ変換器と、第２のディジタル信号を第
２のアナログ信号に変換し、この第２のアナログ信号を
上記参照信号として上記第１のＤ／Ａ変換器に供給する
第２のＤ／Ａ変換器とを備え、上記第１、第２のＤ／Ａ
変換器を１チップの半導体大規模集積回路として構成し
て成るＤ／Ａ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300581A JPH06132828A (ja) | 1992-10-14 | 1992-10-14 | Ｄ／ａ変換装置 |
| US08/132,969 US6140953A (en) | 1992-10-14 | 1993-10-07 | D/A converting apparatus with independent D/A converter controlled reference signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300581A JPH06132828A (ja) | 1992-10-14 | 1992-10-14 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132828A true JPH06132828A (ja) | 1994-05-13 |
Family
ID=17886567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300581A Pending JPH06132828A (ja) | 1992-10-14 | 1992-10-14 | Ｄ／ａ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6140953A (ja) |
| JP (1) | JPH06132828A (ja) |
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| EP1142290A1 (en) * | 1998-12-31 | 2001-10-10 | Nokia Mobile Phones Ltd. | Closed-loop power control method |
| JP2007059991A (ja) * | 2005-08-22 | 2007-03-08 | Sony Corp | Ｄａ変換装置、ａｄ変換装置、半導体装置 |
| JP2010154562A (ja) * | 2010-03-23 | 2010-07-08 | Sony Corp | Ａｄ変換装置、固体撮像装置、半導体装置 |
| JP2011045149A (ja) * | 2010-11-30 | 2011-03-03 | Sony Corp | Ｄａ変換装置 |
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| AU2018222994B2 (en) * | 2017-09-15 | 2019-11-07 | Boston Scientific Neuromodulation Corporation | Current generation architecture for an implantable stimulator device to promote current steering between electrodes |
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| US4202042A (en) * | 1977-07-05 | 1980-05-06 | The United States Of America As Represented By The Secretary Of The Navy | Digital to analog interface for simultaneous analog outputs |
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-
1992
- 1992-10-14 JP JP4300581A patent/JPH06132828A/ja active Pending
-
1993
- 1993-10-07 US US08/132,969 patent/US6140953A/en not_active Expired - Fee Related
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| US8674865B2 (en) | 2005-08-22 | 2014-03-18 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US9264057B2 (en) | 2005-08-22 | 2016-02-16 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US9882574B2 (en) | 2005-08-22 | 2018-01-30 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US10547318B2 (en) | 2005-08-22 | 2020-01-28 | Sony Corporation | DA converter, AD converter, and semiconductor device |
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| JP2011045149A (ja) * | 2010-11-30 | 2011-03-03 | Sony Corp | Ｄａ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6140953A (en) | 2000-10-31 |
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