JPH01164124A - ディジタル／アナログコンバータ - Google Patents
ディジタル／アナログコンバータInfo
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- JPH01164124A JPH01164124A JP63236193A JP23619388A JPH01164124A JP H01164124 A JPH01164124 A JP H01164124A JP 63236193 A JP63236193 A JP 63236193A JP 23619388 A JP23619388 A JP 23619388A JP H01164124 A JPH01164124 A JP H01164124A
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- 210000004027 cell Anatomy 0.000 description 16
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- 210000004460 N cell Anatomy 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２進ワードの重み付き利用ディジタル／アナ
ログコンバータに関する。つまり本発明は、入力ディジ
タルワードの第１の列Ａ、Ｂ、Ｃ。
ログコンバータに関する。つまり本発明は、入力ディジ
タルワードの第１の列Ａ、Ｂ、Ｃ。
・・・と入力ディジタルワードの第２の列Ｘ、Ｙ、Ｚ。
・・・に対しアナログ形式でスカラ積ＡＸ＋８Ｙ＋ＣＺ
＋・・・を出力するディジタル／アナログコンバータに
関する。
＋・・・を出力するディジタル／アナログコンバータに
関する。
記載を簡単にするため、スカラ積ＡＸ＋ＢＹを得る場合
を説明するが、これは項の個数が多い場合のスカラ栢の
計粋にもあてはまる。
を説明するが、これは項の個数が多い場合のスカラ栢の
計粋にもあてはまる。
従来の技術
第１図はかかるスカラ積を得るための最も単純な回路を
示す。第１のアナログ／ディジタルコンバータはディジ
タルワードＸ及び八を供給されて、積ＡＸを比例係数に
倍した値に等しい電流’ＡＸ（［７１ｘ＝ｋＡＸ）を出
力する。同様に、第２のディジタル／アナログコンバー
タ２はディジタルワードＹ及びＢという値を供給されて
電流’ＢＹを出力するので、ＡＸ＋ＢＹに比例する信号
がコンバータ１及び２の出力側の抵抗３にあられれる。
示す。第１のアナログ／ディジタルコンバータはディジ
タルワードＸ及び八を供給されて、積ＡＸを比例係数に
倍した値に等しい電流’ＡＸ（［７１ｘ＝ｋＡＸ）を出
力する。同様に、第２のディジタル／アナログコンバー
タ２はディジタルワードＹ及びＢという値を供給されて
電流’ＢＹを出力するので、ＡＸ＋ＢＹに比例する信号
がコンバータ１及び２の出力側の抵抗３にあられれる。
第１図中に示される如き乗算アナログ／ディジタルコン
バータは、典型的には第２図に示されるようにして構成
される。第１のディジタル／アナログコンバータ５は入
力Ａ及び基準電流Ｉ、。、を供給されて、出力１１を第
２のディジタル／アナログコンバータ６へ基準入力とし
て供給する。第２のディジタル／アナログコンバータ６
は入力Ｘを供給され、積ＡＸに比例する電圧を出力抵抗
７の端子に供給する。
バータは、典型的には第２図に示されるようにして構成
される。第１のディジタル／アナログコンバータ５は入
力Ａ及び基準電流Ｉ、。、を供給されて、出力１１を第
２のディジタル／アナログコンバータ６へ基準入力とし
て供給する。第２のディジタル／アナログコンバータ６
は入力Ｘを供給され、積ＡＸに比例する電圧を出力抵抗
７の端子に供給する。
第３図は従来のディジタル／アナログコンバータの例を
示す。第３図に示す例は、高電圧ＶＤＤと接地に選定さ
れる低電圧Ｍとの間の、値Ｉ。。
示す。第３図に示す例は、高電圧ＶＤＤと接地に選定さ
れる低電圧Ｍとの間の、値Ｉ。。
２１ ．４Ｉｏ、８１ｏ、・・・を有する電流源からな
る。各電流源は、アナログ値に変換されるワードＡの位
の順に対応するスイッチＡｏ、Ａ、。
る。各電流源は、アナログ値に変換されるワードＡの位
の順に対応するスイッチＡｏ、Ａ、。
Ａ、Ａ３．・・・と直列接続される。従って、電流源１
．２Ｉ 、４１ ．８１ｏ、・・・により電源ＯＯ
０ ＶＤＤから引き出される電流は、変換されるべきワード
の順次のビットの値に依存する。
．２Ｉ 、４１ ．８１ｏ、・・・により電源ＯＯ
０ ＶＤＤから引き出される電流は、変換されるべきワード
の順次のビットの値に依存する。
発明が解決しようとする問題点
この種のディジタル／アナログコンバータは非常に単純
に見えるが、実際には電流源は最初の電流源の逐次倍で
あり、実際上は同一の電流を供給される多数の相等しい
トランジスタにより構成されるので非常に多数の部品を
必要とする。さらに、集積回路の製造にはバラツキが生
じるため、かかるコンバータは７ビツトを越えるワード
の変換に使用するのは困難であり、また例えばレーザ調
整式抵抗等による調整を必要とする。これらの欠点に加
え、かかるコンバータによるスカラ積の計算では、第１
図及び第２図に示す如く数個のユニットを使用する必要
がある。
に見えるが、実際には電流源は最初の電流源の逐次倍で
あり、実際上は同一の電流を供給される多数の相等しい
トランジスタにより構成されるので非常に多数の部品を
必要とする。さらに、集積回路の製造にはバラツキが生
じるため、かかるコンバータは７ビツトを越えるワード
の変換に使用するのは困難であり、また例えばレーザ調
整式抵抗等による調整を必要とする。これらの欠点に加
え、かかるコンバータによるスカラ積の計算では、第１
図及び第２図に示す如く数個のユニットを使用する必要
がある。
本発明の目的は、スカラ積の形成に適するコンバータを
提供するにあり、特に製造が容易であり部品の数が少な
く集積回路として構成する場合には面積が小さくなるコ
ンバータを提供するにある。
提供するにあり、特に製造が容易であり部品の数が少な
く集積回路として構成する場合には面積が小さくなるコ
ンバータを提供するにある。
問題点を解決するための手段
本発明によれば、各々が高電圧源と低電圧源どの間に設
けられ第２の端子が複数の開１′１１可能な電流源に接
続される直列抵抗からなり２進値の同一の位のビットに
対応するセルの組と、様々なセルの前記第２の端子を相
互接続する値Ｒを有する抵抗と、最上位のビットのセル
の前記直列抵抗の端子に設けられる出力手段とからなり
、各電流源は対応する２進値の重み付けに対応する値を
有し、最下位ビットのセルの直列抵抗は値Ｒを有し、最
上位ビットのセルの直列抵抗はゼロでない任意の伯を有
し、その他のセルの直列抵抗は値２Ｒを有してなる、２
進値の重み付き和をアナログ値に変換するディジタル／
アナログコンバータが提供される。
けられ第２の端子が複数の開１′１１可能な電流源に接
続される直列抵抗からなり２進値の同一の位のビットに
対応するセルの組と、様々なセルの前記第２の端子を相
互接続する値Ｒを有する抵抗と、最上位のビットのセル
の前記直列抵抗の端子に設けられる出力手段とからなり
、各電流源は対応する２進値の重み付けに対応する値を
有し、最下位ビットのセルの直列抵抗は値Ｒを有し、最
上位ビットのセルの直列抵抗はゼロでない任意の伯を有
し、その他のセルの直列抵抗は値２Ｒを有してなる、２
進値の重み付き和をアナログ値に変換するディジタル／
アナログコンバータが提供される。
本発明の好ましい実施例によれば、開閉可能な電流源は
、電流源と直列接続されるスイッチからなり、各電流源
は第１のスイッチと相補的な信号を供給される第２のス
イッチにより高電圧源に直接接続される。重み付けの値
はディジタルワードから得られ、電流源に作用するディ
ジタル／アナログコンバータにより変換されるようにで
きる。
、電流源と直列接続されるスイッチからなり、各電流源
は第１のスイッチと相補的な信号を供給される第２のス
イッチにより高電圧源に直接接続される。重み付けの値
はディジタルワードから得られ、電流源に作用するディ
ジタル／アナログコンバータにより変換されるようにで
きる。
実施例
第４図は、多数のビットからなるワードの変換を正確に
行なう一方で、できる限り少数の基本的構成要素を用い
て、つまり集積回路とした場合のシリコン表面積を小ざ
くして直接かつ容易にスカラ積を形成することができる
本発明によるコンパ−夕を示す。
行なう一方で、できる限り少数の基本的構成要素を用い
て、つまり集積回路とした場合のシリコン表面積を小ざ
くして直接かつ容易にスカラ積を形成することができる
本発明によるコンパ−夕を示す。
第４図は、変換されるべきディジタルワードのビット数
Ｎに対応してＮ個のセルが設けられてなる本発明のコン
バータを概略的に示す図である。
Ｎに対応してＮ個のセルが設けられてなる本発明のコン
バータを概略的に示す図である。
各セルは、一方では供給電圧ｖＣＣに接続され、他方で
は分岐点２１に接続される抵抗２０からなる。並列した
被制御電流源が、この分岐点２１に接続される。図示の
例ではこの被制御電流源の８各は、直列接続されたスイ
ッチ２２ （２２Ａ及び２２Ｂ）と、電流源２３ （２
３Ａ及び２３Ｂ）からなる。電流源（２３Ａ、２３Ｂ）
の数は重み付き和が計算されるディジタルワードＸ、Ｙ
の数だけ並列に設けられる。第４図に示す例では、並列
した２つの被制御電流源のみが設けられている。
は分岐点２１に接続される抵抗２０からなる。並列した
被制御電流源が、この分岐点２１に接続される。図示の
例ではこの被制御電流源の８各は、直列接続されたスイ
ッチ２２ （２２Ａ及び２２Ｂ）と、電流源２３ （２
３Ａ及び２３Ｂ）からなる。電流源（２３Ａ、２３Ｂ）
の数は重み付き和が計算されるディジタルワードＸ、Ｙ
の数だけ並列に設けられる。第４図に示す例では、並列
した２つの被制御電流源のみが設けられている。
電流源２３の他力の端子は、゛接地等の基準電圧Ｍに接
続される。電圧ＶＣＣ及びＭは、電流源が良好に動作す
るよう選択される。
続される。電圧ＶＣＣ及びＭは、電流源が良好に動作す
るよう選択される。
隣接するセルは、抵抗Ｒを介して分岐点２１から隣の分
岐点２１へと相互接続される。全てのセルの電流源２３
Ａ及び２３Ｂの組は相等しい、全ての電流源２３Ａは、
値Ｘに乗算される値Ａに比例する電流Ｉを出力する。ま
た、全ての電流源２３Ｂは、値Ｙに乗算される値Ｂに比
例する電流Ｊを出力する。種々のセルのスイッチ２２Ａ
は、数値Ｘに対応するビットの値の列に応じて開成又は
閉成する。同様にスイッチ２３Ｂは数値Ｙに対応するビ
ットの値の列に応じて開成又は閉成する。
岐点２１へと相互接続される。全てのセルの電流源２３
Ａ及び２３Ｂの組は相等しい、全ての電流源２３Ａは、
値Ｘに乗算される値Ａに比例する電流Ｉを出力する。ま
た、全ての電流源２３Ｂは、値Ｙに乗算される値Ｂに比
例する電流Ｊを出力する。種々のセルのスイッチ２２Ａ
は、数値Ｘに対応するビットの値の列に応じて開成又は
閉成する。同様にスイッチ２３Ｂは数値Ｙに対応するビ
ットの値の列に応じて開成又は閉成する。
抵抗２０は、中間のセルでは全て値２Ｒを有し、最下位
ビットに対応するセル１では値Ｒを有し、最上位ビット
に対応するセルＮでは値Ｒ１を有する。値Ｒ１はゼロで
ない任意の値であり、所望の高い値あるいは無限大であ
ってもよい。積ＡＸ＋ＢＹに対応するアナログ値は、抵
抗Ｒ１の端子にあられれ、重み付き和が計算される数Ｘ
及びＹが６ビツトの数である場合（ｘ。乃至×５及びＹ
。
ビットに対応するセル１では値Ｒを有し、最上位ビット
に対応するセルＮでは値Ｒ１を有する。値Ｒ１はゼロで
ない任意の値であり、所望の高い値あるいは無限大であ
ってもよい。積ＡＸ＋ＢＹに対応するアナログ値は、抵
抗Ｒ１の端子にあられれ、重み付き和が計算される数Ｘ
及びＹが６ビツトの数である場合（ｘ。乃至×５及びＹ
。
乃至Ｙ５）次のように表わされる。
Ｖ＝［２ＲＲ１／（２Ｒ＋ＲＬ ）］−［（Ｘ ５＋Ｘ
４／２＋Ｘ ３／４＋Ｘ ２／８＋Ｘ １／１６ ＋
Ｘ □／３２）−１＋（Ｙ 十Ｙ ／２＋Ｙ ／
４＋Ｙ ２／８＋Ｙ ／１６ ＋Ｙ ｏ／３２）・Ｊ
］第５図は本発明によるセルの一実施例をより詳細に示
す図である。第５図にも電源ｖＣＣ及びＭ１抵抗２０及
び分岐点２１が示されている。値■を有する電流＃Ｑ２
３Ａは、ＮチャンネルＭＯＳトランジスタ３０Ａと抵抗
３１Ａとからなる。ＮチャンネルＭＯＳトランジスタ３
０Ａは、得られる値Ａに比例する電流を決定する手段と
ともにカレントミラーとして動作する。これは他のセル
におけるトランジスタ３０Ａでも同様である。スイッチ
２２ＡもＮチャンネルＭＯＳトランジスタからなる。ト
ランジスタ２２Ａとは相補的な信号を供給されるトラン
ジスタ３２Ａが、スイッチングフェーズ中に電流源にお
いて突然電流が遮断されることがないように電流源を電
圧■ＣＣに直接接続する。同様に、第１の電流源に並列
して開閉される第２の電流源には構成型＄２２Ｂ及び３
０Ｂ−３２Ｂが設けられる。
４／２＋Ｘ ３／４＋Ｘ ２／８＋Ｘ １／１６ ＋
Ｘ □／３２）−１＋（Ｙ 十Ｙ ／２＋Ｙ ／
４＋Ｙ ２／８＋Ｙ ／１６ ＋Ｙ ｏ／３２）・Ｊ
］第５図は本発明によるセルの一実施例をより詳細に示
す図である。第５図にも電源ｖＣＣ及びＭ１抵抗２０及
び分岐点２１が示されている。値■を有する電流＃Ｑ２
３Ａは、ＮチャンネルＭＯＳトランジスタ３０Ａと抵抗
３１Ａとからなる。ＮチャンネルＭＯＳトランジスタ３
０Ａは、得られる値Ａに比例する電流を決定する手段と
ともにカレントミラーとして動作する。これは他のセル
におけるトランジスタ３０Ａでも同様である。スイッチ
２２ＡもＮチャンネルＭＯＳトランジスタからなる。ト
ランジスタ２２Ａとは相補的な信号を供給されるトラン
ジスタ３２Ａが、スイッチングフェーズ中に電流源にお
いて突然電流が遮断されることがないように電流源を電
圧■ＣＣに直接接続する。同様に、第１の電流源に並列
して開閉される第２の電流源には構成型＄２２Ｂ及び３
０Ｂ−３２Ｂが設けられる。
第１図乃至第３図は従来技術によるコンバータを示す図
、第４図は本発明によるコンバータを示す図、第５図は
本発明の回路のセルの一実施例を示す図である。 １．２．５．６・・・ディジタル／アナログコンバータ
、３．２０．３１Ａ、３１Ｂ・・・抵抗、７・・・出力
抵抗、２１・・・分岐点、２２Ａ、２２Ｂ・・・スイッ
チ、２３Ａ、２３Ｂ・・・電流源、３０Ａ、３０Ｂ。 ３２Ａ、３２Ｂ・・・トランジスタ。 特許出願人 工スジエエスートムソン マイクロエレクトロニク エスエ− 第５図 手続ネ甫正Ｂ（方式） ％式％ １、事件の表示 昭和６３年 特許願 第２３６１９３号２ 発明の名称 ディジタル／アナログコンバータ ａ 補正をする者 事件との関係 特許出願人 住所 フランス国 ジャンテイリ ９４２５０ アブ
ニュガリエニ ７番地 名称 エスジエエスートムソン マイクロエレクトロニ
クエスエー 代表者 ジャンークロード ワール ４、代理人 住所 〒１０２ 東京都千代田区麹町５丁目７番地６
、 補正の対象 図面。 ７、補正の内容 図面の浄書（内容に変更なし）を別紙のとおり補充する
。 以 上
、第４図は本発明によるコンバータを示す図、第５図は
本発明の回路のセルの一実施例を示す図である。 １．２．５．６・・・ディジタル／アナログコンバータ
、３．２０．３１Ａ、３１Ｂ・・・抵抗、７・・・出力
抵抗、２１・・・分岐点、２２Ａ、２２Ｂ・・・スイッ
チ、２３Ａ、２３Ｂ・・・電流源、３０Ａ、３０Ｂ。 ３２Ａ、３２Ｂ・・・トランジスタ。 特許出願人 工スジエエスートムソン マイクロエレクトロニク エスエ− 第５図 手続ネ甫正Ｂ（方式） ％式％ １、事件の表示 昭和６３年 特許願 第２３６１９３号２ 発明の名称 ディジタル／アナログコンバータ ａ 補正をする者 事件との関係 特許出願人 住所 フランス国 ジャンテイリ ９４２５０ アブ
ニュガリエニ ７番地 名称 エスジエエスートムソン マイクロエレクトロニ
クエスエー 代表者 ジャンークロード ワール ４、代理人 住所 〒１０２ 東京都千代田区麹町５丁目７番地６
、 補正の対象 図面。 ７、補正の内容 図面の浄書（内容に変更なし）を別紙のとおり補充する
。 以 上
Claims (4)
- （１）各々が高電圧源（ＶＣＣ）と低電圧源（Ｍ）との
間に設けられ第２の端子（２１）が複数の開閉可能な電
流源に接続される直列抵抗（２０）からなり各２進値の
同一の位のビットに対応するセルの組と、様々なセルの
該第２の端子を相互接続する値Ｒを有する抵抗と、最上
位のビットのセルの該直列抵抗の端子における出力手段
とからなり、各電流源は対応する２進値（Ｘ、Ｙ）の重
み付け（Ａ、Ｂ）に対応する値（Ｉ、Ｊ）を有し、最下
位ビットのセルの直列抵抗は値Ｒを有し、最上位ビット
のセルの直列抵抗はゼロでない任意の値（Ｒ＿Ｌ）を有
し、その他のセルの直列抵抗は値２Ｒを有してなる、２
進値（Ｘ、Ｙ）の重み付き和をアナログ値に変換するデ
ィジタル／アナログコンバータ。 - （２）該開閉可能な電流源は、電流源（２３Ａ、２３Ｂ
）と直列接続されるスイッチ（２２Ａ、２２Ｂ）からな
ることを特徴とする請求項１記載のディジタル／アナロ
グコンバータ。 - （３）各電流源は第１のスイッチと相補的な信号を供給
される第２のスイッチ（３２Ａ、３２Ｂ）により高電圧
源に直接接続されることを特徴とする請求項２記載のデ
ィジタル／アナログコンバータ。 - （４）重み付けの値はディジタルワード（Ａ、Ｂ）から
得られ、電流源に作用するようディジタル／アナログコ
ンバータにより変換されることを特徴とする請求項１乃
至３のいずれか一項記載のディジタル／アナログコンバ
ータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8713331 | 1987-09-21 | ||
| FR8713331A FR2620883A1 (fr) | 1987-09-21 | 1987-09-21 | Convertisseur numerique/analogique de sommes ponderees de mots binaires |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164124A true JPH01164124A (ja) | 1989-06-28 |
Family
ID=9355256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236193A Pending JPH01164124A (ja) | 1987-09-21 | 1988-09-20 | ディジタル／アナログコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0310524A1 (ja) |
| JP (1) | JPH01164124A (ja) |
| KR (1) | KR890006000A (ja) |
| FR (1) | FR2620883A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7567193B2 (en) | 2006-11-07 | 2009-07-28 | Samsung Electronics Co., Ltd. | Continuous time delta-sigma modulator and electronic circuit including the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251389A (ja) * | 1991-01-08 | 1992-09-07 | Canon Inc | 演算装置 |
| JP3513608B2 (ja) * | 1996-04-18 | 2004-03-31 | 株式会社ルネサステクノロジ | ディジタル／アナログ・コンバータ |
| CN107332562B (zh) * | 2017-05-27 | 2020-12-15 | 烽火通信科技股份有限公司 | 信号采样电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL267275A (ja) * | 1960-08-02 | |||
| US3504360A (en) * | 1966-06-27 | 1970-03-31 | Sanders Associates Inc | Logic circuit producing an analog signal corresponding to an additive combination of digital signals |
| US3857021A (en) * | 1972-04-03 | 1974-12-24 | Hybrid Syst Corp | Multiplying current mode digital-to-analog converter |
| US4168528A (en) * | 1978-07-21 | 1979-09-18 | Precision Monolithics, Inc. | Voltage to current conversion circuit |
| JPS61164338A (ja) * | 1985-01-17 | 1986-07-25 | Riken Denshi Kk | 多重演算型ｄ／ａ変換器 |
-
1987
- 1987-09-21 FR FR8713331A patent/FR2620883A1/fr not_active Withdrawn
-
1988
- 1988-09-16 KR KR1019880012042A patent/KR890006000A/ko not_active IP Right Cessation
- 1988-09-19 EP EP88420314A patent/EP0310524A1/fr not_active Withdrawn
- 1988-09-20 JP JP63236193A patent/JPH01164124A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7567193B2 (en) | 2006-11-07 | 2009-07-28 | Samsung Electronics Co., Ltd. | Continuous time delta-sigma modulator and electronic circuit including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0310524A1 (fr) | 1989-04-05 |
| KR890006000A (ko) | 1989-05-18 |
| FR2620883A1 (fr) | 1989-03-24 |
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