JPS62265809A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPS62265809A JPS62265809A JP61109812A JP10981286A JPS62265809A JP S62265809 A JPS62265809 A JP S62265809A JP 61109812 A JP61109812 A JP 61109812A JP 10981286 A JP10981286 A JP 10981286A JP S62265809 A JPS62265809 A JP S62265809A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- potential
- 16vcc
- common terminal
- switch
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Attenuators (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基準電圧発生回路に関し、特に抵抗分割により
基準電圧を得る基準電圧発生回路に関する。
基準電圧を得る基準電圧発生回路に関する。
一般に電子装置などにおいてはセンサーや各種回路から
出力された電圧レベルを基準電圧と比較して、この一致
信号をもとに各種の副脚信号を形成する回路が広く用い
られている。
出力された電圧レベルを基準電圧と比較して、この一致
信号をもとに各種の副脚信号を形成する回路が広く用い
られている。
この種の基準電圧発生回路として、例えば分解能4ピツ
t” (Do 、 D+ 、 D2 、 D3 )の場
合には、第6図に示す回路が広く使用されている。ここ
に電源電圧V CCとアースの間には24明の抵抗値R
の抵抗素子の直列接続から成る抵抗列52を挿入し、前
記抵抗素子の(24−1)個の接続点において電源電圧
y ccをスケーリングしている。
t” (Do 、 D+ 、 D2 、 D3 )の場
合には、第6図に示す回路が広く使用されている。ここ
に電源電圧V CCとアースの間には24明の抵抗値R
の抵抗素子の直列接続から成る抵抗列52を挿入し、前
記抵抗素子の(24−1)個の接続点において電源電圧
y ccをスケーリングしている。
更に第7図に示すように前記(2’−4)個の接続点は
、(2”’−2)個のデコーダを兼ねたスイッチツリー
デコーダ構造のセレクタ回路51に接続されている。前
記セレクタ回路にデジタル信号(D、、D、、D2.D
3)を入力して、任意の基準電圧V r e rを発生
していた。
、(2”’−2)個のデコーダを兼ねたスイッチツリー
デコーダ構造のセレクタ回路51に接続されている。前
記セレクタ回路にデジタル信号(D、、D、、D2.D
3)を入力して、任意の基準電圧V r e rを発生
していた。
しかしながら上述した従来の基準電圧発生回路では、セ
レクタ回路がスイッチツリー構造のため例えば第7図の
場合には(2”’−2>個のアナログスイッチが、一般
にNビットの場合には(2”’−2)個のアナログスイ
ッチが必要となるので、これを1チツプ上に集積化する
には大きな面積を必要とするという欠点がある。
レクタ回路がスイッチツリー構造のため例えば第7図の
場合には(2”’−2>個のアナログスイッチが、一般
にNビットの場合には(2”’−2)個のアナログスイ
ッチが必要となるので、これを1チツプ上に集積化する
には大きな面積を必要とするという欠点がある。
更にNビットの場合にはN個のスイッチを直列に通るこ
とによりセトリングタイムが悪くなるという欠点もある
。
とによりセトリングタイムが悪くなるという欠点もある
。
本発明の基準電圧発生回路は、抵抗値Rの抵抗素子をn
本直列接続した抵抗列と、抵抗値nRの高抵抗素子と、
前記抵抗列の一端を第1の電源または第2の電源に接続
する第1のスイッチ手段と、前記高抵抗素子の一端を前
記第1の電源または前記第2の電源に接続する第2のス
イッチ手段とを有し、前記抵抗列の他端と前記高抵抗素
子の他端とを直列に接続して構成される。
本直列接続した抵抗列と、抵抗値nRの高抵抗素子と、
前記抵抗列の一端を第1の電源または第2の電源に接続
する第1のスイッチ手段と、前記高抵抗素子の一端を前
記第1の電源または前記第2の電源に接続する第2のス
イッチ手段とを有し、前記抵抗列の他端と前記高抵抗素
子の他端とを直列に接続して構成される。
次に、本発明について図面を用いて説明する。
第1図は本発明による基準電圧発生回路の第一の実施例
を示す回路図である。同図において抵抗列1は抵抗値R
の抵抗素子2を8本直列に接続している。前記抵抗列1
の一端は、抵抗値8Rの高抵抗素子3の一端と直列に接
続する。前記抵抗列1の他の一端は、第1の2点スイッ
チ4の共通端子に接続する。前記第1の2点スイッチの
2個の接点は各々電源電圧V ccとアースに接続する
。前記高抵抗素子3の他の一端は第2の2点スイッチ5
の共通端子に接続する。前記第2の2点スイッチ5の2
個の接点は、各々電源電圧Vccとアースに接続する。
を示す回路図である。同図において抵抗列1は抵抗値R
の抵抗素子2を8本直列に接続している。前記抵抗列1
の一端は、抵抗値8Rの高抵抗素子3の一端と直列に接
続する。前記抵抗列1の他の一端は、第1の2点スイッ
チ4の共通端子に接続する。前記第1の2点スイッチの
2個の接点は各々電源電圧V ccとアースに接続する
。前記高抵抗素子3の他の一端は第2の2点スイッチ5
の共通端子に接続する。前記第2の2点スイッチ5の2
個の接点は、各々電源電圧Vccとアースに接続する。
セレクタ回路6は、前記抵抗素子2の相互の接続点P1
.P2.・・・・・・P7および前記抵抗列1と前記高
抵抗素子3の接続点paを入力し、デジタル信号Do、
D、、D2により前記接続点P、、P2.・・・・・・
P8のうちの1つを選択して基準電圧V r e rを
導出する。
.P2.・・・・・・P7および前記抵抗列1と前記高
抵抗素子3の接続点paを入力し、デジタル信号Do、
D、、D2により前記接続点P、、P2.・・・・・・
P8のうちの1つを選択して基準電圧V r e rを
導出する。
次に本実施例の基準電圧発生回路の動作について説明す
る。まず、前記第1の2点スイッチ4の共通端子を電源
電圧V。Cに、前記第2の2点スイッチ5の共通端子を
アースに接続した場合には、第2図に示すように電源電
圧VCcの抵抗分割によって、接続点P1の電位は15
/ 16 V cCに、接続点P2の電位は14/1
6VcCに、接続点P3の電位は13/16Vccに、
接続点P4の電位は1 ’2 / 16 vccに、接
続点P5の電位は11/16Vceに、接続点P6の電
位は10/′16VCCに、接続点P7の電位は9/1
6Vccに、接続点P8の電位は8/16Vccにそれ
ぞれなる。また前記第1の2点スイッチ4の共通端子を
アースに、前記第2の2点スイッチ5の共通端子を電源
電圧Vccに接続した場合には、第3図に示すように電
源電圧V。Cの抵抗分割によって、接続点P1の電位は
1/16V。、に、接続点P2の電位は2/16V c
cに、接続点P3の電位は3/16V、、に、接続点P
4の電位は4/16V、cに、接続点P5の電位は5/
16V、。に、接続点P6の電位は6/16vCcに、
接続点P7の電位は7/16Vc、に、接続点P8の電
位は8/16Vccにそれぞれなる。
る。まず、前記第1の2点スイッチ4の共通端子を電源
電圧V。Cに、前記第2の2点スイッチ5の共通端子を
アースに接続した場合には、第2図に示すように電源電
圧VCcの抵抗分割によって、接続点P1の電位は15
/ 16 V cCに、接続点P2の電位は14/1
6VcCに、接続点P3の電位は13/16Vccに、
接続点P4の電位は1 ’2 / 16 vccに、接
続点P5の電位は11/16Vceに、接続点P6の電
位は10/′16VCCに、接続点P7の電位は9/1
6Vccに、接続点P8の電位は8/16Vccにそれ
ぞれなる。また前記第1の2点スイッチ4の共通端子を
アースに、前記第2の2点スイッチ5の共通端子を電源
電圧Vccに接続した場合には、第3図に示すように電
源電圧V。Cの抵抗分割によって、接続点P1の電位は
1/16V。、に、接続点P2の電位は2/16V c
cに、接続点P3の電位は3/16V、、に、接続点P
4の電位は4/16V、cに、接続点P5の電位は5/
16V、。に、接続点P6の電位は6/16vCcに、
接続点P7の電位は7/16Vc、に、接続点P8の電
位は8/16Vccにそれぞれなる。
これらの電圧をセレクタ回路6のデジタル入力Do 、
D 1.D2に従って選択し、V r e fとして4
ビツトの基準電圧1/16Vcc、2/16Vcc。
D 1.D2に従って選択し、V r e fとして4
ビツトの基準電圧1/16Vcc、2/16Vcc。
・・・・・・、16/15Vccのなかの一つを発生さ
せることができる。なお第4図にセレクタ回路6の回路
図を示す。同図においてセレクタ回路6は前述した公知
のスイッチツリーデコーダ構造の3ビツトセレクタであ
る。このように3ビツトのセレクタを使用して分解能4
ビツトの基準電圧を得ることができる。
せることができる。なお第4図にセレクタ回路6の回路
図を示す。同図においてセレクタ回路6は前述した公知
のスイッチツリーデコーダ構造の3ビツトセレクタであ
る。このように3ビツトのセレクタを使用して分解能4
ビツトの基準電圧を得ることができる。
第5図は本発明の第二の実施例を示す回路図である。同
図において抵抗列11のなかの第一の素子の抵抗値をR
/2、高抵抗素子の抵抗値を8・R/2とすればV r
e rとして0.5/16Voc、 1゜5/16
Vcc、 、、、・15.5/ 16 V、、を発生さ
せることができる。なおセレクタ回路16は前述のセレ
クタ6とまったく同様に構成すればよい。
図において抵抗列11のなかの第一の素子の抵抗値をR
/2、高抵抗素子の抵抗値を8・R/2とすればV r
e rとして0.5/16Voc、 1゜5/16
Vcc、 、、、・15.5/ 16 V、、を発生さ
せることができる。なおセレクタ回路16は前述のセレ
クタ6とまったく同様に構成すればよい。
以上詳細に説明した様に、本発明の基準電圧発生回路に
よれば、例えば4ビツトのセレクタ回路を3ビツトのセ
レクタ回路にすることができ、また抵抗素子の数も半減
し、さらにセレクタ回路へのデジタル入力信号線も1本
少なくなるので、集積回路化した場合などはチップの面
積を小さくすることができる。
よれば、例えば4ビツトのセレクタ回路を3ビツトのセ
レクタ回路にすることができ、また抵抗素子の数も半減
し、さらにセレクタ回路へのデジタル入力信号線も1本
少なくなるので、集積回路化した場合などはチップの面
積を小さくすることができる。
また、抵抗列から得られる電圧も、4ビツトの基準電圧
発生回路の場合には、従来のセレクタ回路では8段のス
イッチを通るのに対し、本発明によれば6段のスイッチ
で済むので、従来みられたセトリングタイムが悪いとい
う問題点も改善することができる。
発生回路の場合には、従来のセレクタ回路では8段のス
イッチを通るのに対し、本発明によれば6段のスイッチ
で済むので、従来みられたセトリングタイムが悪いとい
う問題点も改善することができる。
第1図は本発明の基準電圧発生回路の第一の実施例を示
す回路図、第2図、および第3(21は第1図の動作説
明図、第4図は第1図の部分回路図、第5図は本発明の
第二の実施例を示す回路図、第6図は従来の基準電圧発
生回路の例を示す回路図、第7図は第6図の部分回路図
である。 1・・・抵抗列、2・・・抵抗値Rの抵抗素子、3・・
・抵抗値8Rの高抵抗素子、4.5・・・2点スチッチ
、6・・・セレクタ回路。 −1+”と・r 代理人 弁理士 内 原 晋)1.−゛\パ; Cc 落 5 区 Do 94D2D3
す回路図、第2図、および第3(21は第1図の動作説
明図、第4図は第1図の部分回路図、第5図は本発明の
第二の実施例を示す回路図、第6図は従来の基準電圧発
生回路の例を示す回路図、第7図は第6図の部分回路図
である。 1・・・抵抗列、2・・・抵抗値Rの抵抗素子、3・・
・抵抗値8Rの高抵抗素子、4.5・・・2点スチッチ
、6・・・セレクタ回路。 −1+”と・r 代理人 弁理士 内 原 晋)1.−゛\パ; Cc 落 5 区 Do 94D2D3
Claims (1)
- 電圧を抵抗比によって分圧して所定の電圧を出力する
基準電圧発生回路において、抵抗値Rの抵抗素子をn本
直列接続した抵抗列と、抵抗値nRの高抵抗素子と、前
記抵抗列の一端を第1の電源または第2の電源に接続す
る第1のスイッチ手段と、前記高抵抗素子の一端を前記
第1の電源または前記第2の電源に接続する第2のスイ
ッチ手段とを有し、前記抵抗列の他端と前記高抵抗素子
の他端を直列接続したことを特徴とする基準電圧発生回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109812A JPS62265809A (ja) | 1986-05-13 | 1986-05-13 | 基準電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109812A JPS62265809A (ja) | 1986-05-13 | 1986-05-13 | 基準電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62265809A true JPS62265809A (ja) | 1987-11-18 |
Family
ID=14519829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61109812A Pending JPS62265809A (ja) | 1986-05-13 | 1986-05-13 | 基準電圧発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62265809A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01256225A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | A−d変換回路 |
JPH08274643A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 信号変換回路 |
KR100478373B1 (ko) * | 2001-09-14 | 2005-03-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
JP2008193205A (ja) * | 2007-02-01 | 2008-08-21 | New Japan Radio Co Ltd | 電子ボリューム回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62209912A (ja) * | 1986-03-11 | 1987-09-16 | Toshiba Corp | 電子ボリウム回路 |
-
1986
- 1986-05-13 JP JP61109812A patent/JPS62265809A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62209912A (ja) * | 1986-03-11 | 1987-09-16 | Toshiba Corp | 電子ボリウム回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01256225A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | A−d変換回路 |
JPH08274643A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 信号変換回路 |
KR100478373B1 (ko) * | 2001-09-14 | 2005-03-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
JP2008193205A (ja) * | 2007-02-01 | 2008-08-21 | New Japan Radio Co Ltd | 電子ボリューム回路 |
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