JP2751160B2 - ジャイレータ遅延装置 - Google Patents
ジャイレータ遅延装置Info
- Publication number
- JP2751160B2 JP2751160B2 JP62201214A JP20121487A JP2751160B2 JP 2751160 B2 JP2751160 B2 JP 2751160B2 JP 62201214 A JP62201214 A JP 62201214A JP 20121487 A JP20121487 A JP 20121487A JP 2751160 B2 JP2751160 B2 JP 2751160B2
- Authority
- JP
- Japan
- Prior art keywords
- gyrator
- voltage
- delay
- delay circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微分位相差を少なくしたジャイレータ遅延
装置に関するものである。 従来の技術 近年、民生用ICにおいては周辺部品の低減による低コ
スト化のためにフィルター内蔵のICが多く使われる様に
なり、それにともなって、信号処理時間をコントロール
する遅延回路が必要となり、遅延回路も同様にIC内に多
く使われる様になってきた。 遅延回路はジャイレータ回路により構成されるが、遅
延時間と周波数特性に応じた段数及び各段の周波数特性
が必要に応じて設計されている。通常、ジャイレータ回
路の遅延時間は１段当り数十ｎ秒〜百数十ｎ秒であるた
め、多段のジャイレータ回路を縦続接続して遅延回路を
構成している。 従来の２段構成の遅延回路の例を第４図に示して説明
する。 第４図Ａは遅延回路101,103を２個直列に接続するこ
とにより長い遅延時間を有するようにした遅延回路の構
成を示すブロック図である。第４図Ｂは第４図Ａに示す
遅延回路の実際の回路図を示す。ここで、１〜３は電
源、４〜6,9〜20は抵抗、7,8,21〜37はトランジスタ、3
8は入力信号、39,40はコンデンサである。９〜37,39,40
の素子で遅延回路が構成され、４〜８の素子により遅延
回路へのバイアスがなされている。 次に、動作説明のため第４図の交流信号についての評
価回路を第５図に示す。第５図中の番号は第４図との対
応させるため、同じ動作をする素子の番号は同一にして
いる。第５図に示す様な電流i1,i2,i3が流れると、回路
方程式は次の式で表わされる。 （１），（２），（３） 従って４を代入すると伝達関数は 今、になる条件において（６）式は次の如くなる。 （７）式より、この伝達関数は全周波数に対して大き
さが一定で位相のみ変化する。又、群遅延特性が周波数
に対してほぼ一定となるため、遅延回路して利用するこ
とができる。そして、コンデンサ，抵抗のバラツキを補
償するため、コンデンサC1,C2には接合容量を用いて、
制御電圧（第４図）によりその容量値を制御するように
している。 発明が解決しようとする問題点 ところが、このような回路では、第６図に示すような
コンポジットビデオ信号が入力された時には高周波信号
である色信号キャリアに時間差を生じるため、DP（微分
位相）に差が出るという問題がある。以下第６図により
説明する。第６図に示す信号では時間T1において電源２
の電圧との差がV1であり、このときのコンデンサ容量を
CT1,時間T2における電位差はV2であり、このときのコン
デンサ容量をCT2とすると、CT1,CT2の大きさが異なるた
め、遅延時間は異なってくる。従って、T1,T2において
同位相の信号キャリアであっても、出力としては異なる
位相となる。これが第４図Ａに示すように、２段以上に
なるとさらにそのその位相差すなわちDPが大きくなると
いう欠点を有している。この様子を第６図に示す。この
実測値より、DPが約25度あることがわかる。 本発明はかかる点に鑑みてなされたもので、DPの非常
に少ないジャイレータ遅延装置を提供することを目的と
している。 問題点を解決するための手段 本発明は、上記問題点を解決するため、第１のジャイ
レータ遅延回路と第２のジャイレータ遅延回路を反転回
路を介して縦続接続し、かつ、各ジャイレータ遅延回路
の制御電圧に対し、信号電圧が同極性側に来るように構
成している。 作用 本発明は、上記した構成により、第１のジャイレータ
遅延回路で制御電圧との信号との間の電位差が大きい
（小さい）場合には逆に第２のジャイレータ遅延回路で
制御電圧との信号との間の電位差を小さく（大きく）す
ることができ、全体として信号レベルによる信号遅延時
間の違いをキャンセルすることができるため、あらゆる
レベルの入力信号に対して時間差をなくすることができ
DPを非常に小さくすることができる。 実施例 第１図は本発明のジャイレータ遅延装置の一実施例を
示すブロック図である。第１図において、101は第１の
ジャイレータ遅延回路、102は反転回路、103は第２のジ
ャイレータ遅延回路で、これらを縦続接続している。 ジャイレータ遅延回路101,103の実際の回路は第４図
Ｂで構成される。 この様な回路においては第２図に信号レベルの図を示
すようにDPが少ない。第１図の第１のジャイレータ遅延
回路101の入力コンポジットビデオ信号を実線VT1で、第
２のジャイレータ遅延回路103の入力コンポジット信号
を破線VT2で示す。説明しやすくするため、同時信号の
時間を基準にして示している。また、コンデンサバイア
ス電圧は、各ジャイレータ遅延回路101,103の電圧制御
容量に印加する第４図Ｂの電源２からの直流電圧を示
す。信号VT1の点Ａにおけるコンデンサバイアス電圧と
の差電圧はV1であり、また、点Ｂにおける差電圧はV2で
ある。また、信号VT2の点Ａにおける差電圧はV2であ
り、点Ｂにおけ差電圧V1である。すなわち、点Ａにおい
て全体としての信号遅延はV1の差電圧におけるC1,C
2（第４図）により決定される遅延時間τ１とV2の差電
圧におけるC1,C2により決定される遅延時間τ２の和と
なる。一方、点ＢにおいてはV2の差電圧におけるC1,C2
により決定される遅延時間τ２とV1の差電圧における
C1,C2により決定される遅延時間τ１の和となる。すな
わち点A,点Ｂにおける遅延時間はどちらも（τ１＋
τ２）となり、等しくなる。従って、入力されるコンポ
ジット信号に高周波信号（クロマ信号）が含まれている
場合でも点Ａと点Ｂにおける位相差はなくなり、DP差は
なくなる。この様子を実測した結果を第３図に示す。こ
の図よりDPは約４度であることが解り、従来に比して大
幅に改善されている。 さらに、上述の回路において、電圧制御容量に印加さ
れる制御電圧と、第1,第２のジャイレート遅延回路に入
力される信号のそれぞれの平均電圧との差を等しくすれ
ば、全体として遅延時間の差を平均的に無くすることが
でき、DPを少なくすることができる。 また、上記実施例ではジャイレータ遅延回路を２個使
用する場合についてのみ説明したが、さらに回路数を多
くして、第１のジャイレータ遅延回路をＮ個、第２のジ
ャイレータ遅延回路をＮ−１個、Ｎ個又はＮ＋１個使用
し、それらをＮ個以下の反転回路を介して縦続接続すれ
ばさらに遅延時間の長い遅延装置にすることができる。
この場合、正信号が入力されるジャイレータ遅延回路の
数と反転信号が入力されるジャイレータ遅延回路の数の
差を１以下にすることにより最小のDP特性を得ることが
出来る。 発明の効果 以上のように、本発明によれば、第1,第２のジャイレ
ータ遅延回路における制御電圧と信号とのレベル差によ
って生じる時間を全てのレベルの信号に対して等しくす
ることができ、DP（微分位相）のきわめて少ないジャイ
レータ遅延装置を半導体集積回路で構成することができ
て、実用的にきわめて有用である。
装置に関するものである。 従来の技術 近年、民生用ICにおいては周辺部品の低減による低コ
スト化のためにフィルター内蔵のICが多く使われる様に
なり、それにともなって、信号処理時間をコントロール
する遅延回路が必要となり、遅延回路も同様にIC内に多
く使われる様になってきた。 遅延回路はジャイレータ回路により構成されるが、遅
延時間と周波数特性に応じた段数及び各段の周波数特性
が必要に応じて設計されている。通常、ジャイレータ回
路の遅延時間は１段当り数十ｎ秒〜百数十ｎ秒であるた
め、多段のジャイレータ回路を縦続接続して遅延回路を
構成している。 従来の２段構成の遅延回路の例を第４図に示して説明
する。 第４図Ａは遅延回路101,103を２個直列に接続するこ
とにより長い遅延時間を有するようにした遅延回路の構
成を示すブロック図である。第４図Ｂは第４図Ａに示す
遅延回路の実際の回路図を示す。ここで、１〜３は電
源、４〜6,9〜20は抵抗、7,8,21〜37はトランジスタ、3
8は入力信号、39,40はコンデンサである。９〜37,39,40
の素子で遅延回路が構成され、４〜８の素子により遅延
回路へのバイアスがなされている。 次に、動作説明のため第４図の交流信号についての評
価回路を第５図に示す。第５図中の番号は第４図との対
応させるため、同じ動作をする素子の番号は同一にして
いる。第５図に示す様な電流i1,i2,i3が流れると、回路
方程式は次の式で表わされる。 （１），（２），（３） 従って４を代入すると伝達関数は 今、になる条件において（６）式は次の如くなる。 （７）式より、この伝達関数は全周波数に対して大き
さが一定で位相のみ変化する。又、群遅延特性が周波数
に対してほぼ一定となるため、遅延回路して利用するこ
とができる。そして、コンデンサ，抵抗のバラツキを補
償するため、コンデンサC1,C2には接合容量を用いて、
制御電圧（第４図）によりその容量値を制御するように
している。 発明が解決しようとする問題点 ところが、このような回路では、第６図に示すような
コンポジットビデオ信号が入力された時には高周波信号
である色信号キャリアに時間差を生じるため、DP（微分
位相）に差が出るという問題がある。以下第６図により
説明する。第６図に示す信号では時間T1において電源２
の電圧との差がV1であり、このときのコンデンサ容量を
CT1,時間T2における電位差はV2であり、このときのコン
デンサ容量をCT2とすると、CT1,CT2の大きさが異なるた
め、遅延時間は異なってくる。従って、T1,T2において
同位相の信号キャリアであっても、出力としては異なる
位相となる。これが第４図Ａに示すように、２段以上に
なるとさらにそのその位相差すなわちDPが大きくなると
いう欠点を有している。この様子を第６図に示す。この
実測値より、DPが約25度あることがわかる。 本発明はかかる点に鑑みてなされたもので、DPの非常
に少ないジャイレータ遅延装置を提供することを目的と
している。 問題点を解決するための手段 本発明は、上記問題点を解決するため、第１のジャイ
レータ遅延回路と第２のジャイレータ遅延回路を反転回
路を介して縦続接続し、かつ、各ジャイレータ遅延回路
の制御電圧に対し、信号電圧が同極性側に来るように構
成している。 作用 本発明は、上記した構成により、第１のジャイレータ
遅延回路で制御電圧との信号との間の電位差が大きい
（小さい）場合には逆に第２のジャイレータ遅延回路で
制御電圧との信号との間の電位差を小さく（大きく）す
ることができ、全体として信号レベルによる信号遅延時
間の違いをキャンセルすることができるため、あらゆる
レベルの入力信号に対して時間差をなくすることができ
DPを非常に小さくすることができる。 実施例 第１図は本発明のジャイレータ遅延装置の一実施例を
示すブロック図である。第１図において、101は第１の
ジャイレータ遅延回路、102は反転回路、103は第２のジ
ャイレータ遅延回路で、これらを縦続接続している。 ジャイレータ遅延回路101,103の実際の回路は第４図
Ｂで構成される。 この様な回路においては第２図に信号レベルの図を示
すようにDPが少ない。第１図の第１のジャイレータ遅延
回路101の入力コンポジットビデオ信号を実線VT1で、第
２のジャイレータ遅延回路103の入力コンポジット信号
を破線VT2で示す。説明しやすくするため、同時信号の
時間を基準にして示している。また、コンデンサバイア
ス電圧は、各ジャイレータ遅延回路101,103の電圧制御
容量に印加する第４図Ｂの電源２からの直流電圧を示
す。信号VT1の点Ａにおけるコンデンサバイアス電圧と
の差電圧はV1であり、また、点Ｂにおける差電圧はV2で
ある。また、信号VT2の点Ａにおける差電圧はV2であ
り、点Ｂにおけ差電圧V1である。すなわち、点Ａにおい
て全体としての信号遅延はV1の差電圧におけるC1,C
2（第４図）により決定される遅延時間τ１とV2の差電
圧におけるC1,C2により決定される遅延時間τ２の和と
なる。一方、点ＢにおいてはV2の差電圧におけるC1,C2
により決定される遅延時間τ２とV1の差電圧における
C1,C2により決定される遅延時間τ１の和となる。すな
わち点A,点Ｂにおける遅延時間はどちらも（τ１＋
τ２）となり、等しくなる。従って、入力されるコンポ
ジット信号に高周波信号（クロマ信号）が含まれている
場合でも点Ａと点Ｂにおける位相差はなくなり、DP差は
なくなる。この様子を実測した結果を第３図に示す。こ
の図よりDPは約４度であることが解り、従来に比して大
幅に改善されている。 さらに、上述の回路において、電圧制御容量に印加さ
れる制御電圧と、第1,第２のジャイレート遅延回路に入
力される信号のそれぞれの平均電圧との差を等しくすれ
ば、全体として遅延時間の差を平均的に無くすることが
でき、DPを少なくすることができる。 また、上記実施例ではジャイレータ遅延回路を２個使
用する場合についてのみ説明したが、さらに回路数を多
くして、第１のジャイレータ遅延回路をＮ個、第２のジ
ャイレータ遅延回路をＮ−１個、Ｎ個又はＮ＋１個使用
し、それらをＮ個以下の反転回路を介して縦続接続すれ
ばさらに遅延時間の長い遅延装置にすることができる。
この場合、正信号が入力されるジャイレータ遅延回路の
数と反転信号が入力されるジャイレータ遅延回路の数の
差を１以下にすることにより最小のDP特性を得ることが
出来る。 発明の効果 以上のように、本発明によれば、第1,第２のジャイレ
ータ遅延回路における制御電圧と信号とのレベル差によ
って生じる時間を全てのレベルの信号に対して等しくす
ることができ、DP（微分位相）のきわめて少ないジャイ
レータ遅延装置を半導体集積回路で構成することができ
て、実用的にきわめて有用である。
【図面の簡単な説明】
第１図は本発明の一実施例におけるジャイレータ遅延装
置のブロック図、第２図は第１図におけるビデオ信号レ
ベルを示す波形図、第３図は第１図の回路入力に第２図
に示す信号を入力した時の出力信号のDPの示す特性図、
第４図は従来例の遅延回路のブロック図と回路図、第５
図は第４図の回路の等価回路図、第６図は第４図に入力
されるビデオ信号レベルを示す波形図、第７図は第４図
の回路の入力に第６図の信号を入力した時の出力信号の
DPを示す特性図である。 101,103……ジャイレータ遅延回路、 102……反転回路。
置のブロック図、第２図は第１図におけるビデオ信号レ
ベルを示す波形図、第３図は第１図の回路入力に第２図
に示す信号を入力した時の出力信号のDPの示す特性図、
第４図は従来例の遅延回路のブロック図と回路図、第５
図は第４図の回路の等価回路図、第６図は第４図に入力
されるビデオ信号レベルを示す波形図、第７図は第４図
の回路の入力に第６図の信号を入力した時の出力信号の
DPを示す特性図である。 101,103……ジャイレータ遅延回路、 102……反転回路。
Claims (1)
- (57)【特許請求の範囲】 １．第１の電圧制御容量を有する第１のジャイレータ遅
延回路と、第２の電圧制御容量を有する第２のジャイレ
ータ遅延回路及び第１の反転回路とを備え、 前記第１のジャイレータ遅延回路の出力信号を前記反転
回路を介して前記第２のジャイレータ遅延回路に接続す
ることによって、前記第１のジャイレータ遅延回路内に
おいて前記第１の電圧制御容量の一方に制御電圧が、該
容量の他方に信号電圧が入力され、前記第２のジャイレ
ータ遅延回路において第２の電圧制御容量の一方に前記
制御電圧が、該容量の他方に前記反転回路により反転さ
れた前記信号電圧が印加されるようにして、前記第１の
ジャイレータ遅延回路における前記入力信号電圧と前記
制御電圧との第１の差電圧と、前記第２のジャイレータ
遅延回路における前記反転入力信号電圧と前記制御電圧
との第２の差電圧との和の電圧が一定となるように設定
し、前記第１の差電圧に対応する遅延時間と前記第２の
差電圧に対応する遅延時間との和を一定に保持すること
により、前記制御電圧と入力信号電圧との差電圧の大小
に関係なく入力信号の遅延時間が一定になるようにした
ことを特徴とするジャイレータ遅延装置。 ２．第１のジャイレータ遅延回路における電圧制御容量
に印加される制御電圧と平均入力信号電圧との第１の差
電圧と第２のジャイレータ遅延回路における電圧制御容
量に印加される制御電圧と平均入力信号電圧との第２の
差電圧を等しくしたことを特徴とする特許請求の範囲第
１項記載のジャイレータ遅延装置。 ３．正極性信号が入力されるＮ個の第１のジャイレータ
遅延回路と、負極性信号が入力されるＭ個の第２のジャ
イレータ遅延回路と、Ｎ個以下の反転回路とを備え、 前記第１のジャイレータ遅延回路と前記第２のジャイレ
ータ遅延回路の間に前記Ｎ個以下の反転回路を挿入配設
し、前記第１のジャイレータ遅延回路の個数Ｎと前記第
２のジャイレータ遅延回路の個数Ｍの差が|M−N|≦１で
あることを特徴とする特許請求の範囲第１項又は第２項
記載のジャイレータ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201214A JP2751160B2 (ja) | 1987-08-12 | 1987-08-12 | ジャイレータ遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201214A JP2751160B2 (ja) | 1987-08-12 | 1987-08-12 | ジャイレータ遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444112A JPS6444112A (en) | 1989-02-16 |
| JP2751160B2 true JP2751160B2 (ja) | 1998-05-18 |
Family
ID=16437235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62201214A Expired - Lifetime JP2751160B2 (ja) | 1987-08-12 | 1987-08-12 | ジャイレータ遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751160B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621408A (en) * | 1979-07-31 | 1981-02-27 | Nec Corp | Delay circuit of analogue signal |
-
1987
- 1987-08-12 JP JP62201214A patent/JP2751160B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444112A (en) | 1989-02-16 |
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