JP2007195018A - ディジタル・アナログ変換器 - Google Patents

Abstract

【課題】ストリング抵抗方式のＤＡＣの所要面積を削減する。
【解決手段】輝度に対して階調電圧が非直線的に変化する下位階調と上位階調の選択には、ディジタル信号をそのままデコードして階調電圧を選択する下位階調選択部２と上位階調選択部３を設ける。階調電圧が直線的に変化する中間階調の選択には、２^ｋ階調差を有する２つの階調電圧を選択する中間階調選択部４，５と、選択された２つの階調電圧の差電圧を更に２^ｋ分圧するストリング抵抗６と、その中から該当する階調電圧を選択する中間階調出力部７を設ける。
【選択図】図１

Description

本発明は、液晶駆動回路等で用いられる階調表示電圧発生用のディジタル・アナログ変換器（以下、「ＤＡＣ」という）に関するものである。

図２は、従来のストリング抵抗方式のＤＡＣの構成図である。
このＤＡＣは、６ビットのディジタル信号を６４階調のアナログ電圧に変換するもので、基準電圧を分圧して６４階調のアナログ電圧を出力するストリング抵抗と、６ビットのディジタル信号に基づいてこれらのアナログ電圧の内の１つを選択するスイッチ回路で構成されている。

ストリング抵抗は、下位の基準電圧ＶＲＬと上位の基準電圧ＶＲＨの間に接続されて分圧器を構成するもので、抵抗Ｒ１から抵抗Ｒ６３までの６３個の抵抗を直列、即ち一列（ストリング）に接続したものである。このストリング抵抗の両端と６２箇所の接続点に、６４階調に対応する電圧Ｖ０（＝ＶＲＬ），Ｖ１，Ｖ２，…，Ｖ６３（＝ＶＲＨ）が出力されるようになっている。

一方、スイッチ回路は、最下位ビットのビットｂ０から最上位ビットのビットｂ５までの６ビットを用いた６段のツリー状の選択回路構成となっている。即ち、隣接する電圧Ｖ０とＶ１、電圧Ｖ２とＶ３、…、電圧Ｖ６２とＶ６３が、ビットｂ０の値で切り替えられる１段目のスイッチＳＷ０_１，ＳＷ０_２，…，ＳＷ０₃₂に接続される。また、隣接するスイッチＳＷ０_１とＳＷ０_２、スイッチＳＷ０_３とＳＷ_４、…の出力側は、ビットｂ１の値で切り替えられる２段目のスイッチＳＷ１_１，ＳＷ１_２，…に接続される。以下同様に、ビットｂ２の値で切り替えられる３段目のスイッチＳＷ２_１，ＳＷ２_２，…、ビットｂ３の値で切り替えられる４段目のスイッチＳＷ３_１，ＳＷ３_２，…、及びビットｂ４の値で切り替えられる５段目のスイッチＳＷ４_１，ＳＷ４_２によって順次絞り込まれ、最後に最上位のビットｂ５の値で切り替えられるスイッチＳＷ６から、ディジタル信号の値に対応するアナログ電圧が選択され、出力電圧ＯＵＴとして出力される。

特開２００２−２６７３２号公報

上記特許文献１には、アクティブマトリクス液晶ディスプレイ用のＤＡＣの変換速度を向上させるために、ｍ個の上位ビットをアナログ電圧に変換する第１のコンバータと、第１の変換結果に従って出力負荷に事前に充電電圧を充電する事前充電回路と、ｎ個の下位ビットをアナログ電圧に変換する第２のコンバータを備えた２段非線形ＤＡＣが記載されている。

しかしながら、前記のＤＡＣは、ディジタル信号のビット数に応じて、ストリング抵抗で生成する分圧電圧の数と、それを選択するためのスイッチの数が、指数関数的に増加する。特に、近年の液晶表示装置の大型化に伴い、鮮やかな色彩を表示するために高階調が望まれ、ディジタル信号のビット数が増加している。このため、ＤＡＣにおけるストリング抵抗とスイッチの占める面積が大きくなるという課題があった。

また、近年では１つの駆動回路で数百チャネルを制御しており、場合によっては１つのストリング抵抗の１階調に対して同時に数百チャネルを選択することがある。特許文献１に記載されているように下位ビットを更に抵抗で分圧する方式をとる場合、配線寄生抵抗や寄生素子の影響により、出力精度のばらつきが大きくなる。上下の電源電圧に近付くほど、隣接する階調の電位差が大きくなるというガンマ特性から、特に上下の電源電圧に近付くほどこの影響は顕著に現れる。

本発明は、高階調化を図りつつ所要面積を削減すると共に、出力精度のばらつきを抑えたストリング抵抗方式のＤＡＣを提供することを目的としたものである。

本発明のＤＡＣは、基準電圧の下位側の非線形領域を１階調単位に分圧した複数の下位側階調電圧、中間の線形領域を２^ｋ（但し、ｋは２以上の整数）階調単位に分圧した複数の中間階調電圧、及び上位側の非線形領域を１階調単位に分圧した複数の上位側階調電圧を生成する第１のストリング抵抗と、変換対象のディジタル信号の値が前記下位側階調電圧の範囲にあるときに、該ディジタル信号の値に従って該下位側階調電圧の中から対応する階調電圧を選択して出力する下位選択部と、前記ディジタル信号の値が前記上位側階調電圧の範囲にあるときに、該ディジタル信号の値に従って該上位側階調電圧の中から対応する階調電圧を選択して出力する上位選択部と、前記ディジタル信号の値が前記中間階調電圧の範囲にあるときに、該ディジタル信号の下位ｋビットを除く上位ビットの値に従って該中間階調電圧の中から対応する階調電圧とそれよりも２^ｋ階調分低い階調電圧を選択して中間電圧として出力する中間選択部と、前記中間選択部から出力される２つの中間電圧の間を２^ｋ等分して２^ｋ種類の分圧電圧を生成する第２のストリング抵抗と、前記ディジタル信号の下位ｋビットの値に従って前記２^ｋ種類の分圧電圧の中から対応する階調電圧を選択して出力する中間出力部とを備えたことを特徴としている。

本発明では、第１のストリング抵抗によって中間の線形領域を２^ｋ（但し、ｋは２以上の整数）階調単位に分圧し、中間選択部では、変換対象のディジタル信号の値が中間階調電圧の範囲にあるときに、ディジタル信号の下位ｋビットを除く上位ビットの値に従って、中間階調電圧の中から対応する階調電圧とそれよりも２^ｋ階調分低い階調電圧を選択して中間電圧として出力する。更に、第２のストリング抵抗では、その２つの中間電圧の間を２^ｋ等分して２^ｋ種類の分圧電圧を生成し、中間出力部においてディジタル信号の下位ｋビットの値に従い、その分圧電圧の中から対応する階調電圧を選択して出力する。これにより、高階調化を図りつつ所要面積を削減すると共に、出力精度のばらつきを抑えたストリング抵抗方式のＤＡＣを提供することができる。

中間選択部及び上位選択部を、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）によるスイッチ素子で構成する。一方、下位選択部は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）によるスイッチ素子、または、ＮＭＯＳとＰＭＯＳを組み合わせたトランスファゲートによるスイッチ素子で構成する。これにより、バックバイアスによるスイッチ特性の劣化を発生させず、良好なスイッチ特性が得られる。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すＤＡＣの構成図である。
このＤＡＣは、変換対象のｎビットのディジタル信号をアナログ電圧に変換するもので、下位の基準電圧ＶＲＬと上位の基準電圧ＶＲＨの間に接続されて分圧回路を構成するストリング抵抗１を有している。ストリング抵抗１を構成する複数の抵抗器の内、基準電圧ＶＲＬ側の２^ｍ−１個（但し、ｍ＜ｎ）の抵抗器は、順次、階調電圧Ｖ１，Ｖ２，…，Ｖ２^ｍ−１を生成するように、階調差に対応した抵抗値に設定されている。なお、階調電圧Ｖ０は、基準電圧ＶＲＬと同じである。ｍは、上位階調選択部と下位階調選択部のビット数を示す。

また、ストリング抵抗１を構成する抵抗器の内、基準電圧ＶＲＨ側の２^ｍ個の抵抗器は、順次、階調電圧Ｖ２^ｎ−２，Ｖ２^ｎ−３，…，Ｖ２^ｎ−２^ｍ，Ｖ２^ｎ−２^ｍ−１を生成するように、階調差に対応した抵抗値に設定されている。なお、階調電圧Ｖ２^ｎ−１は、基準電圧ＶＲＨと同じである。

一方、ストリング抵抗１の中間の抵抗器は、２^ｋ（但し、２≦ｋ＜ｍ）階調毎に、階調電圧Ｖ２^ｍ−１＋２^ｋ，Ｖ２^ｍ−１＋２×２^ｋ，…，Ｖ２^ｎ−２^ｍ−１−２^ｋ，Ｖ２^ｎ−２^ｍ−１を生成するように、２^ｋ階調の差に対応した抵抗値に設定されている。

ストリング抵抗１から出力される下位側の階調電圧Ｖ０，Ｖ１，Ｖ２，…，Ｖ２^ｍ−１は、下位階調選択部２に与えられ、上位側の階調電圧Ｖ２^ｎ−１，Ｖ２^ｎ−１，…，Ｖ２^ｎ−２^ｍが、上位階調選択部３に与えられている。また、ストリング抵抗１から２^ｋ階調単位で出力される中間の階調電圧Ｖ２^ｍ−１，Ｖ２^ｍ−１＋２^ｋ，Ｖ２^ｍ−１＋２×２^ｋ，…，Ｖ２^ｎ−２^ｍ−１−２^ｋ，Ｖ２^ｎ−２^ｍ−１の内、階調電圧Ｖ２^ｍ−１＋２^ｋ，Ｖ２^ｍ−１＋２×２^ｋ，…，Ｖ２^ｎ−２^ｍ−１が中間階調選択部４に与えられ、階調電圧Ｖ２^ｍ−１，Ｖ２^ｍ−１＋２^ｋ，…，Ｖ２^ｎ−２^ｍ−１−２^ｋが中間階調選択部５に与えられている。

下位階調選択部２は、ｎビットのディジタル信号（ビットｂ０〜ｂｎ−１）に基づいて該当する階調電圧を選択するもので、ツリー状に接続された切り替えスイッチ群で構成されている。なお、この下位階調選択部２で選択されて出力できる階調電圧は、最高でもＶ２^ｍ−１である。それ以上の階調電圧を指定するディジタル信号が与えられた場合は、下位階調選択部２からの出力は行われない。

上位階調選択部３は、同様に、ｎビットのディジタル信号に基づいて該当する階調電圧を選択するもので、ツリー状に接続された切り替えスイッチ群で構成されている。なお、この上位階調選択部３で選択されて出力できる階調電圧は、最低でもＶ２^ｎ−２^ｍである。それ以下の階調電圧を指定するディジタル信号が与えられた場合は、上位階調選択部３からの出力は行われない。

中間階調選択部４は、ディジタル信号の内のビットｂｋ〜ｂｎ−１に基づいて該当する階調電圧を選択するもので、ツリー状に接続された切り替えスイッチ群で構成されている。なお、この中間階調選択部４では、ディジタル信号の内のビットｂ０〜ｂｋ−１をすべて“１”とした場合に対応する階調電圧が選択される。また、選択されて出力できる階調電圧は、Ｖ２^ｍ−１＋２^ｋからＶ２^ｎ−２^ｍ−１までの範囲で、その範囲外の階調電圧を指定するディジタル信号が与えられた場合は、中間階調選択部４からの出力は行われない。

中間階調選択部５は、ディジタル信号の内のビットｂｋ〜ｂｎ−１に基づいて該当する階調電圧を選択するもので、ツリー状に接続された切り替えスイッチ群で構成されている。なお、この中間階調選択部５では、中間階調選択部４で選択された階調電圧の１段下の階調電圧、即ち、２^ｋ階調下の階調電圧が選択される。従って、中間階調選択部４，５は、ディジタル信号の内のビットｂｋ〜ｂｎ−１に基づいて、１対の階調電圧Ｖ２^ｍ−１＋ｉ×２^ｋ及びＶ２^ｍ−１＋（ｉ−１）×２^ｋ（但し、ｉ＝１〜２^ｎ−ｋ−２^{ｍ＋１−ｋ}）を選択して出力するようになっている。

中間階調選択部４，５の出力側は、同一の抵抗値を有する２^ｋ個の抵抗器を直列接続したストリング抵抗６の両端に接続されている。なお、ストリング抵抗６は、中間階調選択部４，５で選択されたストリング抵抗１の１つの抵抗器に並列に接続されるので、並列接続されたときの抵抗値の変化による誤差を少なくするために、このストリング抵抗６の抵抗値は、ストリング抵抗１の抵抗器に比べて十分大きな値（例えば、１０００倍）に設定しておく必要がある。

ストリング抵抗６の各抵抗器の接続点（２^ｋ−１箇所）と中間階調選択部４の出力側は、中間階調出力部７の入力側に接続されている。中間階調出力７は、ディジタル信号の内のビットｂ０〜ｂｋ−１に基づいて、ストリング抵抗６で分圧された電圧の中から該当する電圧を選択して階調電圧として出力するもので、ツリー状に接続された切り替えスイッチ群で構成されている。

下位階調選択部２、上位階調選択部３及び中間階調出力部７の出力側は、出力端子８に接続され、ディジタル信号によって選択された選択部２〜５、または出力部７の階調電圧が、この出力端子８からアナログ出力電圧ＯＵＴとして出力されるようになっている。

図３は、液晶表示器における表示用の駆動電圧と輝度の関係を表したグラフであり、横軸に駆動電圧、縦軸に輝度を示している。

この図３に示すように、駆動電圧の低い下位領域と高い上位領域では、駆動電圧の変化に対する輝度の変化が小さく、中間領域の駆動電圧では駆動電圧の上昇に従って、輝度が直線的に増加する所謂ガンマ特性を有している。

ここで、輝度の階調が等間隔となるように設定すると、その階調間の電圧は一定ではなく、下位の階調と上位の階調で階調間の電圧が大きくなり、中間の階調では階調間の電圧が小さくなる。従って、ストリング抵抗によって階調電圧を生成する場合、中間の抵抗器の抵抗値は小さく、かつ、ほぼ一定の値となる。一方、両端（下位側と上位側）の抵抗器の抵抗値は大きく、かつ、その値は一定ではない。

図１において、下位階調選択部２と上位階調選択部３は、駆動電圧と輝度の関係が非直線的な領域で階調電圧を選択するものである。また、中間階調選択部４，５は、駆動電圧と輝度が直線的な関係を有する領域で階調電圧を選択するものである。従って、ストリング抵抗１の基準電圧ＶＲＬ側の２^ｍ−１個の抵抗器と、基準電圧ＶＲＨ側の２^ｍ個の抵抗器の抵抗値は、このような特性を考慮して、階調差に対応した抵抗値に設定されている。一方、ストリング抵抗１の中間の２^ｋ階調毎に設けられた抵抗器の抵抗値は、それぞれ２^ｋ階調分の抵抗値に設定されている。

次に、図１の動作を説明する。
与えられるディジタル信号が、０から２^ｍ−１までの値の場合、上位階調選択部３及び中間階調選択部４，５の範囲外であるので、これらの選択部からは何も出力されない。一方、下位階調選択部２により、ディジタル信号の値に対応して階調電圧Ｖ０〜Ｖ２^ｍ−１のいずれか１つ選択され、アナログ出力電圧ＯＵＴとして出力端子８から出力される。

与えられるディジタル信号が、２^ｎ−２^ｍから２^ｎ−１までの値の場合、下位階調選択部２及び中間階調選択部４，５の範囲外であるので、これらの選択部からは何も出力されない。一方、上位階調選択部３により、ディジタル信号の値に対応して階調電圧Ｖ２^ｎ−２^ｍからＶ２^ｎ−１のいずれか１つ選択され、アナログ出力電圧ＯＵＴとして出力端子８から出力される。

与えられるディジタル信号が、２^ｍから２^ｎ−２^ｍ−１までの値の場合、下位階調選択部２及び上位階調選択部３の範囲外であるので、これらの選択部からは何も出力されない。一方、中間階調選択部４からは、ディジタル信号の下位ｋビットをすべて“１”とした値に対応する階調電圧Ｖ２^ｍ−１＋ｉ×２^ｋが選択され、ストリング抵抗６の一端に出力される。また、中間階調選択部５からは、中間階調選択部４から出力される階調電圧よりも２^ｋ階調だけ低い階調電圧Ｖ２^ｍ−１＋（ｉ−１）×２^ｋが選択され、ストリング抵抗６の他端に出力される。

更に、中間階調出力部７では、ストリング抵抗でＶ２^ｍ＋（ｉ−１）×２^ｋからＶ２^ｍ−１＋ｉ×２^ｋまで均一に２^ｋ分圧された階調電圧の中から、ディジタル信号の下位ｋビットに対応する階調電圧が選択され、アナログ出力電圧ＯＵＴとして出力端子８から出力される。

図４は、図１のＤＡＣの具体例を示す構成図である。
このＤＡＣは、図１において、ｎ＝６，ｍ＝３，ｋ＝２とした場合の選択部２〜５と中間階調出力部７の具体的な切り替えスイッチ群の構成を例示したものである。図中に拡大表示したように、各スイッチＳＷは、該当するビットｂｉが“１”のときは図の上側のスイッチ素子ＳＷｈがオンとなり、ビットｂｉが“０”（即ち、ビット／ｂｉが“１”）のときに下側のスイッチ素子ＳＷｌがオンとなる。なお、図４において、各スイッチＳＷの上側または下側の線の接続先がないものは、実際に接続されていないことを示している。従って、このようなスイッチは、切り替えスイッチではなく、オン・オフスイッチに置き換えることができる。

ここで、切り替えスイッチとオン・オフスイッチの１個当たりのスイッチ素子数を、それぞれ２，１として、スイッチ素子数を数えると、図４のスイッチ素子数は、９０である。これに対し、図２のスイッチ素子数は、１２６である。また、ストリング抵抗を構成する抵抗器の数は、図４の場合は３１個であるが、図２では６３個である。このように、図４のＤＡＣは、図２のＤＡＣに比べて、スイッチ素子数及び抵抗器の数が格段に削減されていることが分かる。

図５は、図４中のスイッチの具体例を示す図である。
図５（ａ）は、スイッチ素子ＳＷｈ，ＳＷｌを共にＮＭＯＳで構成したもので、これらのＮＭＯＳのドレイン同士を接続して出力側とし、ソースをそれぞれ入力側としている。またスイッチ素子ＳＷｈのゲートにビットｂｉの信号を与え、スイッチ素子ＳＷｌのゲートには、ビットｂｉをインバータで反転した信号／ｂｉを与えるようにしている。この図５（ａ）のスイッチは、入力側の電位が低い下位階調選択部２のスイッチとして効果的に使用される。

図５（ｂ）は、スイッチ素子ＳＷｈ，ＳＷｌを共にＰＭＯＳで構成したもので、これらのＰＭＯＳのドレイン同士を接続して出力側とし、ソースをそれぞれ入力側としている。またスイッチ素子ＳＷｌのゲートにビットｂｉの信号を与え、スイッチ素子ＳＷｈのゲートには、ビットｂｉをインバータで反転した信号／ｂｉを与えるようにしている。この図５（ｂ）のスイッチは、入力側の電位が高い上位階調選択部３のスイッチとして効果的に使用される。

図５（ｃ）は、スイッチ素子ＳＷｈ，ＳＷｌとしてＰＭＯＳとＮＭＯＳを組み合わせたトランスファゲートで構成したものである。スイッチ素子ＳＷｈのＰＭＯＳとスイッチ素子ＳＷｌのＮＭＯＳのゲートにビットｂｉの信号を与え、スイッチ素子ＳＷｈのＮＭＯＳとスイッチ素子ＳＷｌのＰＭＯＳのゲートに、このビットｂｉをインバータで反転した信号／ｂｉを与えるようにしている。この図５（ｃ）のスイッチは、入力側の電位に影響されない良好なスイッチ特性が得られる。

このように、本実施例のＤＡＣは、輝度に対して階調電圧が非直線的に変化する下位階調と上位階調の選択には、ディジタル信号をそのままデコードして階調電圧を選択する下位階調選択部２と上位階調選択部３を設けている。また、階調電圧が直線的に変化する中間階調の選択には、２^ｋ階調差を有する２つの階調電圧を選択する中間階調選択部４，５と、選択された２つの階調電圧を更に２^ｋ分圧するストリング抵抗６と、その中から該当する階調電圧を選択する中間階調出力部７とを有している。これにより、中間階調を生成するストリング抵抗の抵抗器の数と、選択用のスイッチの数を削減することができるという利点がある。

なお、本実施例の説明では、便宜上、ｎ＝６，ｍ＝３，ｋ＝２で具体的に説明したが、本発明の内容が適用されるべきものは、ｎ≧８となる８ビット以上のＤＡＣである。先に述べた課題が顕著に現れ始めるからである。また、上記８ビット以上のＤＡＣにおいて、上位階調選択部と下位階調選択部のビット数は、面積とばらつきの観点から、全体のビット数の３％程度が望ましい、よって、ｍ＝ｎ−５が望ましい。ｍ＝ｎ−５を満たすことで、高階調化を図りつつ出力精度のばらつきを低減することが可能である。

また、本発明で変換対象８ビットのＤＡＣを構成した場合、従来のＤＡＣに比べて約４０％の面積縮小を図ることが可能である。変換対象のビット数が増加すれば、更なる効果が期待できる。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 図４では６ビットのＤＡＣの具体例を示したが、図１中のｎ，ｍ，ｋの値は、２≦ｋ＜ｍ＜ｎの関係を満たしていれば任意に構成することができる。例えば８ビットのＤＡＣでは、ｋ＝２，ｍ＝５として、下位階調選択部２と上位階調選択部３でそれぞれ下位と上位の３２階調を選択し、中間階調選択部４，５で４階調毎の中間階調を選択するように構成することができる。
（２） ストリング抵抗６に代えて、キャパシタを用いた容量分圧を用いても良い。
（３） 下位階調選択部２と上位階調選択部３のスイッチ用のＭＯＳトランジスタを別のウエルに形成することにより、バックバイアスによるスイッチ特性の劣化を防止することができる。

本発明の実施例を示すＤＡＣの構成図である。 従来のストリング抵抗方式のＤＡＣの構成図である。 液晶表示器における表示用の駆動電圧と輝度の関係を表したグラフである。 図１の具体例を示すＤＡＣの構成図である。 図４中のスイッチの具体例を示す図である。

符号の説明

１，６ ストリング抵抗
２ 下位階調選択部
３ 上位階調選択部
４，５ 中間階調選択部
７ 中間階調出力部
８ 出力端子

Claims (5)

1. 基準電圧の下位側の非線形領域を１階調単位に分圧した複数の下位側階調電圧、中間の線形領域を２^ｋ（但し、ｋは２以上の整数）階調単位に分圧した複数の中間階調電圧、及び上位側の非線形領域を１階調単位に分圧した複数の上位側階調電圧を生成する第１のストリング抵抗と、
   変換対象のディジタル信号の値が前記下位側階調電圧の範囲にあるときに、該ディジタル信号の値に従って該下位側階調電圧の中から対応する階調電圧を選択して出力する下位選択部と、
   前記ディジタル信号の値が前記上位側階調電圧の範囲にあるときに、該ディジタル信号の値に従って該上位側階調電圧の中から対応する階調電圧を選択して出力する上位選択部と、
   前記ディジタル信号の値が前記中間階調電圧の範囲にあるときに、該ディジタル信号の下位ｋビットを除く上位ビットの値に従って該中間階調電圧の中から対応する階調電圧とそれよりも２^ｋ階調分低い階調電圧を選択して中間電圧として出力する中間選択部と、
   前記中間選択部から出力される２つの中間電圧の間を２^ｋ等分して２^ｋ種類の分圧電圧を生成する第２のストリング抵抗と、
   前記ディジタル信号の下位ｋビットの値に従って前記２^ｋ種類の分圧電圧の中から対応する階調電圧を選択して出力する中間出力部とを、
   備えたことを特徴とするディジタル・アナログ変換器。
2. 前記下位選択部は、ＮチャネルＭＯＳトランジスタによるスイッチ素子で構成され、前記中間選択部及び上位選択部は、ＰチャネルＭＯＳトランジスタによるスイッチ素子で構成されたことを特徴とする請求項１記載のディジタル・アナログ変換器。
3. 前記下位選択部は、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを組み合わせたトランスファゲートによるスイッチ素子で構成され、前記中間選択部及び上位選択部は、ＰチャネルＭＯＳトランジスタによるスイッチ素子で構成されたことを特徴とする請求項１記載のディジタル・アナログ変換器。
4. 前記変換対象のディジタル信号がｎビットである場合、上位側階調数ｍは、ｍ＝ｎ−５であることを特徴とする請求項１記載のディジタル・アナログ変換器。
5. 前記変換対象のディジタル信号は、８ビット以上であることを特徴とする請求項１記載のディジタル・アナログ変換器。

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