JP2851767B2 - 電圧供給回路および内部降圧回路 - Google Patents
電圧供給回路および内部降圧回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【産業上の利用分野】この発明は電圧供給回路および内
部降圧回路に関し、特に半導体装置に内蔵される電圧供
給回路および内部降圧回路に関する。
部降圧回路に関し、特に半導体装置に内蔵される電圧供
給回路および内部降圧回路に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置の高集積
化に伴い、トランジスタのゲート酸化膜は薄くなってお
り、外部電源電圧を直接内部回路に供給することは信頼
性上問題がある。また、外部電源電圧により直接内部回
路を駆動すると、消費電力が増大する。これらの理由の
ために、１６ＭビットＤＲＡＭ（ダイナミックランダム
アクセスメモリ）には、外部電源電圧をチップ内部で降
圧して内部回路に供給する内部降圧回路が内蔵されてい
る。
化に伴い、トランジスタのゲート酸化膜は薄くなってお
り、外部電源電圧を直接内部回路に供給することは信頼
性上問題がある。また、外部電源電圧により直接内部回
路を駆動すると、消費電力が増大する。これらの理由の
ために、１６ＭビットＤＲＡＭ（ダイナミックランダム
アクセスメモリ）には、外部電源電圧をチップ内部で降
圧して内部回路に供給する内部降圧回路が内蔵されてい
る。
【０００３】このような内部降圧回路により、トランジ
スタのゲート酸化膜に印加される電界が緩和されて信頼
性が向上される。また、電源電圧の低下により内部回路
の充放電電流が減少し、消費電力が低減される。
スタのゲート酸化膜に印加される電界が緩和されて信頼
性が向上される。また、電源電圧の低下により内部回路
の充放電電流が減少し、消費電力が低減される。
【０００４】図８は、従来の内部降圧回路の構成を示す
回路図である。図８の内部降圧回路は、基準電圧発生回
路１０、差動増幅回路２０、ドライバ回路３０およびレ
ベルシフタ回路４０を含む。
回路図である。図８の内部降圧回路は、基準電圧発生回
路１０、差動増幅回路２０、ドライバ回路３０およびレ
ベルシフタ回路４０を含む。
【０００５】基準電圧発生回路１０はＰチャネルＭＯＳ
トランジスタ１０１〜１０７を含む。トランジスタ１０
１，１０２，１０３は、外部電源電圧Ｖｅｘｔを受ける
電源線Ｌ１と接地電位を受ける接地線との間に直列に接
続される。トランジスタ１０１，１０２，１０３の各々
はダイオード接続される。また、トランジスタ１０４，
１０５，１０６，１０７は電源線Ｌ１と接地線との間に
直列に接続される。トランジスタ１０４，１０５，１０
６，１０７の各々もダイオード接続される。トランジス
タ１０４のゲートは、トランジスタ１０２，１０３間の
ノードＮ１に接続される。
トランジスタ１０１〜１０７を含む。トランジスタ１０
１，１０２，１０３は、外部電源電圧Ｖｅｘｔを受ける
電源線Ｌ１と接地電位を受ける接地線との間に直列に接
続される。トランジスタ１０１，１０２，１０３の各々
はダイオード接続される。また、トランジスタ１０４，
１０５，１０６，１０７は電源線Ｌ１と接地線との間に
直列に接続される。トランジスタ１０４，１０５，１０
６，１０７の各々もダイオード接続される。トランジス
タ１０４のゲートは、トランジスタ１０２，１０３間の
ノードＮ１に接続される。
【０００６】トランジスタ１０３は大きなインピーダン
スを有し、ノードＮ１には電圧（Ｖｅｘｔ−２Ｖｔｐ）
が出力される。ここで、ＶｔｐはＰチャネルＭＯＳトラ
ンジスタのしきい値電圧である。それにより、トランジ
スタ１０４のゲートおよびソース間の電位差は外部電源
電圧Ｖｅｘｔに関係なく２Ｖｔｐになる。したがって、
トランジスタ１０４は定電流源として動作する。
スを有し、ノードＮ１には電圧（Ｖｅｘｔ−２Ｖｔｐ）
が出力される。ここで、ＶｔｐはＰチャネルＭＯＳトラ
ンジスタのしきい値電圧である。それにより、トランジ
スタ１０４のゲートおよびソース間の電位差は外部電源
電圧Ｖｅｘｔに関係なく２Ｖｔｐになる。したがって、
トランジスタ１０４は定電流源として動作する。
【０００７】その結果、定電流源とダイオード接続され
たトランジスタ１０５，１０６，１０７との組合せによ
り、トランジスタ１０４，１０５間のノードＮ２に基準
電圧Ｖｒｅｆが出力される。この基準電圧Ｖｒｅｆは３
Ｖｔｐと等しくなる。
たトランジスタ１０５，１０６，１０７との組合せによ
り、トランジスタ１０４，１０５間のノードＮ２に基準
電圧Ｖｒｅｆが出力される。この基準電圧Ｖｒｅｆは３
Ｖｔｐと等しくなる。
【０００８】差動増幅回路２０はＰチャネルＭＯＳトラ
ンジスタ２０１，２０２，２０３およびＮチャネルＭＯ
Ｓトランジスタ２０４，２０５，２０６を含む。トラン
ジスタ２０２，２０３，２０４，２０５はカレントミラ
ー回路を構成する。トランジスタ２０４のゲートには基
準電圧発生回路１０から基準電圧Ｖｒｅｆが与えられ、
トランジスタ２０５のゲートにはレベルシフタ回路４０
の出力電圧が与えられる。
ンジスタ２０１，２０２，２０３およびＮチャネルＭＯ
Ｓトランジスタ２０４，２０５，２０６を含む。トラン
ジスタ２０２，２０３，２０４，２０５はカレントミラ
ー回路を構成する。トランジスタ２０４のゲートには基
準電圧発生回路１０から基準電圧Ｖｒｅｆが与えられ、
トランジスタ２０５のゲートにはレベルシフタ回路４０
の出力電圧が与えられる。
【０００９】トランジスタ２０１は電源線Ｌ１とノード
Ｎ３との間に接続される。トランジスタ２０６はノード
Ｎ４と接地線との間に接続される。トランジスタ２０
１，２０６のゲートには制御信号ＶＤＣＥが与えられ
る。
Ｎ３との間に接続される。トランジスタ２０６はノード
Ｎ４と接地線との間に接続される。トランジスタ２０
１，２０６のゲートには制御信号ＶＤＣＥが与えられ
る。
【００１０】制御信号ＶＤＣＥが“Ｈ”のときに、差動
増幅回路２０が活性化される。差動増幅回路２０は、レ
ベルシフタ回路４０の出力電圧を基準電圧発生回路１０
からの基準電圧Ｖｒｅｆと比較し、“Ｈ”または“Ｌ”
の信号をノードＮ３に出力する。レベルシフタ回路４０
の出力電圧が基準電圧発生回路１０からの基準電圧Ｖｒ
ｅｆよりも低いときには、ノードＮ３には“Ｌ”の信号
が出力される。レベルシフタ回路４０の出力電圧が基準
電圧発生回路１０からの基準電圧Ｖｒｅｆよりも高いと
きには、ノードＮ３に“Ｈ”の信号が出力される。
増幅回路２０が活性化される。差動増幅回路２０は、レ
ベルシフタ回路４０の出力電圧を基準電圧発生回路１０
からの基準電圧Ｖｒｅｆと比較し、“Ｈ”または“Ｌ”
の信号をノードＮ３に出力する。レベルシフタ回路４０
の出力電圧が基準電圧発生回路１０からの基準電圧Ｖｒ
ｅｆよりも低いときには、ノードＮ３には“Ｌ”の信号
が出力される。レベルシフタ回路４０の出力電圧が基準
電圧発生回路１０からの基準電圧Ｖｒｅｆよりも高いと
きには、ノードＮ３に“Ｈ”の信号が出力される。
【００１１】また、制御信号ＶＤＣＥが“Ｌ”のとき
に、差動増幅回路２０は非活性になる。この場合、トラ
ンジスタ２０１がオンし、ノードＮ３は“Ｈ”に充電さ
れる。
に、差動増幅回路２０は非活性になる。この場合、トラ
ンジスタ２０１がオンし、ノードＮ３は“Ｈ”に充電さ
れる。
【００１２】ドライバ回路３０はＰチャネルＭＯＳトラ
ンジスタ３０１を含む。トランジスタ３０１は電源線Ｌ
１と電源線Ｌ５との間に接続され、そのゲートは差動増
幅回路２０のノードＮ３に接続される。
ンジスタ３０１を含む。トランジスタ３０１は電源線Ｌ
１と電源線Ｌ５との間に接続され、そのゲートは差動増
幅回路２０のノードＮ３に接続される。
【００１３】ドライバ回路３０は、差動増幅回路２０の
出力信号が“Ｌ”のときに活性化され、差動増幅回路２
０の出力信号が“Ｈ”のときに非活性になる。このドラ
イバ回路３０により電源線Ｌ５に内部電圧Ｖｉｎｔが供
給される。
出力信号が“Ｌ”のときに活性化され、差動増幅回路２
０の出力信号が“Ｈ”のときに非活性になる。このドラ
イバ回路３０により電源線Ｌ５に内部電圧Ｖｉｎｔが供
給される。
【００１４】レベルシフタ回路４０はＰチャネルＭＯＳ
トランジスタ４０１，４０２を含む。トランジスタ４０
１，４０２は、電源線Ｌ５と接地線との間に直列に接続
される。
トランジスタ４０１，４０２を含む。トランジスタ４０
１，４０２は、電源線Ｌ５と接地線との間に直列に接続
される。
【００１５】トランジスタ４０１，４０２間のノードＮ
５は、差動増幅回路２０内のトランジスタ２０５のゲー
トに接続される。トランジスタ４０１のゲートには制御
信号／ＶＤＣＥが与えられる。制御信号／ＶＤＣＥは制
御信号ＶＤＣＥの反転信号である。トランジスタ４０２
はダイオード接続される。
５は、差動増幅回路２０内のトランジスタ２０５のゲー
トに接続される。トランジスタ４０１のゲートには制御
信号／ＶＤＣＥが与えられる。制御信号／ＶＤＣＥは制
御信号ＶＤＣＥの反転信号である。トランジスタ４０２
はダイオード接続される。
【００１６】レベルシフタ回路４０は、制御信号／ＶＤ
ＣＥが“Ｌ”のときに活性化され、制御信号／ＶＤＣＥ
が“Ｈ”のときに非活性になる。レベルシフタ回路４０
は、トランジスタ４０１，４０２のチャネル抵抗Ｒ１，
Ｒ２により内部電圧Ｖｉｎｔを抵抗分割し、抵抗分割さ
れた出力電圧をノードＮ５に出力する。その出力電圧
は、チャネル抵抗Ｒ１，Ｒ２の比によって決定される。
ＣＥが“Ｌ”のときに活性化され、制御信号／ＶＤＣＥ
が“Ｈ”のときに非活性になる。レベルシフタ回路４０
は、トランジスタ４０１，４０２のチャネル抵抗Ｒ１，
Ｒ２により内部電圧Ｖｉｎｔを抵抗分割し、抵抗分割さ
れた出力電圧をノードＮ５に出力する。その出力電圧
は、チャネル抵抗Ｒ１，Ｒ２の比によって決定される。
【００１７】次に、図８の内部降圧回路の特性を参照し
ながら図９の内部降圧回路の動作を説明する。
ながら図９の内部降圧回路の動作を説明する。
【００１８】基準電圧発生回路１０によって基準電圧Ｖ
ｒｅｆ（＝３Ｖｔｐ）が発生される。ＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｐを０．９Ｖとする
と、基準電圧Ｖｒｅｆは２．７Ｖになる。外部電源電圧
Ｖｅｘｔは、たとえば５Ｖである。
ｒｅｆ（＝３Ｖｔｐ）が発生される。ＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｐを０．９Ｖとする
と、基準電圧Ｖｒｅｆは２．７Ｖになる。外部電源電圧
Ｖｅｘｔは、たとえば５Ｖである。
【００１９】一方、レベルシフタ回路４０は、制御信号
／ＶＤＣＥが“Ｌ”のときに活性化される。トランジス
タ４０１，４０２のチャネル抵抗Ｒ１，Ｒ２の比は、ノ
ードＮ５に内部電圧Ｖｉｎｔの２．７／４倍の出力電圧
が供給されるように設定されている。この場合、内部電
圧Ｖｉｎｔが４Ｖならば、ノードＮ５の出力電圧は２．
７Ｖになる。
／ＶＤＣＥが“Ｌ”のときに活性化される。トランジス
タ４０１，４０２のチャネル抵抗Ｒ１，Ｒ２の比は、ノ
ードＮ５に内部電圧Ｖｉｎｔの２．７／４倍の出力電圧
が供給されるように設定されている。この場合、内部電
圧Ｖｉｎｔが４Ｖならば、ノードＮ５の出力電圧は２．
７Ｖになる。
【００２０】差動増幅回路２０は、制御信号ＶＤＣＥが
“Ｈ”のときに活性化される。基準電圧発生回路１０
は、レベルシフタ回路４０のノードＮ５の出力電圧を基
準電圧発生回路１０からの基準電圧Ｖｒｅｆ（＝２．７
Ｖ）と比較する。
“Ｈ”のときに活性化される。基準電圧発生回路１０
は、レベルシフタ回路４０のノードＮ５の出力電圧を基
準電圧発生回路１０からの基準電圧Ｖｒｅｆ（＝２．７
Ｖ）と比較する。
【００２１】ノードＮ５の出力電圧が２．７Ｖよりも低
いとき、すなわち内部電圧Ｖｉｎｔが４Ｖよりも低いと
きには、ノードＮ３の信号は“Ｌ”となる。それによ
り、ドライバ回路３０内のトランジスタ３０１がオン
し、外部電源電圧Ｖｅｘｔにより電源線Ｌ５が充電され
る。その結果、内部電圧Ｖｉｎｔが上昇する。
いとき、すなわち内部電圧Ｖｉｎｔが４Ｖよりも低いと
きには、ノードＮ３の信号は“Ｌ”となる。それによ
り、ドライバ回路３０内のトランジスタ３０１がオン
し、外部電源電圧Ｖｅｘｔにより電源線Ｌ５が充電され
る。その結果、内部電圧Ｖｉｎｔが上昇する。
【００２２】ノードＮ５の出力電圧が２．７Ｖよりも高
いとき、すなわち内部電圧Ｖｉｎｔが４Ｖよりも高いと
きには、ノードＮ３の信号は“Ｈ”になる。それによ
り、ドライバ回路３０内のトランジスタ３０１がオフす
る。その結果、電源線Ｌ５への外部電源電圧Ｖｅｘｔの
供給が停止する。
いとき、すなわち内部電圧Ｖｉｎｔが４Ｖよりも高いと
きには、ノードＮ３の信号は“Ｈ”になる。それによ
り、ドライバ回路３０内のトランジスタ３０１がオフす
る。その結果、電源線Ｌ５への外部電源電圧Ｖｅｘｔの
供給が停止する。
【００２３】以上の動作を繰返すことにより、外部電源
電圧Ｖｅｘｔが４Ｖ以上であると、図９に示されるよう
に、内部電圧Ｖｉｎｔは４Ｖに保持される。なお、外部
電源電圧Ｖｅｘｔが４Ｖ以下であると、内部電圧Ｖｉｎ
ｔは外部電源電圧Ｖｅｘｔと等しくなる。
電圧Ｖｅｘｔが４Ｖ以上であると、図９に示されるよう
に、内部電圧Ｖｉｎｔは４Ｖに保持される。なお、外部
電源電圧Ｖｅｘｔが４Ｖ以下であると、内部電圧Ｖｉｎ
ｔは外部電源電圧Ｖｅｘｔと等しくなる。
【００２４】一方、半導体製造工場では、初期故障を有
する半導体装置を発見し、その出荷を防ぐため、様々な
出荷前テストが行なわれている。バーインテストは出荷
前テストの１つとして一般に行なわれており、そこでは
テストされるべき半導体装置が、設計されている通常の
電源電圧よりも高い電源電圧の下でかつ高い周囲温度の
下で長時間にわたって動作される。
する半導体装置を発見し、その出荷を防ぐため、様々な
出荷前テストが行なわれている。バーインテストは出荷
前テストの１つとして一般に行なわれており、そこでは
テストされるべき半導体装置が、設計されている通常の
電源電圧よりも高い電源電圧の下でかつ高い周囲温度の
下で長時間にわたって動作される。
【００２５】たとえば、ＤＲＡＭのような半導体装置
は、通常動作において周囲温度０℃ないし７０℃の下で
５．０Ｖの外部電源電圧が供給され、バーインテストに
おいて周囲温度１２５℃の下で８．０Ｖの外部電源電圧
が供給される。以下の記載では、バーインテストを考慮
した内部降圧回路（または電圧供給回路）について説明
する。
は、通常動作において周囲温度０℃ないし７０℃の下で
５．０Ｖの外部電源電圧が供給され、バーインテストに
おいて周囲温度１２５℃の下で８．０Ｖの外部電源電圧
が供給される。以下の記載では、バーインテストを考慮
した内部降圧回路（または電圧供給回路）について説明
する。
【００２６】図１０は、バーインテストを考慮した内部
降圧回路のブロック図である。図１０は、本願発明の背
景を示している。図１０を参照して、内部降圧回路１０
０は、バーインテスト用基準電圧発生回路１０ａ′と、
通常動作用基準電圧発生回路１０ｂ′と、電圧選択回路
９０と、差動増幅回路２０と、ドライバ回路３０とを含
む。
降圧回路のブロック図である。図１０は、本願発明の背
景を示している。図１０を参照して、内部降圧回路１０
０は、バーインテスト用基準電圧発生回路１０ａ′と、
通常動作用基準電圧発生回路１０ｂ′と、電圧選択回路
９０と、差動増幅回路２０と、ドライバ回路３０とを含
む。
【００２７】基準電圧発生回路１０ａ′および１０ｂ′
は、外部電源電圧（たとえば５．０Ｖ）Ｖｅｘｔが供給
され、バーインテスト用基準電圧Ｖｒｅｆｂおよび通常
動作用基準電圧Ｖｒｅｆｎをそれぞれ発生する。基準電
圧ＶｒｅｆｂおよびＶｒｅｆｎは電圧選択回路９０に与
えられる。電圧選択回路９０は、与えられた電圧Ｖｒｅ
ｆｂおよびＶｒｅｆｎを比較し、高い方を基準電圧Ｖｒ
ｅｆとして差動増幅回路２０に与える。
は、外部電源電圧（たとえば５．０Ｖ）Ｖｅｘｔが供給
され、バーインテスト用基準電圧Ｖｒｅｆｂおよび通常
動作用基準電圧Ｖｒｅｆｎをそれぞれ発生する。基準電
圧ＶｒｅｆｂおよびＶｒｅｆｎは電圧選択回路９０に与
えられる。電圧選択回路９０は、与えられた電圧Ｖｒｅ
ｆｂおよびＶｒｅｆｎを比較し、高い方を基準電圧Ｖｒ
ｅｆとして差動増幅回路２０に与える。
【００２８】差動増幅回路２０は、制御信号ＶＤＣＥに
応答して活性化され、与えられた基準電圧Ｖｒｅｆおよ
び内部電圧（または内部電源電圧）Ｖｉｎｔに応答して
差動動作を行なう。ドライバ回路３０は、差動増幅回路
２０から出力される制御電圧Ｖｃに応答して内部電圧Ｖ
ｉｎｔを出力する。出力電圧Ｖｉｎｔは、図示されてい
ない内部回路に内部電源電圧として供給され、かつ差動
増幅回路２０にも与えられる。
応答して活性化され、与えられた基準電圧Ｖｒｅｆおよ
び内部電圧（または内部電源電圧）Ｖｉｎｔに応答して
差動動作を行なう。ドライバ回路３０は、差動増幅回路
２０から出力される制御電圧Ｖｃに応答して内部電圧Ｖ
ｉｎｔを出力する。出力電圧Ｖｉｎｔは、図示されてい
ない内部回路に内部電源電圧として供給され、かつ差動
増幅回路２０にも与えられる。
【００２９】図１１は、外部電源電圧Ｖｅｘｔと図１０
に示した電圧選択回路９０によって選択される基準電圧
Ｖｒｅｆとの間の関係を示す電圧特性図である。図１１
を参照して、横軸が外部電源電圧Ｖｅｘｔ（Ｖ）を示
し、縦軸が基準電圧Ｖｒｅｆ（Ｖ）を示す。図１１にお
いて、太い実線により示された折線（または曲線）が、
図１０に示した選択回路９０によって選択される電圧、
すなわち差動増幅回路２０に与えられる基準電圧Ｖｒｅ
ｆを示している。
に示した電圧選択回路９０によって選択される基準電圧
Ｖｒｅｆとの間の関係を示す電圧特性図である。図１１
を参照して、横軸が外部電源電圧Ｖｅｘｔ（Ｖ）を示
し、縦軸が基準電圧Ｖｒｅｆ（Ｖ）を示す。図１１にお
いて、太い実線により示された折線（または曲線）が、
図１０に示した選択回路９０によって選択される電圧、
すなわち差動増幅回路２０に与えられる基準電圧Ｖｒｅ
ｆを示している。
【００３０】図１１において、直線２５１はＶｒｅｆ＝
Ｖｅｘｔの関係を示し、直線２５２はＶｒｅｆ＝３．３
Ｖ（一定）を示し、直線２５３はＶｒｅｆ＝Ｖｅｘｔ−
２．７Ｖの関係を示している。
Ｖｅｘｔの関係を示し、直線２５２はＶｒｅｆ＝３．３
Ｖ（一定）を示し、直線２５３はＶｒｅｆ＝Ｖｅｘｔ−
２．７Ｖの関係を示している。
【００３１】外部電源電圧Ｖｅｘｔが、Ｖｅｘｔ＜３．
３Ｖの範囲では、外部電源電圧Ｖｅｘｔに等しい基準電
圧Ｖｒｅｆが出力される。したがって、この範囲におい
て基準電圧Ｖｒｅｆは直線２５１上に存在する。
３Ｖの範囲では、外部電源電圧Ｖｅｘｔに等しい基準電
圧Ｖｒｅｆが出力される。したがって、この範囲におい
て基準電圧Ｖｒｅｆは直線２５１上に存在する。
【００３２】図１０に示した電圧選択回路９０は、与え
られた２つの電圧ＶｒｅｆｂおよびＶｒｅｆｎの高い方
を選択的に出力する。したがって、外部電源電圧Ｖｅｘ
ｔの３．３≦Ｖｅｘｔ≦６．０（Ｖ）の範囲では、３．
３Ｖの予め定められた電圧が基準電圧Ｖｒｅｆとして出
力される。
られた２つの電圧ＶｒｅｆｂおよびＶｒｅｆｎの高い方
を選択的に出力する。したがって、外部電源電圧Ｖｅｘ
ｔの３．３≦Ｖｅｘｔ≦６．０（Ｖ）の範囲では、３．
３Ｖの予め定められた電圧が基準電圧Ｖｒｅｆとして出
力される。
【００３３】図１０に示した差動増幅回路２０は、内部
電圧または内部電源電圧Ｖｉｎｔおよび与えられた基準
電圧Ｖｒｅｆに応答して、内部電圧Ｖｉｎｔが基準電圧
Ｖｒｅｆと同じレベルになるようにドライバ回路３０を
制御する。ドライバ回路３０は、差動増幅回路２０から
与えられる制御電圧Ｖｃに応答して内部電圧Ｖｉｎｔの
レベルを制御する。
電圧または内部電源電圧Ｖｉｎｔおよび与えられた基準
電圧Ｖｒｅｆに応答して、内部電圧Ｖｉｎｔが基準電圧
Ｖｒｅｆと同じレベルになるようにドライバ回路３０を
制御する。ドライバ回路３０は、差動増幅回路２０から
与えられる制御電圧Ｖｃに応答して内部電圧Ｖｉｎｔの
レベルを制御する。
【００３４】したがって、図１１に示した３．３Ｖ≦Ｖ
ｅｘｔ≦６．０Ｖの範囲では、３．３Ｖの基準電圧Ｖｒ
ｅｆが差動増幅回路２０に与えられるので、この範囲に
おいて３．３Ｖ（一定）の電圧Ｖｉｎｔが内部電源電圧
として、図示されていない内部回路に供給される。
ｅｘｔ≦６．０Ｖの範囲では、３．３Ｖの基準電圧Ｖｒ
ｅｆが差動増幅回路２０に与えられるので、この範囲に
おいて３．３Ｖ（一定）の電圧Ｖｉｎｔが内部電源電圧
として、図示されていない内部回路に供給される。
【００３５】たとえば、或る半導体装置が通常の動作モ
ードにおいて動作する場合では、５．０Ｖの外部電源電
圧Ｖｅｘｔが与えられ、内部降圧回路１００は３．３Ｖ
（一定）の電圧Ｖｉｎｔを内部電源電圧として内部回路
に供給する。
ードにおいて動作する場合では、５．０Ｖの外部電源電
圧Ｖｅｘｔが与えられ、内部降圧回路１００は３．３Ｖ
（一定）の電圧Ｖｉｎｔを内部電源電圧として内部回路
に供給する。
【００３６】前述のように、半導体装置においてバーイ
ンテストのための回路構成が考慮される必要がある。た
とえば、図１０に示した内部降圧回路１００は、図１１
に示すようなバーインテストのための特別の特性を有し
ている。再び図１１を参照して、８．０Ｖの外部電源電
圧Ｖｅｘｔが供給されたとき、図１０に示した電圧選択
回路９０は５．３Ｖの基準電圧Ｖｒｅｆを出力する（点
Ｐ１０を参照）。すなわち、外部電源電圧Ｖｅｘｔが
６．０Ｖ＜Ｖｅｘｔの範囲で変化するとき、基準電圧Ｖ
ｒｅｆは、Ｖｒｅｆ＝Ｖｅｘｔ−２．７Ｖの直線２５３
上に存在する。言い換えると、６．０Ｖ＜Ｖｅｘｔの範
囲において前述のバーインテストのための条件（点Ｐ１
０）を満足させるため、図１０に示した電圧選択回路９
０と基準電圧発生回路１０ａ′および１０ｂ′との間に
おいて図１１に示した特性が与えられている。
ンテストのための回路構成が考慮される必要がある。た
とえば、図１０に示した内部降圧回路１００は、図１１
に示すようなバーインテストのための特別の特性を有し
ている。再び図１１を参照して、８．０Ｖの外部電源電
圧Ｖｅｘｔが供給されたとき、図１０に示した電圧選択
回路９０は５．３Ｖの基準電圧Ｖｒｅｆを出力する（点
Ｐ１０を参照）。すなわち、外部電源電圧Ｖｅｘｔが
６．０Ｖ＜Ｖｅｘｔの範囲で変化するとき、基準電圧Ｖ
ｒｅｆは、Ｖｒｅｆ＝Ｖｅｘｔ−２．７Ｖの直線２５３
上に存在する。言い換えると、６．０Ｖ＜Ｖｅｘｔの範
囲において前述のバーインテストのための条件（点Ｐ１
０）を満足させるため、図１０に示した電圧選択回路９
０と基準電圧発生回路１０ａ′および１０ｂ′との間に
おいて図１１に示した特性が与えられている。
【００３７】したがって、図１０に示した内部降圧回路
１００は、外部電源電圧Ｖｅｘｔの３．３Ｖ≦Ｖｅｘｔ
≦６．０Ｖの範囲においてのみ、３．３Ｖ（一定）の電
圧Ｖｉｎｔを内部電源電圧として供給することができ
る。言い換えると、６．０Ｖ＜Ｖｅｘｔの範囲では、
３．３Ｖを超える内部電圧Ｖｉｎｔが出力され、図示さ
れていない内部回路において後に述べるような問題が引
き起こされる。
１００は、外部電源電圧Ｖｅｘｔの３．３Ｖ≦Ｖｅｘｔ
≦６．０Ｖの範囲においてのみ、３．３Ｖ（一定）の電
圧Ｖｉｎｔを内部電源電圧として供給することができ
る。言い換えると、６．０Ｖ＜Ｖｅｘｔの範囲では、
３．３Ｖを超える内部電圧Ｖｉｎｔが出力され、図示さ
れていない内部回路において後に述べるような問題が引
き起こされる。
【００３８】
【発明が解決しようとする課題】再び図８に示した回路
を参照して、内部降圧回路が高温（約７０℃〜８０℃）
で動作した場合には、ＰチャネルＭＯＳトランジスタの
しきい値電圧Ｖｔｐが、室温（たとえば２５℃）で動作
した場合に比べて、約０．０７Ｖ下がってしまう。それ
により、基準電圧Ｖｒｅｆ（＝３Ｖｔｐ）が、高温動作
時には、室温動作時に比べて、約０．２１Ｖ下がる。し
たがって、高温動作時には、基準電圧Ｖｒｅｆが２．４
９Ｖになる。
を参照して、内部降圧回路が高温（約７０℃〜８０℃）
で動作した場合には、ＰチャネルＭＯＳトランジスタの
しきい値電圧Ｖｔｐが、室温（たとえば２５℃）で動作
した場合に比べて、約０．０７Ｖ下がってしまう。それ
により、基準電圧Ｖｒｅｆ（＝３Ｖｔｐ）が、高温動作
時には、室温動作時に比べて、約０．２１Ｖ下がる。し
たがって、高温動作時には、基準電圧Ｖｒｅｆが２．４
９Ｖになる。
【００３９】この場合、差動増幅回路２０は、レベルシ
フタ回路４０の出力電圧が２．４９Ｖと等しくなるよう
にドライバ回路３０を制御するので、高温動作時には、
内部電圧Ｖｉｎｔは、２．４９・（４／２．７）＝３．
６９［Ｖ］になる。このように、内部電圧Ｖｉｎｔは、
高温動作時には、室温動作時に比べて、０．３１Ｖも下
がってしまう。
フタ回路４０の出力電圧が２．４９Ｖと等しくなるよう
にドライバ回路３０を制御するので、高温動作時には、
内部電圧Ｖｉｎｔは、２．４９・（４／２．７）＝３．
６９［Ｖ］になる。このように、内部電圧Ｖｉｎｔは、
高温動作時には、室温動作時に比べて、０．３１Ｖも下
がってしまう。
【００４０】その結果、図８の内部降圧回路を内蔵する
半導体記憶装置では、内部電圧Ｖｉｎｔの低下によって
アクセス速度が遅くなるという問題がある。
半導体記憶装置では、内部電圧Ｖｉｎｔの低下によって
アクセス速度が遅くなるという問題がある。
【００４１】また、従来の内部降圧回路においては、プ
ロセスにおけるパラメータの変動により基準電圧発生回
路１０により発生される基準電圧Ｖｒｅｆが変動する
と、ドライバ回路３０により供給される内部電圧Ｖｉｎ
ｔも変動する。基準電圧Ｖｒｅｆが高くなると内部電圧
Ｖｉｎｔも高くなり、基準電圧Ｖｒｅｆが低くなると内
部電圧Ｖｉｎｔも低くなる。
ロセスにおけるパラメータの変動により基準電圧発生回
路１０により発生される基準電圧Ｖｒｅｆが変動する
と、ドライバ回路３０により供給される内部電圧Ｖｉｎ
ｔも変動する。基準電圧Ｖｒｅｆが高くなると内部電圧
Ｖｉｎｔも高くなり、基準電圧Ｖｒｅｆが低くなると内
部電圧Ｖｉｎｔも低くなる。
【００４２】たとえば、基準電圧Ｖｒｅｆが０．１Ｖ変
動すると、内部電圧Ｖｉｎｔは０．１×（４／２．７）
＝０．１５［Ｖ］だけ変動する。このように、従来の内
部降圧回路においては、プロセスにおけるパラメータの
変動により内部電圧が変動するという問題がある。
動すると、内部電圧Ｖｉｎｔは０．１×（４／２．７）
＝０．１５［Ｖ］だけ変動する。このように、従来の内
部降圧回路においては、プロセスにおけるパラメータの
変動により内部電圧が変動するという問題がある。
【００４３】一方、図１０に示した内部降圧回路１００
について既に指摘したように、内部降圧回路１００は図
１１に示した３．３Ｖ≦Ｖｅｘｔ≦６．０Ｖの範囲にお
いてのみ所望の内部電圧Ｖｉｎｔ（＝３．３Ｖ）を図示
されていない内部回路に供給することができる。もし、
通常動作のための周囲温度で６．０Ｖを超える外部電源
電圧Ｖｅｘｔが供給されると、図１１からわかるように
３．３Ｖを超える電圧Ｖｉｎｔが内部電源電圧として内
部回路に供給されることになる。
について既に指摘したように、内部降圧回路１００は図
１１に示した３．３Ｖ≦Ｖｅｘｔ≦６．０Ｖの範囲にお
いてのみ所望の内部電圧Ｖｉｎｔ（＝３．３Ｖ）を図示
されていない内部回路に供給することができる。もし、
通常動作のための周囲温度で６．０Ｖを超える外部電源
電圧Ｖｅｘｔが供給されると、図１１からわかるように
３．３Ｖを超える電圧Ｖｉｎｔが内部電源電圧として内
部回路に供給されることになる。
【００４４】一般に、設計された電源電圧レベルを超え
る電源電圧が半導体集積回路に供給されると、半導体集
積回路において動作タイミング上の問題が引き起こされ
る。すなわち、より高いレベルを有する電源電圧が供給
されたとき、半導体集積回路を構成するトランジスタ
（電界効果トランジスタおよびバイポーラトランジスタ
を含む）の動作速度がより高くなる。このことは、場合
によっては、何らかの回路において設計された動作タイ
ミングが得られなくなる可能性があることを意味する。
る電源電圧が半導体集積回路に供給されると、半導体集
積回路において動作タイミング上の問題が引き起こされ
る。すなわち、より高いレベルを有する電源電圧が供給
されたとき、半導体集積回路を構成するトランジスタ
（電界効果トランジスタおよびバイポーラトランジスタ
を含む）の動作速度がより高くなる。このことは、場合
によっては、何らかの回路において設計された動作タイ
ミングが得られなくなる可能性があることを意味する。
【００４５】この問題を避けるためには、図示されてい
ない内部回路に３．３Ｖ（一定）の設計された内部電源
電圧を供給する必要があり、この必要から外部電源電圧
Ｖｅｘｔの許容される範囲が３．３Ｖ≦Ｖｅｘｔ≦６．
０Ｖの範囲に制限されている。言い換えると、バーイン
テストの条件（図１１に示した点Ｐ１０）を満足させる
ために、図１０に示した内部降圧回路１００に供給可能
な外部電源電圧Ｖｅｘｔの範囲が制限され、外部電源電
圧Ｖｅｘｔの供給のための十分なマージンが得られなか
った。
ない内部回路に３．３Ｖ（一定）の設計された内部電源
電圧を供給する必要があり、この必要から外部電源電圧
Ｖｅｘｔの許容される範囲が３．３Ｖ≦Ｖｅｘｔ≦６．
０Ｖの範囲に制限されている。言い換えると、バーイン
テストの条件（図１１に示した点Ｐ１０）を満足させる
ために、図１０に示した内部降圧回路１００に供給可能
な外部電源電圧Ｖｅｘｔの範囲が制限され、外部電源電
圧Ｖｅｘｔの供給のための十分なマージンが得られなか
った。
【００４６】この発明の目的は、動作温度に関係なく所
望の内部出力電圧を安定に供給することができる電圧供
給回路を提供することである。
望の内部出力電圧を安定に供給することができる電圧供
給回路を提供することである。
【００４７】この発明の他の目的は、プロセスにおける
パラメータが変動しても所望の内部電圧を安定に供給す
ることができる内部降圧回路を提供することである。
パラメータが変動しても所望の内部電圧を安定に供給す
ることができる内部降圧回路を提供することである。
【００４８】この発明のさらに他の目的は、動作温度に
関係なく所望の内部電圧を安定に供給することができか
つプロセスにおけるパラメータが変動しても所望の内部
出力電圧を安定に供給することができる電圧供給回路を
提供することである。
関係なく所望の内部電圧を安定に供給することができか
つプロセスにおけるパラメータが変動しても所望の内部
出力電圧を安定に供給することができる電圧供給回路を
提供することである。
【００４９】この発明のさらに他の目的は、バーインテ
ストの実行を考慮したうえで、外部から与えられる電源
電圧のより広い範囲で動作できる電圧供給回路を提供す
ることである。
ストの実行を考慮したうえで、外部から与えられる電源
電圧のより広い範囲で動作できる電圧供給回路を提供す
ることである。
【００５０】この発明のさらに他の目的は、チップ上に
複数の電圧変換回路を有するデバイスにおいて、安定し
た内部電圧の供給を行なうことである。
複数の電圧変換回路を有するデバイスにおいて、安定し
た内部電圧の供給を行なうことである。
【００５１】
【００５２】
【００５３】
【課題を解決するための手段】 こ の発明に係る電圧供給
回路は、外部から与えられる電源電圧を受け、この電圧
より低い内部電圧を内部回路に供給する電圧供給回路で
ある。そして、外部から与えられる電源電圧に比例し、
かつ周囲温度の上昇に対して正特性を持つ第１の基準電
圧を発生する第１の基準電圧発生手段と、定電圧である
第２の基準電圧を発生する第２の基準電圧発生手段と、
第１および第２の基準電圧を受け、第１および第２の基
準電圧の高い方を選択的に出力する電圧選択手段と、電
圧選択手段から出力された電圧に応じて内部回路に内部
電圧を供給する出力回路手段とを備えるものである。
回路は、外部から与えられる電源電圧を受け、この電圧
より低い内部電圧を内部回路に供給する電圧供給回路で
ある。そして、外部から与えられる電源電圧に比例し、
かつ周囲温度の上昇に対して正特性を持つ第１の基準電
圧を発生する第１の基準電圧発生手段と、定電圧である
第２の基準電圧を発生する第２の基準電圧発生手段と、
第１および第２の基準電圧を受け、第１および第２の基
準電圧の高い方を選択的に出力する電圧選択手段と、電
圧選択手段から出力された電圧に応じて内部回路に内部
電圧を供給する出力回路手段とを備えるものである。
【００５４】また、出力回路手段は、電圧選択手段から
出力された電圧と内部電圧のフィードバック電圧とを比
較する差動増幅手段と、差動増幅手段の出力電圧によっ
て制御され、内部電圧を内部回路に供給するためのドラ
イバ手段とを備えたものである。
出力された電圧と内部電圧のフィードバック電圧とを比
較する差動増幅手段と、差動増幅手段の出力電圧によっ
て制御され、内部電圧を内部回路に供給するためのドラ
イバ手段とを備えたものである。
【００５５】さらに、フィードバック電圧が、第１およ
び第２の抵抗手段を含み、ドライバ手段により供給され
る内部電圧を第１および第２の抵抗手段により抵抗分割
する分圧手段から出力される電圧であるものである。
び第２の抵抗手段を含み、ドライバ手段により供給され
る内部電圧を第１および第２の抵抗手段により抵抗分割
する分圧手段から出力される電圧であるものである。
【００５６】また、この発明に係る電圧供給回路は、外
部から与えられる電源電圧を受け、より低い内部電源電
圧を内部回路に供給する、特に、バーインテストと呼ば
れる高温、高電圧動作のストレス試験が行われるような
デバイスの電圧供給回路である。
部から与えられる電源電圧を受け、より低い内部電源電
圧を内部回路に供給する、特に、バーインテストと呼ば
れる高温、高電圧動作のストレス試験が行われるような
デバイスの電圧供給回路である。
【００５７】そして、周囲温度の上昇に応じて上昇する
とともに、バーインテストが行われる温度においてはバ
ーイン用基準電圧を発生し、かつ通常動作の周囲温度に
おいてバーイン用基準電圧よりも低い基準電圧を発生す
る第１の基準電圧発生手段と、定電圧である第２の基準
電圧を発生する第２の基準電圧発生手段と、第１および
第２の基準電圧手段から発生された基準電圧の高い方を
選択的に出力する電圧選択手段と、電圧選択手段から出
力された電圧を内部回路に供給する出力回路手段とを備
えるものである。
とともに、バーインテストが行われる温度においてはバ
ーイン用基準電圧を発生し、かつ通常動作の周囲温度に
おいてバーイン用基準電圧よりも低い基準電圧を発生す
る第１の基準電圧発生手段と、定電圧である第２の基準
電圧を発生する第２の基準電圧発生手段と、第１および
第２の基準電圧手段から発生された基準電圧の高い方を
選択的に出力する電圧選択手段と、電圧選択手段から出
力された電圧を内部回路に供給する出力回路手段とを備
えるものである。
【００５８】また、この発明に係る内部降圧回路は、チ
ップ上に形成された複数の内部電圧を供給する内部降圧
回路である。
ップ上に形成された複数の内部電圧を供給する内部降圧
回路である。
【００５９】そして、共通基準電圧を発生するための基
準電圧発生手段と、基準電圧発生手段から発生される共
通基準電圧に基づいた第１の内部電圧を出力するための
第１の駆動手段と、基準電圧発生手段から発生される共
通基準電圧と第１の内部電圧の機能を表す第１のフィー
ドバック電圧の差に応答して第１の駆動手段を制御する
ための制御電圧を出力する第１の差動増幅手段とを含む
第１の電圧変換手段と、基準電圧発生手段から発生され
る共通基準電圧に基づいた第２の内部電圧を出力するた
めの第２の駆動手段と、基準電圧発生手段から発生され
る共通基準電圧と第２の内部電圧の機能を表す第２のフ
ィードバック電圧の差の応答して第２の駆動手段を制御
するための制御電圧を出力する第２の差動増幅手段とを
含む第２の電圧変換手段と、第１のフィードバック電圧
を出力し、第１の内部電圧のフィードバックの割合が設
定された比率設定手段を含む第１のレベルシフト手段と
第２のフィードバック電圧を出力し、第２の内部電圧の
フィードバックの割合が設定された比率設定手段を含む
第２のレベルシフト手段とを備えるものである。
準電圧発生手段と、基準電圧発生手段から発生される共
通基準電圧に基づいた第１の内部電圧を出力するための
第１の駆動手段と、基準電圧発生手段から発生される共
通基準電圧と第１の内部電圧の機能を表す第１のフィー
ドバック電圧の差に応答して第１の駆動手段を制御する
ための制御電圧を出力する第１の差動増幅手段とを含む
第１の電圧変換手段と、基準電圧発生手段から発生され
る共通基準電圧に基づいた第２の内部電圧を出力するた
めの第２の駆動手段と、基準電圧発生手段から発生され
る共通基準電圧と第２の内部電圧の機能を表す第２のフ
ィードバック電圧の差の応答して第２の駆動手段を制御
するための制御電圧を出力する第２の差動増幅手段とを
含む第２の電圧変換手段と、第１のフィードバック電圧
を出力し、第１の内部電圧のフィードバックの割合が設
定された比率設定手段を含む第１のレベルシフト手段と
第２のフィードバック電圧を出力し、第２の内部電圧の
フィードバックの割合が設定された比率設定手段を含む
第２のレベルシフト手段とを備えるものである。
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【作用】 この発明に係る電圧供給回路においては、第１
の基準電位発生手段が、周囲温度の上昇に応答して増加
する第１の基準電圧を発生する。言い換えると、第１の
基準電圧は、周囲温度の下降に応答して減少される。そ
して、電圧選択手段は、第１および第２の基準電圧の高
い方を選択的に出力する。すなわち、電圧選択手段は、
高温、高電圧でのストレス試験のような動作周囲温度が
行われるときは、第１の基準電圧発生手段から発生され
た第１の基準電圧を選択的に出力し、一方、周囲温度の
低い通常の動作が行われるときは、第２の基準電圧発生
手段から発生される定電圧である第２の基準電圧を選択
的に出力する。したがって、周囲温度の低い通常の動作
モードにおいて、電圧選択手段が、外部から与えられる
電源電圧に対して第２の基準電圧を選択し、出力する期
間が広くなる。すなわち、外部から与えられる電源電圧
のより広い範囲で内部回路に所望の電圧を供給する。
の基準電位発生手段が、周囲温度の上昇に応答して増加
する第１の基準電圧を発生する。言い換えると、第１の
基準電圧は、周囲温度の下降に応答して減少される。そ
して、電圧選択手段は、第１および第２の基準電圧の高
い方を選択的に出力する。すなわち、電圧選択手段は、
高温、高電圧でのストレス試験のような動作周囲温度が
行われるときは、第１の基準電圧発生手段から発生され
た第１の基準電圧を選択的に出力し、一方、周囲温度の
低い通常の動作が行われるときは、第２の基準電圧発生
手段から発生される定電圧である第２の基準電圧を選択
的に出力する。したがって、周囲温度の低い通常の動作
モードにおいて、電圧選択手段が、外部から与えられる
電源電圧に対して第２の基準電圧を選択し、出力する期
間が広くなる。すなわち、外部から与えられる電源電圧
のより広い範囲で内部回路に所望の電圧を供給する。
【００６８】さらに、出力回路手段が、電圧選択手段か
ら出力された電圧と内部電圧のフィードバック電圧を比
較する差動増幅手段と、差動増幅手段の出力電圧によっ
て制御される内部電圧を内部回路に供給するためのドラ
イバ手段とを含むよう構成したため、内部電圧とフィー
ドバック電圧を差動増幅手段により比較することで内部
電圧の変動を自己補正することができる。その結果、よ
り安定した内部電圧を、すなわち、何等かの影響で内部
電圧にノイズがのっても再びノイズがのる前の電位に補
正される内部電圧を供給することができる。
ら出力された電圧と内部電圧のフィードバック電圧を比
較する差動増幅手段と、差動増幅手段の出力電圧によっ
て制御される内部電圧を内部回路に供給するためのドラ
イバ手段とを含むよう構成したため、内部電圧とフィー
ドバック電圧を差動増幅手段により比較することで内部
電圧の変動を自己補正することができる。その結果、よ
り安定した内部電圧を、すなわち、何等かの影響で内部
電圧にノイズがのっても再びノイズがのる前の電位に補
正される内部電圧を供給することができる。
【００６９】また、この発明に係る電圧供給回路におい
ては、基準電位発生手段が、周囲温度の上昇に応じて上
昇するとともに、バーインテストが行われる温度におい
てはバーイン用基準電圧を発生する。言い換えると、バ
ーイン用基準電圧は、周囲温度の下降に応答して減少さ
れる。そして、電圧選択手段は、バーイン電圧および第
２の基準電圧の高い方を選択的に出力する。すなわち、
電圧選択手段は、高温、高電圧でのバーインテストがが
行われるときは、第１の基準電圧発生手段から発生され
たバーイン用基準電圧を選択的に出力し、一方、周囲温
度の低い通常の動作が行われるときは、第２の基準電圧
発生手段から発生される定電圧である第２の基準電圧を
選択的に出力する。したがって、周囲温度の低い通常の
動作モードにおいて、電圧選択手段が、外部から与えら
れる電源電圧に対して第２の基準電圧を選択し、出力す
る期間が広くなる。
ては、基準電位発生手段が、周囲温度の上昇に応じて上
昇するとともに、バーインテストが行われる温度におい
てはバーイン用基準電圧を発生する。言い換えると、バ
ーイン用基準電圧は、周囲温度の下降に応答して減少さ
れる。そして、電圧選択手段は、バーイン電圧および第
２の基準電圧の高い方を選択的に出力する。すなわち、
電圧選択手段は、高温、高電圧でのバーインテストがが
行われるときは、第１の基準電圧発生手段から発生され
たバーイン用基準電圧を選択的に出力し、一方、周囲温
度の低い通常の動作が行われるときは、第２の基準電圧
発生手段から発生される定電圧である第２の基準電圧を
選択的に出力する。したがって、周囲温度の低い通常の
動作モードにおいて、電圧選択手段が、外部から与えら
れる電源電圧に対して第２の基準電圧を選択し、出力す
る期間が広くなる。
【００７０】すなわち、バーイン時には、バーイン用基
準電圧を発生し、通常動作時には外部から与えられる電
源電圧のより広い範囲で内部回路に所望の電圧である第
２の基準電圧を供給する。
準電圧を発生し、通常動作時には外部から与えられる電
源電圧のより広い範囲で内部回路に所望の電圧である第
２の基準電圧を供給する。
【００７１】また、この発明に係る内部降圧回路は、基
準電圧発生手段を有し、この基準電圧発生手段からの共
通基準電圧を基に複数の内部電圧を同一チップ上で発生
する。
準電圧発生手段を有し、この基準電圧発生手段からの共
通基準電圧を基に複数の内部電圧を同一チップ上で発生
する。
【００７２】そして、基準電圧発生手段から発生される
共通基準電圧に基づいた第１の内部電圧を第１の駆動手
段と、基準電圧発生手段から発生される共通基準電圧と
第１の内部電圧の機能を表す第１のフィードバック電圧
の差に応答して第１の駆動手段を制御するための制御電
圧を出力する第１の差動増幅手段とを含む第１の電圧変
換手段と、第１のフィードバック電圧を出力する第１の
レベルシフト手段とを含む構成で出力するようにしたた
め、第１の内部電圧の機能、言い換えると第１の内部電
圧の用途に応じた温度依存、および電圧依存を第１のレ
ベルシフト手段で設定することができる。
共通基準電圧に基づいた第１の内部電圧を第１の駆動手
段と、基準電圧発生手段から発生される共通基準電圧と
第１の内部電圧の機能を表す第１のフィードバック電圧
の差に応答して第１の駆動手段を制御するための制御電
圧を出力する第１の差動増幅手段とを含む第１の電圧変
換手段と、第１のフィードバック電圧を出力する第１の
レベルシフト手段とを含む構成で出力するようにしたた
め、第１の内部電圧の機能、言い換えると第１の内部電
圧の用途に応じた温度依存、および電圧依存を第１のレ
ベルシフト手段で設定することができる。
【００７３】さらに、基準電圧発生手段から発生される
共通基準電圧に基づいた第２の内部電圧を第２の駆動手
段と、基準電圧発生手段から発生される共通基準電圧と
第２の内部電圧の機能を表す第２のフィードバック電圧
の差の応答して第２の駆動手段を制御するための制御電
圧を出力する第２の差動増幅手段とを含む第２の電圧変
換手段と、第２のフィードバック電圧を出力する第２の
レベルシフト手段とを含む構成で出力するようにしたた
め、第２の内部電圧の機能、言い換えると第２の内部電
圧の用途に応じた温度依存、および電圧依存を第２のレ
ベルシフト手段で設定することができる。
共通基準電圧に基づいた第２の内部電圧を第２の駆動手
段と、基準電圧発生手段から発生される共通基準電圧と
第２の内部電圧の機能を表す第２のフィードバック電圧
の差の応答して第２の駆動手段を制御するための制御電
圧を出力する第２の差動増幅手段とを含む第２の電圧変
換手段と、第２のフィードバック電圧を出力する第２の
レベルシフト手段とを含む構成で出力するようにしたた
め、第２の内部電圧の機能、言い換えると第２の内部電
圧の用途に応じた温度依存、および電圧依存を第２のレ
ベルシフト手段で設定することができる。
【００７４】故に、チップ上に形成された内部降圧回路
で複数の内部電圧を発生するために必要な基準電圧発生
手段が１つで済むとともに、この複数の内部電圧はそれ
ぞれ独自の温度特性や外部電圧依存特性を設定すること
ができる。例えば、図４で示されるようにスタンバイ用
とアクティブ用の内部電圧を供給する場合などは、スタ
ンバイ用内部電圧は、駆動能力が比較的弱くてもかまわ
ず、スタンバイであるが故に外的内的影響への対応を比
較的考慮しなくてもよいがスタンバイ電流を低減すると
いう特性を必要とされ、アクティブ用内部電圧は、駆動
能力も強く、少しの外的内的影響で、変動しないような
特性を必要とする。この内部降圧回路では、基準電圧発
生手段を共通に設けても、このような内部電圧の異なる
特性設定が可能となる。さらに、供給される内部電圧の
それぞれが、共通の基準電圧の変動を独自に補償するこ
とができる。
で複数の内部電圧を発生するために必要な基準電圧発生
手段が１つで済むとともに、この複数の内部電圧はそれ
ぞれ独自の温度特性や外部電圧依存特性を設定すること
ができる。例えば、図４で示されるようにスタンバイ用
とアクティブ用の内部電圧を供給する場合などは、スタ
ンバイ用内部電圧は、駆動能力が比較的弱くてもかまわ
ず、スタンバイであるが故に外的内的影響への対応を比
較的考慮しなくてもよいがスタンバイ電流を低減すると
いう特性を必要とされ、アクティブ用内部電圧は、駆動
能力も強く、少しの外的内的影響で、変動しないような
特性を必要とする。この内部降圧回路では、基準電圧発
生手段を共通に設けても、このような内部電圧の異なる
特性設定が可能となる。さらに、供給される内部電圧の
それぞれが、共通の基準電圧の変動を独自に補償するこ
とができる。
【００７５】
【００７６】
（１） 第１の実施例 図１は、第１の実施例による内部降圧回路１の構成を示
す回路図である。
す回路図である。
【００７７】この内部降圧回路１は、基準電圧発生回路
１０、差動増幅回路２０、ドライバ回路３０およびレベ
ルシフタ回路５０を含む。基準電圧発生回路１０、差動
増幅回路２０およびドライバ回路３０の構成および動作
は、図８に示される基準電圧発生回路１０、差動増幅回
路２０およびドライバ回路３０の構成および動作とそれ
ぞれ同様である。
１０、差動増幅回路２０、ドライバ回路３０およびレベ
ルシフタ回路５０を含む。基準電圧発生回路１０、差動
増幅回路２０およびドライバ回路３０の構成および動作
は、図８に示される基準電圧発生回路１０、差動増幅回
路２０およびドライバ回路３０の構成および動作とそれ
ぞれ同様である。
【００７８】基準電圧発生回路１０内のノードＮ２から
内部電圧ＶｒｅｆＰが出力され、差動増幅回路２０内の
トランジスタ２０４のゲートに与えられる。差動増幅回
路２０内のトランジスタ２０１のゲートには制御信号Ｖ
ＤＣＥＰが与えられる。
内部電圧ＶｒｅｆＰが出力され、差動増幅回路２０内の
トランジスタ２０４のゲートに与えられる。差動増幅回
路２０内のトランジスタ２０１のゲートには制御信号Ｖ
ＤＣＥＰが与えられる。
【００７９】レベルシフタ回路５０は、ＰチャネルＭＯ
Ｓトランジスタ５０１および抵抗５０２を含む。トラン
ジスタ５０１は電源線Ｌ３とノードＮ５との間に接続さ
れ、抵抗５０２はノードＮ５と接地線との間に接続され
る。ノードＮ５は、差動増幅回路２０内のトランジスタ
２０５のゲートに接続される。トランジスタ５０１のゲ
ートには、制御信号／ＶＤＣＥＰが与えられる。制御信
号／ＤＣＥＰは制御信号ＶＤＣＥＰの反転信号である。
Ｓトランジスタ５０１および抵抗５０２を含む。トラン
ジスタ５０１は電源線Ｌ３とノードＮ５との間に接続さ
れ、抵抗５０２はノードＮ５と接地線との間に接続され
る。ノードＮ５は、差動増幅回路２０内のトランジスタ
２０５のゲートに接続される。トランジスタ５０１のゲ
ートには、制御信号／ＶＤＣＥＰが与えられる。制御信
号／ＤＣＥＰは制御信号ＶＤＣＥＰの反転信号である。
【００８０】トランジスタ５０１は抵抗成分Ｒ１を有
し、抵抗５０２は抵抗成分Ｒ２を有する。抵抗成分Ｒ１
の温度係数α1 は抵抗成分Ｒ２の温度係数α2 よりも大
きく設定される。抵抗５０２はたとえばポリシリコンに
より形成される。たとえば、抵抗成分Ｒ１の温度係数α
1 は４×１０-3［／℃］であり、抵抗成分Ｒ２の温度係
数α2 は−５×１０-4［／℃］である。
し、抵抗５０２は抵抗成分Ｒ２を有する。抵抗成分Ｒ１
の温度係数α1 は抵抗成分Ｒ２の温度係数α2 よりも大
きく設定される。抵抗５０２はたとえばポリシリコンに
より形成される。たとえば、抵抗成分Ｒ１の温度係数α
1 は４×１０-3［／℃］であり、抵抗成分Ｒ２の温度係
数α2 は−５×１０-4［／℃］である。
【００８１】次に、図１の内部降圧回路１の動作を説明
する。図１の内部降圧回路１の基本動作は、図８の従来
の内部降圧回路の動作と同様であるので、説明を省略す
る。
する。図１の内部降圧回路１の基本動作は、図８の従来
の内部降圧回路の動作と同様であるので、説明を省略す
る。
【００８２】室温時（２５℃）には、レベルシフタ回路
５０内の抵抗成分Ｒ１の抵抗値Ｒ1は１３ＫΩに設定さ
れ、抵抗成分Ｒ２の抵抗値Ｒ2 は２７ＫΩに設定され
る。したがって、内部電圧ＶｉｎｔＰが４Ｖのときに
は、レベルシフタ回路５０内のノードＮ５に２．７Ｖが
出力される。
５０内の抵抗成分Ｒ１の抵抗値Ｒ1は１３ＫΩに設定さ
れ、抵抗成分Ｒ２の抵抗値Ｒ2 は２７ＫΩに設定され
る。したがって、内部電圧ＶｉｎｔＰが４Ｖのときに
は、レベルシフタ回路５０内のノードＮ５に２．７Ｖが
出力される。
【００８３】高温時（８０℃）には、抵抗成分Ｒ１の抵
抗値Ｒ1 ′および抵抗成分Ｒ２の抵抗値Ｒ2 ′は次式の
ようになる。
抗値Ｒ1 ′および抵抗成分Ｒ２の抵抗値Ｒ2 ′は次式の
ようになる。
【００８４】 Ｒ1 ′＝Ｒ1 ・（１＋α1 ・ΔＴ）…（１） Ｒ2 ′＝Ｒ2 ・（１＋α2 ・ΔＴ）…（２） ここで、α1 は抵抗成分Ｒ１の温度係数を表わし、α2
は抵抗成分Ｒ２の温度係数を表わし、ΔＴは動作温度と
基準温度（室温）との温度差を表わしている。上記の例
では、Ｒ1 ＝１３［ＫΩ］、Ｒ2 ＝２７［ＫΩ］、α1
＝４×１０-3［／℃］、α2 ＝−５×１０-4［／℃］、
ΔＴ＝８０−２５＝５５［℃］であるので、Ｒ1 ′＝１
５．９［ＫΩ］、Ｒ2 ′＝２６．３［ＫΩ］となる。
は抵抗成分Ｒ２の温度係数を表わし、ΔＴは動作温度と
基準温度（室温）との温度差を表わしている。上記の例
では、Ｒ1 ＝１３［ＫΩ］、Ｒ2 ＝２７［ＫΩ］、α1
＝４×１０-3［／℃］、α2 ＝−５×１０-4［／℃］、
ΔＴ＝８０−２５＝５５［℃］であるので、Ｒ1 ′＝１
５．９［ＫΩ］、Ｒ2 ′＝２６．３［ＫΩ］となる。
【００８５】それにより、内部電圧ＶｉｎｔＰが４Ｖな
らば、高温動作時のレベルシフタ回路５０のノードＮ５
の出力電圧は、 ４×２６．３×１０3 ／（１５．９×１０3 ＋２６．３
×１０3 ）＝２．４９［Ｖ］ となる。
らば、高温動作時のレベルシフタ回路５０のノードＮ５
の出力電圧は、 ４×２６．３×１０3 ／（１５．９×１０3 ＋２６．３
×１０3 ）＝２．４９［Ｖ］ となる。
【００８６】一方、前述のように、高温動作時の基準電
圧ＶｒｅｆＰは２．４９Ｖである。そのため、レベルシ
フタ回路５０の出力電圧が基準電圧Ｖｒｅｆに等しくな
る。その結果、室温動作時および高温動作時において、
ドライバ回路３０により供給される内部電圧ＶｉｎｔＰ
は４Ｖで一定となり、安定に供給される。したがって、
高温動作時における半導体記憶装置のアクセス速度の遅
れが低減される。
圧ＶｒｅｆＰは２．４９Ｖである。そのため、レベルシ
フタ回路５０の出力電圧が基準電圧Ｖｒｅｆに等しくな
る。その結果、室温動作時および高温動作時において、
ドライバ回路３０により供給される内部電圧ＶｉｎｔＰ
は４Ｖで一定となり、安定に供給される。したがって、
高温動作時における半導体記憶装置のアクセス速度の遅
れが低減される。
【００８７】なお、レベルシフタ回路５０内の抵抗成分
Ｒ１，Ｒ２の抵抗値および温度係数は上記の例に限定さ
れない。次の式が満足されるようにレベルシフタ回路５
０内の抵抗成分Ｒ１，Ｒ２の抵抗値および温度係数を設
定すると、室温動作時および高温動作時における内部電
圧ＶｉｎｔＰが一定となる。
Ｒ１，Ｒ２の抵抗値および温度係数は上記の例に限定さ
れない。次の式が満足されるようにレベルシフタ回路５
０内の抵抗成分Ｒ１，Ｒ２の抵抗値および温度係数を設
定すると、室温動作時および高温動作時における内部電
圧ＶｉｎｔＰが一定となる。
【００８８】
【数１】
【００８９】ここで、Ｒ1 は基準温度における抵抗成分
Ｒ１の抵抗値を表わし、Ｒ2 は基準温度における抵抗成
分Ｒ２の抵抗値を表わす。また、α1 は抵抗成分Ｒ１の
温度係数を表わし、α2 は抵抗成分Ｒ２の温度係数を表
わし、α3 は基準電圧の温度係数を表わす。さらに、Ｖ
ｉは基準温度における内部電圧を表わし、Ｖｒは基準温
度における基準電圧を表わす。ΔＴは動作温度と基準温
度との差を表わす。基準電圧の温度係数α3 は次式によ
り求められる。
Ｒ１の抵抗値を表わし、Ｒ2 は基準温度における抵抗成
分Ｒ２の抵抗値を表わす。また、α1 は抵抗成分Ｒ１の
温度係数を表わし、α2 は抵抗成分Ｒ２の温度係数を表
わし、α3 は基準電圧の温度係数を表わす。さらに、Ｖ
ｉは基準温度における内部電圧を表わし、Ｖｒは基準温
度における基準電圧を表わす。ΔＴは動作温度と基準温
度との差を表わす。基準電圧の温度係数α3 は次式によ
り求められる。
【００９０】α3 ＝ΔＶ／Ｖｒ・ΔＴ…（４） ΔＶは基準電圧の変化分を表わし、ΔＴは動作温度の変
化分を表わし、Ｖｒは基準温度における基準電圧を表わ
す。
化分を表わし、Ｖｒは基準温度における基準電圧を表わ
す。
【００９１】式（３）および（４）を満足するように、
レベルシフタ回路５０内の抵抗成分Ｒ１，Ｒ２の抵抗値
および温度係数を設定すると、動作温度にかかわらず一
定の内部電圧が供給される。
レベルシフタ回路５０内の抵抗成分Ｒ１，Ｒ２の抵抗値
および温度係数を設定すると、動作温度にかかわらず一
定の内部電圧が供給される。
【００９２】上記の例では、基準電圧発生回路１０によ
り発生される基準電圧ＶｒｅｆＰが負の温度特性を有す
るので、レベルシフタ回路５０の出力電圧も負の温度特
性を有するように、抵抗成分Ｒ１，Ｒ２の材料が選択さ
れる。この場合、抵抗成分Ｒ１の温度係数α1 が抵抗成
分Ｒ２の温度係数α2 よりも大きく設定される。
り発生される基準電圧ＶｒｅｆＰが負の温度特性を有す
るので、レベルシフタ回路５０の出力電圧も負の温度特
性を有するように、抵抗成分Ｒ１，Ｒ２の材料が選択さ
れる。この場合、抵抗成分Ｒ１の温度係数α1 が抵抗成
分Ｒ２の温度係数α2 よりも大きく設定される。
【００９３】基準電圧発生回路１０により発生される基
準電圧ＶｒｅｆＰが正の温度特性を有するときには、レ
ベルシフタ回路５０の出力電圧も正の温度特性を有する
ように、抵抗成分Ｒ１，Ｒ２の材料が選択される。この
場合、抵抗成分Ｒ１の温度係数α1 が抵抗成分Ｒ２の温
度係数α2 よりも小さく設定される。
準電圧ＶｒｅｆＰが正の温度特性を有するときには、レ
ベルシフタ回路５０の出力電圧も正の温度特性を有する
ように、抵抗成分Ｒ１，Ｒ２の材料が選択される。この
場合、抵抗成分Ｒ１の温度係数α1 が抵抗成分Ｒ２の温
度係数α2 よりも小さく設定される。
【００９４】また、高温動作時のレベルシフタ回路５０
のノードＮ５の出力電圧が高温動作時の基準電圧Ｖｒｅ
ｆよりも高くなるように、レベルシフタ回路５０内の抵
抗成分Ｒ１，Ｒ２の抵抗値および温度係数が設定される
と、高温動作時の内部電圧ＶｉｎｔＰを４Ｖよりも高く
することができる。その結果、高温動作時の半導体記憶
装置のアクセス速度の遅れをさらに低減することができ
る。
のノードＮ５の出力電圧が高温動作時の基準電圧Ｖｒｅ
ｆよりも高くなるように、レベルシフタ回路５０内の抵
抗成分Ｒ１，Ｒ２の抵抗値および温度係数が設定される
と、高温動作時の内部電圧ＶｉｎｔＰを４Ｖよりも高く
することができる。その結果、高温動作時の半導体記憶
装置のアクセス速度の遅れをさらに低減することができ
る。
【００９５】第１の実施例の内部降圧回路により発生さ
れる内部電圧は、周辺回路、メモリアレイなどの内部回
路に内部電源電圧として供給されてもよく、あるいは、
内部回路に基準電圧または駆動電圧として供給されても
よい。
れる内部電圧は、周辺回路、メモリアレイなどの内部回
路に内部電源電圧として供給されてもよく、あるいは、
内部回路に基準電圧または駆動電圧として供給されても
よい。
【００９６】（２） 第２の実施例 図２は、第２の実施例による内部降圧回路１の構成を示
す回路図である。図２の内部降圧回路１は、基準電圧発
生回路１０、差動増幅回路２０、ドライバ回路３０およ
びレベルシフタ回路６０を含む。基準電圧発生回路１
０、差動増幅回路２０およびドライバ回路３０の構成お
よび動作は、図１および図７に示される基準電圧発生回
路１０、差動増幅回路２０およびドライバ回路３０の構
成および動作と同様である。
す回路図である。図２の内部降圧回路１は、基準電圧発
生回路１０、差動増幅回路２０、ドライバ回路３０およ
びレベルシフタ回路６０を含む。基準電圧発生回路１
０、差動増幅回路２０およびドライバ回路３０の構成お
よび動作は、図１および図７に示される基準電圧発生回
路１０、差動増幅回路２０およびドライバ回路３０の構
成および動作と同様である。
【００９７】レベルシフタ回路６０は、ＰチャネルＭＯ
Ｓトランジスタ６００〜６０ｎ，６１０〜６１ｎおよび
ヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ２ｎを含
む。
Ｓトランジスタ６００〜６０ｎ，６１０〜６１ｎおよび
ヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ２ｎを含
む。
【００９８】トランジスタ６００〜６０ｎは充電側の抵
抗成分Ｒ１を構成する。トランジスタ６１０〜６１ｎは
放電側の抵抗成分Ｒ２を構成する。トランジスタ６００
は電源線Ｌ３とノードＮ５との間に接続され、トランジ
スタ６１０はノードＮ５と接地線との間に直列に接続さ
れる。トランジスタ６０１およびヒューズリンクＬ１１
は電源線Ｌ３とノードＮ５との間に直列に接続され、ヒ
ューズリンクＬ２１およびトランジスタ６１１はノード
Ｎ５と接地線との間に直列に接続される。同様に、トラ
ンジスタ６０ｎおよびヒューズリンクＬ１ｎは電源線Ｌ
３とノードＮ５との間に直列に接続され、ヒューズリン
クＬ２ｎおよびトランジスタ６１ｎはノードＮ５との接
地線との間に直列に接続される。
抗成分Ｒ１を構成する。トランジスタ６１０〜６１ｎは
放電側の抵抗成分Ｒ２を構成する。トランジスタ６００
は電源線Ｌ３とノードＮ５との間に接続され、トランジ
スタ６１０はノードＮ５と接地線との間に直列に接続さ
れる。トランジスタ６０１およびヒューズリンクＬ１１
は電源線Ｌ３とノードＮ５との間に直列に接続され、ヒ
ューズリンクＬ２１およびトランジスタ６１１はノード
Ｎ５と接地線との間に直列に接続される。同様に、トラ
ンジスタ６０ｎおよびヒューズリンクＬ１ｎは電源線Ｌ
３とノードＮ５との間に直列に接続され、ヒューズリン
クＬ２ｎおよびトランジスタ６１ｎはノードＮ５との接
地線との間に直列に接続される。
【００９９】ノードＮ５は、差動増幅回路２０内のトラ
ンジスタ２０５のゲートに接続される。トランジスタ６
００〜６０ｎのゲートには制御信号／ＶＤＣＥＰが与え
られる。トランジスタ６１０〜６１ｎの各々はダイオー
ド接続される。ヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１
〜Ｌ２ｎの各々は、レーザにより切断（ブロー）するこ
とができる。
ンジスタ２０５のゲートに接続される。トランジスタ６
００〜６０ｎのゲートには制御信号／ＶＤＣＥＰが与え
られる。トランジスタ６１０〜６１ｎの各々はダイオー
ド接続される。ヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１
〜Ｌ２ｎの各々は、レーザにより切断（ブロー）するこ
とができる。
【０１００】次に、図２の内部降圧回路１の動作を説明
する。内部降圧回路１の基本動作は、従来の内部降圧回
路と同様であるので、説明を省略する。
する。内部降圧回路１の基本動作は、従来の内部降圧回
路と同様であるので、説明を省略する。
【０１０１】プロセスにおけるパラメータの変動（ばら
つき）によって基準電圧発生回路１０により発生される
基準電圧ＶｒｅｆＰが２．７Ｖよりも高くなると、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰも４
Ｖよりも高くなる。この場合、レベルシフタ回路６０内
の放電側のヒューズリンクＬ２１〜Ｌ２ｎの一部または
すべてをレーザにより切断（ブロー）する。それによ
り、レベルシフタ回路６０内のノードＮ５の出力電圧が
基準電圧発生回路１０により発生される基準電圧Ｖｒｅ
ｆＰと同様に２．７Ｖよりも高くなるように、放電側の
抵抗成分Ｒ２の抵抗値を高く設定する。その結果、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰが４
Ｖに設定される。
つき）によって基準電圧発生回路１０により発生される
基準電圧ＶｒｅｆＰが２．７Ｖよりも高くなると、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰも４
Ｖよりも高くなる。この場合、レベルシフタ回路６０内
の放電側のヒューズリンクＬ２１〜Ｌ２ｎの一部または
すべてをレーザにより切断（ブロー）する。それによ
り、レベルシフタ回路６０内のノードＮ５の出力電圧が
基準電圧発生回路１０により発生される基準電圧Ｖｒｅ
ｆＰと同様に２．７Ｖよりも高くなるように、放電側の
抵抗成分Ｒ２の抵抗値を高く設定する。その結果、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰが４
Ｖに設定される。
【０１０２】プロセスにおけるパラメータの変動（ばら
つき）によって基準電圧発生回路１０により発生される
基準電圧ＶｒｅｆＰが２．７Ｖよりも低くなると、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰも４
Ｖよりも低くなる。この場合、レベルシフタ回路６０内
の充電側のヒューズリンクＬ１１〜Ｌ１ｎの一部または
すべてをレーザにより切断（ブロー）する。それによ
り、レベルシフタ回路６０内のノードＮ５の出力電圧が
基準電圧発生回路１０により発生される基準電圧Ｖｒｅ
ｆＰと同様に２．７Ｖよりも低くなるように、充電側の
抵抗成分Ｒ１の抵抗値を高く設定する。その結果、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰが４
Ｖに設定される。
つき）によって基準電圧発生回路１０により発生される
基準電圧ＶｒｅｆＰが２．７Ｖよりも低くなると、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰも４
Ｖよりも低くなる。この場合、レベルシフタ回路６０内
の充電側のヒューズリンクＬ１１〜Ｌ１ｎの一部または
すべてをレーザにより切断（ブロー）する。それによ
り、レベルシフタ回路６０内のノードＮ５の出力電圧が
基準電圧発生回路１０により発生される基準電圧Ｖｒｅ
ｆＰと同様に２．７Ｖよりも低くなるように、充電側の
抵抗成分Ｒ１の抵抗値を高く設定する。その結果、ドラ
イバ回路３０により供給される内部電圧ＶｉｎｔＰが４
Ｖに設定される。
【０１０３】このように、プロセスにおけるパラメータ
の変動により基準電圧ＶｒｅｆＰが高くなると、レベル
シフタ回路６０内の放電側のヒューズリンクＬ２１〜Ｌ
２ｎの一部またはすべてを切断し、基準電圧ＶｒｅｆＰ
が低くなると、レベルシフタ回路６０内の充電側のヒュ
ーズリンクＬ１１〜Ｌ１ｎの一部またはすべてを切断す
る。
の変動により基準電圧ＶｒｅｆＰが高くなると、レベル
シフタ回路６０内の放電側のヒューズリンクＬ２１〜Ｌ
２ｎの一部またはすべてを切断し、基準電圧ＶｒｅｆＰ
が低くなると、レベルシフタ回路６０内の充電側のヒュ
ーズリンクＬ１１〜Ｌ１ｎの一部またはすべてを切断す
る。
【０１０４】レベルシフタ回路６０内のノードＮ５の出
力電圧の変化分は、切断するヒューズリンクの本数によ
って自由に設定することができる。したがって、プロセ
スにおけるパラメータが変動しても、常に一定の安定な
内部電圧が得られる。
力電圧の変化分は、切断するヒューズリンクの本数によ
って自由に設定することができる。したがって、プロセ
スにおけるパラメータが変動しても、常に一定の安定な
内部電圧が得られる。
【０１０５】上記実施例の内部降圧回路において、差動
増幅回路２０の駆動能力は入力電圧が高いほど大きくな
る。一方、差動増幅回路２０の感度は入力電圧が低いほ
ど高くなる。上記実施例では、基準電圧発生回路１０か
ら発生される基準電圧ＶｒｅｆＰが外部電源電圧Ｖｅｘ
ｔのほぼ半分に設定されている。それにより、比較的高
い駆動能力および比較的高い感度の両方が達成される。
増幅回路２０の駆動能力は入力電圧が高いほど大きくな
る。一方、差動増幅回路２０の感度は入力電圧が低いほ
ど高くなる。上記実施例では、基準電圧発生回路１０か
ら発生される基準電圧ＶｒｅｆＰが外部電源電圧Ｖｅｘ
ｔのほぼ半分に設定されている。それにより、比較的高
い駆動能力および比較的高い感度の両方が達成される。
【０１０６】また、上記実施例の内部降圧回路では次式
を満足するように、内部電圧を設定することができる。
を満足するように、内部電圧を設定することができる。
【０１０７】 Ｖｅｘｔ−Ｍ−Ｖｐｔｈ＜Ｖｉｎｔ＜Ｖｅｘｔ…（５） ここで、Ｖｉｎｔは内部電圧、Ｖｅｘｔは外部電源電
圧、Ｍはマージン、Ｖｐｔｈはドライバ回路３０を構成
するＰチャネルＭＯＳトランジスタ３０１のしきい値電
圧を表わす。
圧、Ｍはマージン、Ｖｐｔｈはドライバ回路３０を構成
するＰチャネルＭＯＳトランジスタ３０１のしきい値電
圧を表わす。
【０１０８】第２の実施例の内部降圧回路により発生さ
れる内部電圧は、内部電源電圧として、周辺回路、メモ
リアレイなどの内部回路に供給される。
れる内部電圧は、内部電源電圧として、周辺回路、メモ
リアレイなどの内部回路に供給される。
【０１０９】（３） 第３の実施例 図３は、第３の実施例による内部降圧回路１の構成を示
す回路図である。図３の内部降圧回路１ａは、基準電圧
発生回路１０、差動増幅回路２０、ドライバ回路３０お
よびレベルシフタ回路７０を含む。基準電圧発生回路１
０、差動増幅回路２０およびドライバ回路３０の構成お
よび動作は、図１および図８に示される基準電圧発生回
路１０、差動増幅回路２０およびドライバ回路３０の構
成および動作と同様である。
す回路図である。図３の内部降圧回路１ａは、基準電圧
発生回路１０、差動増幅回路２０、ドライバ回路３０お
よびレベルシフタ回路７０を含む。基準電圧発生回路１
０、差動増幅回路２０およびドライバ回路３０の構成お
よび動作は、図１および図８に示される基準電圧発生回
路１０、差動増幅回路２０およびドライバ回路３０の構
成および動作と同様である。
【０１１０】レベルシフタ回路７０は、ＰチャネルＭＯ
Ｓトランジスタ６００〜６０ｎ、抵抗７００〜７０ｎお
よびヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ２ｎを
含む。
Ｓトランジスタ６００〜６０ｎ、抵抗７００〜７０ｎお
よびヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ２ｎを
含む。
【０１１１】トランジスタ６００〜６０ｎは充電側の抵
抗成分Ｒ１を構成する。抵抗７００〜７０ｎは放電側の
抵抗成分Ｒ２を構成する。
抗成分Ｒ１を構成する。抵抗７００〜７０ｎは放電側の
抵抗成分Ｒ２を構成する。
【０１１２】トランジスタ６００は電源線Ｌ３とノード
Ｎ５との間に接続され、抵抗７００はノードＮ５と接地
線との間に直列に接続される。トランジスタ６０１およ
びヒューズリンクＬ１１は電源線Ｌ３とノードＮ５との
間に直列に接続され、ヒューズリンクＬ２１および抵抗
７０１はノードＮ５と接地線との間に直列に接続され
る。同様に、トランジスタ６０ｎおよびヒューズリンク
Ｌ１ｎは電源線Ｌ３とノードＮ５との間に直列に接続さ
れ、ヒューズリンクＬ２ｎおよび抵抗７０ｎはノードＮ
５と接地線との間に直列に接続される。
Ｎ５との間に接続され、抵抗７００はノードＮ５と接地
線との間に直列に接続される。トランジスタ６０１およ
びヒューズリンクＬ１１は電源線Ｌ３とノードＮ５との
間に直列に接続され、ヒューズリンクＬ２１および抵抗
７０１はノードＮ５と接地線との間に直列に接続され
る。同様に、トランジスタ６０ｎおよびヒューズリンク
Ｌ１ｎは電源線Ｌ３とノードＮ５との間に直列に接続さ
れ、ヒューズリンクＬ２ｎおよび抵抗７０ｎはノードＮ
５と接地線との間に直列に接続される。
【０１１３】ノードＮ５は、差動増幅回路２０内のトラ
ンジスタ２０５のゲートに接続される。トランジスタ６
００〜６０ｎのゲートには、制御信号／ＶＤＣＥＰが与
えられる。ヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ
２ｎの各々は、レーザにより切断（ブロー）することが
できる。
ンジスタ２０５のゲートに接続される。トランジスタ６
００〜６０ｎのゲートには、制御信号／ＶＤＣＥＰが与
えられる。ヒューズリンクＬ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ
２ｎの各々は、レーザにより切断（ブロー）することが
できる。
【０１１４】レベルシフタ回路７０内の抵抗成分Ｒ１，
Ｒ２の抵抗値および温度係数は、第１の実施例と同様
に、動作温度の変化による基準電圧ＶｒｅｆＰの変化が
補償されるように設定されている。したがって、室温動
作時および高温動作時に一定の内部電圧ＶｉｎｔＰが安
定に供給される。
Ｒ２の抵抗値および温度係数は、第１の実施例と同様
に、動作温度の変化による基準電圧ＶｒｅｆＰの変化が
補償されるように設定されている。したがって、室温動
作時および高温動作時に一定の内部電圧ＶｉｎｔＰが安
定に供給される。
【０１１５】レベルシフタ回路７０内の放電側のヒュー
ズリンクＬ２１〜Ｌ２ｎの一部またはすべてをレーザに
より切断（ブロー）すると、放電側の抵抗成分Ｒ２の抵
抗値が上昇し、レベルシフタ回路７０内のノードＮ５の
出力電圧は２．７Ｖよりも高くなる。また、レベルシフ
タ回路７０内の充電側のヒューズリンクＬ１１〜Ｌ１ｎ
の一部またはすべてをレーザにより切断（ブロー）する
と、充電側の抵抗成分Ｒ１の抵抗値が上昇し、レベルシ
フタ回路７０内のノードＮ５の出力電圧は２．７Ｖより
も低くなる。
ズリンクＬ２１〜Ｌ２ｎの一部またはすべてをレーザに
より切断（ブロー）すると、放電側の抵抗成分Ｒ２の抵
抗値が上昇し、レベルシフタ回路７０内のノードＮ５の
出力電圧は２．７Ｖよりも高くなる。また、レベルシフ
タ回路７０内の充電側のヒューズリンクＬ１１〜Ｌ１ｎ
の一部またはすべてをレーザにより切断（ブロー）する
と、充電側の抵抗成分Ｒ１の抵抗値が上昇し、レベルシ
フタ回路７０内のノードＮ５の出力電圧は２．７Ｖより
も低くなる。
【０１１６】したがって、プロセスにおけるパラメータ
の変動により基準電圧発生回路１０により発生される基
準電圧ＶｒｅｆＰが高くなると、放電側のヒューズリン
クＬ２１〜Ｌ２ｎのいずれかまたはすべてを切断するこ
とにより、ドライバ回路３０により供給される内部電圧
ＶｉｎｔＰを一定に設定することができる。プロセスに
おけるパラメータの変動により基準電圧発生回路１０に
より発生される基準電圧ＶｒｅｆＰが低くなると、充電
側のヒューズリンクＬ２１〜Ｌ２ｎの一部またはすべて
を切断することにより、ドライバ回路３０により供給さ
れる内部電圧ＶｉｎｔＰを一定に設定することができ
る。
の変動により基準電圧発生回路１０により発生される基
準電圧ＶｒｅｆＰが高くなると、放電側のヒューズリン
クＬ２１〜Ｌ２ｎのいずれかまたはすべてを切断するこ
とにより、ドライバ回路３０により供給される内部電圧
ＶｉｎｔＰを一定に設定することができる。プロセスに
おけるパラメータの変動により基準電圧発生回路１０に
より発生される基準電圧ＶｒｅｆＰが低くなると、充電
側のヒューズリンクＬ２１〜Ｌ２ｎの一部またはすべて
を切断することにより、ドライバ回路３０により供給さ
れる内部電圧ＶｉｎｔＰを一定に設定することができ
る。
【０１１７】レベルシフタ回路７０内のノードＮ５の出
力電圧の変化分は、切断するヒューズリンクの本数によ
って自由に設定することができる。したがって、プロセ
スにおけるパラメータが変動しても、常に一定の内部電
圧が得られる。
力電圧の変化分は、切断するヒューズリンクの本数によ
って自由に設定することができる。したがって、プロセ
スにおけるパラメータが変動しても、常に一定の内部電
圧が得られる。
【０１１８】このように、第３の実施例による内部降圧
回路によれば、動作温度の変化による内部電圧の変化お
よびプロセスにおけるパラメータの変動による内部電圧
の変動を補償することが可能となる。
回路によれば、動作温度の変化による内部電圧の変化お
よびプロセスにおけるパラメータの変動による内部電圧
の変動を補償することが可能となる。
【０１１９】第３の実施例の内部降圧回路により発生さ
れる内部電圧は、周辺回路、メモリアレイなどの内部回
路に内部電源電圧として供給されてもよく、あるいは、
内部回路に基準電圧または駆動電圧として供給されても
よい。
れる内部電圧は、周辺回路、メモリアレイなどの内部回
路に内部電源電圧として供給されてもよく、あるいは、
内部回路に基準電圧または駆動電圧として供給されても
よい。
【０１２０】上記の第１〜第３の実施例においては、後
で説明する第４の実施例に比べてループの回数が減らせ
るため、それに伴って回路の安定化が図られる。
で説明する第４の実施例に比べてループの回数が減らせ
るため、それに伴って回路の安定化が図られる。
【０１２１】次にこの内部降圧回路の具体的な用途につ
いて説明する。図４は、第１〜第３の実施例による内部
降圧回路を内蔵するダイナミック型半導体記憶装置の全
体の構成を示すブロック図である。
いて説明する。図４は、第１〜第３の実施例による内部
降圧回路を内蔵するダイナミック型半導体記憶装置の全
体の構成を示すブロック図である。
【０１２２】この内部降圧回路は、周辺回路／アクティ
ブ用内部降圧回路１ａ、周辺回路／スタンドバイ用内部
降圧回路１ｂ、メモリアレイ／アクティブ用内部降圧回
路１ｃ、メモリアレイ／スタンドバイ用内部降圧回路１
ｄ、周辺回路２、メモリアレイ３および出力回路４を含
む。これらの回路は半導体チップＣＨ上に形成される。
ブ用内部降圧回路１ａ、周辺回路／スタンドバイ用内部
降圧回路１ｂ、メモリアレイ／アクティブ用内部降圧回
路１ｃ、メモリアレイ／スタンドバイ用内部降圧回路１
ｄ、周辺回路２、メモリアレイ３および出力回路４を含
む。これらの回路は半導体チップＣＨ上に形成される。
【０１２３】この内部降圧回路は、外部電源電圧Ｖｅｘ
ｔを受ける電源端子Ｐ１および接地電位Ｖｓｓを受ける
接地端子Ｐ２を有している。電源端子Ｐ１は電源線Ｌ１
を介して内部降圧回路１ａ，１ｂ，１ｃ，１ｄおよび出
力回路４に接続される。接地端子Ｐ２は接地線Ｌ２を介
して内部降圧回路１ａ，１ｂ，１ｃ，１ｄ、周辺回路
２、メモリアレイ３および出力回路４に接続される。
ｔを受ける電源端子Ｐ１および接地電位Ｖｓｓを受ける
接地端子Ｐ２を有している。電源端子Ｐ１は電源線Ｌ１
を介して内部降圧回路１ａ，１ｂ，１ｃ，１ｄおよび出
力回路４に接続される。接地端子Ｐ２は接地線Ｌ２を介
して内部降圧回路１ａ，１ｂ，１ｃ，１ｄ、周辺回路
２、メモリアレイ３および出力回路４に接続される。
【０１２４】内部降圧回路１ａ，１ｂにより電源線Ｌ３
を介して周辺回路２に内部電圧ＶｉｎｔＰが供給され
る。また、内部降圧回路１ｃ，１ｄにより電源線Ｌ４を
介してメモリアレイ３に内部電圧ＶｉｎｔＭが供給され
る。出力回路４には、電源線Ｌ１を介して直接外部電源
電圧Ｖｅｘｔが供給される。
を介して周辺回路２に内部電圧ＶｉｎｔＰが供給され
る。また、内部降圧回路１ｃ，１ｄにより電源線Ｌ４を
介してメモリアレイ３に内部電圧ＶｉｎｔＭが供給され
る。出力回路４には、電源線Ｌ１を介して直接外部電源
電圧Ｖｅｘｔが供給される。
【０１２５】周辺回路２は、制御信号バッファ、データ
入力バッファ、デコーダ、アドレスバッファ、制御回路
等を含む。メモリアレイ３は、複数のワード線、ワード
線に交差する複数のビット線、ビット線とワード線との
交点に設けられた複数のメモリセル、および複数のビッ
ト線に読出されたデータを増幅する複数のセンスアンプ
を含む。出力回路４は、データ出力バッファを含む。
入力バッファ、デコーダ、アドレスバッファ、制御回路
等を含む。メモリアレイ３は、複数のワード線、ワード
線に交差する複数のビット線、ビット線とワード線との
交点に設けられた複数のメモリセル、および複数のビッ
ト線に読出されたデータを増幅する複数のセンスアンプ
を含む。出力回路４は、データ出力バッファを含む。
【０１２６】内部降圧回路１ａは制御信号ＶＤＣＥＰに
より制御され、内部降圧回路１ｂは制御信号／ＶＤＣＥ
Ｐにより制御される。内部降圧回路１ｃは制御信号ＶＤ
ＣＥＭにより制御され、内部降圧回路１ｄは制御信号／
ＶＤＣＥＭにより制御される。制御信号／ＶＤＣＥＭは
制御信号ＶＤＣＥＭの反転信号である。これらの制御信
号は、周辺回路２に含まれる制御回路により発生され
る。
より制御され、内部降圧回路１ｂは制御信号／ＶＤＣＥ
Ｐにより制御される。内部降圧回路１ｃは制御信号ＶＤ
ＣＥＭにより制御され、内部降圧回路１ｄは制御信号／
ＶＤＣＥＭにより制御される。制御信号／ＶＤＣＥＭは
制御信号ＶＤＣＥＭの反転信号である。これらの制御信
号は、周辺回路２に含まれる制御回路により発生され
る。
【０１２７】図５に、内部降圧回路１ａ，１ｂ，１ｃ，
１ｄを制御するための制御信号のタイミング図を示す。
周辺回路２内の制御信号バッファに外部から与えられる
ロウアドレスストローブ信号／ＲＡＳにより、この半導
体記憶装置のアクティブ期間およびスタンドバイ期間が
規定される。また、メモリアレイ３内のセンスアンプ
は、周辺回路２内の制御回路から発生されるセンスアン
プ活性化信号ＳＥにより制御される。
１ｄを制御するための制御信号のタイミング図を示す。
周辺回路２内の制御信号バッファに外部から与えられる
ロウアドレスストローブ信号／ＲＡＳにより、この半導
体記憶装置のアクティブ期間およびスタンドバイ期間が
規定される。また、メモリアレイ３内のセンスアンプ
は、周辺回路２内の制御回路から発生されるセンスアン
プ活性化信号ＳＥにより制御される。
【０１２８】ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”のときには、この半導体記憶装置はスタンドバイ
状態になり、ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”のときにこの半導体記憶装置はアクティブ状態に
なる。また、メモリアレイ３内のセンスアンプは、セン
スアンプ活性化信号ＳＥが“Ｈ”のときに活性化され
る。
“Ｈ”のときには、この半導体記憶装置はスタンドバイ
状態になり、ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”のときにこの半導体記憶装置はアクティブ状態に
なる。また、メモリアレイ３内のセンスアンプは、セン
スアンプ活性化信号ＳＥが“Ｈ”のときに活性化され
る。
【０１２９】ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”のときには、制御信号ＶＤＣＥＰが“Ｌ”となり
かつ制御信号／ＶＤＣＥＰが“Ｈ”となる。それによ
り、内部降圧回路１ａが非活性になり、内部降圧回路１
ｂが活性化される。また、ロウアドレスストローブ信号
／ＲＡＳが“Ｌ”のときには、制御信号ＶＤＣＥＰが
“Ｈ”となりかつ制御信号／ＶＤＣＥＰが“Ｌ”とな
る。それにより、内部降圧回路１ａが活性化され、内部
降圧回路１ｂは非活性になる。
“Ｈ”のときには、制御信号ＶＤＣＥＰが“Ｌ”となり
かつ制御信号／ＶＤＣＥＰが“Ｈ”となる。それによ
り、内部降圧回路１ａが非活性になり、内部降圧回路１
ｂが活性化される。また、ロウアドレスストローブ信号
／ＲＡＳが“Ｌ”のときには、制御信号ＶＤＣＥＰが
“Ｈ”となりかつ制御信号／ＶＤＣＥＰが“Ｌ”とな
る。それにより、内部降圧回路１ａが活性化され、内部
降圧回路１ｂは非活性になる。
【０１３０】センスアンプ活性化信号ＳＥが“Ｌ”のと
きには、制御信号ＶＤＣＥＭが“Ｌ”となりかつ制御信
号／ＶＤＣＥＭが“Ｈ”となる。それにより、内部降圧
回路１ｃが非活性になり、内部降圧回路１ｄが活性化さ
れる。一方、センスアンプ活性化信号ＳＥが“Ｈ”にな
ると、制御信号ＶＤＣＥＭが“Ｈ”となりかつ制御信号
／ＶＤＣＥＭが“Ｌ”となる。それにより、内部降圧回
路１ｃが活性化され、内部降圧回路１ｄが非活性にな
る。
きには、制御信号ＶＤＣＥＭが“Ｌ”となりかつ制御信
号／ＶＤＣＥＭが“Ｈ”となる。それにより、内部降圧
回路１ｃが非活性になり、内部降圧回路１ｄが活性化さ
れる。一方、センスアンプ活性化信号ＳＥが“Ｈ”にな
ると、制御信号ＶＤＣＥＭが“Ｈ”となりかつ制御信号
／ＶＤＣＥＭが“Ｌ”となる。それにより、内部降圧回
路１ｃが活性化され、内部降圧回路１ｄが非活性にな
る。
【０１３１】このように、時刻ｔ１から時刻ｔ３までの
周辺回路動作期間に内部降圧回路１ａが活性化され、周
辺回路非動作期間に内部降圧回路１ｂが活性化される。
また、時刻ｔ２から時刻ｔ３までのセンスアンプ動作期
間に内部降圧回路１ｃが活性化され、センスアンプ非動
作期間に内部降圧回路１ｄが活性化される。
周辺回路動作期間に内部降圧回路１ａが活性化され、周
辺回路非動作期間に内部降圧回路１ｂが活性化される。
また、時刻ｔ２から時刻ｔ３までのセンスアンプ動作期
間に内部降圧回路１ｃが活性化され、センスアンプ非動
作期間に内部降圧回路１ｄが活性化される。
【０１３２】内部降圧回路１ａ，１ｃは、サイズの大き
いトランジスタにより構成され、内部電圧の変動に対し
て追従性が良い。一方、内部降圧回路１ｂ，１ｄはサイ
ズの小さいトランジスタにより構成され、消費電流が少
ない。したがって、アクティブ時には内部電圧の変動に
対して追従性の良い内部降圧回路１ａ，１ｃが活性化さ
れ、スタンドバイ時には消費電流の少ない内部降圧回路
１ｂ，１ｄが活性化される。
いトランジスタにより構成され、内部電圧の変動に対し
て追従性が良い。一方、内部降圧回路１ｂ，１ｄはサイ
ズの小さいトランジスタにより構成され、消費電流が少
ない。したがって、アクティブ時には内部電圧の変動に
対して追従性の良い内部降圧回路１ａ，１ｃが活性化さ
れ、スタンドバイ時には消費電流の少ない内部降圧回路
１ｂ，１ｄが活性化される。
【０１３３】図６は、図４の半導体記憶装置に内蔵され
る周辺回路／スタンドバイ用内部降圧回路１ｂの構成を
示す回路図である。内部降圧回路１ｂは、差動増幅回路
２０、ドライバ回路３０およびレベルシフタ回路５０を
含む。差動増幅回路２０、ドライバ回路３０およびレベ
ルシフタ回路５０の構成および動作は、図１に示される
差動増幅回路２０、ドライバ回路３０およびレベルシフ
タ回路５０の構成および動作と同様である。
る周辺回路／スタンドバイ用内部降圧回路１ｂの構成を
示す回路図である。内部降圧回路１ｂは、差動増幅回路
２０、ドライバ回路３０およびレベルシフタ回路５０を
含む。差動増幅回路２０、ドライバ回路３０およびレベ
ルシフタ回路５０の構成および動作は、図１に示される
差動増幅回路２０、ドライバ回路３０およびレベルシフ
タ回路５０の構成および動作と同様である。
【０１３４】図１に示される基準電圧発生回路１０は、
内部降圧回路１ａ，１ｂにより共用される。したがっ
て、図６に示される差動増幅回路２０内のトランジスタ
２０４のゲートには図１に示される基準発生回路１０か
ら基準電圧ＶｒｅｆＰが与えられる。また、差動増幅回
路２０内のトランジスタ２０１のゲートには制御信号／
ＶＤＣＥＰが与えられ、レベルシフタ回路５０内のトラ
ンジスタ５０１のゲートには制御信号ＶＤＣＥＰが与え
られる。
内部降圧回路１ａ，１ｂにより共用される。したがっ
て、図６に示される差動増幅回路２０内のトランジスタ
２０４のゲートには図１に示される基準発生回路１０か
ら基準電圧ＶｒｅｆＰが与えられる。また、差動増幅回
路２０内のトランジスタ２０１のゲートには制御信号／
ＶＤＣＥＰが与えられ、レベルシフタ回路５０内のトラ
ンジスタ５０１のゲートには制御信号ＶＤＣＥＰが与え
られる。
【０１３５】したがって、制御信号ＶＤＣＥＰが“Ｈ”
でありかつ制御信号／ＶＤＣＥＰが“Ｌ”であるとき
に、図１の内部降圧回路１ａの差動増幅回路２０および
レベルシフタ回路５０が活性化され、図６の内部降圧回
路１ｂの差動増幅回路２０およびレベルシフタ回路５０
は非活性になる。逆に、制御信号ＶＤＣＥＰが“Ｌ”で
ありかつ制御信号／ＶＤＣＥＰが“Ｈ”であるときに
は、図１の内部降圧回路１ａの差動増幅回路２０および
レベルシフタ回路５０が非活性になり、図６の内部降圧
回路１ｂの差動増幅回路２０およびレベルシフタ回路５
０が活性化される。
でありかつ制御信号／ＶＤＣＥＰが“Ｌ”であるとき
に、図１の内部降圧回路１ａの差動増幅回路２０および
レベルシフタ回路５０が活性化され、図６の内部降圧回
路１ｂの差動増幅回路２０およびレベルシフタ回路５０
は非活性になる。逆に、制御信号ＶＤＣＥＰが“Ｌ”で
ありかつ制御信号／ＶＤＣＥＰが“Ｈ”であるときに
は、図１の内部降圧回路１ａの差動増幅回路２０および
レベルシフタ回路５０が非活性になり、図６の内部降圧
回路１ｂの差動増幅回路２０およびレベルシフタ回路５
０が活性化される。
【０１３６】図６の内部降圧回路１ｂの差動増幅回路２
０、ドライバ回路３０およびレベルシフタ回路５０は、
スタンドバイ電流を低減するために、図１の内部降圧回
路１ａに比べて、小さいサイズのトランジスタで構成さ
れている。
０、ドライバ回路３０およびレベルシフタ回路５０は、
スタンドバイ電流を低減するために、図１の内部降圧回
路１ａに比べて、小さいサイズのトランジスタで構成さ
れている。
【０１３７】図４の半導体記憶装置に内蔵されるメモリ
アレイ／アクティブ用内部降圧回路１ｃの構成は、制御
信号ＶＤＣＥＰの代わりに制御信号ＶＤＣＥＭが与えら
れかつ制御信号／ＶＤＣＥＰの代わりに制御信号／ＶＤ
ＣＥＭが与えられる点を除いて、図３の内部降圧回路１
ａの構成と同様である。図の半導体記憶装置に内蔵され
るメモリアレイ／スタンドバイ用内部降圧回路１ｄの構
成は、制御信号／ＶＤＣＥＰの代わりに制御信号／ＶＤ
ＣＥＭが与えられかつ制御信号ＶＤＣＥＰの代わりに制
御信号ＶＤＣＥＭが与えられる点を除いて、図６に示さ
れる内部降圧回路１ｂの構成と同様である。
アレイ／アクティブ用内部降圧回路１ｃの構成は、制御
信号ＶＤＣＥＰの代わりに制御信号ＶＤＣＥＭが与えら
れかつ制御信号／ＶＤＣＥＰの代わりに制御信号／ＶＤ
ＣＥＭが与えられる点を除いて、図３の内部降圧回路１
ａの構成と同様である。図の半導体記憶装置に内蔵され
るメモリアレイ／スタンドバイ用内部降圧回路１ｄの構
成は、制御信号／ＶＤＣＥＰの代わりに制御信号／ＶＤ
ＣＥＭが与えられかつ制御信号ＶＤＣＥＰの代わりに制
御信号ＶＤＣＥＭが与えられる点を除いて、図６に示さ
れる内部降圧回路１ｂの構成と同様である。
【０１３８】（４） 第４の実施例 図７は、第４の実施例による電圧供給回路の構成を示す
ブロック図である。
ブロック図である。
【０１３９】図７において、電圧供給回路１００は、基
準電圧発生回路１０および電圧変換回路１１０を含む。
準電圧発生回路１０および電圧変換回路１１０を含む。
【０１４０】電圧変換回路１１０は、差動増幅回路２
０、ドライバ回路３０およびレベルシフタ回路８０を含
む。基準電圧発生回路１０、差動増幅回路２０およびド
ライバ回路３０の構成および動作は、図１および図３に
示される基準電圧発生回路１０、差動増幅回路２０およ
びドライバ回路３０の構成および動作と同様である。ま
た、レベルシフタ回路８０の構成および動作は、図１に
示されるレベルシフタ回路５０または図３に示されるレ
ベルシフタ回路７０の構成および動作と同様である。
０、ドライバ回路３０およびレベルシフタ回路８０を含
む。基準電圧発生回路１０、差動増幅回路２０およびド
ライバ回路３０の構成および動作は、図１および図３に
示される基準電圧発生回路１０、差動増幅回路２０およ
びドライバ回路３０の構成および動作と同様である。ま
た、レベルシフタ回路８０の構成および動作は、図１に
示されるレベルシフタ回路５０または図３に示されるレ
ベルシフタ回路７０の構成および動作と同様である。
【０１４１】基準電圧発生回路１０は、外部電源電圧Ｖ
ｅｘｔ（たとえば５Ｖ）により駆動され、基準電圧Ｖｒ
（たとえば１．１Ｖ）を発生する。電圧変換回路１１０
は、基準電圧Ｖｒを基準電圧Ｖｒ′（たとえば３．３
Ｖ）に変換し、それを電圧線Ｌ６に出力する。電圧変換
回路１１０から出力された基準電圧Ｖｒ′は、電圧変換
回路１１０の電流駆動能力を高めるための駆動回路（バ
ッファ）２００に与えられる。駆動回路２００は、基準
電圧Ｖｒ′に応答して、出力電圧ＶL （３．３Ｖ）を電
圧線Ｌ７に供給する。
ｅｘｔ（たとえば５Ｖ）により駆動され、基準電圧Ｖｒ
（たとえば１．１Ｖ）を発生する。電圧変換回路１１０
は、基準電圧Ｖｒを基準電圧Ｖｒ′（たとえば３．３
Ｖ）に変換し、それを電圧線Ｌ６に出力する。電圧変換
回路１１０から出力された基準電圧Ｖｒ′は、電圧変換
回路１１０の電流駆動能力を高めるための駆動回路（バ
ッファ）２００に与えられる。駆動回路２００は、基準
電圧Ｖｒ′に応答して、出力電圧ＶL （３．３Ｖ）を電
圧線Ｌ７に供給する。
【０１４２】駆動回路２００は、差動増幅回路２２０お
よびドライバ回路２３０を含む。ドライバ回路２３０
は、電源線Ｌ１と電圧線Ｌ７との間に接続されたＰチャ
ネルＭＯＳトランジスタを含む。基準電圧Ｖｒ′は、差
動増幅回路２２０の一方の入力端子に与えられる。差動
増幅回路２２０の出力電圧は、ドライバ回路２３０のト
ランジスタのゲートに与えられる。電圧線Ｌ７の出力電
圧ＶL は、差動増幅回路２２０の他方の入力端子にフィ
ードバックされる。
よびドライバ回路２３０を含む。ドライバ回路２３０
は、電源線Ｌ１と電圧線Ｌ７との間に接続されたＰチャ
ネルＭＯＳトランジスタを含む。基準電圧Ｖｒ′は、差
動増幅回路２２０の一方の入力端子に与えられる。差動
増幅回路２２０の出力電圧は、ドライバ回路２３０のト
ランジスタのゲートに与えられる。電圧線Ｌ７の出力電
圧ＶL は、差動増幅回路２２０の他方の入力端子にフィ
ードバックされる。
【０１４３】出力電圧ＶL は、メモリアレイまたは周辺
回路に内部電源電圧、駆動電圧または基準電圧として供
給される。
回路に内部電源電圧、駆動電圧または基準電圧として供
給される。
【０１４４】レベルシフタ回路８０として、図１に示さ
れるレベルシフタ回路５０を用いた場合には、動作温度
の変化による基準電圧Ｖｒ′ならびに出力電圧ＶL の変
化を補償することが可能となる。
れるレベルシフタ回路５０を用いた場合には、動作温度
の変化による基準電圧Ｖｒ′ならびに出力電圧ＶL の変
化を補償することが可能となる。
【０１４５】また、レベルシフタ回路８０として、図３
に示されるレベルシフタ回路７０を用いた場合には、動
作温度の変化による基準電圧Ｖｒ′ならびに出力電圧Ｖ
L の変化およびプロセスにおけるパラメータの変動によ
る基準電圧Ｖｒ′ならびに出力電圧ＶL の変動を補償す
ることが可能となる。
に示されるレベルシフタ回路７０を用いた場合には、動
作温度の変化による基準電圧Ｖｒ′ならびに出力電圧Ｖ
L の変化およびプロセスにおけるパラメータの変動によ
る基準電圧Ｖｒ′ならびに出力電圧ＶL の変動を補償す
ることが可能となる。
【０１４６】この実施例においては、先の第１〜第３の
実施例に比べてループの数は増えるが、電圧変換回路１
１０の速応性は必要ないため、レベルシフタ回路８０に
流れる電流を絞れることにより、回路に流れる電流を減
らすことができる。
実施例に比べてループの数は増えるが、電圧変換回路１
１０の速応性は必要ないため、レベルシフタ回路８０に
流れる電流を絞れることにより、回路に流れる電流を減
らすことができる。
【０１４７】（５） 第５の実施例 図１２は、この発明の第５の実施例による内部降圧回路
の回路図である。図１２に示した内部降圧回路は、図４
に示した内部降圧回路１ａ，１ｂ，１ｃおよび１ｄとし
て半導体基板ＣＨ内に形成される。図１２を参照して、
この内部降圧回路は、バーインテスト用基準電圧発生回
路１０ａと、通常動作用基準電圧発生回路１０ｂと、電
圧選択回路９０と、差動増幅回路２０と、ドライバ回路
３０とを含む。
の回路図である。図１２に示した内部降圧回路は、図４
に示した内部降圧回路１ａ，１ｂ，１ｃおよび１ｄとし
て半導体基板ＣＨ内に形成される。図１２を参照して、
この内部降圧回路は、バーインテスト用基準電圧発生回
路１０ａと、通常動作用基準電圧発生回路１０ｂと、電
圧選択回路９０と、差動増幅回路２０と、ドライバ回路
３０とを含む。
【０１４８】バーインテスト用基準電圧発生回路１０ａ
は、外部電源電圧Ｖｅｘｔと接地電位との間に直列に接
続された抵抗１１１および定電流源１１２を含む。抵抗
１１１および定電流源１１２の共通接続ノードを介し
て、バーインテスト用基準電圧Ｖｒｅｆｂが出力され
る。
は、外部電源電圧Ｖｅｘｔと接地電位との間に直列に接
続された抵抗１１１および定電流源１１２を含む。抵抗
１１１および定電流源１１２の共通接続ノードを介し
て、バーインテスト用基準電圧Ｖｒｅｆｂが出力され
る。
【０１４９】通常動作用基準電圧発生回路１０ｂは、外
部電源電圧Ｖｅｘｔと接地電位との間に直列に接続され
た定電流源１２１および抵抗１２２を含む。定電流源１
２１および抵抗１２２の共通接続ノードを介して、通常
動作用基準電圧Ｖｒｅｆｎが出力される。
部電源電圧Ｖｅｘｔと接地電位との間に直列に接続され
た定電流源１２１および抵抗１２２を含む。定電流源１
２１および抵抗１２２の共通接続ノードを介して、通常
動作用基準電圧Ｖｒｅｆｎが出力される。
【０１５０】これらの基準電圧発生回路１０ａおよび１
０ｂについては、後で図１４および図１５を参照して詳
細に説明されるのであるが、バーインテスト用基準電圧
発生回路１０ａの出力電圧Ｖｒｅｆｂは、正の温度特性
（または正の温度係数）を有していることが指摘され
る。すなわち、周囲温度が上昇するにつれて、基準電圧
Ｖｒｅｆｂの電圧レベルが上昇する。一方、通常動作用
基準電圧発生回路１０ｂの出力電圧Ｖｒｅｆｎは、周囲
温度の変化により影響されない。
０ｂについては、後で図１４および図１５を参照して詳
細に説明されるのであるが、バーインテスト用基準電圧
発生回路１０ａの出力電圧Ｖｒｅｆｂは、正の温度特性
（または正の温度係数）を有していることが指摘され
る。すなわち、周囲温度が上昇するにつれて、基準電圧
Ｖｒｅｆｂの電圧レベルが上昇する。一方、通常動作用
基準電圧発生回路１０ｂの出力電圧Ｖｒｅｆｎは、周囲
温度の変化により影響されない。
【０１５１】電圧選択回路９０は、ＰＭＯＳトランジス
タ９０２，９０３および９０７と、ＮＭＯＳトランジス
タ９０４，９０５および９０６とを含む。トランジスタ
９０２ないし９０６により差動増幅器が構成され、差動
増幅器の出力電圧がドライバトランジスタ９０７のゲー
ト電極に与えられる。
タ９０２，９０３および９０７と、ＮＭＯＳトランジス
タ９０４，９０５および９０６とを含む。トランジスタ
９０２ないし９０６により差動増幅器が構成され、差動
増幅器の出力電圧がドライバトランジスタ９０７のゲー
ト電極に与えられる。
【０１５２】トランジスタ９０４および９０６は、ゲー
ト電極が基準電圧Ｖｒｅｆｂを受けるように接続され
る。一方、トランジスタ９０５は、ゲート電極が基準電
圧Ｖｒｅｆｎを受けるように接続される。トランジスタ
９０２および９０４の共通接続ノードを介して、制御電
圧がトランジスタ９０７のゲートに与えられる。これに
より、トランジスタ９０７の導通状態が制御され、与え
られた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎのうちのい
ずれか高い方が、出力基準電圧Ｖｒｅｆとして出力され
る。言い換えると、電圧選択回路９０は、２つの与えら
れた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎを比較し、よ
り高い方の電圧レベルを有する電圧を出力基準電圧Ｖｒ
ｅｆとして選択的に出力する。出力基準電圧Ｖｒｅｆは
差動増幅回路２０に与えられる。
ト電極が基準電圧Ｖｒｅｆｂを受けるように接続され
る。一方、トランジスタ９０５は、ゲート電極が基準電
圧Ｖｒｅｆｎを受けるように接続される。トランジスタ
９０２および９０４の共通接続ノードを介して、制御電
圧がトランジスタ９０７のゲートに与えられる。これに
より、トランジスタ９０７の導通状態が制御され、与え
られた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎのうちのい
ずれか高い方が、出力基準電圧Ｖｒｅｆとして出力され
る。言い換えると、電圧選択回路９０は、２つの与えら
れた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎを比較し、よ
り高い方の電圧レベルを有する電圧を出力基準電圧Ｖｒ
ｅｆとして選択的に出力する。出力基準電圧Ｖｒｅｆは
差動増幅回路２０に与えられる。
【０１５３】差動増幅回路２０は、ＰＭＯＳトランジス
タ２０１，２０２および２０３と、ＮＭＯＳトランジス
タ２０４，２０５および２０６とを含む。トランジスタ
２０２ないし２０６により差動増幅器が構成される。ト
ランジスタ２０４は、ゲート電極が電圧選択回路９０か
らの出力基準電圧Ｖｒｅｆを受けるように接続される。
トランジスタ２０５は、ゲート電極が内部電圧（すなわ
ち内部電源電圧）Ｖｉｎｔを受けるように接続される。
トランジスタ２０１および２０６は、ゲート電極が制御
信号ＶＤＣＥを受けるように接続される。トランジスタ
２０２および２０４の共通接続ノードＮ３を介して、制
御電圧Ｖｃがドライバ回路３０を構成するＰＭＯＳトラ
ンジスタ３０１のゲート電極に与えられる。
タ２０１，２０２および２０３と、ＮＭＯＳトランジス
タ２０４，２０５および２０６とを含む。トランジスタ
２０２ないし２０６により差動増幅器が構成される。ト
ランジスタ２０４は、ゲート電極が電圧選択回路９０か
らの出力基準電圧Ｖｒｅｆを受けるように接続される。
トランジスタ２０５は、ゲート電極が内部電圧（すなわ
ち内部電源電圧）Ｖｉｎｔを受けるように接続される。
トランジスタ２０１および２０６は、ゲート電極が制御
信号ＶＤＣＥを受けるように接続される。トランジスタ
２０２および２０４の共通接続ノードＮ３を介して、制
御電圧Ｖｃがドライバ回路３０を構成するＰＭＯＳトラ
ンジスタ３０１のゲート電極に与えられる。
【０１５４】“Ｈ”の制御信号ＶＤＣＥが与えられたと
き、トランジスタ２０６がオンし、トランジスタ２０１
がオフする。したがって、トランジスタ２０２ないし２
０６によって構成された差動増幅器が活性化され、駆動
トランジスタ３０１の導通が差動増幅器からの出力電圧
Ｖｃにより制御される。これにより、内部電圧（すなわ
ち内部電源電圧）Ｖｉｎｔのレベルが電圧選択回路９０
から与えられる基準電圧Ｖｒｅｆと同じになるように制
御される。
き、トランジスタ２０６がオンし、トランジスタ２０１
がオフする。したがって、トランジスタ２０２ないし２
０６によって構成された差動増幅器が活性化され、駆動
トランジスタ３０１の導通が差動増幅器からの出力電圧
Ｖｃにより制御される。これにより、内部電圧（すなわ
ち内部電源電圧）Ｖｉｎｔのレベルが電圧選択回路９０
から与えられる基準電圧Ｖｒｅｆと同じになるように制
御される。
【０１５５】他方、“Ｌ”の制御信号ＶＤＣＥが与えら
れたとき、トランジスタ２０１がオンし、トランジスタ
２０６がオフする。したがって、トランジスタ２０２な
いし２０６により構成された差動増幅器が非活性状態に
もたらされ、“Ｈ”の制御電圧Ｖｃがトランジスタ３０
１のゲート電極に与えられる。トランジスタ３０１が与
えられた制御電圧Ｖｃに応答してオフするので、内部電
圧Ｖｉｎｔは出力されない。
れたとき、トランジスタ２０１がオンし、トランジスタ
２０６がオフする。したがって、トランジスタ２０２な
いし２０６により構成された差動増幅器が非活性状態に
もたらされ、“Ｈ”の制御電圧Ｖｃがトランジスタ３０
１のゲート電極に与えられる。トランジスタ３０１が与
えられた制御電圧Ｖｃに応答してオフするので、内部電
圧Ｖｉｎｔは出力されない。
【０１５６】図１３は、外部電源電圧Ｖｅｘｔと図１２
に示した電圧選択回路９０によって選択される基準電圧
Ｖｒｅｆとの間の関係を示す電圧特性図である。図１３
を参照して、横軸は外部電源電圧Ｖｅｘｔ（Ｖ）を示
し、縦軸が出力基準電圧Ｖｒｅｆ（Ｖ）を示す。図１１
に示した電圧特性図と同様に、直線２５１はＶｒｅｆ＝
Ｖｅｘｔの関係を示し、直線２５２はＶｒｅｆ＝３．３
Ｖ（一定）の関係を示し、直線２５３はＶｒｅｆ＝Ｖｅ
ｘｔ−２．７Ｖの関係を示す。
に示した電圧選択回路９０によって選択される基準電圧
Ｖｒｅｆとの間の関係を示す電圧特性図である。図１３
を参照して、横軸は外部電源電圧Ｖｅｘｔ（Ｖ）を示
し、縦軸が出力基準電圧Ｖｒｅｆ（Ｖ）を示す。図１１
に示した電圧特性図と同様に、直線２５１はＶｒｅｆ＝
Ｖｅｘｔの関係を示し、直線２５２はＶｒｅｆ＝３．３
Ｖ（一定）の関係を示し、直線２５３はＶｒｅｆ＝Ｖｅ
ｘｔ−２．７Ｖの関係を示す。
【０１５７】バーインテスト用基準電圧発生回路１０ａ
は、外部電源電圧Ｖｅｘｔに依存して変化する基準電圧
Ｖｒｅｆｂ（＝Ｖｅｘｔ−ＩB ・ＲB ）を出力する。こ
こで、ＩB は定電流源１１２の出力電流を示し、ＲB は
抵抗１１１の抵抗値を示す。
は、外部電源電圧Ｖｅｘｔに依存して変化する基準電圧
Ｖｒｅｆｂ（＝Ｖｅｘｔ−ＩB ・ＲB ）を出力する。こ
こで、ＩB は定電流源１１２の出力電流を示し、ＲB は
抵抗１１１の抵抗値を示す。
【０１５８】一方、通常動作用基準電圧発生回路１０ｂ
は、外部電源電圧Ｖｅｘｔに依存しない、すなわち一定
の基準電圧Ｖｒｅｆｎ（＝ＩN ・ＲN ）を出力する。こ
こで、ＩN は定電流源１２１の出力電流を示し、ＲN は
抵抗１２２の抵抗値を示す。
は、外部電源電圧Ｖｅｘｔに依存しない、すなわち一定
の基準電圧Ｖｒｅｆｎ（＝ＩN ・ＲN ）を出力する。こ
こで、ＩN は定電流源１２１の出力電流を示し、ＲN は
抵抗１２２の抵抗値を示す。
【０１５９】外部電源電圧ＶｅｘｔのＶｅｘｔ＜３．３
Ｖの範囲では、Ｖｒｅｆ＝Ｖｅｘｔの出力基準電圧Ｖｒ
ｅｆが差動増幅回路２０に与えられる。したがって、こ
の範囲では、Ｖｉｎｔ＝Ｖｅｘｔの関係を有する内部電
圧Ｖｉｎｔが内部電源電圧として図示されていない内部
回路に供給される。
Ｖの範囲では、Ｖｒｅｆ＝Ｖｅｘｔの出力基準電圧Ｖｒ
ｅｆが差動増幅回路２０に与えられる。したがって、こ
の範囲では、Ｖｉｎｔ＝Ｖｅｘｔの関係を有する内部電
圧Ｖｉｎｔが内部電源電圧として図示されていない内部
回路に供給される。
【０１６０】既に指摘したように、図１２に示したバー
インテスト用基準電圧発生回路１０ａは正の温度特性を
有している。すなわち、バーインテスト用の基準電圧Ｖ
ｒｅｆｂは正の温度係数を有しているので、その電圧レ
ベルが周囲温度の上昇に応答して高くなる。言い換える
と、基準電圧Ｖｒｅｆｂの電圧レベルは、周囲温度の下
降に応答して低くなる。
インテスト用基準電圧発生回路１０ａは正の温度特性を
有している。すなわち、バーインテスト用の基準電圧Ｖ
ｒｅｆｂは正の温度係数を有しているので、その電圧レ
ベルが周囲温度の上昇に応答して高くなる。言い換える
と、基準電圧Ｖｒｅｆｂの電圧レベルは、周囲温度の下
降に応答して低くなる。
【０１６１】図１１に示した例と同様に、図１２に示し
た内部降圧回路が適用される半導体装置においてもバー
インテストのための条件（すなわち図１１および図１３
に示した点Ｐ１０）が要求されるものと仮定する。すな
わち、バーインテストを実行するために、この例では、
周囲温度１２５℃の下で、Ｖｅｘｔ＝８Ｖ，Ｖｉｎｔ＝
５．３Ｖが要求される。
た内部降圧回路が適用される半導体装置においてもバー
インテストのための条件（すなわち図１１および図１３
に示した点Ｐ１０）が要求されるものと仮定する。すな
わち、バーインテストを実行するために、この例では、
周囲温度１２５℃の下で、Ｖｅｘｔ＝８Ｖ，Ｖｉｎｔ＝
５．３Ｖが要求される。
【０１６２】この条件を満足するため、図１２に示した
バーインテスト用基準電圧発生回路１０ａは図１３に示
した特性を有している。すなわち、１２５℃の周囲温度
において、電圧選択回路９０は、電源電圧Ｖｅｘｔが８
Ｖのとき、５．３Ｖの基準電圧Ｖｒｅｆを出力すること
ができる。したがって、図示されていない内部回路に、
バーインテストのための条件（すなわち図１３における
点Ｐ１０）を満足する内部電圧（Ｖｉｎｔ）が供給され
得る。さらには、１２５℃の周囲温度において、６．０
Ｖを越える外部電源電圧Ｖｅｘｔが供給されたとき、Ｖ
ｒｅｆ＝Ｖｅｘｔ−２．７Ｖの関係を満たす基準電圧Ｖ
ｒｅｆが差動増幅回路２０に与えられる。
バーインテスト用基準電圧発生回路１０ａは図１３に示
した特性を有している。すなわち、１２５℃の周囲温度
において、電圧選択回路９０は、電源電圧Ｖｅｘｔが８
Ｖのとき、５．３Ｖの基準電圧Ｖｒｅｆを出力すること
ができる。したがって、図示されていない内部回路に、
バーインテストのための条件（すなわち図１３における
点Ｐ１０）を満足する内部電圧（Ｖｉｎｔ）が供給され
得る。さらには、１２５℃の周囲温度において、６．０
Ｖを越える外部電源電圧Ｖｅｘｔが供給されたとき、Ｖ
ｒｅｆ＝Ｖｅｘｔ−２．７Ｖの関係を満たす基準電圧Ｖ
ｒｅｆが差動増幅回路２０に与えられる。
【０１６３】一方、周囲温度が下降すると、すなわち通
常動作のための周囲温度０℃ないし７０℃の範囲では、
出力基準電圧Ｖｒｅｆの特性が図１３に示した直線２５
４にシフトされる。すなわち、図１２に示したバーイン
テスト用基準電圧発生回路１０ａが正の温度特性を有し
ているので、周囲温度の下降に従って出力基準電圧Ｖｒ
ｅｆが直線２５４に示すように減少される。このこと
は、通常動作において次のような利点をもたらす。
常動作のための周囲温度０℃ないし７０℃の範囲では、
出力基準電圧Ｖｒｅｆの特性が図１３に示した直線２５
４にシフトされる。すなわち、図１２に示したバーイン
テスト用基準電圧発生回路１０ａが正の温度特性を有し
ているので、周囲温度の下降に従って出力基準電圧Ｖｒ
ｅｆが直線２５４に示すように減少される。このこと
は、通常動作において次のような利点をもたらす。
【０１６４】前述のように、電圧選択回路９０は、与え
られた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎの高い方を
出力基準電圧Ｖｒｅｆとして選択的に出力する。通常動
作のための周囲温度（ＲＴ）において、基準電圧Ｖｒｅ
ｆｂが図１３に示すように減少されるので、電圧選択回
路９０から３．３Ｖ（一定）の出力基準電圧Ｖｒｅｆを
出力できる外部電源電圧Ｖｅｘｔの範囲が広げられ得
る。すなわち、図１０に示した内部降圧回路１００は、
図１１に示されるように、３．３Ｖ≦Ｖｅｘｔ≦６．０
Ｖの範囲でのみ３．３Ｖの内部電圧Ｖｉｎｔを出力する
ことが可能であったが、図１２に示した内部降圧回路
は、図１３に示すように、３．３Ｖ≦Ｖｅｘｔ≦６．０
＋αＶの範囲で３．３Ｖ（一定）の内部電圧Ｖｉｎｔを
出力可能となる。言い換えると、正の温度特性を有する
バーインテスト用基準電圧発生回路１０ａを用いること
により、バーインテストの実行を考慮したうえで、内部
降圧回路が通常動作のための周囲温度（ＲＴ）において
外部電源電圧Ｖｅｘｔのより広い範囲で動作し得るよう
になる。
られた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎの高い方を
出力基準電圧Ｖｒｅｆとして選択的に出力する。通常動
作のための周囲温度（ＲＴ）において、基準電圧Ｖｒｅ
ｆｂが図１３に示すように減少されるので、電圧選択回
路９０から３．３Ｖ（一定）の出力基準電圧Ｖｒｅｆを
出力できる外部電源電圧Ｖｅｘｔの範囲が広げられ得
る。すなわち、図１０に示した内部降圧回路１００は、
図１１に示されるように、３．３Ｖ≦Ｖｅｘｔ≦６．０
Ｖの範囲でのみ３．３Ｖの内部電圧Ｖｉｎｔを出力する
ことが可能であったが、図１２に示した内部降圧回路
は、図１３に示すように、３．３Ｖ≦Ｖｅｘｔ≦６．０
＋αＶの範囲で３．３Ｖ（一定）の内部電圧Ｖｉｎｔを
出力可能となる。言い換えると、正の温度特性を有する
バーインテスト用基準電圧発生回路１０ａを用いること
により、バーインテストの実行を考慮したうえで、内部
降圧回路が通常動作のための周囲温度（ＲＴ）において
外部電源電圧Ｖｅｘｔのより広い範囲で動作し得るよう
になる。
【０１６５】図１４は、図１２に示したバーインテスト
用基準電圧発生回路１０ａの回路図である。図１４を参
照して、定電流源回路１１２は、ＰＭＯＳトランジスタ
１３１および１３５と、ＮＭＯＳトランジスタ１３２，
１３３および１３４と、抵抗１３６とを含む。
用基準電圧発生回路１０ａの回路図である。図１４を参
照して、定電流源回路１１２は、ＰＭＯＳトランジスタ
１３１および１３５と、ＮＭＯＳトランジスタ１３２，
１３３および１３４と、抵抗１３６とを含む。
【０１６６】トランジスタ１３２は、狭いゲート幅を有
しており、したがって、トランジスタ１３２は低い相互
コンダクタンスを有している。したがって、トランジス
タ１３１は、スレッショルド領域で動作される。言い換
えると、トランジスタ１３１は、ほぼ非導通状態にもた
らされている。したがって、トランジスタ１３１のゲー
ト−ソース間電圧Ｖｇｓは、ほぼＶｔｐ（ＶｔｐはＰＭ
ＯＳトランジスタのしきい値電圧）になる。その結果、
次式の関係が得られる。
しており、したがって、トランジスタ１３２は低い相互
コンダクタンスを有している。したがって、トランジス
タ１３１は、スレッショルド領域で動作される。言い換
えると、トランジスタ１３１は、ほぼ非導通状態にもた
らされている。したがって、トランジスタ１３１のゲー
ト−ソース間電圧Ｖｇｓは、ほぼＶｔｐ（ＶｔｐはＰＭ
ＯＳトランジスタのしきい値電圧）になる。その結果、
次式の関係が得られる。
【０１６７】 Ｉ１０＝Ｖｇｓ／Ｒ１０≒Ｖｔｐ／Ｒ１０…（６） ここで、Ｉ１０はトランジスタ１３３を介して流れる電
流であり、Ｒ１０は抵抗１３６の抵抗値である。
流であり、Ｒ１０は抵抗１３６の抵抗値である。
【０１６８】トランジスタ１３３および１３４によりカ
レントミラー回路が構成されている。トランジスタ１３
３および１３４はこの例では同じトランジスタサイズを
有しており（したがって同じ相互コンダクタンスを有し
ている）、したがってＩB ＝Ｉ１０の関係が成り立つ。
その結果、次式の関係が得られる。
レントミラー回路が構成されている。トランジスタ１３
３および１３４はこの例では同じトランジスタサイズを
有しており（したがって同じ相互コンダクタンスを有し
ている）、したがってＩB ＝Ｉ１０の関係が成り立つ。
その結果、次式の関係が得られる。
【０１６９】ＩB ＝Ｖｔｐ／Ｒ１０…（７） よって、バーインテスト用基準電圧発生回路１０ａの出
力電圧Ｖｒｅｆｂは、次式により表わされる。
力電圧Ｖｒｅｆｂは、次式により表わされる。
【０１７０】 Ｖｒｅｆｂ＝Ｖｅｘｔ−ＩB ・ＲB …（８） ＝Ｖｅｘｔ−Ｖｔｐ・ＲB ／Ｒ１０…（９） したがって、式（８）からわかるように、基準電圧Ｖｒ
ｅｆｂに正の温度特性を与えるためには、（ｉ）ＩB に
負の温度特性を与える，および／または（ｉｉ）ＲB に
負の温度特性を与える，のいずれかの条件が要求され
る。
ｅｆｂに正の温度特性を与えるためには、（ｉ）ＩB に
負の温度特性を与える，および／または（ｉｉ）ＲB に
負の温度特性を与える，のいずれかの条件が要求され
る。
【０１７１】上記の条件（ｉ）および／または（ｉｉ）
を図１４に示したバーインテスト用基準電圧発生回路１
０ａに与えるために、様々な回路構成が用いられ得る。
一般に、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｐは
負の温度特性を有している。たとえば、周囲温度が２５
℃から１２５℃に上昇したとき、しきい値電圧Ｖｔｐは
０．１Ｖないし０．２Ｖほど低下される。したがって、
式（７）からわかるように、たとえもし抵抗１３６の抵
抗値Ｒ１０が温度特性を有していなくても、Ｉ B は負の
温度特性を有することができる。しかしながら、好まし
くは、抵抗１３６に正の温度特性を有する材料を用いる
方が、ＩB の温度係数をより大きく設定することができ
る。
を図１４に示したバーインテスト用基準電圧発生回路１
０ａに与えるために、様々な回路構成が用いられ得る。
一般に、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｐは
負の温度特性を有している。たとえば、周囲温度が２５
℃から１２５℃に上昇したとき、しきい値電圧Ｖｔｐは
０．１Ｖないし０．２Ｖほど低下される。したがって、
式（７）からわかるように、たとえもし抵抗１３６の抵
抗値Ｒ１０が温度特性を有していなくても、Ｉ B は負の
温度特性を有することができる。しかしながら、好まし
くは、抵抗１３６に正の温度特性を有する材料を用いる
方が、ＩB の温度係数をより大きく設定することができ
る。
【０１７２】正の温度特性を有する材料として、たとえ
ばポリシリコンが用いられる。ポリシリコンの温度係数
は、構造およびポリシリコンに含まれる不純物濃度に依
存して変化する。一般に、不純物がドープされる前のポ
リシリコンは半導体のように負の温度特性を有してお
り、不純物濃度が増加されるに従って温度係数が大きく
なり、したがって、温度係数は負の値から正の値へ変化
する。
ばポリシリコンが用いられる。ポリシリコンの温度係数
は、構造およびポリシリコンに含まれる不純物濃度に依
存して変化する。一般に、不純物がドープされる前のポ
リシリコンは半導体のように負の温度特性を有してお
り、不純物濃度が増加されるに従って温度係数が大きく
なり、したがって、温度係数は負の値から正の値へ変化
する。
【０１７３】この様子は図１７の特性図において示され
る。図１７を参照して、横軸は周囲温度Ｔの変化を示
し、縦軸はポリシリコンの抵抗Ｒの変化を示す。不純物
濃度が矢印ＡＲにより示されるように増加されるに従っ
て、ポリシリコンの抵抗は曲線２８１から２８２に向か
ってしだいに変化する。所望の温度係数を与えるためポ
リシリコンの不純物濃度が最適な値に選択される。
る。図１７を参照して、横軸は周囲温度Ｔの変化を示
し、縦軸はポリシリコンの抵抗Ｒの変化を示す。不純物
濃度が矢印ＡＲにより示されるように増加されるに従っ
て、ポリシリコンの抵抗は曲線２８１から２８２に向か
ってしだいに変化する。所望の温度係数を与えるためポ
リシリコンの不純物濃度が最適な値に選択される。
【０１７４】これに加えて、正の温度特性を有する他の
抵抗材料として、拡散抵抗およびトランジスタのチャネ
ル抵抗なども用いられ得ることが指摘される。
抵抗材料として、拡散抵抗およびトランジスタのチャネ
ル抵抗なども用いられ得ることが指摘される。
【０１７５】さらには、前述の式（９）からわかるよう
に、基準電圧Ｖｒｅｆｂに正の温度特性を与えるため、
Ｖｔｐ・ＲB ／Ｒ１０の値が負の温度特性を有するよう
に抵抗材料が選択される。すなわち、抵抗１１１および
１３６のいずれもが正の温度特性を有する場合では、次
の不等式により表わされる関係を有する抵抗材料が図１
４に示した抵抗１１１および１３６にそれぞれ用いられ
る。
に、基準電圧Ｖｒｅｆｂに正の温度特性を与えるため、
Ｖｔｐ・ＲB ／Ｒ１０の値が負の温度特性を有するよう
に抵抗材料が選択される。すなわち、抵抗１１１および
１３６のいずれもが正の温度特性を有する場合では、次
の不等式により表わされる関係を有する抵抗材料が図１
４に示した抵抗１１１および１３６にそれぞれ用いられ
る。
【０１７６】 ＲB の温度係数＜Ｒ１０の温度係数…（１０） 上記の条件を満たす抵抗材料を図１４に示したバーイン
テスト用基準電圧発生回路１０ａにおいて用いることに
より、基準電圧発生回路１０ａが、正の温度特性を有す
る基準電圧Ｖｒｅｆｂを発生することができる。
テスト用基準電圧発生回路１０ａにおいて用いることに
より、基準電圧発生回路１０ａが、正の温度特性を有す
る基準電圧Ｖｒｅｆｂを発生することができる。
【０１７７】図１５は、図１２に示した通常動作用基準
電圧発生回路１０ｂの回路図である。図１５を参照し
て、定電流源回路１２１は、ＰＭＯＳトランジスタ１４
１，１４５，１４６および１４７と、ＮＭＯＳトランジ
スタ１４２，１４３および１４４と、抵抗１４８とを含
む。トランジスタ１４３および１４４によりカレントミ
ラー回路が構成され、トランジスタ１４６および１４７
により別のカレントミラー回路が構成される。
電圧発生回路１０ｂの回路図である。図１５を参照し
て、定電流源回路１２１は、ＰＭＯＳトランジスタ１４
１，１４５，１４６および１４７と、ＮＭＯＳトランジ
スタ１４２，１４３および１４４と、抵抗１４８とを含
む。トランジスタ１４３および１４４によりカレントミ
ラー回路が構成され、トランジスタ１４６および１４７
により別のカレントミラー回路が構成される。
【０１７８】定電流源回路１２１の基本的な動作は、図
１４に示した回路１１２と同様である。しかしながら、
通常動作用基準電圧発生回路１０ｂでは、温度特性を有
していない（またはほとんど無視できる）回路素子が用
いられている。その結果、図１５に示した基準電圧発生
回路１０ｂは、周囲温度の変化に依存することなく、一
定の基準電圧Ｖｒｅｆｎを出力することができる。
１４に示した回路１１２と同様である。しかしながら、
通常動作用基準電圧発生回路１０ｂでは、温度特性を有
していない（またはほとんど無視できる）回路素子が用
いられている。その結果、図１５に示した基準電圧発生
回路１０ｂは、周囲温度の変化に依存することなく、一
定の基準電圧Ｖｒｅｆｎを出力することができる。
【０１７９】図１６は、図１４に示した抵抗１１１およ
び１３６として用いられ得る調整可能な抵抗回路の回路
図である。図１６（ａ）は、抵抗１３６のための調整可
能な抵抗回路を示す。この抵抗回路１３６は、直列に接
続された抵抗２６０，２６１，…と、各々が対応する抵
抗２６１，２６２，…の１つをわたって接続されたヒュ
ーズリンク２７１，２７２，…とを含む。
び１３６として用いられ得る調整可能な抵抗回路の回路
図である。図１６（ａ）は、抵抗１３６のための調整可
能な抵抗回路を示す。この抵抗回路１３６は、直列に接
続された抵抗２６０，２６１，…と、各々が対応する抵
抗２６１，２６２，…の１つをわたって接続されたヒュ
ーズリンク２７１，２７２，…とを含む。
【０１８０】半導体製造プロセスにおける何らかの変動
により、バーインテストのための電圧条件が場合により
シフトされ得る。そのような場合において、ヒューズリ
ンク２７１，２７２，…を選択的にレーザにより切断
（ブロー）することにより、抵抗回路１３６の抵抗値Ｒ
１０を好ましい値に調整することができる。同様に、図
１６（ｂ）に示した抵抗回路１１１が図１４に示した抵
抗１１１として用いられる。したがって、抵抗回路１１
１の抵抗値ＲB をも所望な値に調整することができる。
により、バーインテストのための電圧条件が場合により
シフトされ得る。そのような場合において、ヒューズリ
ンク２７１，２７２，…を選択的にレーザにより切断
（ブロー）することにより、抵抗回路１３６の抵抗値Ｒ
１０を好ましい値に調整することができる。同様に、図
１６（ｂ）に示した抵抗回路１１１が図１４に示した抵
抗１１１として用いられる。したがって、抵抗回路１１
１の抵抗値ＲB をも所望な値に調整することができる。
【０１８１】このように、第５の実施例の内部降圧回路
は、正の温度特性を有するバーインテスト用基準電圧発
生回路１０ａを備えているので、図１３に示した温度特
性を有する内部電圧Ｖｉｎｔが内部電源電圧として供給
される。したがって、外部電源電圧Ｖｅｘｔのより広い
範囲、すなわち３．３Ｖ≦Ｖｅｘｔ≦６．０＋αＶの範
囲で、通常動作のための周囲温度の下、３．３Ｖ（一
定）の内部電圧Ｖｉｎｔを内部電源電圧として図示され
ていない内部回路に供給することができる。言い換える
と、バーインテストの実行を考慮したうえで、外部電源
電圧のより広い範囲で動作できる内部降圧回路が得られ
た。
は、正の温度特性を有するバーインテスト用基準電圧発
生回路１０ａを備えているので、図１３に示した温度特
性を有する内部電圧Ｖｉｎｔが内部電源電圧として供給
される。したがって、外部電源電圧Ｖｅｘｔのより広い
範囲、すなわち３．３Ｖ≦Ｖｅｘｔ≦６．０＋αＶの範
囲で、通常動作のための周囲温度の下、３．３Ｖ（一
定）の内部電圧Ｖｉｎｔを内部電源電圧として図示され
ていない内部回路に供給することができる。言い換える
と、バーインテストの実行を考慮したうえで、外部電源
電圧のより広い範囲で動作できる内部降圧回路が得られ
た。
【０１８２】（６） 第６の実施例 図１８は、この発明の第６の実施例による内部降圧回路
の回路図である。図１８に示した内部降圧回路は、図４
に示した内部降圧回路１ａ，１ｂ，１ｃおよび１ｄとし
て半導体基板ＣＨ内に形成される。図１８を参照して、
この内部降圧回路は、通常動作用基準電圧発生回路１３
００と、バーインテスト用基準電圧発生回路１４００
と、電圧選択回路１５１０と、差動増幅回路１５２０
と、ドライバ回路１５３０と、レベルシフタ回路１５５
０とを含む。
の回路図である。図１８に示した内部降圧回路は、図４
に示した内部降圧回路１ａ，１ｂ，１ｃおよび１ｄとし
て半導体基板ＣＨ内に形成される。図１８を参照して、
この内部降圧回路は、通常動作用基準電圧発生回路１３
００と、バーインテスト用基準電圧発生回路１４００
と、電圧選択回路１５１０と、差動増幅回路１５２０
と、ドライバ回路１５３０と、レベルシフタ回路１５５
０とを含む。
【０１８３】通常動作用基準電圧発生回路１３００は、
外部電源電圧Ｖｅｘｔと接地電位との間に接続された定
電流源回路１３１０および抵抗１３３０を含む。定電流
源回路１３１０および抵抗１３３０の共通接続ノード１
３２０を介して、通常動作用基準電圧Ｖｒｅｆｎが出力
される。
外部電源電圧Ｖｅｘｔと接地電位との間に接続された定
電流源回路１３１０および抵抗１３３０を含む。定電流
源回路１３１０および抵抗１３３０の共通接続ノード１
３２０を介して、通常動作用基準電圧Ｖｒｅｆｎが出力
される。
【０１８４】バーインテスト用基準電圧発生回路１４０
０は、外部電源電圧Ｖｅｘｔと接地電位との間に接続さ
れた抵抗１４３０および定電流源回路１４１０を含む。
抵抗１４３０および定電流源回路１４１０の共通接続ノ
ード１４２０を介して、バーインテスト用基準電圧Ｖｒ
ｅｆｂが出力される。
０は、外部電源電圧Ｖｅｘｔと接地電位との間に接続さ
れた抵抗１４３０および定電流源回路１４１０を含む。
抵抗１４３０および定電流源回路１４１０の共通接続ノ
ード１４２０を介して、バーインテスト用基準電圧Ｖｒ
ｅｆｂが出力される。
【０１８５】第６の実施例においても、第５の実施例と
同様に、バーインテスト用基準電圧発生回路１４００の
出力電圧Ｖｒｅｆｂは、正の温度特性（または正の温度
係数）を有している。すなわち、周囲温度が上昇するに
つれて、基準電圧Ｖｒｅｆｂの電圧レベルが上昇する。
一方、通常動作用基準電圧発生回路１３００の出力電圧
Ｖｒｅｆｎは、周囲温度の変化により影響されない。
同様に、バーインテスト用基準電圧発生回路１４００の
出力電圧Ｖｒｅｆｂは、正の温度特性（または正の温度
係数）を有している。すなわち、周囲温度が上昇するに
つれて、基準電圧Ｖｒｅｆｂの電圧レベルが上昇する。
一方、通常動作用基準電圧発生回路１３００の出力電圧
Ｖｒｅｆｎは、周囲温度の変化により影響されない。
【０１８６】定電流源回路１３１０は、ＰＭＯＳトラン
ジスタ１３１１，１３１７および１３１９と、ＮＭＯＳ
トランジスタ１３１４および１３１８と、抵抗１３１６
とを含む。トランジスタ１３１１は、しきい値電圧Ｖｔ
ｈ（絶対値）を有する。抵抗１３１６は、抵抗値Ｒ１１
を有する。抵抗１３１６は、たとえばボロンまたはリン
がドープされたポリシリコンのような配線抵抗により形
成される。トランジスタ１３１４および１３１８は、カ
レントミラー回路を構成する。
ジスタ１３１１，１３１７および１３１９と、ＮＭＯＳ
トランジスタ１３１４および１３１８と、抵抗１３１６
とを含む。トランジスタ１３１１は、しきい値電圧Ｖｔ
ｈ（絶対値）を有する。抵抗１３１６は、抵抗値Ｒ１１
を有する。抵抗１３１６は、たとえばボロンまたはリン
がドープされたポリシリコンのような配線抵抗により形
成される。トランジスタ１３１４および１３１８は、カ
レントミラー回路を構成する。
【０１８７】定電流源回路１３１０からの出力電流Ｉ１
は、抵抗値Ｒ１２を有する抵抗１３３０を介して流れ
る。抵抗１３３０は、半導体基板上の占有領域を小さく
するためにＭＯＳトランジスタのチャネル抵抗が用いら
れる。
は、抵抗値Ｒ１２を有する抵抗１３３０を介して流れ
る。抵抗１３３０は、半導体基板上の占有領域を小さく
するためにＭＯＳトランジスタのチャネル抵抗が用いら
れる。
【０１８８】定電流源回路１４１０は、ＰＭＯＳトラン
ジスタ１４１１および１４１７と、ＮＭＯＳトランジス
タ１４１４，１４１８および１４１９と、抵抗１４１６
とを含む。トランジスタ１４１１は、しきい値電圧Ｖｔ
ｈ（絶対値）を有する。抵抗１４１６は抵抗値Ｒ１３を
有しており、かつたとえばボロンまたはリンがドープさ
れたポリシリコンのような配線抵抗により形成される。
ジスタ１４１１および１４１７と、ＮＭＯＳトランジス
タ１４１４，１４１８および１４１９と、抵抗１４１６
とを含む。トランジスタ１４１１は、しきい値電圧Ｖｔ
ｈ（絶対値）を有する。抵抗１４１６は抵抗値Ｒ１３を
有しており、かつたとえばボロンまたはリンがドープさ
れたポリシリコンのような配線抵抗により形成される。
【０１８９】定電流源回路１４１０の出力電流Ｉ２は、
抵抗値Ｒ１４を有する抵抗１４３０を介して流れる。抵
抗１４３０は、抵抗１３３０と同じ材料により形成され
る。
抵抗値Ｒ１４を有する抵抗１４３０を介して流れる。抵
抗１４３０は、抵抗１３３０と同じ材料により形成され
る。
【０１９０】電圧選択回路１５１０は、通常動作用基準
電圧Ｖｒｅｆｎおよびバーインテスト用基準電圧Ｖｒｅ
ｆｂを受ける差動増幅器１５１１と、基準電圧Ｖｒｅｆ
ｎと外部電源電圧Ｖｅｘｔとの間に接続されたＰＭＯＳ
トランジスタ１５１３とを含む。トランジスタ１５１３
は、ゲート電極を介して差動増幅器１５１１からの出力
電圧を受ける。
電圧Ｖｒｅｆｎおよびバーインテスト用基準電圧Ｖｒｅ
ｆｂを受ける差動増幅器１５１１と、基準電圧Ｖｒｅｆ
ｎと外部電源電圧Ｖｅｘｔとの間に接続されたＰＭＯＳ
トランジスタ１５１３とを含む。トランジスタ１５１３
は、ゲート電極を介して差動増幅器１５１１からの出力
電圧を受ける。
【０１９１】動作において、差動増幅器１５１１の出力
電圧に応答してトランジスタ１５１３が動作され、与え
られた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎのうちいず
れか高い方が、出力基準電圧Ｖｒｅｆとして出力され
る。言い換えると、電圧選択回路１５１０は、２つの与
えられた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎを比較
し、より高い方の電圧レベルを有する電圧を選択的に出
力する。出力基準電圧Ｖｒｅｆは差動増幅回路１５２０
に与えられる。
電圧に応答してトランジスタ１５１３が動作され、与え
られた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎのうちいず
れか高い方が、出力基準電圧Ｖｒｅｆとして出力され
る。言い換えると、電圧選択回路１５１０は、２つの与
えられた基準電圧ＶｒｅｆｂおよびＶｒｅｆｎを比較
し、より高い方の電圧レベルを有する電圧を選択的に出
力する。出力基準電圧Ｖｒｅｆは差動増幅回路１５２０
に与えられる。
【０１９２】差動増幅回路１５２０は、反転入力ノード
を介して基準電圧Ｖｒｅｆを受け、非反転入力ノードを
介してレベルシフタ回路１５５０の出力電圧Ｖｓｈを受
ける。差動増幅回路１５２０の出力電圧は、ドライバ回
路１５３０内のＰＭＯＳトランジスタ１５３１のゲート
電極に与えられる。
を介して基準電圧Ｖｒｅｆを受け、非反転入力ノードを
介してレベルシフタ回路１５５０の出力電圧Ｖｓｈを受
ける。差動増幅回路１５２０の出力電圧は、ドライバ回
路１５３０内のＰＭＯＳトランジスタ１５３１のゲート
電極に与えられる。
【０１９３】レベルシフタ回路１５５０は、抵抗１５５
１および１５５３の直列接続を含む。抵抗１５５１は抵
抗値Ｒ１５を有し、一方、抵抗１５５３は抵抗値Ｒ１６
を有する。これらの抵抗の共通接続ノード１５５２を介
して、電圧Ｖｓｈが出力される。ドライバ回路１５３０
およびレベルシフタ回路１５５０の共通接続ノード１５
４０を介して、内部電圧Ｖｉｎｔが出力される。
１および１５５３の直列接続を含む。抵抗１５５１は抵
抗値Ｒ１５を有し、一方、抵抗１５５３は抵抗値Ｒ１６
を有する。これらの抵抗の共通接続ノード１５５２を介
して、電圧Ｖｓｈが出力される。ドライバ回路１５３０
およびレベルシフタ回路１５５０の共通接続ノード１５
４０を介して、内部電圧Ｖｉｎｔが出力される。
【０１９４】図１９は、外部電源電圧Ｖｅｘｔと各基準
電圧ＶｒｅｆｎおよびＶｒｅｆｂとの間の関係を示す電
圧特性図である。図１９において、横軸は外部電源電圧
Ｖｅｘｔを示し、縦軸は、通常動作用基準電圧Ｖｒｅｆ
ｎおよびバーインテスト用基準電圧Ｖｒｅｆｂを示す。
図２０は、外部電源電圧Ｖｅｘｔと各電圧Ｖｒｅｆおよ
びＶｉｎｔとの間の関係を示す電圧特性図である。図２
０において、横軸は外部電源電圧Ｖｅｘｔを示し、一
方、縦軸は内部電圧Ｖｉｎｔおよび選択された基準電圧
Ｖｒｅｆを示す。図１９および図２０を参照して、以下
に図１８に示した内部降圧回路の動作について説明す
る。
電圧ＶｒｅｆｎおよびＶｒｅｆｂとの間の関係を示す電
圧特性図である。図１９において、横軸は外部電源電圧
Ｖｅｘｔを示し、縦軸は、通常動作用基準電圧Ｖｒｅｆ
ｎおよびバーインテスト用基準電圧Ｖｒｅｆｂを示す。
図２０は、外部電源電圧Ｖｅｘｔと各電圧Ｖｒｅｆおよ
びＶｉｎｔとの間の関係を示す電圧特性図である。図２
０において、横軸は外部電源電圧Ｖｅｘｔを示し、一
方、縦軸は内部電圧Ｖｉｎｔおよび選択された基準電圧
Ｖｒｅｆを示す。図１９および図２０を参照して、以下
に図１８に示した内部降圧回路の動作について説明す
る。
【０１９５】図１９を参照して、外部電源電圧Ｖｅｘｔ
が０＜Ｖｅｘｔ＜Ｖ１の範囲で変化するとき（Ｖ１は第
１の所定の電圧）、基準電圧Ｖｒｅｆｎは電圧Ｖｅｘｔ
に比例して上昇する。Ｖ１＜Ｖｅｘｔ＜Ｖ３の範囲では
（Ｖ３は第２の所定の電圧）、基準電圧Ｖｒｅｆｎは所
定の電圧Ｖｏで一定となる。
が０＜Ｖｅｘｔ＜Ｖ１の範囲で変化するとき（Ｖ１は第
１の所定の電圧）、基準電圧Ｖｒｅｆｎは電圧Ｖｅｘｔ
に比例して上昇する。Ｖ１＜Ｖｅｘｔ＜Ｖ３の範囲では
（Ｖ３は第２の所定の電圧）、基準電圧Ｖｒｅｆｎは所
定の電圧Ｖｏで一定となる。
【０１９６】したがって、外部電源電圧ＶｅｘｔがＶ１
＜Ｖｅｘｔ＜Ｖ３の範囲内にあるとき、トランジスタ１
３１９から出力ノード１３２０に向かって流れる電極Ｉ
１は近似的に次式により得られる。
＜Ｖｅｘｔ＜Ｖ３の範囲内にあるとき、トランジスタ１
３１９から出力ノード１３２０に向かって流れる電極Ｉ
１は近似的に次式により得られる。
【０１９７】Ｉ１＝Ｖｔｈ／Ｒ１１…（１１） したがって、所定の電圧Ｖｏは次式により表わされる。
【０１９８】 Ｖｏ＝Ｉ１・Ｒ１２＝Ｖｔｈ・Ｒ１２／Ｒ１１…（１２） 一方、バーインテスト用基準電圧Ｖｒｅｆｂは、Ｖ２＜
Ｖｅｘｔの範囲において、外部電源電圧Ｖｅｘｔに比例
して増加される。Ｖ３＜Ｖｅｘｔの範囲では、基準電圧
Ｖｒｅｆｂは、基準電圧Ｖｒｅｆｎの電圧レベルを超え
る。
Ｖｅｘｔの範囲において、外部電源電圧Ｖｅｘｔに比例
して増加される。Ｖ３＜Ｖｅｘｔの範囲では、基準電圧
Ｖｒｅｆｂは、基準電圧Ｖｒｅｆｎの電圧レベルを超え
る。
【０１９９】出力ノード１４２０から接地電位へ流れる
電流Ｉ２は、近似的に次式により表わされる。
電流Ｉ２は、近似的に次式により表わされる。
【０２００】Ｉ２＝Ｖｔｈ／Ｒ１３…（１３） したがって、基準電圧Ｖｒｅｆｂは次式により表わされ
る。
る。
【０２０１】Ｖｒｅｆｂ＝Ｖｅｘｔ−Ｉ２・Ｒ１４ ＝Ｖｅｘｔ−Ｖｔｈ・Ｒ１４／Ｒ１３ …（１４） したがって、電圧選択回路１５１０は、図２０に示すよ
うな出力電圧Ｖｒｅｆを出力する。すなわち、差動増幅
器１５１１は、Ｖｒｅｆｂ＜Ｖｒｅｆｎの範囲内におい
て、外部電源電圧Ｖｅｘｔの出力電圧をトランジスタ１
５１３のゲート電極に与える。したがって、この範囲に
おいてトランジスタ１５１３は非導通状態にもたらさ
れ、基準電圧Ｖｒｅｆｎが出力電圧Ｖｒｅｆとして選択
される。
うな出力電圧Ｖｒｅｆを出力する。すなわち、差動増幅
器１５１１は、Ｖｒｅｆｂ＜Ｖｒｅｆｎの範囲内におい
て、外部電源電圧Ｖｅｘｔの出力電圧をトランジスタ１
５１３のゲート電極に与える。したがって、この範囲に
おいてトランジスタ１５１３は非導通状態にもたらさ
れ、基準電圧Ｖｒｅｆｎが出力電圧Ｖｒｅｆとして選択
される。
【０２０２】Ｖｒｅｆｂ＞Ｖｒｅｆｎの範囲では、差動
増幅器１５１１が接地電位レベルの出力電圧をトランジ
スタ１５１３のゲート電極に与える。したがって、この
範囲においてトランジスタ１５１３が導通状態にもたら
され、出力電圧ＶｒｅｆのレベルがＶｏから上昇され
る。
増幅器１５１１が接地電位レベルの出力電圧をトランジ
スタ１５１３のゲート電極に与える。したがって、この
範囲においてトランジスタ１５１３が導通状態にもたら
され、出力電圧ＶｒｅｆのレベルがＶｏから上昇され
る。
【０２０３】差動増幅器１５１１は、出力電圧Ｖｒｅｆ
を非反転入力ノードを介して受ける。したがって、差動
増幅器１５１１は、Ｖｒｅｆ＞Ｖｒｅｆｂの範囲におい
て、Ｖｅｘｔのレベルの電圧をトランジスタ１５１３の
ゲート電極に与えるので、トランジスタ１５１３は非導
通状態にもたらされる。その結果、Ｖｒｅｆｂと同じ電
圧レベルを有する電圧Ｖｒｅｆが電圧選択回路１５１０
から出力され、したがって、図２０においてラインＶｒ
ｅｆに示されるような出力電圧Ｖｒｅｆが電圧選択回路
１５１０から出力される。
を非反転入力ノードを介して受ける。したがって、差動
増幅器１５１１は、Ｖｒｅｆ＞Ｖｒｅｆｂの範囲におい
て、Ｖｅｘｔのレベルの電圧をトランジスタ１５１３の
ゲート電極に与えるので、トランジスタ１５１３は非導
通状態にもたらされる。その結果、Ｖｒｅｆｂと同じ電
圧レベルを有する電圧Ｖｒｅｆが電圧選択回路１５１０
から出力され、したがって、図２０においてラインＶｒ
ｅｆに示されるような出力電圧Ｖｒｅｆが電圧選択回路
１５１０から出力される。
【０２０４】差動増幅回路１５２０は選択された基準電
圧Ｖｒｅｆを反転入力ノードを介して受ける。一方、差
動増幅回路１５２０は、レベルシフタ回路１５５０から
出力電圧Ｖｓｈを非反転入力ノードを介して受ける。し
たがって、差動増幅回路１５２０は、Ｖｓｈ＜Ｖｒｅｆ
（したがってＶｅｘｔ＜Ｖ４）の範囲において、トラン
ジスタ１５３１のゲート電極に接地電位レベルの電圧を
出力する。したがって、トランジスタ１５３１はこの範
囲において導通状態にもたらされ、内部電圧Ｖｉｎｔは
この範囲において外部電源電圧Ｖｅｘｔに比例する。
圧Ｖｒｅｆを反転入力ノードを介して受ける。一方、差
動増幅回路１５２０は、レベルシフタ回路１５５０から
出力電圧Ｖｓｈを非反転入力ノードを介して受ける。し
たがって、差動増幅回路１５２０は、Ｖｓｈ＜Ｖｒｅｆ
（したがってＶｅｘｔ＜Ｖ４）の範囲において、トラン
ジスタ１５３１のゲート電極に接地電位レベルの電圧を
出力する。したがって、トランジスタ１５３１はこの範
囲において導通状態にもたらされ、内部電圧Ｖｉｎｔは
この範囲において外部電源電圧Ｖｅｘｔに比例する。
【０２０５】Ｖｓｈ＞Ｖｒｅｆ（したがってＶｅｘｔ＞
Ｖ４）の範囲では、差動増幅回路１５２０は、Ｖｅｘｔ
のレベルの電圧をトランジスタ１５３１のゲート電極に
与えるので、トランジスタ１５３１は非導通状態にもた
らされる。その結果、この範囲においてＶｓｈ＝Ｖｒｅ
ｆの関係が成立し、次式により表わされる内部電圧Ｖｉ
ｎｔが出力される（図２０参照）。
Ｖ４）の範囲では、差動増幅回路１５２０は、Ｖｅｘｔ
のレベルの電圧をトランジスタ１５３１のゲート電極に
与えるので、トランジスタ１５３１は非導通状態にもた
らされる。その結果、この範囲においてＶｓｈ＝Ｖｒｅ
ｆの関係が成立し、次式により表わされる内部電圧Ｖｉ
ｎｔが出力される（図２０参照）。
【０２０６】 Ｖｉｎｔ＝（１＋Ｒ１５／Ｒ１６）・Ｖｒｅｆ…（１５） 式（１５）からわかるように、電圧ＶｉｎｔおよびＶｒ
ｅｆの電圧差と電圧Ｖｒｅｆとの比が、Ｒ１５：Ｒ１６
になる。
ｅｆの電圧差と電圧Ｖｒｅｆとの比が、Ｒ１５：Ｒ１６
になる。
【０２０７】図２１は、外部電源電圧Ｖｅｘｔと内部電
圧Ｖｉｎｔとの間の関係を示す電圧特性図である。図２
１を参照して、以下に内部降圧回路の出力電圧Ｖｉｎｔ
の温度依存性について説明する。
圧Ｖｉｎｔとの間の関係を示す電圧特性図である。図２
１を参照して、以下に内部降圧回路の出力電圧Ｖｉｎｔ
の温度依存性について説明する。
【０２０８】図２１において、横軸は外部電源電圧Ｖｅ
ｘｔを示し、一方、縦軸は内部電圧Ｖｉｎｔ，基準電圧
ＶｒｅｆｎおよびＶｒｅｆｂを示す。
ｘｔを示し、一方、縦軸は内部電圧Ｖｉｎｔ，基準電圧
ＶｒｅｆｎおよびＶｒｅｆｂを示す。
【０２０９】再び図１８を参照して、抵抗値Ｒ１１を有
する抵抗１３１６は、たとえばポリシリコンのような配
線材料が用いられる。抵抗値Ｒ１２を有する抵抗１３３
０として、ＭＯＳトランジスタのチャネル抵抗が用いら
れる。抵抗値Ｒ１３を有する抵抗１４１６として、たと
えばポリシリコンのような配線材料が用いられる。抵抗
Ｒ１４を有する抵抗１４３０として、抵抗１４１６と同
じ材料が用いられる。
する抵抗１３１６は、たとえばポリシリコンのような配
線材料が用いられる。抵抗値Ｒ１２を有する抵抗１３３
０として、ＭＯＳトランジスタのチャネル抵抗が用いら
れる。抵抗値Ｒ１３を有する抵抗１４１６として、たと
えばポリシリコンのような配線材料が用いられる。抵抗
Ｒ１４を有する抵抗１４３０として、抵抗１４１６と同
じ材料が用いられる。
【０２１０】一般に、ＭＯＳトランジスタのしきい値電
圧Ｖｔｈは負の温度係数を有している。一方、ポリシリ
コンの抵抗値は一般に正の温度係数を有している。さら
には、ＭＯＳトランジスタのチャネル抵抗は、一般に上
記のトランジスタのしきい値電圧の温度係数およびポリ
シリコンの温度係数と比較してかなり大きな正の温度係
数を有している。
圧Ｖｔｈは負の温度係数を有している。一方、ポリシリ
コンの抵抗値は一般に正の温度係数を有している。さら
には、ＭＯＳトランジスタのチャネル抵抗は、一般に上
記のトランジスタのしきい値電圧の温度係数およびポリ
シリコンの温度係数と比較してかなり大きな正の温度係
数を有している。
【０２１１】抵抗１３１６（Ｒ１１），１３３０（Ｒ１
２），１４１６（Ｒ１３）および１４３０（Ｒ１４）の
温度係数をそれぞれα１，α２，α３およびα４である
ものと仮定する。さらには、トランジスタのしきい値電
圧Ｖｔｈの温度係数がα５であり、定電流源回路１４１
０の出力電流Ｉ２の温度係数がα６であると仮定する。
したがって、次のような関係が得られる。
２），１４１６（Ｒ１３）および１４３０（Ｒ１４）の
温度係数をそれぞれα１，α２，α３およびα４である
ものと仮定する。さらには、トランジスタのしきい値電
圧Ｖｔｈの温度係数がα５であり、定電流源回路１４１
０の出力電流Ｉ２の温度係数がα６であると仮定する。
したがって、次のような関係が得られる。
【０２１２】 Ｒ１１＝Ｒ１１ｃｔ・（１＋α１・ΔＴ）…（１６） Ｒ１２＝Ｒ１２ｃｔ・（１＋α２・ΔＴ）…（１７） Ｒ１３＝Ｒ１３ｃｔ・（１＋α３・ΔＴ）…（１８） Ｒ１４＝Ｒ１４ｃｔ・（１＋α４・ΔＴ）…（１９） Ｖｔｈ＝Ｖｔｈｃｔ・（１＋α５・ΔＴ）…（２０） Ｉ２＝Ｉ２ｃｔ・（１＋α６・ΔＴ） …（２１） 式（１６）ないし（２１）において、添字ｃｔは各値が
周囲温度の変化に依存しないことを示し、ΔＴは周囲温
度の変化（差）を示す。
周囲温度の変化に依存しないことを示し、ΔＴは周囲温
度の変化（差）を示す。
【０２１３】通常動作用基準電圧Ｖｒｅｆｎ＝Ｖｏのと
きは、式（１２），（１６），（１７）および（２０）
から次の関係が得られる。
きは、式（１２），（１６），（１７）および（２０）
から次の関係が得られる。
【０２１４】
【数２】
【０２１５】式（２２）において、Ｖｔｈｃｈ・Ｒ１２
ｃｔ／Ｒ１１ｃｔは周囲温度の変化に影響されず、α５
は負の値であり、α１は正の値であり、α２＞＞α１，
｜α５｜であるので、電圧Ｖｏは図２１においてライン
Ｖｒｅｆｎ（Ｔ＝Ｔｏ）およびラインＶｒｅｆｎ（Ｔ＝
ＴB ）により表わされる。言い換えると、電圧Ｖｏは正
の温度係数を有している。
ｃｔ／Ｒ１１ｃｔは周囲温度の変化に影響されず、α５
は負の値であり、α１は正の値であり、α２＞＞α１，
｜α５｜であるので、電圧Ｖｏは図２１においてライン
Ｖｒｅｆｎ（Ｔ＝Ｔｏ）およびラインＶｒｅｆｎ（Ｔ＝
ＴB ）により表わされる。言い換えると、電圧Ｖｏは正
の温度係数を有している。
【０２１６】一方、定電流源回路１４１０の出力電流Ｉ
２は、式（１３），（１８）および（２０）から次式に
より表わされる。
２は、式（１３），（１８）および（２０）から次式に
より表わされる。
【０２１７】
【数３】
【０２１８】式（２３）において、Ｖｔｈｃｔ／Ｒ１３
ｃｔは周囲温度の変化の影響を受けず、α５は負の値で
あり、α３は正の値であるので、したがって、電流Ｉ２
は負の温度係数を有することになる。
ｃｔは周囲温度の変化の影響を受けず、α５は負の値で
あり、α３は正の値であるので、したがって、電流Ｉ２
は負の温度係数を有することになる。
【０２１９】一方、バーインテスト用基準電圧Ｖｒｅｆ
ｂは、式（１４），（１８），（１９）および（２０）
から次式により表わされる。
ｂは、式（１４），（１８），（１９）および（２０）
から次式により表わされる。
【０２２０】
【数４】
【０２２１】式（２４）において、ＶｅｘｔおよびＶｔ
ｈｃｔ・Ｒ１４ｃｔ／Ｒ１３ｃｔは周囲温度の変化によ
り影響を受けず、α５は負の値であり、α４＝α３であ
るので、基準電圧Ｖｒｅｆｂは、図２１においてライン
Ｖｒｅｆｂ（Ｔ＝Ｔｏ）およびラインＶｒｅｆｂ（Ｔ＝
ＴB ）により示されるように、正の温度係数を有する。
ｈｃｔ・Ｒ１４ｃｔ／Ｒ１３ｃｔは周囲温度の変化によ
り影響を受けず、α５は負の値であり、α４＝α３であ
るので、基準電圧Ｖｒｅｆｂは、図２１においてライン
Ｖｒｅｆｂ（Ｔ＝Ｔｏ）およびラインＶｒｅｆｂ（Ｔ＝
ＴB ）により示されるように、正の温度係数を有する。
【０２２２】したがって、電圧選択回路１５１０の出力
電圧Ｖｒｅｆは、Ｖｒｅｆｂ＜Ｖｒｅｆｎの範囲内およ
びＶｒｅｆｂ＞Ｖｒｅｆｎのいずれの範囲内においても
正の温度係数を有する。
電圧Ｖｒｅｆは、Ｖｒｅｆｂ＜Ｖｒｅｆｎの範囲内およ
びＶｒｅｆｂ＞Ｖｒｅｆｎのいずれの範囲内においても
正の温度係数を有する。
【０２２３】レベルシフト回路１５５０内に設けられた
抵抗１５１１および１５１３は同一の材料により形成さ
れているので、各抵抗値Ｒ１５およびＲ１６は同じ温度
係数を有する。したがって、内部電圧Ｖｉｎｔは基準電
圧Ｖｒｅｆと同じ温度係数を持つこととなり、図２１に
おいてラインＶｉｎｔ（Ｔ＝Ｔｏ）およびラインＶｉｎ
ｔ（Ｔ＝ＴB ）により示されるように正の温度特性を有
する。
抵抗１５１１および１５１３は同一の材料により形成さ
れているので、各抵抗値Ｒ１５およびＲ１６は同じ温度
係数を有する。したがって、内部電圧Ｖｉｎｔは基準電
圧Ｖｒｅｆと同じ温度係数を持つこととなり、図２１に
おいてラインＶｉｎｔ（Ｔ＝Ｔｏ）およびラインＶｉｎ
ｔ（Ｔ＝ＴB ）により示されるように正の温度特性を有
する。
【０２２４】図１８に示した内部降圧回路を備えた半導
体集積回路装置についてバーインテストは次のように行
なわれる。たとえば、バーンインポイントとして、２５
℃の周囲温度（Ｔ＝Ｔｏ＝２５℃）での通常動作におけ
る外部電源電圧Ｖｅｘｔと内部電圧Ｖｉｎｔとの同じ比
が得られる外部電源電圧Ｖｉｎｔが選ばれる。もちろ
ん、外部電圧Ｖｉｎｔは回路内の半導体素子の絶縁耐圧
を超えない範囲内で選ばれる。すなわち、通常動作にお
いて５Ｖの外部電源電圧Ｖｅｘｔおよび３．３Ｖの内部
電圧Ｖｉｎｔの下で半導体集積回路装置が動作され、か
つ絶縁耐圧が７Ｖ余りであるものと仮定すると、バーン
インポイントとして、Ｖｅｘｔ＝７ＶおよびＶｉｎｔ＝
４．６Ｖが選択される。
体集積回路装置についてバーインテストは次のように行
なわれる。たとえば、バーンインポイントとして、２５
℃の周囲温度（Ｔ＝Ｔｏ＝２５℃）での通常動作におけ
る外部電源電圧Ｖｅｘｔと内部電圧Ｖｉｎｔとの同じ比
が得られる外部電源電圧Ｖｉｎｔが選ばれる。もちろ
ん、外部電圧Ｖｉｎｔは回路内の半導体素子の絶縁耐圧
を超えない範囲内で選ばれる。すなわち、通常動作にお
いて５Ｖの外部電源電圧Ｖｅｘｔおよび３．３Ｖの内部
電圧Ｖｉｎｔの下で半導体集積回路装置が動作され、か
つ絶縁耐圧が７Ｖ余りであるものと仮定すると、バーン
インポイントとして、Ｖｅｘｔ＝７ＶおよびＶｉｎｔ＝
４．６Ｖが選択される。
【０２２５】前述のように、内部電圧Ｖｉｎｔは正の温
度特性を有しているので、内部電圧Ｖｉｎｔは、図２１
においてラインＶｉｎｔ（Ｔ＝Ｔｏ）により示されるよ
うに、通常の周囲温度Ｔｏにおいてバーンインポイント
の下側に位置し、バーインテストのための周囲温度ＴB
では、ラインＶｉｎｔ（Ｔ＝ＴB ）により示すように、
内部電圧Ｖｉｎｔがバーンインポイント上に位置するよ
うに、基準電圧発生回路１４００における抵抗１４３０
の抵抗値Ｒ４が大きな値に設定される。
度特性を有しているので、内部電圧Ｖｉｎｔは、図２１
においてラインＶｉｎｔ（Ｔ＝Ｔｏ）により示されるよ
うに、通常の周囲温度Ｔｏにおいてバーンインポイント
の下側に位置し、バーインテストのための周囲温度ＴB
では、ラインＶｉｎｔ（Ｔ＝ＴB ）により示すように、
内部電圧Ｖｉｎｔがバーンインポイント上に位置するよ
うに、基準電圧発生回路１４００における抵抗１４３０
の抵抗値Ｒ４が大きな値に設定される。
【０２２６】図１８に示した内部降圧回路において、Ｖ
４＜Ｖｅｘｔ＜Ｖ３の範囲内では、内部電圧Ｖｉｎｔが
（１＋Ｒ１５／Ｒ１６）・Ｖｏである。Ｖｅｘｔ＜Ｖ３
の範囲内では、電圧Ｖｉｎｔは（１＋Ｒ１５／Ｒ１６）
・Ｖｒｅｆｂである。Ｖｅｘｔ＞Ｖ３の範囲内におい
て、値（１＋Ｒ１５／Ｒ１６）・Ｖｒｅｆｂが通常の周
囲温度Ｔｏでバーンインポイントよりも低くなるように
基準電圧Ｖｒｅｆが選択されているので、基準電圧Ｖｒ
ｅｆが電圧Ｖｏを超えるとき外部電圧Ｖｅｘｔ（＝Ｖ
３）は高くなる。すなわち、内部電圧Ｖｉｎｔが（１＋
Ｒ１５／Ｒ１６）・Ｖｏであり、外部電圧Ｖｅｘｔに対
して一定となっている範囲、すなわちＶ４＜Ｖｅｘｔ＜
Ｖ３の範囲が広くなるので、より大きなマージンが得ら
れる。
４＜Ｖｅｘｔ＜Ｖ３の範囲内では、内部電圧Ｖｉｎｔが
（１＋Ｒ１５／Ｒ１６）・Ｖｏである。Ｖｅｘｔ＜Ｖ３
の範囲内では、電圧Ｖｉｎｔは（１＋Ｒ１５／Ｒ１６）
・Ｖｒｅｆｂである。Ｖｅｘｔ＞Ｖ３の範囲内におい
て、値（１＋Ｒ１５／Ｒ１６）・Ｖｒｅｆｂが通常の周
囲温度Ｔｏでバーンインポイントよりも低くなるように
基準電圧Ｖｒｅｆが選択されているので、基準電圧Ｖｒ
ｅｆが電圧Ｖｏを超えるとき外部電圧Ｖｅｘｔ（＝Ｖ
３）は高くなる。すなわち、内部電圧Ｖｉｎｔが（１＋
Ｒ１５／Ｒ１６）・Ｖｏであり、外部電圧Ｖｅｘｔに対
して一定となっている範囲、すなわちＶ４＜Ｖｅｘｔ＜
Ｖ３の範囲が広くなるので、より大きなマージンが得ら
れる。
【０２２７】なお、第６の実施例では、抵抗１４３０お
よび１４１６が同じ材料により形成されたが、式（２
４）から、次式の関係を有する温度係数α４を有する抵
抗材料を使用することもできる。
よび１４１６が同じ材料により形成されたが、式（２
４）から、次式の関係を有する温度係数α４を有する抵
抗材料を使用することもできる。
【０２２８】 （１＋α５・ΔＴ）・（１＋α４・ΔＴ）／（１＋α３・ΔＴ）＜１（ΔＴ＞ ０）…（２５） たとえば、温度係数α４を有する抵抗材料として、たと
えば金属薄膜のような異なる材料を用いた配線材料を使
用することができ、場合によっては、一般的には使用さ
れてはいないが、低い温度係数を有するトランジスタの
チャネル抵抗または拡散抵抗が使用され得る。
えば金属薄膜のような異なる材料を用いた配線材料を使
用することができ、場合によっては、一般的には使用さ
れてはいないが、低い温度係数を有するトランジスタの
チャネル抵抗または拡散抵抗が使用され得る。
【０２２９】
【０２３０】
【発明の効果】 こ の発明によれば、電圧選択手段は、高
温、高電圧でのストレス試験のような動作が行われると
きは、第１の基準電圧発生手段から発生された第１の基
準電圧を選択的に出力し、一方、周囲温度の低い通常の
動作が行われるとき、第２の基準電圧発生手段から発生
される第２の基準電圧を選択的に出力する。第１の基準
電圧は、周囲温度の下降に応答して減少されるので、周
囲温度の低い通常の動作において、定電圧である第２の
基準電圧に応じた内部電圧が出力回路手段から内部回路
に与えられる範囲が、外部から与えられる電源電圧のよ
り広い範囲で可能となる。すなわち、通常の動作での外
部から与えられる電源電圧のマージンが向上された電圧
供給回路を得ることができるという効果を奏する。
温、高電圧でのストレス試験のような動作が行われると
きは、第１の基準電圧発生手段から発生された第１の基
準電圧を選択的に出力し、一方、周囲温度の低い通常の
動作が行われるとき、第２の基準電圧発生手段から発生
される第２の基準電圧を選択的に出力する。第１の基準
電圧は、周囲温度の下降に応答して減少されるので、周
囲温度の低い通常の動作において、定電圧である第２の
基準電圧に応じた内部電圧が出力回路手段から内部回路
に与えられる範囲が、外部から与えられる電源電圧のよ
り広い範囲で可能となる。すなわち、通常の動作での外
部から与えられる電源電圧のマージンが向上された電圧
供給回路を得ることができるという効果を奏する。
【０２３１】さらに、電圧選択手段から出力された電圧
と内部電圧のフィードバック電圧を差動増幅手段により
比較することで内部電圧のノイズ等による変動を自己補
正する、より安定した内部電圧を供給することができる
電圧供給回路を得ることができるという効果を奏する。
と内部電圧のフィードバック電圧を差動増幅手段により
比較することで内部電圧のノイズ等による変動を自己補
正する、より安定した内部電圧を供給することができる
電圧供給回路を得ることができるという効果を奏する。
【０２３２】また、この発明によれば、バーインテスト
時には、所定のバーイン用基準電圧が発生され、通常の
動作ではより広い範囲の外部からの電源電圧で定電圧で
ある第２の基準電圧を発生する電圧供給回路を得ること
ができるという効果を奏する。
時には、所定のバーイン用基準電圧が発生され、通常の
動作ではより広い範囲の外部からの電源電圧で定電圧で
ある第２の基準電圧を発生する電圧供給回路を得ること
ができるという効果を奏する。
【０２３３】また、この発明によれば、チップ上に形成
された内部降圧回路において、複数の内部電圧を発生す
るために必要な基準電圧発生手段が共通に設けられるた
め、レイアウト面積が節約でき、この複数の内部電圧に
それぞれ独自の温度特性や外部電源電圧依存特性を設定
することができるという効果を奏する。
された内部降圧回路において、複数の内部電圧を発生す
るために必要な基準電圧発生手段が共通に設けられるた
め、レイアウト面積が節約でき、この複数の内部電圧に
それぞれ独自の温度特性や外部電源電圧依存特性を設定
することができるという効果を奏する。
【図１】第１の実施例による内部降圧回路の構成を示す
回路図である。
回路図である。
【図２】第２の実施例による内部降圧回路の構成を示す
回路図である。
回路図である。
【図３】第３の実施例による内部降圧回路の構成を示す
回路図である。
回路図である。
【図４】この発明の第１〜第３の実施例による内部降圧
回路を内蔵した半導体記憶装置の全体の構成を示すブロ
ック図である。
回路を内蔵した半導体記憶装置の全体の構成を示すブロ
ック図である。
【図５】図４の半導体記憶装置に内蔵される各内部降圧
回路を活性化するための制御信号を示すタイミング図で
ある。
回路を活性化するための制御信号を示すタイミング図で
ある。
【図６】第１の実施例による周辺回路／スタンドバイ用
内部降圧回路の構成を示す回路図である。
内部降圧回路の構成を示す回路図である。
【図７】第４の実施例による電圧供給回路の構成を示す
ブロック図である。
ブロック図である。
【図８】従来の内部降圧回路の構成を示す回路図であ
る。
る。
【図９】内部降圧回路の特性を示す特性図である。
【図１０】バーインテストを考慮した内部降圧回路のブ
ロック図である。
ロック図である。
【図１１】外部電源電圧Ｖｅｘｔと図１０に示した電圧
選択回路によって選択される基準電圧Ｖｒｅｆとの間の
関係を示す電圧特性図である。
選択回路によって選択される基準電圧Ｖｒｅｆとの間の
関係を示す電圧特性図である。
【図１２】この発明の第５の実施例による内部降圧回路
の回路図である。
の回路図である。
【図１３】外部電源電圧Ｖｅｘｔと図１２に示した電圧
選択回路によって選択される基準電圧Ｖｒｅｆとの間の
関係を示す電圧特性図である。
選択回路によって選択される基準電圧Ｖｒｅｆとの間の
関係を示す電圧特性図である。
【図１４】図１２に示したバーインテスト用基準電圧発
生回路１０ａの回路図である。
生回路１０ａの回路図である。
【図１５】図１２に示した通常動作用基準電圧発生回路
１０ｂの回路図である。
１０ｂの回路図である。
【図１６】図１４に示した抵抗１１１および１３６とし
て用いられ得る調整可能な抵抗回路の回路図である。
て用いられ得る調整可能な抵抗回路の回路図である。
【図１７】ポリシリコンの抵抗と周囲温度との間の関係
を示す特性図である。
を示す特性図である。
【図１８】この発明の第６の実施例による内部降圧回路
の回路図である。
の回路図である。
【図１９】外部電源電圧Ｖｅｘｔと各基準電圧Ｖｒｅｆ
ｎおよびＶｒｅｆｂとの間の関係を示す電圧特性図であ
る。
ｎおよびＶｒｅｆｂとの間の関係を示す電圧特性図であ
る。
【図２０】外部電源電圧Ｖｅｘｔと各電圧Ｖｒｅｆおよ
びＶｉｎｔとの間の関係を示す電圧特性図である。
びＶｉｎｔとの間の関係を示す電圧特性図である。
【図２１】外部基準電圧Ｖｅｘｔと各電圧Ｖｒｅｆｎ、
ＶｒｅｆｂおよびＶｉｎｔとの間の関係を示す電圧特性
図である。
ＶｒｅｆｂおよびＶｉｎｔとの間の関係を示す電圧特性
図である。
１ 内部降圧回路 １ａ 周辺回路／アクティブ用内部降圧回路 １ｂ 周辺回路／スタンドバイ用内部降圧回路 １ｃ メモリアレイ／アクティブ用内部降圧回路 １ｄ メモリアレイ／スタンドバイ用内部降圧回路 ２ 周辺回路 ３ メモリアレイ ４ 出力回路 Ｐ１，Ｐ２ 電源端子 ＣＨ 半導体チップ Ｖｅｘｔ 外部電源電圧 Ｖｓｓ 接地電位 ＶｉｎｔＰ，ＶｉｎｔＭ，Ｖｉｎｔ 内部電圧 ＶＤＣＥＰ，／ＶＤＣＥＰ，ＶＤＣＥＭ，／ＶＤＣＥＭ
制御信号 １０ 基準電圧発生回路 １０ａ バーインテスト用基準電圧発生回路 １０ｂ 通常動作用基準電圧発生回路 ２０ 差動増幅回路 ３０ ドライバ回路 ５０，６０，７０ レベルシフタ回路 ９０ 電圧選択回路 ＶｒｅｆＰ，Ｖｒｅｆ 基準電圧 Ｖｒｅｆｂ バーインテスト用基準電圧 Ｖｒｅｆｎ 通常動作用基準電圧 ５０１，６００〜６０ｎ，６１０〜６１ｎ Ｐチャネル
ＭＯＳトランジスタ ５０２，７００〜７０ｎ 抵抗 Ｌ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ２ｎ ヒューズリンク
制御信号 １０ 基準電圧発生回路 １０ａ バーインテスト用基準電圧発生回路 １０ｂ 通常動作用基準電圧発生回路 ２０ 差動増幅回路 ３０ ドライバ回路 ５０，６０，７０ レベルシフタ回路 ９０ 電圧選択回路 ＶｒｅｆＰ，Ｖｒｅｆ 基準電圧 Ｖｒｅｆｂ バーインテスト用基準電圧 Ｖｒｅｆｎ 通常動作用基準電圧 ５０１，６００〜６０ｎ，６１０〜６１ｎ Ｐチャネル
ＭＯＳトランジスタ ５０２，７００〜７０ｎ 抵抗 Ｌ１１〜Ｌ１ｎ，Ｌ２１〜Ｌ２ｎ ヒューズリンク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/56 H03K 5/00
Claims (5)
- 【請求項１】 外部から与えられる電源電圧を受け、こ
の電圧より低い内部電圧を内部回路に供給する電圧供給
回路であって、 外部から与えられる電源電圧に比例し、かつ周囲温度の
上昇に対して正特性を持つ第１の基準電圧を発生する第
１の基準電圧発生手段と、 定電圧である第２の基準電圧を発生する第２の基準電圧
発生手段と、 前記第１および第２の基準電圧を受け、前記第１および
第２の基準電圧の高い方を選択的に出力する電圧選択手
段と、 前記電圧選択手段から出力された電圧に応じて前記内部
回路に前記内部電圧を供給する出力回路手段とを含む、
電圧供給回路。 - 【請求項２】 出力回路手段は、 電圧選択手段から出力された電圧と内部電圧に応答した
フィードバック電圧を比較する差動増幅手段と、 前記差動増幅手段の出力電圧によって制御される前記内
部電圧を内部回路に供給するためのドライバ手段とを含
む、請求項１記載の電圧供給回路。 - 【請求項３】 フィードバック電圧は、 第１および第２の抵抗手段を含み、内部電圧を前記第１
および第２の抵抗手段により抵抗分割する分圧手段から
出力される電圧である請求項１記載の電圧供給回路。 - 【請求項４】 外部から与えられる電源電圧を受け、こ
の電圧より低い内部電源電圧を内部回路に供給する電圧
供給回路であって、 周囲温度の上昇に応じて上昇するとともに、バーインテ
ストが行われる温度においてはバーイン用基準電圧を発
生し、かつ通常動作の周囲温度において前記バーイン用
基準電圧よりも低い基準電圧を発生する第１の基準電圧
発生手段と、 定電圧である第２の基準電圧を発生する第２の基準電圧
発生手段と、 前記第１および第２の基準電圧発生手段から発生された
基準電圧の高い方を選択的に出力する電圧選択手段と、 前記電圧選択手段から出力された電圧を前記内部回路に
供給する出力回路手段とを含む、電圧供給回路。 - 【請求項５】 第１および第２の電圧変換手段において
共有される共通基準電圧を発生する基準電圧発生手段
と、 前記基準電圧発生手段から発生される共通基準電圧に基
づいた第１の内部電圧を第１の内部回路に出力するため
の第１の駆動手段と、前記基準電圧発生手段から発生さ
れる前記共通基準電圧と前記第１の内部電圧の機能を表
す第１のフィードバック電圧との差に応答して前記第１
の駆動手段を制御するための制御電圧を出力する第１の
差動増幅手段とを含む第１の電圧変換手段と、 前記基準電圧発生手段から発生される前記共通基準電圧
に基づいた第２の内部電圧を第２の内部回路に出力する
ための第２の駆動手段と、前記基準電圧発生手段から発
生される前記共通基準電圧と前記第２の内部電圧の機能
を表す第２のフィードバック電圧との差に応答して前記
第２の駆動手段を制御するための制御電圧を出力する第
２の差動増幅手段とを含む第２の電圧変換手段と、 前記第１のフィードバック電圧を出力し、前記第１の内
部電圧のフィードバックの割合が設定された比率設定手
段を含む第１のレベルシフト手段と前記第２のフィード
バック電圧を出力し、前記第２の内部電圧のフィードバ
ックの割合が設定された比率設定手段を含む第２のレベ
ルシフト手段とを含む、チップ上に形成された内部降圧
回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157565A JP2851767B2 (ja) | 1992-10-15 | 1993-06-28 | 電圧供給回路および内部降圧回路 |
| DE4345312A DE4345312C2 (de) | 1992-10-15 | 1993-10-13 | Spannungsversorgungsschaltung |
| DE4334918A DE4334918C2 (de) | 1992-10-15 | 1993-10-13 | Absenkkonverter zum Absenken einer externen Versorgungsspannung mit Kompensation herstellungsbedingter Abweichungen, seine Verwendung sowie zugehöriges Betriebsverfahren |
| US08/135,650 US6011428A (en) | 1992-10-15 | 1993-10-14 | Voltage supply circuit and semiconductor device including such circuit |
| KR1019930021339A KR960011557B1 (ko) | 1992-10-15 | 1993-10-14 | 전압공급회로 및 이 회로를 포함하는 반도체 장치 |
| US09/353,360 US6097180A (en) | 1992-10-15 | 1999-07-15 | Voltage supply circuit and semiconductor device including such circuit |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27639392 | 1992-10-15 | ||
| JP4-276393 | 1992-10-15 | ||
| JP4-285986 | 1992-10-23 | ||
| JP28598692 | 1992-10-23 | ||
| JP223393 | 1993-01-11 | ||
| JP5-2233 | 1993-01-11 | ||
| JP5157565A JP2851767B2 (ja) | 1992-10-15 | 1993-06-28 | 電圧供給回路および内部降圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259150A JPH06259150A (ja) | 1994-09-16 |
| JP2851767B2 true JP2851767B2 (ja) | 1999-01-27 |
Family
ID=27453580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5157565A Expired - Lifetime JP2851767B2 (ja) | 1992-10-15 | 1993-06-28 | 電圧供給回路および内部降圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6011428A (ja) |
| JP (1) | JP2851767B2 (ja) |
| KR (1) | KR960011557B1 (ja) |
Families Citing this family (54)
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|---|---|---|---|---|
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100272508B1 (ko) * | 1997-12-12 | 2000-11-15 | 김영환 | 내부전압(vdd) 발생회로 |
| US6147540A (en) * | 1998-08-31 | 2000-11-14 | Motorola Inc. | High voltage input buffer made by a low voltage process and having a self-adjusting trigger point |
| US6259302B1 (en) * | 1998-10-22 | 2001-07-10 | National Semiconductor Corporation | Gain control signal generator that tracks operating variations due to variations in manufacturing processes and operating conditions by tracking variations in DC biasing |
| KR100549938B1 (ko) * | 1999-01-12 | 2006-02-07 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전압 변환회로 |
| JP3519646B2 (ja) * | 1999-09-13 | 2004-04-19 | 東光株式会社 | 半導体装置 |
| US6316987B1 (en) * | 1999-10-22 | 2001-11-13 | Velio Communications, Inc. | Low-power low-jitter variable delay timing circuit |
| JP3762599B2 (ja) * | 1999-12-27 | 2006-04-05 | 富士通株式会社 | 電源調整回路及びその回路を用いた半導体装置 |
| JP2001210076A (ja) | 2000-01-27 | 2001-08-03 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
| JP3738280B2 (ja) * | 2000-01-31 | 2006-01-25 | 富士通株式会社 | 内部電源電圧生成回路 |
| TW518642B (en) * | 2000-06-27 | 2003-01-21 | Semiconductor Energy Lab | Level shifter |
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