JPH06259150A - 電圧供給回路および内部降圧回路 - Google Patents
電圧供給回路および内部降圧回路Info
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Abstract
ることができる内部降圧回路を提供する。 【構成】 内部降圧回路1のレベルシフタ回路50は、
抵抗成分R1を構成するPチャネルMOSトランジスタ
501および抵抗成分R2を構成する抵抗502を含
む。レベルシフタ回路50の出力電圧が負の温度特性を
有するように、抵抗成分R1の温度係数が抵抗成分R2
の温度係数よりも大きく設定される。高温動作時に基準
電圧発生回路10により発生される基準電圧VrefP
が下がると、レベルシフタ回路50の出力電圧も低下す
る。それにより、動作温度の変化による内部電圧Vin
tPの変化が補償される。
Description
部降圧回路に関し、特に半導体装置に内蔵される電圧供
給回路および内部降圧回路に関する。
化に伴い、トランジスタのゲート酸化膜は薄くなってお
り、外部電源電圧を直接内部回路に供給することは信頼
性上問題がある。また、外部電源電圧により直接内部回
路を駆動すると、消費電力が増大する。これらの理由の
ために、16MビットDRAM(ダイナミックランダム
アクセスメモリ)には、外部電源電圧をチップ内部で降
圧して内部回路に供給する内部降圧回路が内蔵されてい
る。
スタのゲート酸化膜に印加される電界が緩和されて信頼
性が向上される。また、電源電圧の低下により内部回路
の充放電電流が減少し、消費電力が低減される。
回路図である。図8の内部降圧回路は、基準電圧発生回
路10、差動増幅回路20、ドライバ回路30およびレ
ベルシフタ回路40を含む。
トランジスタ101〜107を含む。トランジスタ10
1,102,103は、外部電源電圧Vextを受ける
電源線L1と接地電位を受ける接地線との間に直列に接
続される。トランジスタ101,102,103の各々
はダイオード接続される。また、トランジスタ104,
105,106,107は電源線L1と接地線との間に
直列に接続される。トランジスタ104,105,10
6,107の各々もダイオード接続される。トランジス
タ104のゲートは、トランジスタ102,103間の
ノードN1に接続される。
スを有し、ノードN1には電圧(Vext−2Vtp)
が出力される。ここで、VtpはPチャネルMOSトラ
ンジスタのしきい値電圧である。それにより、トランジ
スタ104のゲートおよびソース間の電位差は外部電源
電圧Vextに関係なく2Vtpになる。したがって、
トランジスタ104は定電流源として動作する。
たトランジスタ105,106,107との組合せによ
り、トランジスタ104,105間のノードN2に基準
電圧Vrefが出力される。この基準電圧Vrefは3
Vtpと等しくなる。
ンジスタ201,202,203およびNチャネルMO
Sトランジスタ204,205,206を含む。トラン
ジスタ202,203,204,205はカレントミラ
ー回路を構成する。トランジスタ204のゲートには基
準電圧発生回路10から基準電圧Vrefが与えられ、
トランジスタ205のゲートにはレベルシフタ回路40
の出力電圧が与えられる。
N3との間に接続される。トランジスタ206はノード
N4と接地線との間に接続される。トランジスタ20
1,206のゲートには制御信号VDCEが与えられ
る。
増幅回路20が活性化される。差動増幅回路20は、レ
ベルシフタ回路40の出力電圧を基準電圧発生回路10
からの基準電圧Vrefと比較し、“H”または“L”
の信号をノードN3に出力する。レベルシフタ回路40
の出力電圧が基準電圧発生回路10からの基準電圧Vr
efよりも低いときには、ノードN3には“L”の信号
が出力される。レベルシフタ回路40の出力電圧が基準
電圧発生回路10からの基準電圧Vrefよりも高いと
きには、ノードN3に“H”の信号が出力される。
に、差動増幅回路20は非活性になる。この場合、トラ
ンジスタ201がオンし、ノードN3は“H”に充電さ
れる。
ンジスタ301を含む。トランジスタ301は電源線L
1と電源線L5との間に接続され、そのゲートは差動増
幅回路20のノードN3に接続される。
出力信号が“L”のときに活性化され、差動増幅回路2
0の出力信号が“H”のときに非活性になる。このドラ
イバ回路30により電源線L5に内部電圧Vintが供
給される。
トランジスタ401,402を含む。トランジスタ40
1,402は、電源線L5と接地線との間に直列に接続
される。
5は、差動増幅回路20内のトランジスタ205のゲー
トに接続される。トランジスタ401のゲートには制御
信号/VDCEが与えられる。制御信号/VDCEは制
御信号VDCEの反転信号である。トランジスタ402
はダイオード接続される。
CEが“L”のときに活性化され、制御信号/VDCE
が“H”のときに非活性になる。レベルシフタ回路40
は、トランジスタ401,402のチャネル抵抗R1,
R2により内部電圧Vintを抵抗分割し、抵抗分割さ
れた出力電圧をノードN5に出力する。その出力電圧
は、チャネル抵抗R1,R2の比によって決定される。
ながら図9の内部降圧回路の動作を説明する。
ref(=3Vtp)が発生される。PチャネルMOS
トランジスタのしきい値電圧Vtpを0.9Vとする
と、基準電圧Vrefは2.7Vになる。外部電源電圧
Vextは、たとえば5Vである。
/VDCEが“L”のときに活性化される。トランジス
タ401,402のチャネル抵抗R1,R2の比は、ノ
ードN5に内部電圧Vintの2.7/4倍の出力電圧
が供給されるように設定されている。この場合、内部電
圧Vintが4Vならば、ノードN5の出力電圧は2.
7Vになる。
“H”のときに活性化される。基準電圧発生回路10
は、レベルシフタ回路40のノードN5の出力電圧を基
準電圧発生回路10からの基準電圧Vref(=2.7
V)と比較する。
いとき、すなわち内部電圧Vintが4Vよりも低いと
きには、ノードN3の信号は“L”となる。それによ
り、ドライバ回路30内のトランジスタ301がオン
し、外部電源電圧Vextにより電源線L5が充電され
る。その結果、内部電圧Vintが上昇する。
いとき、すなわち内部電圧Vintが4Vよりも高いと
きには、ノードN3の信号は“H”になる。それによ
り、ドライバ回路30内のトランジスタ301がオフす
る。その結果、電源線L5への外部電源電圧Vextの
供給が停止する。
電圧Vextが4V以上であると、図9に示されるよう
に、内部電圧Vintは4Vに保持される。なお、外部
電源電圧Vextが4V以下であると、内部電圧Vin
tは外部電源電圧Vextと等しくなる。
する半導体装置を発見し、その出荷を防ぐため、様々な
出荷前テストが行なわれている。バーインテストは出荷
前テストの1つとして一般に行なわれており、そこでは
テストされるべき半導体装置が、設計されている通常の
電源電圧よりも高い電源電圧の下でかつ高い周囲温度の
下で長時間にわたって動作される。
は、通常動作において周囲温度0℃ないし70℃の下で
5.0Vの外部電源電圧が供給され、バーインテストに
おいて周囲温度125℃の下で8.0Vの外部電源電圧
が供給される。以下の記載では、バーインテストを考慮
した内部降圧回路(または電圧供給回路)について説明
する。
降圧回路のブロック図である。図10は、本願発明の背
景を示している。図10を参照して、内部降圧回路10
0は、バーインテスト用基準電圧発生回路10a′と、
通常動作用基準電圧発生回路10b′と、電圧選択回路
90と、差動増幅回路20と、ドライバ回路30とを含
む。
は、外部電源電圧(たとえば5.0V)Vextが供給
され、バーインテスト用基準電圧Vrefbおよび通常
動作用基準電圧Vrefnをそれぞれ発生する。基準電
圧VrefbおよびVrefnは電圧選択回路90に与
えられる。電圧選択回路90は、与えられた電圧Vre
fbおよびVrefnを比較し、高い方を基準電圧Vr
efとして差動増幅回路20に与える。
応答して活性化され、与えられた基準電圧Vrefおよ
び内部電圧(または内部電源電圧)Vintに応答して
差動動作を行なう。ドライバ回路30は、差動増幅回路
20から出力される制御電圧Vcに応答して内部電圧V
intを出力する。出力電圧Vintは、図示されてい
ない内部回路に内部電源電圧として供給され、かつ差動
増幅回路20にも与えられる。
に示した電圧選択回路90によって選択される基準電圧
Vrefとの間の関係を示す電圧特性図である。図11
を参照して、横軸が外部電源電圧Vext(V)を示
し、縦軸が基準電圧Vref(V)を示す。図11にお
いて、太い実線により示された折線(または曲線)が、
図10に示した選択回路90によって選択される電圧、
すなわち差動増幅回路20に与えられる基準電圧Vre
fを示している。
Vextの関係を示し、直線252はVref=3.3
V(一定)を示し、直線253はVref=Vext−
2.7Vの関係を示している。
3Vの範囲では、外部電源電圧Vextに等しい基準電
圧Vrefが出力される。したがって、この範囲におい
て基準電圧Vrefは直線251上に存在する。
られた2つの電圧VrefbおよびVrefnの高い方
を選択的に出力する。したがって、外部電源電圧Vex
tの3.3≦Vext≦6.0(V)の範囲では、3.
3Vの予め定められた電圧が基準電圧Vrefとして出
力される。
電圧または内部電源電圧Vintおよび与えられた基準
電圧Vrefに応答して、内部電圧Vintが基準電圧
Vrefと同じレベルになるようにドライバ回路30を
制御する。ドライバ回路30は、差動増幅回路20から
与えられる制御電圧Vcに応答して内部電圧Vintの
レベルを制御する。
ext≦6.0Vの範囲では、3.3Vの基準電圧Vr
efが差動増幅回路20に与えられるので、この範囲に
おいて3.3V(一定)の電圧Vintが内部電源電圧
として、図示されていない内部回路に供給される。
ードにおいて動作する場合では、5.0Vの外部電源電
圧Vextが与えられ、内部降圧回路100は3.3V
(一定)の電圧Vintを内部電源電圧として内部回路
に供給する。
ンテストのための回路構成が考慮される必要がある。た
とえば、図10に示した内部降圧回路100は、図11
に示すようなバーインテストのための特別の特性を有し
ている。再び図11を参照して、8.0Vの外部電源電
圧Vextが供給されたとき、図10に示した電圧選択
回路90は5.3Vの基準電圧Vrefを出力する(点
P10を参照)。すなわち、外部電源電圧Vextが
6.0V<Vextの範囲で変化するとき、基準電圧V
refは、Vref=Vext−2.7Vの直線253
上に存在する。言い換えると、6.0V<Vextの範
囲において前述のバーインテストのための条件(点P1
0)を満足させるため、図10に示した電圧選択回路9
0と基準電圧発生回路10a′および10b′との間に
おいて図11に示した特性が与えられている。
100は、外部電源電圧Vextの3.3V≦Vext
≦6.0Vの範囲においてのみ、3.3V(一定)の電
圧Vintを内部電源電圧として供給することができ
る。言い換えると、6.0V<Vextの範囲では、
3.3Vを超える内部電圧Vintが出力され、図示さ
れていない内部回路において後に述べるような問題が引
き起こされる。
を参照して、内部降圧回路が高温(約70℃〜80℃)
で動作した場合には、PチャネルMOSトランジスタの
しきい値電圧Vtpが、室温(たとえば25℃)で動作
した場合に比べて、約0.07V下がってしまう。それ
により、基準電圧Vref(=3Vtp)が、高温動作
時には、室温動作時に比べて、約0.21V下がる。し
たがって、高温動作時には、基準電圧Vrefが2.4
9Vになる。
フタ回路40の出力電圧が2.49Vと等しくなるよう
にドライバ回路30を制御するので、高温動作時には、
内部電圧Vintは、2.49・(4/2.7)=3.
69[V]になる。このように、内部電圧Vintは、
高温動作時には、室温動作時に比べて、0.31Vも下
がってしまう。
半導体記憶装置では、内部電圧Vintの低下によって
アクセス速度が遅くなるという問題がある。
ロセスにおけるパラメータの変動により基準電圧発生回
路10により発生される基準電圧Vrefが変動する
と、ドライバ回路30により供給される内部電圧Vin
tも変動する。基準電圧Vrefが高くなると内部電圧
Vintも高くなり、基準電圧Vrefが低くなると内
部電圧Vintも低くなる。
動すると、内部電圧Vintは0.1×(4/2.7)
=0.15[V]だけ変動する。このように、従来の内
部降圧回路においては、プロセスにおけるパラメータの
変動により内部電圧が変動するという問題がある。
について既に指摘したように、内部降圧回路100は図
11に示した3.3V≦Vext≦6.0Vの範囲にお
いてのみ所望の内部電圧Vint(=3.3V)を図示
されていない内部回路に供給することができる。もし、
通常動作のための周囲温度で6.0Vを超える外部電源
電圧Vextが供給されると、図11からわかるように
3.3Vを超える電圧Vintが内部電源電圧として内
部回路に供給されることになる。
る電源電圧が半導体集積回路に供給されると、半導体集
積回路において動作タイミング上の問題が引き起こされ
る。すなわち、より高いレベルを有する電源電圧が供給
されたとき、半導体集積回路を構成するトランジスタ
(電界効果トランジスタおよびバイポーラトランジスタ
を含む)の動作速度がより高くなる。このことは、場合
によっては、何らかの回路において設計された動作タイ
ミングが得られなくなる可能性があることを意味する。
ない内部回路に3.3V(一定)の設計された内部電源
電圧を供給する必要があり、この必要から外部電源電圧
Vextの許容される範囲が3.3V≦Vext≦6.
0Vの範囲に制限されている。言い換えると、バーイン
テストの条件(図11に示した点P10)を満足させる
ために、図10に示した内部降圧回路100に供給可能
な外部電源電圧Vextの範囲が制限され、外部電源電
圧Vextの供給のための十分なマージンが得られなか
った。
望の内部出力電圧を安定に供給することができる電圧供
給回路を提供することである。
パラメータが変動しても所望の内部電圧を安定に供給す
ることができる内部降圧回路を提供することである。
関係なく所望の内部電圧を安定に供給することができか
つプロセスにおけるパラメータが変動しても所望の内部
出力電圧を安定に供給することができる電圧供給回路を
提供することである。
ストの実行を考慮したうえで、外部から与えられる電源
電圧のより広い範囲で動作できる電圧供給回路を提供す
ることである。
複数の電圧変換回路を有するデバイスにおいて、安定し
た内部電圧の供給を行なうことである。
ドライバ手段、分圧手段、および比較手段を備える。
駆動され、基準電圧を発生する。ドライバ手段は、外部
電源電圧を受け、内部出力電圧を供給する。分圧手段
は、第1および第2の抵抗手段を含み、ドライバ手段に
より供給される内部出力電圧を第1および第2の抵抗手
段により抵抗分割して所定の出力電圧を供給する。比較
手段は、分圧手段により供給される分割された出力電圧
を基準電圧発生手段により発生される基準電圧と比較
し、分割された出力電圧と基準電圧との差に基づいてド
ライバ手段を制御する。
動作温度の変化による内部出力電圧の変化を補償するよ
うに、異なる温度係数の抵抗値を有する。
ドライバ手段、分圧手段、比較手段および調整手段(ト
リミング手段)を備える。
駆動され、基準電圧を発生する。ドライバ手段は、外部
電源電圧を受け、内部電源電圧を内部回路に供給する。
分圧手段は、ドライバ手段により供給される内部電圧を
抵抗分割して所定の出力電圧を供給する。比較手段は、
分圧手段により供給される出力電圧を基準電圧発生手段
により発生される基準電圧と比較し、出力電圧と基準電
圧との差に基づいてドライバ手段を制御する。調整手段
は、分圧手段の分割比を調整する。
ドライバ手段、分圧手段、比較手段および調整手段を備
える。
駆動され、基準電圧を発生する。ドライバ手段は、外部
電源電圧を受け、内部出力電圧を供給する。分圧手段
は、第1および第2の抵抗手段を含み、ドライバ手段に
より供給される内部出力電圧を第1および第2の抵抗手
段により抵抗分割して所定の出力電圧を供給する。比較
手段は、分圧手段により供給される分割された出力電圧
を基準電圧発生手段により発生される基準電圧と比較
し、分割された出力電圧と基準電圧との差に基づいてド
ライバ手段を制御する。
抵抗手段の少なくとも一方の抵抗値を調整する。分圧手
段の第1および第2の抵抗手段は、動作温度の変化によ
る内部電圧の変化を補償するように、異なる温度係数の
抵抗値を有する。
準電圧発生手段、電圧選択手段ならびに出力回路手段を
備える。
られる電源電圧に比例しかつ周囲温度の上昇に応答して
増加する第1の基準電圧を発生する。第2の基準電圧発
生手段は、外部から与えられる電源電圧に依存しない第
2の基準電圧を発生する。電圧選択手段は、第1および
第2の基準電圧を受けるように接続され、第1および第
2の基準電圧の高い方を選択的に出力する。出力回路手
段は、電圧選択手段から出力された電圧を内部回路に供
給する。
準電圧発生手段、電圧選択手段ならびに出力回路手段を
備える。
トのための予め定められた周囲温度において予め定めら
れたバーイン基準電圧を発生し、かつ通常の動作の周囲
温度においてバーイン基準電圧よりも低い基準電圧を発
生する。第2の基準電圧発生手段は、外部から与えられ
る電源電圧に依存しない予め定められた基準電圧を発生
する。電圧選択手段は、第1および第2の基準電圧発生
手段から発生された基準電圧の高い方を選択的に出力す
る。出力回路手段は、電圧選択手段から出力された電圧
を内部回路に供給する。
プ用の内部電圧に変換する降圧回路は単一の基準電圧を
発生する基準電圧発生手段と、第1および第2変換手段
と、それぞれのフィードバック手段を備える。
動増幅手段と外部電圧を受け、個別に内部電圧を出力す
る駆動手段を含み、フィードバック手段は内部電圧に関
するフィードバック電圧を差動増幅手段にフィードバッ
クし、差動増幅手段は基準電圧とフィードバック電圧と
の差に応答して駆動手段を制御するための制御電圧を出
力し、フィードバック手段は内部電圧を受け、フィード
バック電圧を発生するために、フィードバック割合をそ
れ自身に適用するためのレベルシフト手段を含み、レベ
ルシフト手段はフィードバック割合を設定するための比
率設定手段を含み、比率設定手段は基準電圧の変化を補
償するための補償手段を含む。
る基準電圧も変化し、比較手段の出力も変化する。それ
により、ドライバ手段により供給される内部出力電圧も
変化する。
は、分圧手段の第1および第2の抵抗手段が、動作温度
の変化による内部出力電圧の変化を補償するように、異
なる抵抗値を有する。したがって、動作温度が変化する
と、分圧手段の分割比が変化し、分圧手段により供給さ
れる分割された出力電圧が変化する。その結果、基準電
圧発生手段により発生される基準電圧の変化が分圧手段
により供給される分割された出力電圧の変化によって補
償され、ドライバ手段から供給される内部出力電圧が所
望の値になる。
圧が下降するものと仮定する。この場合、分圧手段から
供給される分割された出力電圧が負の温度特性を有する
ように、第1および第2の抵抗手段の温度係数が設定さ
れる。それにより、動作温度が高くなると、比較手段に
与えられる分割された出力電圧および基準電圧が共に低
くなる。その結果、ドライバ手段により供給される内部
出力電圧は、動作温度に関係なく一定になる。したがっ
て、高温時における内部回路の動作速度の遅れが低減さ
れる。
分割された出力電圧が高温時に基準電圧発生手段により
発生される基準電圧よりも高くなるように第1および第
2の抵抗手段の温度係数を設定すると、高温時には、常
温時よりも内部出力電圧が高くなる。その結果、高温時
における内部回路の動作速度の遅れがさらに低減され
る。
手段により発生される基準電圧が変動すると、比較手段
の出力も変動する。それにより、ドライバ手段により供
給される内部電源電圧も変動する。
は、調整手段により分圧手段の分割比を調整することが
できる。したがって、プロセスにおけるパラメータの変
動により基準電圧発生手段により発生される基準電圧が
変動した場合には、調整手段により分圧手段により供給
される出力電圧を調整することができる。
変動による内部電源電圧の変動を分圧手段の出力電圧の
調整によって補償することができる。
変化による内部出力電圧の変化が補償され、かつプロセ
スにおけるパラメータの変動による内部出力電圧の変動
も補償される。
電圧発生手段が、周囲温度の上昇に応答して増加する第
1の基準電圧を発生する。言い換えると、第1の基準電
圧は、周囲温度の下降に応答して減少される。電圧選択
手段は、第1および第2の基準電圧の高い方を選択的に
出力する。すなわち、電圧選択手段は、周囲温度が高い
バーインテストが行なわれるとき、第1の基準電圧発生
手段から発生された第1の基準電圧を選択的に出力す
る。一方、電圧選択手段は、周囲温度の低い通常の動作
が行なわれるとき、第2の基準電圧発生手段から発生さ
れる第2の基準電圧を選択的に出力する。したがって、
周囲温度の低い通常の動作モードにおいて、外部から与
えられる電源電圧に依存しない第2の基準電圧が電圧選
択手段を介して出力回路手段に与えられ得るので、外部
から与えられる電源電圧のより広い範囲で内部回路に所
望の電圧を供給することができる。
電圧発生手段が、バーインテストのための予め定められ
た周囲温度において予め定められたバーイン基準電圧を
発生し、一方、通常動作の周囲温度においてバーイン基
準電圧よりも低い基準電圧を発生する。電圧選択手段
は、バーインテストモードにおいてバーイン基準電圧を
選択的に出力し、一方、通常動作モードにおいて外部か
ら与えられる電源電圧に依存しない予め定められた基準
電圧を選択的に出力する。したがって、外部から与えら
れる電源電圧のより広い範囲で所望の電源電圧を内部回
路に供給することができる。
電圧に変換する降圧回路においては、単一の基準電圧を
発生する基準電圧発生手段と2つの変換手段およびフィ
ードバック手段とを含む。それぞれの電圧変換手段がレ
ベルシフト手段を含むフィードバック手段を有し、レベ
ルシフト手段は基準電圧の変動を補償するようにフィー
ドバック割合を設定する。したがって2つの変換手段を
有するデバイスにおいて基準電圧の変動が補償される。
す回路図である。
10、差動増幅回路20、ドライバ回路30およびレベ
ルシフタ回路50を含む。基準電圧発生回路10、差動
増幅回路20およびドライバ回路30の構成および動作
は、図8に示される基準電圧発生回路10、差動増幅回
路20およびドライバ回路30の構成および動作とそれ
ぞれ同様である。
内部電圧VrefPが出力され、差動増幅回路20内の
トランジスタ204のゲートに与えられる。差動増幅回
路20内のトランジスタ201のゲートには制御信号V
DCEPが与えられる。
Sトランジスタ501および抵抗502を含む。トラン
ジスタ501は電源線L3とノードN5との間に接続さ
れ、抵抗502はノードN5と接地線との間に接続され
る。ノードN5は、差動増幅回路20内のトランジスタ
205のゲートに接続される。トランジスタ501のゲ
ートには、制御信号/VDCEPが与えられる。制御信
号/DCEPは制御信号VDCEPの反転信号である。
し、抵抗502は抵抗成分R2を有する。抵抗成分R1
の温度係数α1 は抵抗成分R2の温度係数α2 よりも大
きく設定される。抵抗502はたとえばポリシリコンに
より形成される。たとえば、抵抗成分R1の温度係数α
1 は4×10-3[/℃]であり、抵抗成分R2の温度係
数α2 は−5×10-4[/℃]である。
する。図1の内部降圧回路1の基本動作は、図8の従来
の内部降圧回路の動作と同様であるので、説明を省略す
る。
50内の抵抗成分R1の抵抗値R1は13KΩに設定さ
れ、抵抗成分R2の抵抗値R2 は27KΩに設定され
る。したがって、内部電圧VintPが4Vのときに
は、レベルシフタ回路50内のノードN5に2.7Vが
出力される。
抗値R1 ′および抵抗成分R2の抵抗値R2 ′は次式の
ようになる。
は抵抗成分R2の温度係数を表わし、ΔTは動作温度と
基準温度(室温)との温度差を表わしている。上記の例
では、R1 =13[KΩ]、R2 =27[KΩ]、α1
=4×10-3[/℃]、α2 =−5×10-4[/℃]、
ΔT=80−25=55[℃]であるので、R1 ′=1
5.9[KΩ]、R2 ′=26.3[KΩ]となる。
らば、高温動作時のレベルシフタ回路50のノードN5
の出力電圧は、 4×26.3×103 /(15.9×103 +26.3
×103 )=2.49[V] となる。
圧VrefPは2.49Vである。そのため、レベルシ
フタ回路50の出力電圧が基準電圧Vrefに等しくな
る。その結果、室温動作時および高温動作時において、
ドライバ回路30により供給される内部電圧VintP
は4Vで一定となり、安定に供給される。したがって、
高温動作時における半導体記憶装置のアクセス速度の遅
れが低減される。
R1,R2の抵抗値および温度係数は上記の例に限定さ
れない。次の式が満足されるようにレベルシフタ回路5
0内の抵抗成分R1,R2の抵抗値および温度係数を設
定すると、室温動作時および高温動作時における内部電
圧VintPが一定となる。
R1の抵抗値を表わし、R2 は基準温度における抵抗成
分R2の抵抗値を表わす。また、α1 は抵抗成分R1の
温度係数を表わし、α2 は抵抗成分R2の温度係数を表
わし、α3 は基準電圧の温度係数を表わす。さらに、V
iは基準温度における内部電圧を表わし、Vrは基準温
度における基準電圧を表わす。ΔTは動作温度と基準温
度との差を表わす。基準電圧の温度係数α3 は次式によ
り求められる。
化分を表わし、Vrは基準温度における基準電圧を表わ
す。
レベルシフタ回路50内の抵抗成分R1,R2の抵抗値
および温度係数を設定すると、動作温度にかかわらず一
定の内部電圧が供給される。
り発生される基準電圧VrefPが負の温度特性を有す
るので、レベルシフタ回路50の出力電圧も負の温度特
性を有するように、抵抗成分R1,R2の材料が選択さ
れる。この場合、抵抗成分R1の温度係数α1 が抵抗成
分R2の温度係数α2 よりも大きく設定される。
準電圧VrefPが正の温度特性を有するときには、レ
ベルシフタ回路50の出力電圧も正の温度特性を有する
ように、抵抗成分R1,R2の材料が選択される。この
場合、抵抗成分R1の温度係数α1 が抵抗成分R2の温
度係数α2 よりも小さく設定される。
のノードN5の出力電圧が高温動作時の基準電圧Vre
fよりも高くなるように、レベルシフタ回路50内の抵
抗成分R1,R2の抵抗値および温度係数が設定される
と、高温動作時の内部電圧VintPを4Vよりも高く
することができる。その結果、高温動作時の半導体記憶
装置のアクセス速度の遅れをさらに低減することができ
る。
れる内部電圧は、周辺回路、メモリアレイなどの内部回
路に内部電源電圧として供給されてもよく、あるいは、
内部回路に基準電圧または駆動電圧として供給されても
よい。
す回路図である。図2の内部降圧回路1は、基準電圧発
生回路10、差動増幅回路20、ドライバ回路30およ
びレベルシフタ回路60を含む。基準電圧発生回路1
0、差動増幅回路20およびドライバ回路30の構成お
よび動作は、図1および図7に示される基準電圧発生回
路10、差動増幅回路20およびドライバ回路30の構
成および動作と同様である。
Sトランジスタ600〜60n,610〜61nおよび
ヒューズリンクL11〜L1n,L21〜L2nを含
む。
抗成分R1を構成する。トランジスタ610〜61nは
放電側の抵抗成分R2を構成する。トランジスタ600
は電源線L3とノードN5との間に接続され、トランジ
スタ610はノードN5と接地線との間に直列に接続さ
れる。トランジスタ601およびヒューズリンクL11
は電源線L3とノードN5との間に直列に接続され、ヒ
ューズリンクL21およびトランジスタ611はノード
N5と接地線との間に直列に接続される。同様に、トラ
ンジスタ60nおよびヒューズリンクL1nは電源線L
3とノードN5との間に直列に接続され、ヒューズリン
クL2nおよびトランジスタ61nはノードN5との接
地線との間に直列に接続される。
ンジスタ205のゲートに接続される。トランジスタ6
00〜60nのゲートには制御信号/VDCEPが与え
られる。トランジスタ610〜61nの各々はダイオー
ド接続される。ヒューズリンクL11〜L1n,L21
〜L2nの各々は、レーザにより切断(ブロー)するこ
とができる。
する。内部降圧回路1の基本動作は、従来の内部降圧回
路と同様であるので、説明を省略する。
つき)によって基準電圧発生回路10により発生される
基準電圧VrefPが2.7Vよりも高くなると、ドラ
イバ回路30により供給される内部電圧VintPも4
Vよりも高くなる。この場合、レベルシフタ回路60内
の放電側のヒューズリンクL21〜L2nの一部または
すべてをレーザにより切断(ブロー)する。それによ
り、レベルシフタ回路60内のノードN5の出力電圧が
基準電圧発生回路10により発生される基準電圧Vre
fPと同様に2.7Vよりも高くなるように、放電側の
抵抗成分R2の抵抗値を高く設定する。その結果、ドラ
イバ回路30により供給される内部電圧VintPが4
Vに設定される。
つき)によって基準電圧発生回路10により発生される
基準電圧VrefPが2.7Vよりも低くなると、ドラ
イバ回路30により供給される内部電圧VintPも4
Vよりも低くなる。この場合、レベルシフタ回路60内
の充電側のヒューズリンクL11〜L1nの一部または
すべてをレーザにより切断(ブロー)する。それによ
り、レベルシフタ回路60内のノードN5の出力電圧が
基準電圧発生回路10により発生される基準電圧Vre
fPと同様に2.7Vよりも低くなるように、充電側の
抵抗成分R1の抵抗値を高く設定する。その結果、ドラ
イバ回路30により供給される内部電圧VintPが4
Vに設定される。
の変動により基準電圧VrefPが高くなると、レベル
シフタ回路60内の放電側のヒューズリンクL21〜L
2nの一部またはすべてを切断し、基準電圧VrefP
が低くなると、レベルシフタ回路60内の充電側のヒュ
ーズリンクL11〜L1nの一部またはすべてを切断す
る。
力電圧の変化分は、切断するヒューズリンクの本数によ
って自由に設定することができる。したがって、プロセ
スにおけるパラメータが変動しても、常に一定の安定な
内部電圧が得られる。
増幅回路20の駆動能力は入力電圧が高いほど大きくな
る。一方、差動増幅回路20の感度は入力電圧が低いほ
ど高くなる。上記実施例では、基準電圧発生回路10か
ら発生される基準電圧VrefPが外部電源電圧Vex
tのほぼ半分に設定されている。それにより、比較的高
い駆動能力および比較的高い感度の両方が達成される。
を満足するように、内部電圧を設定することができる。
圧、Mはマージン、Vpthはドライバ回路30を構成
するPチャネルMOSトランジスタ301のしきい値電
圧を表わす。
れる内部電圧は、内部電源電圧として、周辺回路、メモ
リアレイなどの内部回路に供給される。
す回路図である。図3の内部降圧回路1aは、基準電圧
発生回路10、差動増幅回路20、ドライバ回路30お
よびレベルシフタ回路70を含む。基準電圧発生回路1
0、差動増幅回路20およびドライバ回路30の構成お
よび動作は、図1および図8に示される基準電圧発生回
路10、差動増幅回路20およびドライバ回路30の構
成および動作と同様である。
Sトランジスタ600〜60n、抵抗700〜70nお
よびヒューズリンクL11〜L1n,L21〜L2nを
含む。
抗成分R1を構成する。抵抗700〜70nは放電側の
抵抗成分R2を構成する。
N5との間に接続され、抵抗700はノードN5と接地
線との間に直列に接続される。トランジスタ601およ
びヒューズリンクL11は電源線L3とノードN5との
間に直列に接続され、ヒューズリンクL21および抵抗
701はノードN5と接地線との間に直列に接続され
る。同様に、トランジスタ60nおよびヒューズリンク
L1nは電源線L3とノードN5との間に直列に接続さ
れ、ヒューズリンクL2nおよび抵抗70nはノードN
5と接地線との間に直列に接続される。
ンジスタ205のゲートに接続される。トランジスタ6
00〜60nのゲートには、制御信号/VDCEPが与
えられる。ヒューズリンクL11〜L1n,L21〜L
2nの各々は、レーザにより切断(ブロー)することが
できる。
R2の抵抗値および温度係数は、第1の実施例と同様
に、動作温度の変化による基準電圧VrefPの変化が
補償されるように設定されている。したがって、室温動
作時および高温動作時に一定の内部電圧VintPが安
定に供給される。
ズリンクL21〜L2nの一部またはすべてをレーザに
より切断(ブロー)すると、放電側の抵抗成分R2の抵
抗値が上昇し、レベルシフタ回路70内のノードN5の
出力電圧は2.7Vよりも高くなる。また、レベルシフ
タ回路70内の充電側のヒューズリンクL11〜L1n
の一部またはすべてをレーザにより切断(ブロー)する
と、充電側の抵抗成分R1の抵抗値が上昇し、レベルシ
フタ回路70内のノードN5の出力電圧は2.7Vより
も低くなる。
の変動により基準電圧発生回路10により発生される基
準電圧VrefPが高くなると、放電側のヒューズリン
クL21〜L2nのいずれかまたはすべてを切断するこ
とにより、ドライバ回路30により供給される内部電圧
VintPを一定に設定することができる。プロセスに
おけるパラメータの変動により基準電圧発生回路10に
より発生される基準電圧VrefPが低くなると、充電
側のヒューズリンクL21〜L2nの一部またはすべて
を切断することにより、ドライバ回路30により供給さ
れる内部電圧VintPを一定に設定することができ
る。
力電圧の変化分は、切断するヒューズリンクの本数によ
って自由に設定することができる。したがって、プロセ
スにおけるパラメータが変動しても、常に一定の内部電
圧が得られる。
回路によれば、動作温度の変化による内部電圧の変化お
よびプロセスにおけるパラメータの変動による内部電圧
の変動を補償することが可能となる。
れる内部電圧は、周辺回路、メモリアレイなどの内部回
路に内部電源電圧として供給されてもよく、あるいは、
内部回路に基準電圧または駆動電圧として供給されても
よい。
で説明する第4の実施例に比べてループの回数が減らせ
るため、それに伴って回路の安定化が図られる。
いて説明する。図4は、第1〜第3の実施例による内部
降圧回路を内蔵するダイナミック型半導体記憶装置の全
体の構成を示すブロック図である。
ブ用内部降圧回路1a、周辺回路/スタンドバイ用内部
降圧回路1b、メモリアレイ/アクティブ用内部降圧回
路1c、メモリアレイ/スタンドバイ用内部降圧回路1
d、周辺回路2、メモリアレイ3および出力回路4を含
む。これらの回路は半導体チップCH上に形成される。
tを受ける電源端子P1および接地電位Vssを受ける
接地端子P2を有している。電源端子P1は電源線L1
を介して内部降圧回路1a,1b,1c,1dおよび出
力回路4に接続される。接地端子P2は接地線L2を介
して内部降圧回路1a,1b,1c,1d、周辺回路
2、メモリアレイ3および出力回路4に接続される。
を介して周辺回路2に内部電圧VintPが供給され
る。また、内部降圧回路1c,1dにより電源線L4を
介してメモリアレイ3に内部電圧VintMが供給され
る。出力回路4には、電源線L1を介して直接外部電源
電圧Vextが供給される。
入力バッファ、デコーダ、アドレスバッファ、制御回路
等を含む。メモリアレイ3は、複数のワード線、ワード
線に交差する複数のビット線、ビット線とワード線との
交点に設けられた複数のメモリセル、および複数のビッ
ト線に読出されたデータを増幅する複数のセンスアンプ
を含む。出力回路4は、データ出力バッファを含む。
より制御され、内部降圧回路1bは制御信号/VDCE
Pにより制御される。内部降圧回路1cは制御信号VD
CEMにより制御され、内部降圧回路1dは制御信号/
VDCEMにより制御される。制御信号/VDCEMは
制御信号VDCEMの反転信号である。これらの制御信
号は、周辺回路2に含まれる制御回路により発生され
る。
1dを制御するための制御信号のタイミング図を示す。
周辺回路2内の制御信号バッファに外部から与えられる
ロウアドレスストローブ信号/RASにより、この半導
体記憶装置のアクティブ期間およびスタンドバイ期間が
規定される。また、メモリアレイ3内のセンスアンプ
は、周辺回路2内の制御回路から発生されるセンスアン
プ活性化信号SEにより制御される。
“H”のときには、この半導体記憶装置はスタンドバイ
状態になり、ロウアドレスストローブ信号/RASが
“L”のときにこの半導体記憶装置はアクティブ状態に
なる。また、メモリアレイ3内のセンスアンプは、セン
スアンプ活性化信号SEが“H”のときに活性化され
る。
“H”のときには、制御信号VDCEPが“L”となり
かつ制御信号/VDCEPが“H”となる。それによ
り、内部降圧回路1aが非活性になり、内部降圧回路1
bが活性化される。また、ロウアドレスストローブ信号
/RASが“L”のときには、制御信号VDCEPが
“H”となりかつ制御信号/VDCEPが“L”とな
る。それにより、内部降圧回路1aが活性化され、内部
降圧回路1bは非活性になる。
きには、制御信号VDCEMが“L”となりかつ制御信
号/VDCEMが“H”となる。それにより、内部降圧
回路1cが非活性になり、内部降圧回路1dが活性化さ
れる。一方、センスアンプ活性化信号SEが“H”にな
ると、制御信号VDCEMが“H”となりかつ制御信号
/VDCEMが“L”となる。それにより、内部降圧回
路1cが活性化され、内部降圧回路1dが非活性にな
る。
周辺回路動作期間に内部降圧回路1aが活性化され、周
辺回路非動作期間に内部降圧回路1bが活性化される。
また、時刻t2から時刻t3までのセンスアンプ動作期
間に内部降圧回路1cが活性化され、センスアンプ非動
作期間に内部降圧回路1dが活性化される。
いトランジスタにより構成され、内部電圧の変動に対し
て追従性が良い。一方、内部降圧回路1b,1dはサイ
ズの小さいトランジスタにより構成され、消費電流が少
ない。したがって、アクティブ時には内部電圧の変動に
対して追従性の良い内部降圧回路1a,1cが活性化さ
れ、スタンドバイ時には消費電流の少ない内部降圧回路
1b,1dが活性化される。
る周辺回路/スタンドバイ用内部降圧回路1bの構成を
示す回路図である。内部降圧回路1bは、差動増幅回路
20、ドライバ回路30およびレベルシフタ回路50を
含む。差動増幅回路20、ドライバ回路30およびレベ
ルシフタ回路50の構成および動作は、図1に示される
差動増幅回路20、ドライバ回路30およびレベルシフ
タ回路50の構成および動作と同様である。
内部降圧回路1a,1bにより共用される。したがっ
て、図6に示される差動増幅回路20内のトランジスタ
204のゲートには図1に示される基準発生回路10か
ら基準電圧VrefPが与えられる。また、差動増幅回
路20内のトランジスタ201のゲートには制御信号/
VDCEPが与えられ、レベルシフタ回路50内のトラ
ンジスタ501のゲートには制御信号VDCEPが与え
られる。
でありかつ制御信号/VDCEPが“L”であるとき
に、図1の内部降圧回路1aの差動増幅回路20および
レベルシフタ回路50が活性化され、図6の内部降圧回
路1bの差動増幅回路20およびレベルシフタ回路50
は非活性になる。逆に、制御信号VDCEPが“L”で
ありかつ制御信号/VDCEPが“H”であるときに
は、図1の内部降圧回路1aの差動増幅回路20および
レベルシフタ回路50が非活性になり、図6の内部降圧
回路1bの差動増幅回路20およびレベルシフタ回路5
0が活性化される。
0、ドライバ回路30およびレベルシフタ回路50は、
スタンドバイ電流を低減するために、図1の内部降圧回
路1aに比べて、小さいサイズのトランジスタで構成さ
れている。
アレイ/アクティブ用内部降圧回路1cの構成は、制御
信号VDCEPの代わりに制御信号VDCEMが与えら
れかつ制御信号/VDCEPの代わりに制御信号/VD
CEMが与えられる点を除いて、図3の内部降圧回路1
aの構成と同様である。図の半導体記憶装置に内蔵され
るメモリアレイ/スタンドバイ用内部降圧回路1dの構
成は、制御信号/VDCEPの代わりに制御信号/VD
CEMが与えられかつ制御信号VDCEPの代わりに制
御信号VDCEMが与えられる点を除いて、図6に示さ
れる内部降圧回路1bの構成と同様である。
ブロック図である。
準電圧発生回路10および電圧変換回路110を含む。
0、ドライバ回路30およびレベルシフタ回路80を含
む。基準電圧発生回路10、差動増幅回路20およびド
ライバ回路30の構成および動作は、図1および図3に
示される基準電圧発生回路10、差動増幅回路20およ
びドライバ回路30の構成および動作と同様である。ま
た、レベルシフタ回路80の構成および動作は、図1に
示されるレベルシフタ回路50または図3に示されるレ
ベルシフタ回路70の構成および動作と同様である。
ext(たとえば5V)により駆動され、基準電圧Vr
(たとえば1.1V)を発生する。電圧変換回路110
は、基準電圧Vrを基準電圧Vr′(たとえば3.3
V)に変換し、それを電圧線L6に出力する。電圧変換
回路110から出力された基準電圧Vr′は、電圧変換
回路110の電流駆動能力を高めるための駆動回路(バ
ッファ)200に与えられる。駆動回路200は、基準
電圧Vr′に応答して、出力電圧VL (3.3V)を電
圧線L7に供給する。
よびドライバ回路230を含む。ドライバ回路230
は、電源線L1と電圧線L7との間に接続されたPチャ
ネルMOSトランジスタを含む。基準電圧Vr′は、差
動増幅回路220の一方の入力端子に与えられる。差動
増幅回路220の出力電圧は、ドライバ回路230のト
ランジスタのゲートに与えられる。電圧線L7の出力電
圧VL は、差動増幅回路220の他方の入力端子にフィ
ードバックされる。
回路に内部電源電圧、駆動電圧または基準電圧として供
給される。
れるレベルシフタ回路50を用いた場合には、動作温度
の変化による基準電圧Vr′ならびに出力電圧VL の変
化を補償することが可能となる。
に示されるレベルシフタ回路70を用いた場合には、動
作温度の変化による基準電圧Vr′ならびに出力電圧V
L の変化およびプロセスにおけるパラメータの変動によ
る基準電圧Vr′ならびに出力電圧VL の変動を補償す
ることが可能となる。
実施例に比べてループの数は増えるが、2段階で差動増
幅が行なわれるため、回路に流れる電流を減らすことが
できる。
の回路図である。図12に示した内部降圧回路は、図4
に示した内部降圧回路1a,1b,1cおよび1dとし
て半導体基板CH内に形成される。図12を参照して、
この内部降圧回路は、バーインテスト用基準電圧発生回
路10aと、通常動作用基準電圧発生回路10bと、電
圧選択回路90と、差動増幅回路20と、ドライバ回路
30とを含む。
は、外部電源電圧Vextと接地電位との間に直列に接
続された抵抗111および定電流源112を含む。抵抗
111および定電流源112の共通接続ノードを介し
て、バーインテスト用基準電圧Vrefbが出力され
る。
部電源電圧Vextと接地電位との間に直列に接続され
た定電流源121および抵抗122を含む。定電流源1
21および抵抗122の共通接続ノードを介して、通常
動作用基準電圧Vrefnが出力される。
0bについては、後で図14および図15を参照して詳
細に説明されるのであるが、バーインテスト用基準電圧
発生回路10aの出力電圧Vrefbは、正の温度特性
(または正の温度係数)を有していることが指摘され
る。すなわち、周囲温度が上昇するにつれて、基準電圧
Vrefbの電圧レベルが上昇する。一方、通常動作用
基準電圧発生回路10bの出力電圧Vrefnは、周囲
温度の変化により影響されない。
タ902,903および907と、NMOSトランジス
タ904,905および906とを含む。トランジスタ
902ないし906により差動増幅器が構成され、差動
増幅器の出力電圧がドライバトランジスタ907のゲー
ト電極に与えられる。
ト電極が基準電圧Vrefbを受けるように接続され
る。一方、トランジスタ905は、ゲート電極が基準電
圧Vrefnを受けるように接続される。トランジスタ
902および904の共通接続ノードを介して、制御電
圧がトランジスタ907のゲートに与えられる。これに
より、トランジスタ907の導通状態が制御され、与え
られた基準電圧VrefbおよびVrefnのうちのい
ずれか高い方が、出力基準電圧Vrefとして出力され
る。言い換えると、電圧選択回路90は、2つの与えら
れた基準電圧VrefbおよびVrefnを比較し、よ
り高い方の電圧レベルを有する電圧を出力基準電圧Vr
efとして選択的に出力する。出力基準電圧Vrefは
差動増幅回路20に与えられる。
タ201,202および203と、NMOSトランジス
タ204,205および206とを含む。トランジスタ
202ないし206により差動増幅器が構成される。ト
ランジスタ204は、ゲート電極が電圧選択回路90か
らの出力基準電圧Vrefを受けるように接続される。
トランジスタ205は、ゲート電極が内部電圧(すなわ
ち内部電源電圧)Vintを受けるように接続される。
トランジスタ201および206は、ゲート電極が制御
信号VDCEを受けるように接続される。トランジスタ
202および204の共通接続ノードN3を介して、制
御電圧Vcがドライバ回路30を構成するPMOSトラ
ンジスタ301のゲート電極に与えられる。
き、トランジスタ206がオンし、トランジスタ201
がオフする。したがって、トランジスタ202ないし2
06によって構成された差動増幅器が活性化され、駆動
トランジスタ301の導通が差動増幅器からの出力電圧
Vcにより制御される。これにより、内部電圧(すなわ
ち内部電源電圧)Vintのレベルが電圧選択回路90
から与えられる基準電圧Vrefと同じになるように制
御される。
れたとき、トランジスタ201がオンし、トランジスタ
206がオフする。したがって、トランジスタ202な
いし206により構成された差動増幅器が非活性状態に
もたらされ、“H”の制御電圧Vcがトランジスタ30
1のゲート電極に与えられる。トランジスタ301が与
えられた制御電圧Vcに応答してオフするので、内部電
圧Vintは出力されない。
に示した電圧選択回路90によって選択される基準電圧
Vrefとの間の関係を示す電圧特性図である。図13
を参照して、横軸は外部電源電圧Vext(V)を示
し、縦軸が出力基準電圧Vref(V)を示す。図11
に示した電圧特性図と同様に、直線251はVref=
Vextの関係を示し、直線252はVref=3.3
V(一定)の関係を示し、直線253はVref=Ve
xt−2.7Vの関係を示す。
は、外部電源電圧Vextに依存して変化する基準電圧
Vrefb(=Vext−IB ・RB )を出力する。こ
こで、IB は定電流源112の出力電流を示し、RB は
抵抗111の抵抗値を示す。
は、外部電源電圧Vextに依存しない、すなわち一定
の基準電圧Vrefn(=IN ・RN )を出力する。こ
こで、IN は定電流源121の出力電流を示し、RN は
抵抗122の抵抗値を示す。
Vの範囲では、Vref=Vextの出力基準電圧Vr
efが差動増幅回路20に与えられる。したがって、こ
の範囲では、Vint=Vextの関係を有する内部電
圧Vintが内部電源電圧として図示されていない内部
回路に供給される。
インテスト用基準電圧発生回路10aは正の温度特性を
有している。すなわち、バーインテスト用の基準電圧V
refbは正の温度係数を有しているので、その電圧レ
ベルが周囲温度の上昇に応答して高くなる。言い換える
と、基準電圧Vrefbの電圧レベルは、周囲温度の下
降に応答して低くなる。
た内部降圧回路が適用される半導体装置においてもバー
インテストのための条件(すなわち図11および図13
に示した点P10)が要求されるものと仮定する。すな
わち、バーインテストを実行するために、この例では、
周囲温度125℃の下で、Vext=8V,Vint=
5.3Vが要求される。
バーインテスト用基準電圧発生回路10aは図13に示
した特性を有している。すなわち、125℃の周囲温度
において、電圧選択回路90は、電源電圧Vextが8
Vのとき、5.3Vの基準電圧Vrefを出力すること
ができる。したがって、図示されていない内部回路に、
バーインテストのための条件(すなわち図13における
点P10)を満足する内部電圧(Vint)が供給され
得る。さらには、125℃の周囲温度において、6.0
Vを越える外部電源電圧Vextが供給されたとき、V
ref=Vext−2.7Vの関係を満たす基準電圧V
refが差動増幅回路20に与えられる。
常動作のための周囲温度0℃ないし70℃の範囲では、
出力基準電圧Vrefの特性が図13に示した直線25
4にシフトされる。すなわち、図12に示したバーイン
テスト用基準電圧発生回路10aが正の温度特性を有し
ているので、周囲温度の下降に従って出力基準電圧Vr
efが直線254に示すように減少される。このこと
は、通常動作において次のような利点をもたらす。
られた基準電圧VrefbおよびVrefnの高い方を
出力基準電圧Vrefとして選択的に出力する。通常動
作のための周囲温度(RT)において、基準電圧Vre
fbが図13に示すように減少されるので、電圧選択回
路90から3.3V(一定)の出力基準電圧Vrefを
出力できる外部電源電圧Vextの範囲が広げられ得
る。すなわち、図10に示した内部降圧回路100は、
図11に示されるように、3.3V≦Vext≦6.0
Vの範囲でのみ3.3Vの内部電圧Vintを出力する
ことが可能であったが、図12に示した内部降圧回路
は、図13に示すように、3.3V≦Vext≦6.0
+αVの範囲で3.3V(一定)の内部電圧Vintを
出力可能となる。言い換えると、正の温度特性を有する
バーインテスト用基準電圧発生回路10aを用いること
により、バーインテストの実行を考慮したうえで、内部
降圧回路が通常動作のための周囲温度(RT)において
外部電源電圧Vextのより広い範囲で動作し得るよう
になる。
用基準電圧発生回路10aの回路図である。図14を参
照して、定電流源回路112は、PMOSトランジスタ
131および135と、NMOSトランジスタ132,
133および134と、抵抗136とを含む。
しており、したがって、トランジスタ132は低い相互
コンダクタンスを有している。したがって、トランジス
タ131は、スレッショルド領域で動作される。言い換
えると、トランジスタ131は、ほぼ非導通状態にもた
らされている。したがって、トランジスタ131のゲー
ト−ソース間電圧Vgsは、ほぼVtp(VtpはPM
OSトランジスタのしきい値電圧)になる。その結果、
次式の関係が得られる。
流であり、R10は抵抗136の抵抗値である。
レントミラー回路が構成されている。トランジスタ13
3および134はこの例では同じトランジスタサイズを
有しており(したがって同じ相互コンダクタンスを有し
ている)、したがってIB =I10の関係が成り立つ。
その結果、次式の関係が得られる。
力電圧Vrefbは、次式により表わされる。
efbに正の温度特性を与えるためには、(i)IB に
負の温度特性を与える,および/または(ii)RB に
負の温度特性を与える,のいずれかの条件が要求され
る。
を図14に示したバーインテスト用基準電圧発生回路1
0aに与えるために、様々な回路構成が用いられ得る。
一般に、PMOSトランジスタのしきい値電圧Vtpは
負の温度特性を有している。たとえば、周囲温度が25
℃から125℃に上昇したとき、しきい値電圧Vtpは
0.1Vないし0.2Vほど低下される。したがって、
式(7)からわかるように、たとえもし抵抗136の抵
抗値R10が温度特性を有していなくても、I B は負の
温度特性を有することができる。しかしながら、好まし
くは、抵抗136に正の温度特性を有する材料を用いる
方が、IB の温度係数をより大きく設定することができ
る。
ばポリシリコンが用いられる。ポリシリコンの温度係数
は、構造およびポリシリコンに含まれる不純物濃度に依
存して変化する。一般に、不純物がドープされる前のポ
リシリコンは半導体のように負の温度特性を有してお
り、不純物濃度が増加されるに従って温度係数が大きく
なり、したがって、温度係数は負の値から正の値へ変化
する。
る。図17を参照して、横軸は周囲温度Tの変化を示
し、縦軸はポリシリコンの抵抗Rの変化を示す。不純物
濃度が矢印ARにより示されるように増加されるに従っ
て、ポリシリコンの抵抗は曲線281から282に向か
ってしだいに変化する。所望の温度係数を与えるためポ
リシリコンの不純物濃度が最適な値に選択される。
抵抗材料として、拡散抵抗およびトランジスタのチャネ
ル抵抗なども用いられ得ることが指摘される。
に、基準電圧Vrefbに正の温度特性を与えるため、
Vtp・RB /R10の値が負の温度特性を有するよう
に抵抗材料が選択される。すなわち、抵抗111および
136のいずれもが正の温度特性を有する場合では、次
の不等式により表わされる関係を有する抵抗材料が図1
4に示した抵抗111および136にそれぞれ用いられ
る。
テスト用基準電圧発生回路10aにおいて用いることに
より、基準電圧発生回路10aが、正の温度特性を有す
る基準電圧Vrefbを発生することができる。
電圧発生回路10bの回路図である。図15を参照し
て、定電流源回路121は、PMOSトランジスタ14
1,145,146および147と、NMOSトランジ
スタ142,143および144と、抵抗148とを含
む。トランジスタ143および144によりカレントミ
ラー回路が構成され、トランジスタ146および147
により別のカレントミラー回路が構成される。
14に示した回路112と同様である。しかしながら、
通常動作用基準電圧発生回路10bでは、温度特性を有
していない(またはほとんど無視できる)回路素子が用
いられている。その結果、図15に示した基準電圧発生
回路10bは、周囲温度の変化に依存することなく、一
定の基準電圧Vrefnを出力することができる。
び136として用いられ得る調整可能な抵抗回路の回路
図である。図16(a)は、抵抗136のための調整可
能な抵抗回路を示す。この抵抗回路136は、直列に接
続された抵抗260,261,…と、各々が対応する抵
抗261,262,…の1つをわたって接続されたヒュ
ーズリンク271,272,…とを含む。
により、バーインテストのための電圧条件が場合により
シフトされ得る。そのような場合において、ヒューズリ
ンク271,272,…を選択的にレーザにより切断
(ブロー)することにより、抵抗回路136の抵抗値R
10を好ましい値に調整することができる。同様に、図
16(b)に示した抵抗回路111が図14に示した抵
抗111として用いられる。したがって、抵抗回路11
1の抵抗値RB をも所望な値に調整することができる。
は、正の温度特性を有するバーインテスト用基準電圧発
生回路10aを備えているので、図13に示した温度特
性を有する内部電圧Vintが内部電源電圧として供給
される。したがって、外部電源電圧Vextのより広い
範囲、すなわち3.3V≦Vext≦6.0+αVの範
囲で、通常動作のための周囲温度の下、3.3V(一
定)の内部電圧Vintを内部電源電圧として図示され
ていない内部回路に供給することができる。言い換える
と、バーインテストの実行を考慮したうえで、外部電源
電圧のより広い範囲で動作できる内部降圧回路が得られ
た。
の回路図である。図18に示した内部降圧回路は、図4
に示した内部降圧回路1a,1b,1cおよび1dとし
て半導体基板CH内に形成される。図18を参照して、
この内部降圧回路は、通常動作用基準電圧発生回路13
00と、バーインテスト用基準電圧発生回路1400
と、電圧選択回路1510と、差動増幅回路1520
と、ドライバ回路1530と、レベルシフタ回路155
0とを含む。
外部電源電圧Vextと接地電位との間に接続された定
電流源回路1310および抵抗1330を含む。定電流
源回路1310および抵抗1330の共通接続ノード1
320を介して、通常動作用基準電圧Vrefnが出力
される。
0は、外部電源電圧Vextと接地電位との間に接続さ
れた抵抗1430および定電流源回路1410を含む。
抵抗1430および定電流源回路1410の共通接続ノ
ード1420を介して、バーインテスト用基準電圧Vr
efbが出力される。
同様に、バーインテスト用基準電圧発生回路1400の
出力電圧Vrefbは、正の温度特性(または正の温度
係数)を有している。すなわち、周囲温度が上昇するに
つれて、基準電圧Vrefbの電圧レベルが上昇する。
一方、通常動作用基準電圧発生回路1300の出力電圧
Vrefnは、周囲温度の変化により影響されない。
ジスタ1311,1317および1319と、NMOS
トランジスタ1314および1318と、抵抗1316
とを含む。トランジスタ1311は、しきい値電圧Vt
h(絶対値)を有する。抵抗1316は、抵抗値R11
を有する。抵抗1316は、たとえばボロンまたはリン
がドープされたポリシリコンのような配線抵抗により形
成される。トランジスタ1314および1318は、カ
レントミラー回路を構成する。
は、抵抗値R12を有する抵抗1330を介して流れ
る。抵抗1330は、半導体基板上の占有領域を小さく
するためにMOSトランジスタのチャネル抵抗が用いら
れる。
ジスタ1411および1417と、NMOSトランジス
タ1414,1418および1419と、抵抗1416
とを含む。トランジスタ1411は、しきい値電圧Vt
h(絶対値)を有する。抵抗1416は抵抗値R13を
有しており、かつたとえばボロンまたはリンがドープさ
れたポリシリコンのような配線抵抗により形成される。
抵抗値R14を有する抵抗1430を介して流れる。抵
抗1430は、抵抗1330と同じ材料により形成され
る。
電圧Vrefnおよびバーインテスト用基準電圧Vre
fbを受ける差動増幅器1511と、基準電圧Vref
nと外部電源電圧Vextとの間に接続されたPMOS
トランジスタ1513とを含む。トランジスタ1513
は、ゲート電極を介して差動増幅器1511からの出力
電圧を受ける。
電圧に応答してトランジスタ1513が動作され、与え
られた基準電圧VrefbおよびVrefnのうちいず
れか高い方が、出力基準電圧Vrefとして出力され
る。言い換えると、電圧選択回路1510は、2つの与
えられた基準電圧VrefbおよびVrefnを比較
し、より高い方の電圧レベルを有する電圧を選択的に出
力する。出力基準電圧Vrefは差動増幅回路1520
に与えられる。
を介して基準電圧Vrefを受け、非反転入力ノードを
介してレベルシフタ回路1550の出力電圧Vshを受
ける。差動増幅回路1520の出力電圧は、ドライバ回
路1530内のPMOSトランジスタ1531のゲート
電極に与えられる。
1および1553の直列接続を含む。抵抗1551は抵
抗値R15を有し、一方、抵抗1553は抵抗値R16
を有する。これらの抵抗の共通接続ノード1552を介
して、電圧Vshが出力される。ドライバ回路1530
およびレベルシフタ回路1550の共通接続ノード15
40を介して、内部電圧Vintが出力される。
電圧VrefnおよびVrefbとの間の関係を示す電
圧特性図である。図19において、横軸は外部電源電圧
Vextを示し、縦軸は、通常動作用基準電圧Vref
nおよびバーインテスト用基準電圧Vrefbを示す。
図20は、外部電源電圧Vextと各電圧Vrefおよ
びVintとの間の関係を示す電圧特性図である。図2
0において、横軸は外部電源電圧Vextを示し、一
方、縦軸は内部電圧Vintおよび選択された基準電圧
Vrefを示す。図19および図20を参照して、以下
に図18に示した内部降圧回路の動作について説明す
る。
が0<Vext<V1の範囲で変化するとき(V1は第
1の所定の電圧)、基準電圧Vrefnは電圧Vext
に比例して上昇する。V1<Vext<V3の範囲では
(V3は第2の所定の電圧)、基準電圧Vrefnは所
定の電圧Voで一定となる。
<Vext<V3の範囲内にあるとき、トランジスタ1
319から出力ノード1320に向かって流れる電極I
1は近似的に次式により得られる。
Vextの範囲において、外部電源電圧Vextに比例
して増加される。V3<Vextの範囲では、基準電圧
Vrefbは、基準電圧Vrefnの電圧レベルを超え
る。
電流I2は、近似的に次式により表わされる。
る。
うな出力電圧Vrefを出力する。すなわち、差動増幅
器1511は、Vrefb<Vrefnの範囲内におい
て、外部電源電圧Vextの出力電圧をトランジスタ1
513のゲート電極に与える。したがって、この範囲に
おいてトランジスタ1513は非導通状態にもたらさ
れ、基準電圧Vrefnが出力電圧Vrefとして選択
される。
増幅器1511が接地電位レベルの出力電圧をトランジ
スタ1513のゲート電極に与える。したがって、この
範囲においてトランジスタ1513が導通状態にもたら
され、出力電圧VrefのレベルがVoから上昇され
る。
を非反転入力ノードを介して受ける。したがって、差動
増幅器1511は、Vref>Vrefbの範囲におい
て、Vextのレベルの電圧をトランジスタ1513の
ゲート電極に与えるので、トランジスタ1513は非導
通状態にもたらされる。その結果、Vrefbと同じ電
圧レベルを有する電圧Vrefが電圧選択回路1510
から出力され、したがって、図20においてラインVr
efに示されるような出力電圧Vrefが電圧選択回路
1510から出力される。
圧Vrefを反転入力ノードを介して受ける。一方、差
動増幅回路1520は、レベルシフタ回路1550から
出力電圧Vshを非反転入力ノードを介して受ける。し
たがって、差動増幅回路1520は、Vsh<Vref
(したがってVext<V4)の範囲において、トラン
ジスタ1531のゲート電極に接地電位レベルの電圧を
出力する。したがって、トランジスタ1531はこの範
囲において導通状態にもたらされ、内部電圧Vintは
この範囲において外部電源電圧Vextに比例する。
V4)の範囲では、差動増幅回路1520は、Vext
のレベルの電圧をトランジスタ1531のゲート電極に
与えるので、トランジスタ1531は非導通状態にもた
らされる。その結果、この範囲においてVsh=Vre
fの関係が成立し、次式により表わされる内部電圧Vi
ntが出力される(図20参照)。
efの電圧差と電圧Vrefとの比が、R15:R16
になる。
圧Vintとの間の関係を示す電圧特性図である。図2
1を参照して、以下に内部降圧回路の出力電圧Vint
の温度依存性について説明する。
xtを示し、一方、縦軸は内部電圧Vint,基準電圧
VrefnおよびVrefbを示す。
する抵抗1316は、たとえばポリシリコンのような配
線材料が用いられる。抵抗値R12を有する抵抗133
0として、MOSトランジスタのチャネル抵抗が用いら
れる。抵抗値R13を有する抵抗1416として、たと
えばポリシリコンのような配線材料が用いられる。抵抗
R14を有する抵抗1430として、抵抗1416と同
じ材料が用いられる。
圧Vthは負の温度係数を有している。一方、ポリシリ
コンの抵抗値は一般に正の温度係数を有している。さら
には、MOSトランジスタのチャネル抵抗は、一般に上
記のトランジスタのしきい値電圧の温度係数およびポリ
シリコンの温度係数と比較してかなり大きな正の温度係
数を有している。
2),1416(R13)および1430(R14)の
温度係数をそれぞれα1,α2,α3およびα4である
ものと仮定する。さらには、トランジスタのしきい値電
圧Vthの温度係数がα5であり、定電流源回路141
0の出力電流I2の温度係数がα6であると仮定する。
したがって、次のような関係が得られる。
周囲温度の変化に依存しないことを示し、ΔTは周囲温
度の変化(差)を示す。
きは、式(12),(16),(17)および(20)
から次の関係が得られる。
ct/R11ctは周囲温度の変化に影響されず、α5
は負の値であり、α1は正の値であり、α2>>α1,
|α5|であるので、電圧Voは図21においてライン
Vrefn(T=To)およびラインVrefn(T=
TB )により表わされる。言い換えると、電圧Voは正
の温度係数を有している。
2は、式(13),(18)および(20)から次式に
より表わされる。
ctは周囲温度の変化の影響を受けず、α5は負の値で
あり、α3は正の値であるので、したがって、電流I2
は負の温度係数を有することになる。
bは、式(14),(18),(19)および(20)
から次式により表わされる。
hct・R14ct/R13ctは周囲温度の変化によ
り影響を受けず、α5は負の値であり、α4=α3であ
るので、基準電圧Vrefbは、図21においてライン
Vrefb(T=To)およびラインVrefb(T=
TB )により示されるように、正の温度係数を有する。
電圧Vrefは、Vrefb<Vrefnの範囲内およ
びVrefb>Vrefnのいずれの範囲内においても
正の温度係数を有する。
抵抗1511および1513は同一の材料により形成さ
れているので、各抵抗値R15およびR16は同じ温度
係数を有する。したがって、内部電圧Vintは基準電
圧Vrefと同じ温度係数を持つこととなり、図21に
おいてラインVint(T=To)およびラインVin
t(T=TB )により示されるように正の温度特性を有
する。
体集積回路装置についてバーインテストは次のように行
なわれる。たとえば、バーンインポイントとして、25
℃の周囲温度(T=To=25℃)での通常動作におけ
る外部電源電圧Vextと内部電圧Vintとの同じ比
が得られる外部電源電圧Vintが選ばれる。もちろ
ん、外部電圧Vintは回路内の半導体素子の絶縁耐圧
を超えない範囲内で選ばれる。すなわち、通常動作にお
いて5Vの外部電源電圧Vextおよび3.3Vの内部
電圧Vintの下で半導体集積回路装置が動作され、か
つ絶縁耐圧が7V余りであるものと仮定すると、バーン
インポイントとして、Vext=7VおよびVint=
4.6Vが選択される。
度特性を有しているので、内部電圧Vintは、図21
においてラインVint(T=To)により示されるよ
うに、通常の周囲温度Toにおいてバーンインポイント
の下側に位置し、バーインテストのための周囲温度TB
では、ラインVint(T=TB )により示すように、
内部電圧Vintがバーンインポイント上に位置するよ
うに、基準電圧発生回路1400における抵抗1430
の抵抗値R4が大きな値に設定される。
4<Vext<V3の範囲内では、内部電圧Vintが
(1+R15/R16)・Voである。Vext<V3
の範囲内では、電圧Vintは(1+R15/R16)
・Vrefbである。Vext>V3の範囲内におい
て、値(1+R15/R16)・Vrefbが通常の周
囲温度Toでバーンインポイントよりも低くなるように
基準電圧Vrefが選択されているので、基準電圧Vr
efが電圧Voを超えるとき外部電圧Vext(=V
3)は高くなる。すなわち、内部電圧Vintが(1+
R15/R16)・Voであり、外部電圧Vextに対
して一定となっている範囲、すなわちV4<Vext<
V3の範囲が広くなるので、より大きなマージンが得ら
れる。
よび1416が同じ材料により形成されたが、式(2
4)から、次式の関係を有する温度係数α4を有する抵
抗材料を使用することもできる。
えば金属薄膜のような異なる材料を用いた配線材料を使
用することができ、場合によっては、一般的には使用さ
れてはいないが、低い温度係数を有するトランジスタの
チャネル抵抗または拡散抵抗が使用され得る。
よる基準電圧の変化が分圧手段の出力電圧の変化により
補償される。それにより、動作温度の変化に関係なく所
望の内部出力電圧を安定に供給することが可能となる。
したがって、高温動作時における内部回路のアクセス速
度の遅れを低減することができる。
手段の分割比を調整することができる。したがって、プ
ロセスにおけるパラメータが変動しても、所望の内部電
源電圧を安定に供給することが可能となる。
係なく所望の内部出力電圧を安定に供給することが可能
となり、しかも、プロセスにおけるパラメータが変動し
ても、所望の内部出力電圧を安定に供給することが可能
となる。
テストの実行を考慮したうえで、電圧供給回路が、外部
から与えられる電源電圧のより広い範囲で所望の内部電
源電圧を内部回路に供給することができる。
圧変換回路を有する半導体装置においてデバイスの基準
電圧の変動が補償されるため、2つの電圧変換回路を有
するデバイスにおいて安定した内部電圧の供給を行なう
ことができる。
回路図である。
回路図である。
回路図である。
回路を内蔵した半導体記憶装置の全体の構成を示すブロ
ック図である。
回路を活性化するための制御信号を示すタイミング図で
ある。
内部降圧回路の構成を示す回路図である。
ブロック図である。
る。
ロック図である。
選択回路によって選択される基準電圧Vrefとの間の
関係を示す電圧特性図である。
の回路図である。
選択回路によって選択される基準電圧Vrefとの間の
関係を示す電圧特性図である。
生回路10aの回路図である。
10bの回路図である。
て用いられ得る調整可能な抵抗回路の回路図である。
を示す特性図である。
の回路図である。
nおよびVrefbとの間の関係を示す電圧特性図であ
る。
びVintとの間の関係を示す電圧特性図である。
VrefbおよびVintとの間の関係を示す電圧特性
図である。
制御信号 10 基準電圧発生回路 10a バーインテスト用基準電圧発生回路 10b 通常動作用基準電圧発生回路 20 差動増幅回路 30 ドライバ回路 50,60,70 レベルシフタ回路 90 電圧選択回路 VrefP,Vref 基準電圧 Vrefb バーインテスト用基準電圧 Vrefn 通常動作用基準電圧 501,600〜60n,610〜61n Pチャネル
MOSトランジスタ 502,700〜70n 抵抗 L11〜L1n,L21〜L2n ヒューズリンク
実施例に比べてループの数は増えるが、電圧変換回路1
10の速応性は必要ないため、レベルシフタ回路80に
流れる電流を絞れることにより、回路に流れる電流を減
らすことができる。
Claims (8)
- 【請求項1】 外部電源電圧により駆動され、内部出力
電圧を供給する電圧供給回路であって、 前記外部電源電圧により駆動され、基準電圧を発生する
基準電圧発生手段と、 前記外部電源電圧を受け、前記内部出力電圧を供給する
ためのドライバ手段と、 第1および第2の抵抗手段を含み、前記ドライバ手段に
より供給される内部出力電圧を前記第1および第2の抵
抗手段により抵抗分割して所定の出力電圧を供給する分
圧手段と、 前記分圧手段により供給される前記分割された出力電圧
を前記基準電圧発生手段により発生される前記基準電圧
と比較し、前記出力電圧と前記基準電圧との差に基づい
て前記ドライバ手段を制御する比較手段とを備え、 前記分圧手段の前記第1および第2の抵抗手段は、動作
温度の変化による前記内部出力電圧の変化を補償するよ
うに、異なる温度係数の抵抗値を有する、電圧供給回
路。 - 【請求項2】 前記ドライバ手段は、前記内部出力電圧
を内部回路に内部電源電圧として供給する、請求項1に
記載の電圧供給回路。 - 【請求項3】 外部電源電圧を降圧し、降圧された電圧
を内部回路に内部電源電圧として供給する内部降圧回路
であって、 前記外部電源電圧により駆動され、基準電圧を発生する
基準電圧発生手段と、 前記内部電源電圧を前記内部回路に供給するためのドラ
イバ手段と、 前記ドライバ手段により供給される内部電源電圧を抵抗
分割して所定の出力電圧を供給する分圧手段と、 前記分圧手段により供給される前記分割された出力電圧
を前記基準電圧発生手段により発生される前記基準電圧
と比較し、前記分割された出力電圧と前記基準電圧との
差に基づいて前記ドライバ手段を制御する比較手段と、 前記分圧手段の分割比を調整するための調整手段とを備
えた、内部降圧回路。 - 【請求項4】 外部電源電圧により駆動され、内部出力
電圧を供給する電圧供給回路であって、 前記外部電源
電圧により駆動され、基準電圧を発生する基準電圧発生
手段と、 前記外部電源電圧を受け、前記内部出力電圧を供給する
ためのドライバ手段と、 第1および第2の抵抗手段を含み、前記ドライバ手段に
より供給される内部出力電圧を前記第1および第2の抵
抗手段により抵抗分割して所定の出力電圧を供給する分
圧手段と、 前記分圧手段により供給される前記分割された出力電圧
を前記基準電圧発生手段により発生される前記基準電圧
と比較し、前記出力電圧と前記基準電圧との差に基づい
て前記ドライバ手段を制御する比較手段と、 前記分圧手段の前記第1および第2の抵抗手段の少なく
とも一方の抵抗値を調整するための調整手段とを備え、 前記分圧手段の前記第1および第2の抵抗手段は、動作
温度の変化による前記内部電圧の変化を補償するよう
に、異なる温度係数の抵抗値を有する、電圧供給回路。 - 【請求項5】 前記ドライバ手段は、前記内部出力電圧
を内部回路に内部電源電圧として供給する、請求項4に
記載の電圧供給回路。 - 【請求項6】 外部から与えられる電源電圧を受け、よ
り低い内部電源電圧を内部回路に供給する電圧供給回路
であって、 外部から与えられる電源電圧に比例しかつ周囲温度の上
昇に応答して増加する第1の基準電圧を発生する第1の
基準電圧発生手段と、 外部から与えられる電源電圧に依存しない第2の基準電
圧を発生する第2の基準電圧発生手段と、 前記第1および第2の基準電圧を受けるように接続さ
れ、前記第1および第2の基準電圧の高い方を選択的に
出力する電圧選択手段と、 前記電圧選択手段から出力された電圧を前記内部回路に
供給する出力回路手段とを含む、電圧供給回路。 - 【請求項7】 外部から与えられる電源電圧を受け、よ
り低い内部電源電圧を内部回路に供給する電圧供給回路
であって、 周囲温度の上昇に応じて上昇するとともに、バーインテ
ストのための予め定められた周囲温度において予め定め
られたバーイン基準電圧を発生し、かつ通常動作の周囲
温度において前記バーイン基準電圧よりも低い基準電圧
を発生する第1の基準電圧発生手段と、 外部から与えられる電源電圧に依存しない予め定められ
た基準電圧を発生する第2の基準電圧発生手段と、 前記第1および第2の基準電圧発生手段から発生された
基準電圧の高い方を選択的に出力する電圧選択手段と、 前記電圧選択手段から出力された電圧を前記内部回路に
供給する出力回路手段とを含む、電圧供給回路。 - 【請求項8】 印加された外部電圧をチップ用の内部電
圧に変換するためのチップ上に形成された、降圧回路で
あって、 単一の基準電圧を発生するための基準電圧発生手段と、 それぞれの第1および第2の差動増幅手段と、前記外部
電圧を受け、それぞれの内部電圧を出力するための第1
および第2駆動手段を含む第1および第2変換手段と、 前記それぞれの差動増幅手段に前記それぞれの内部電圧
の予め定められた機能を表わすフィードバック電圧をフ
ィードバックするためのそれぞれのフィードバック手段
とを含み、 前記それぞれの差動増幅手段は前記単一の基準電圧と前
記それぞれのフィードバック電圧との差に応答して前記
それぞれ駆動手段を制御するためのそれぞれの制御電圧
を発生し、 前記各フィードバック手段は前記それぞれの内部電圧を
受け、前記それぞれのフィードバック電圧を発生するた
めにそれぞれフィードバック割合をそれ自身に適用する
それぞれのレベルシフト手段を含み、 各前記レベルシフト手段は前記フィードバック割合を設
定するためのそれぞれの比率設定手段を含み、 各々の前記比率設定手段は前記基準電圧における変化を
補償するためのそれぞれの補償手段を含み、 それによって前記基準電圧における前記変化に関して前
記それぞれの内部電圧を安定化させる、チップ上に形成
された内部降圧回路。
Priority Applications (6)
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Applications Claiming Priority (7)
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JP27639392 | 1992-10-15 | ||
JP28598692 | 1992-10-23 | ||
JP4-285986 | 1993-01-11 | ||
JP5-2233 | 1993-01-11 | ||
JP223393 | 1993-01-11 | ||
JP4-276393 | 1993-01-11 | ||
JP5157565A JP2851767B2 (ja) | 1992-10-15 | 1993-06-28 | 電圧供給回路および内部降圧回路 |
Publications (2)
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JPH06259150A true JPH06259150A (ja) | 1994-09-16 |
JP2851767B2 JP2851767B2 (ja) | 1999-01-27 |
Family
ID=27453580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP5157565A Expired - Lifetime JP2851767B2 (ja) | 1992-10-15 | 1993-06-28 | 電圧供給回路および内部降圧回路 |
Country Status (3)
Country | Link |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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