KR100754328B1 - 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치가 게시된다. 본 발명의 내부전원전압 발생회로에 의하면, 궁극적으로 내부전원전압을 발생하는 내부전송부를 제어하는 전송제어노드가 'BLSA 영역'의 N-WELL과 전기적으로 연결된다. 그러므로, 내부전원전압은, 'BLSA 영역'의 N-WELL의 전압레벨보다 낮은 레벨에서 제어된다. 본 발명의 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 피모스 트랜지스터의 소오스 단자와 N-WELL 사이의 순방향 바이어스는 차단될 수 있으며, 궁극적으로 래치업(latch-up) 현상도 방지될 수 있다.
반도체, 메모리, 내부전원전압, 승압전압, 순방향, 바이어스, 래치업, N-WELL

Description

내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치{INTERNAL POWER VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR HAVING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부전원전압 발생회로를 나타내는 도면이고, 도 2는 통상적인 승압전압 발생회로를 나타내는 도면이다.
도 3은, 반도체 메모리 장치의 파워업시에, 도 1에서의 내부전원전압을 승압전압과 비교하여 나타내는 도면이다.
도 4는 통상적인 반도체 메모리 장치에서, 비트라인 센스앰프 영역과 서브 워드라인 드라이버 영역을 살펴보기 위한 도면이다.
도 5는 본 발명의 일실시예에 따른 내부전원전압 발생회로를 나타내는 도면이다.
도 6은, 반도체 메모리 장치의 파워업시에, 도 5에서의 내부전원전압을 승압전압과 비교하여 나타내는 도면이다.
도 7은 본 발명의 다른 일실시예에 따른 내부전원전압 발생회로를 나타내는 도면이다.
도 8은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면이다.
도 10 및 도 11은 각각 본 발명의 제3 및 제4 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면들이다.
* 도면의 주요부분에 대한 부호의 설명 *
EVCC: 외부전원전압 IVCC: 내부전원전압
VPP: 승압전압 VREF: 기준전압
110, 210: 내부 드라이빙부 120, 220: 내부전송부
130, 230: 내부감지부
VDR: 드라이빙 제어신호 VPRE: 예비전압
NCON: 전송제어노드
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부전원전압을 발생하는 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 다양한 종류의 소자들을 내장하고 있다. 내장되는 다양한 종류의 소자들을 효율적으로 제어하기 위하여, 반도체 메모리 장치는 외부에서 제공되는 전압레벨과 상이한 여러가지 종류의 전압들을 사용하고 있다. 반도체 메모리 장치 내에는, 외부에서 제공되는 전압레벨과 상이한 레벨의 전압들을 제공하기 위한 회로들이 내장된다. 이와 같은 회로들 중의 대표적인 것이 승압전압 발생회로와 내부전원전압 발생회로이다.
도 1은 종래의 내부전원전압 발생회로(10)를 나타내는 도면이고, 도 2는 통상적인 승압전압 발생회로(20)를 나타내는 도면이다. 상기 내부전원전압 발생회로(10)는, 도 1에 도시되는 바와 같이, 내부 드라이빙부(11)을 통하여, 외부에서 제공되는 외부전원전압(EVCC)을 드라이빙함으로써, 내부전원전압(IVCC)를 발생한다. 그러므로, 반도체 메모리 장치의 파워업 초기에, 상기 내부전원전압(IVCC)은 상대적으로 빠른 속도로 상승한다. 상기 내부전원전압(IVCC)은 반도체 메모리 장치에 전반적으로 배치되는 피모스 트랜지스터의 소오스 단자 등에 제공된다. 도 1에서 비교부(13)는 상기 내부전원전압(IVCC)가 일정한 레벨을 유지하도록 제어한다.
상기 승압전압 발생회로(20)는, 도 2에 도시되는 바와 같이, 차아지 펌프(21)를 통하여 전하를 펌핑한다. 펌핑되는 전하가 캐패시터(Cp)에 저장됨으로써, 승압전압(VPP)의 레벨이 상승한다. 그러므로, 반도체 메모리 장치의 파워업 초기에, 상기 내부전원전압(IVCC)은 상대적으로 느린 속도로 상승한다. 상기 승압전압(VPP)은 앤-웰(N-WELL)에 인가된다. 그리고, 반도체 메모리 장치에서는, 상기 내부전원전압(IVCC)이 제공되는 소오스 단자를 가지는 피모스 트랜지스터를 포함하는 앤-웰(N-WELL)에 실질적으로 상기 승압전압(VPP)가 인가되는 경우가 발생한다.
그런데, 도 1의 종래의 내부전원전압 발생회로(10)에서 제공되는 내부전원전압(IVCC)는, 반도체 메모리 장치의 파워업 초기에서, 승압전압(VPP)보다 높은 레벨을 가지는 경우가 발생할 수 있다(도 3의 Tst 구간 참조). 이와 같은 경우, P형의 불순물로 도핑(dopping)되는 피모스 트랜지스터의 소오스 영역과 N형의 불순물로 도핑되는 N-WELL 사이에 순방향 바이어스(forward bias)가 형성된다. 그러므로, 도 1의 종래의 내부전원전압 발생회로(10)를 포함하는 반도체 메모리 장치에서는, 래치-업(latch-up) 등의 오동작이 발생될 수 있는 문제점을 지닌다.
따라서, 본 발명의 목적은 파워업 초기에 피모스 트래지스터의 소오스 단자와 N-WELL 사이에 순방향 바이어스가 생성되지 않도록 제어되는 내부전원전압을 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치의 메모리 어레이로 제공되는 내부전원전압을 발생하는 내부전원전압 발생회로에 관한 것이다. 본 발명의 내부전원전압 발생회로는 상기 반도체 메모리 장치의 외부에서 제공되는 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부; 상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 승압전압에 대하여 소정의 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 승압전압에 의하여 제어되는 상기 내부전송부; 및 상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 내부전원전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비한다. 상기 승압전압은 궁극적으로 상기 외부전원전압보다 높은 레벨로 펌핑되는 전압이다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 내부전원전압 및 승압전압을 사용하며, 다수개의 메모리셀을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 상기 메모리 어레이의 비트라인을 구동하기 위한 비트라인 센스앰프들이 배치되는 비트라인 센스앰프 영역의 N-WELL 상에 적어도 하나의 피모스 트랜지스터를 가진다. 그리고, 상기 내부전원전압이 상기 적어도 하나의 피모스 트랜지스터의 소오스 단자에 제공되며, 상기 승압전압이 실질적으로 상기 비트라인 센스앰프 영역의 앤-웰에 제공된다. 본 발명의 반도체 메모리 장치는 상기 승압전압을 발생하는 승압전압 발생회로로서, 상기 승압전압은 궁극적으로 상기 반도체 메모리 장치의 외부에서 제공되는 외부전원전압보다 높은 레벨로 펌핑되는 상기 승압전압 발생회로; 및 상기 외부전원전압을 강하하여 상기 메모리 어레이로 제공되는 상기 내부전원전압을 발생하는 내부전원전압 발생회로로서, 상기 내부전원전압을 전송제어노드의 전압에 대하여 제어전압차보다 낮게 제어하기 위하여, 상기 내부전원전압의 발생은 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전원전압 발생회로를 구비한다. 그리고, 상기 전송제어노드는 상기 비트라인 센스앰프 영역의 앤-웰과 전기적으로 연결된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 구성을 구체적으로 기술하기에 앞서, 본 발명의 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치가 현저한 효과를 발생하는 경우에 대하여 살펴본다. 하지만, 이는 단지 본 발명의 이해를 돕기 위한 것으로서, 본 발명을 한정하는 것은 아니다.
도 4는 통상적인 반도체 메모리 장치에서, 비트라인 센스앰프 영역(이하, 'BLSA 영역'이라 함)과 서브 워드라인 드라이버 영역(이하, 'SWD 영역'이라 함)을 살펴보기 위한 도면이다. 일반적으로, 상기 BLSA 영역에는, 메모리 어레이(MARR)의 비트라인(BL)들을 제어하는 비트라인 센스앰프들(미도시)이 배치된다. 이때, 상기 비트라인 센스앰프들을 구성하는 피모스 트랜지스터(1a)의 소오스 단자에는, 내부전원전압(IVCC)가 제공된다. 그리고, 상기 피모스 트랜지스터(1a)는 상기 'BLSA 영 역'의 N-WELL(1)에 형성된다.
상기 'SWD 영역'에는, 메모리 어레이(MARR)의 워드라인(WL)들을 제어하는 서브 워드라인 드라이버들(미도시)이 배치되며, 최근에는 상기 서브 워드라인 드라이버의 구현을 위하여 피모스 트랜지스터(2a)가 사용되기도 한다. 이 경우, 상기 피모스 트랜지스터(2a)는 상기 'SWD 영역'의 N-WELL(2)에 형성된다. 그리고, 상기 'SWD 영역'의 N-WELL(2)에는, 상기 승압전압(VPP)이 인가된다.
한편, 반도체 메모리 장치가 점점 고집적화되어 감에 따라, 도 4에서와 같이, 상기 'BLSA 영역'의 N-WELL(1)과 상기 'SWD 영역'의 N-WELL(2) 사이에 전기적 연결이 형성될 수 있다. 이 경우, 상기 'BLSA 영역'의 N-WELL(1)에는, 실질적으로 상기 승압전압(VPP)이 인가된다.
상기 'BLSA 영역'의 N-WELL(1)에, 실질적으로 상기 승압전압(VPP)이 인가되는 경우, 내부전원전압(IVCC)가 승압전압(VPP)보다 높은 영역에서는, 종래기술과 관련하여 언급한 바와 같은 래치업 등의 오동작이 발생될 수 있다. 본 발명의 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치는, 'BLSA 영역'의 N-WELL(1)에, 실질적으로 승압전압(VPP)이 인가되는 경우에 발생되는 래치업 등의 오동작을 방지함에, 더욱 효과적으로 작용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 내부전원전압 발생회로(100)를 나타내는 도면이다. 상기 내부전원전압 발생회로(100)는 반도체 메모리 장치의 메모리 어레 이로 제공되는 내부전원전압(IVCC)을 발생한다.
도 5의 내부전원전압 발생회로(100)는 내부 드라이빙부(110), 내부전송부(120) 및 내부감지부(130)를 포함한다. 상기 내부 드라이빙부(110)는 외부전원전압(EVCC)으로부터 드라이빙 전류(Idr)를 전송하여 예비전압(VPRE)을 발생한다. 이때, 상기 드라이빙 전류(Idr)의 크기는 상기 내부감지부(130)에서 제공되는 드라이빙 제어신호(VDR)에 의하여 제어된다. 한편, 상기 외부전원전압(EVCC)는 상기 내부전원전압 발생회로(100)가 적용되는 반도체 메모리 장치의 외부에서 제공되는 전압이다.
상기 내부전송부(120)는 상기 예비전압(VPRE)을 공급하여 궁극적으로 상기 내부전원전압(IVCC)을 발생시킨다. 이때, 상기 내부전원전압(IVCC)의 발생 즉, 상기 예비전압(VPRE)의 상기 내부전송부(120)에 의한 공급은, 전송제어노드(NCON)의 전압레벨에 의하여 제어된다. 그리고, 상기 내부전원전압(IVCC)는 상기 전송제어노드(NCON)의 전압레벨에 대하여 소정의 전압차(Vt) 이하로 제어된다. 도 5의 실시예에서, 상기 전압차(Vt)는 앤모스 트랜지스터(120a)의 문턱전압이다.
바람직하기로는, 상기 전송제어노드(NCON)에 인가되는 전압은 궁극적으로 반도체 메모리 장치에 내장되는 승압전압 발생회로로부터 제공되는 승압전압(VPP)이다. 이때, 상기 승압전압(VPP)는 반도체 메모리 장치에 내장되는 승압전압 발생회로로부터 제공되는 전압으로서, 궁극적으로 상기 외부전원전압(EVCC)보다 높은 레벨로 펌핑되는 전압이다.
또한, 바람직한 실시예에 의하면, 상기 내부전송부(120)는 상기 내부 드라이 빙부(110)와 상기 내부전원전압(IVCC) 사이에 형성되는 앤모스 트랜지스터(120a)를 구비한다. 이때, 상기 앤모스 트랜지스터(120a)의 게이트 단자는 상기 전송제어노드(NCON)으로서, 궁극적으로 상기 승압전압(VPP)에 의하여 게이팅된다.
상기 내부감지부(130)는 상기 내부전원전압(IVCC)를 감지하여 기준전압(VREF)와 비교한다. 상기 내부감지부(130)는, 상기 비교되는 결과가 반영되는 상기 드라이빙 제어신호(VDR)을 발생한다. 상기 드라이빙 제어신호(VDR)은, 상기 내부 드라이빙부(110)의 드라이빙 전류(Idr)의 크기를 제어하여, 내부전원전압(IVCC)의 레벨을 일정하게 유지한다.
도 5의 내부전원전압 발생회로(100)에 의하면, 상기 내부전원전압(IVCC)은, 상기 승압전압(VPP)에 대하여, 상기 앤모스 트랜지스터(120a)의 문턱전압 보다 더 낮은 레벨에서 제어된다. 그러므로, 반도체 메모리 장치의 파워업 초기에, 상기 내부전원전압(IVCC)가 상기 승압전압(VPP) 보다 높게되는 경우는 발생되지 않는다.(도 6 참조)
도 7은 본 발명의 다른 일실시예에 따른 내부전원전압 발생회로(200)를 나타내는 도면이다. 도 7의 내부전원전압 발생회로(200)는, 도 5의 내부전원전압 발생회로(100)와 거의 유사한 것으로서, 내부 드라이빙부(210), 내부전송부(220) 및 내부감지부(230)를 포함한다. 다만, 도 7의 내부감지부(230)가, 예비전압(VPRE)를 기준전압(VREF)와 비교한다는 점에서, 도 5의 내부감지부(130)와 차이점이 있을 뿐이다. 도 7의 그 밖의 구성 및 작용은 도 5와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 8은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 승압전압 발생회로(20), 도 5의 내부전압 발생회로(100), 그리고, 도 4의 'BLSA 영역'의 N-WELL(1) 및 'SWD 영역'의 N-WELL(2)의 단면이 도시된다.
상기 승압전압 발생회로(20)는 외부전원전압(EVCC)를 펌핑하여 승압전압(VPP)를 발생한다. 이때, 상기 승압전압(VPP)는, 전술한 바와 같이, 궁극적으로는 상기 외부전원전압(EVCC)보다 높은 전압레벨로 펌핑된다. 상기 승압전압 발생회로(20)는 도 2에 도시되는 바와 같은 종래의 승압회로가 그대로 적용될 수 있다.
상기 내부전원전압 발생회로(100)가 외부전원전압(EVCC)을 드라이빙하여 상기 내부전원전압(IVCC)를 발생함은, 도 5와 관련하여 전술한 바와 같다. 이때, 상기 내부전원전압 발생회로(100)의 전송제어노드(NCON)는 상기 'BLSA 영역'의 N-WELL(1)과 전기적으로 연결된다. 그러므로, 상기 내부전원전압(IVCC)는, 상기 'BLSA 영역'의 N-WELL(1)의 전압레벨에 대하여, 상기 앤모스 트랜지스터(120a)의 문턱전압 보다 더 낮은 레벨에서 제어된다. 그러므로, 본 발명의 반도체 메모리 장치에 의하면, 상기 피모스 트랜지스터(1a)의 소오스 단자와 N-WELL(1) 사이의 순방향 바이어스는 차단될 수 있으며, 궁극적으로 래치업(latch-up) 현상도 방지될 수 있다.
도 9는 본 발명의 제2 일실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 승압전압 발생회로(20), 도 5의 내부전압 발생회로(100), 승압전송회로(30), 그리고, 도 4의 'BLSA 영역'의 N-WELL(1) 및 'SWD 영역'의 N-WELL(2)의 단면이 도시된다. 도 9의 실시예는 도 8의 실시예와 거의 동일하며, 다만, 상기 승압전송회로(30)가 더 포함된다는 점에서, 차이가 있을 뿐이다.
상기 승압전송회로(30)는 상기 승압전압 발생회로(20)에서 제공되는 승압전압(VPP)을 전송하여, 상기 내부전원전압 발생회로(100)의 전송제어노드(NCON) 및 상기 'BLSA 영역'의 N-WELL(1)에 제공한다.
바람직하기로는, 상기 승압전송회로(30)는 초기제어신호(/PVCCH)에 의하여 게이팅되는 피모스 트랜지스터로 구현되는 승압전송 트랜지스터(30a)를 포함한다. 상기 초기제어신호(/PVCCH)는, 반도체 메모리 장치의 파워업 초기에, "L"로 활성화하며, 소정의 시간이 경과한 후에, 다시 "H"로 제어되는 신호이다.
그러므로, 도 9의 실시예에서는, 도 8의 실시예에서와 비교하여, 상기 'BLSA 영역의 N-WELL(1)의 전압레벨이 보다 빠르게 상기 승압전압(VPP)으로 상승될 수 있다는 장점이 있다. 따라서, 도 9의 실시예에 따른 반도체 메모리 장치에서는, 래치-업 등의 오동작이 발생할 가능성은 더욱 낮아지게 된다.
도 9의 실시예에서의 그 밖의 구성 및 작용은 도 8의 실시예와 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
도 10 및 도 11은 본 발명의 제3 및 제4 일실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 도면들이다. 도 10 및 도 11의 실시예는 도 8 및 도 9의 실시예와 거의 동일하며, 다만, 도 7의 내부전원전압 발생회로(200)가 사용된다는 점에서, 도 5의 내부전압 발생회로(100)가 사용되는 도 8 및 도 9의 실시예와 차이점이 있을 뿐이다.
이와 같이, 도 7의 내부전압 발생회로(200)를 사용하는 도 10 및 도 11의 실 시예에서도, 도 5의 내부전압 발생회로(100)를 사용하는 도 8 및 도 9의 실시예에서와 유사한 효과가 발생한다. 도 10 및 도 11의 실시예에서의 그 밖의 구성 및 작용은 도 8 및 도 9의 실시예와 실질적으로 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 내부전원전압 발생회로에 의하면, 궁극적으로 내부전원전압을 발생하는 내부전송부를 제어하는 전송제어노드가 'BLSA 영역'의 N-WELL과 전기적으로 연결된다. 그러므로, 내부전원전압은, 'BLSA 영역'의 N-WELL의 전압레벨보다 낮은 레벨에서 제어된다. 본 발명의 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 피모스 트랜지스터의 소오스 단자와 N-WELL 사이의 순방향 바이어스는 차단될 수 있으며, 궁극적으로 래치업(latch-up) 현상도 방지될 수 있다.

Claims (17)

  1. 반도체 메모리 장치의 메모리 어레이로 제공되는 내부전원전압을 발생하는 내부전원전압 발생회로에 있어서,
    상기 반도체 메모리 장치의 외부에서 제공되는 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부;
    상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 승압전압에 대하여 소정의 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 승압전압에 의하여 제어되는 상기 내부전송부; 및
    상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 내부전원전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비하며,
    상기 승압전압은
    궁극적으로 상기 외부전원전압보다 높은 레벨로 펌핑되는 전압인 것을 특징으로 하는 내부전원전압 발생회로.
  2. 제1 항에 있어서, 상기 내부전송부는
    상기 내부 드라이빙부와 상기 내부전원전압 사이에 형성되는 앤모스 트랜지스터로서, 상기 승압전압에 의하여 게이팅되는 상기 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 내부전원전압 발생회로.
  3. 제1 항에 있어서, 상기 내부감지부는
    상기 내부전원전압을 기준전압과 비교하여, 상기 드라이빙 제어신호를 발생하는 비교기를 포함하는 것을 특징으로 하는 내부전원전압 발생회로.
  4. 반도체 메모리 장치의 메모리 어레이로 제공되는 내부전원전압을 발생하는 내부전원전압 발생회로에 있어서,
    상기 반도체 메모리 장치의 외부에서 제공되는 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부;
    상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 승압전압에 대하여 소정의 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 승압전압에 의하여 제어되는 상기 내부전송부; 및
    상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 예비전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비하며,
    상기 승압전압은
    궁극적으로 상기 외부전원전압보다 높은 레벨로 펌핑되는 전압인 것을 특징으로 하는 내부전원전압 발생회로.
  5. 제4 항에 있어서, 상기 내부전송부는
    상기 내부 드라이빙부와 상기 내부전원전압 사이에 형성되는 앤모스 트랜지스터로서, 상기 승압전압에 의하여 게이팅되는 상기 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 내부전원전압 발생회로.
  6. 제4 항에 있어서, 상기 내부감지부는
    상기 예비전압을 기준전압과 비교하여, 상기 드라이빙 제어신호를 발생하는 비교기를 포함하는 것을 특징으로 하는 내부전원전압 발생회로.
  7. 내부전원전압 및 승압전압을 사용하며, 다수개의 메모리셀을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치로서, 상기 메모리 어레이의 비트라인을 구동하기 위한 비트라인 센스앰프들이 배치되는 비트라인 센스앰프 영역의 N-WELL 상에 적어도 하나의 피모스 트랜지스터를 가지는 상기 반도체 메모리 장치로서, 상기 내부전원전압이 상기 적어도 하나의 피모스 트랜지스터의 소오스 단자에 제공되며, 상기 승압전압이 실질적으로 상기 비트라인 센스앰프 영역의 앤-웰에 제공되는 상기 반도체 메모리 장치에 있어서,
    상기 승압전압을 발생하는 승압전압 발생회로로서, 상기 승압전압은 궁극적으로 상기 반도체 메모리 장치의 외부에서 제공되는 외부전원전압보다 높은 레벨로 펌핑되는 상기 승압전압 발생회로; 및
    상기 외부전원전압을 강하하여 상기 메모리 어레이로 제공되는 상기 내부전원전압을 발생하는 내부전원전압 발생회로로서, 상기 내부전원전압을 전송제어노드의 전압에 대하여 제어전압차보다 낮게 제어하기 위하여, 상기 내부전원전압의 발생은 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전원전압 발생회로를 구비하며,
    상기 전송제어노드는
    상기 비트라인 센스앰프 영역의 앤-웰과 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 내부전원전압 발생회로는
    상기 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부;
    상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 상기 전송제어노드의 전압에 대하여 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전송부; 및
    상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 예비전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 내부전송부는
    상기 드라이빙부와 상기 내부전원전압 사이에 형성되는 앤모스 트랜지스터로서, 상기 전송제어노드의 전압에 의하여 게이팅되는 상기 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7 항에 있어서, 상기 내부전원전압 발생회로는
    상기 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부;
    상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 상기 전송제어노드의 전압에 대하여 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전송부; 및
    상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 내부전원전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 전송부는
    상기 드라이빙부와 상기 내부전원전압 사이에 형성되는 앤모스 트랜지스터로서, 상기 전송제어노드의 전압에 의하여 게이팅되는 상기 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 내부전원전압 및 승압전압을 사용하며, 다수개의 메모리셀을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치로서, 상기 메모리 어레이의 비트라인을 구동하기 위한 비트라인 센스앰프들이 배치되는 비트라인 센스앰프 영역의 N-WELL에 적어도 하나의 피모스 트랜지스터를 가지는 상기 반도체 메모리 장치로서, 상기 내부전원전압이 상기 적어도 하나의 피모스 트랜지스터의 소오스 단자에 제공되며, 상기 승압전압이 실질적으로 상기 비트라인 센스앰프 영역의 N-WELL에 제공되는 상기 반도체 메모리 장치에 있어서,
    상기 승압전압을 발생하는 승압전압 발생회로로서, 상기 승압전압은 궁극적으로 상기 반도체 메모리 장치의 외부에서 제공되는 외부전원전압보다 높은 레벨로 펌핑되는 상기 승압전압 발생회로;
    상기 외부전원전압을 강하하여 상기 메모리 어레이로 제공되는 상기 내부전원전압을 발생하는 내부전원전압 발생회로로서, 상기 내부전원전압을 전송제어노드의 전압에 대하여 제어전압차보다 낮게 제어하기 위하여, 상기 내부전원전압의 발생은 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전원전압 발생회로; 및
    상기 승압전압 발생회로에서 제공되는 상기 승압전압을 상기 내부전원전압 발생회로의 상기 전송제어노드에 제공하는 승압전송회로를 구비하며,
    상기 전송제어노드는
    상기 비트라인 센스앰프 영역의 N-WELL과 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 내부전원전압 발생회로는
    상기 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부;
    상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 상기 전송제어노드의 전압에 대하여 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전송부; 및
    상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 예비전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 내부전송부는
    상기 드라이빙부와 상기 내부전원전압 사이에 형성되는 앤모스 트랜지스터로서, 상기 전송제어노드의 전압에 의하여 게이팅되는 상기 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12 항에 있어서, 상기 내부전원전압 발생회로는
    상기 외부전원전압으로부터 드라이빙 전류를 전송하여 예비전압으로 발생하는 내부 드라이빙부로서, 상기 드라이빙 전류의 크기는 드라이빙 제어신호에 의하여 제어되는 상기 내부 드라이빙부;
    상기 내부 드라이빙부에서 발생되는 상기 예비전압을 공급하여 궁극적으로 상기 내부전원전압을 발생시키는 내부전송부로서, 상기 내부전원전압을 상기 전송제어노드의 전압에 대하여 소정의 전압차 이하로 제어하기 위하여, 상기 내부전원전압의 발생이 상기 전송제어노드의 전압에 의하여 제어되는 상기 내부전송부; 및
    상기 내부전원전압을 일정한 레벨로 유지시키기 위하여, 상기 내부전원전압을 감지하여 궁극적으로 상기 드라이빙 제어신호를 발생하는 내부감지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 내부전송부는
    상기 내부 드라이빙부와 상기 내부전원전압 사이에 형성되는 앤모스 트랜지스터로서, 상기 전송제어노드의 전압에 의하여 게이팅되는 상기 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제12 항에 있어서, 상기 승압전송회로는
    상기 반도체 메모리 장치의 파워업 초기에 활성화하는 초기제어신호에 응답 하여, 상기 승압전압을 상기 내부전원전압 발생회로의 전송제어노드에 제공하는 승압 전송 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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