JPH03296118A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH03296118A JPH03296118A JP2098483A JP9848390A JPH03296118A JP H03296118 A JPH03296118 A JP H03296118A JP 2098483 A JP2098483 A JP 2098483A JP 9848390 A JP9848390 A JP 9848390A JP H03296118 A JPH03296118 A JP H03296118A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＣＭＯ３半導体集積回路において内部電圧発
生回路に設けられる基準電圧発生回路に関するものであ
る。
生回路に設けられる基準電圧発生回路に関するものであ
る。
（従来の技術）
従来、このような分野の技術としては、アイイーイーイ
ー ジャーナル オン ソリッド ステイト サーキッ
ｌ’ （ＩＥＥＥ ＪＯＵＲＮＡＬ ｏｆ ５ＯＬＩＤ
−３丁ＡＴＥ ＣＩＲＣυ■丁Ｓ） 、 ５Ｃ−２
２［３］ （１９８７−６＞（米）古山等゛°ア
ニュー オン チップ ボルテイジ コンバータ フォ
ア マイクロメータハイ デンスティ ディラムズ“Ａ
Ｎｅｗ Ｏｎ−ＣｈｉｐＶｏｌｔａｇｅ Ｃｏｎｖｅ
ｒｔｅｒ ｆｏｒ Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｈｉ
ｇｈ Ｄｅｎｓ＋ｔｙ ＤＲＡＨ’Ｓ“’ Ｐ、４３７
−４４１に記載されるものがあった。以下、その構成を
図を用いて説明する。
ー ジャーナル オン ソリッド ステイト サーキッ
ｌ’ （ＩＥＥＥ ＪＯＵＲＮＡＬ ｏｆ ５ＯＬＩＤ
−３丁ＡＴＥ ＣＩＲＣυ■丁Ｓ） 、 ５Ｃ−２
２［３］ （１９８７−６＞（米）古山等゛°ア
ニュー オン チップ ボルテイジ コンバータ フォ
ア マイクロメータハイ デンスティ ディラムズ“Ａ
Ｎｅｗ Ｏｎ−ＣｈｉｐＶｏｌｔａｇｅ Ｃｏｎｖｅ
ｒｔｅｒ ｆｏｒ Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｈｉ
ｇｈ Ｄｅｎｓ＋ｔｙ ＤＲＡＨ’Ｓ“’ Ｐ、４３７
−４４１に記載されるものがあった。以下、その構成を
図を用いて説明する。
第２図は、従来の基準電圧発生回路を有する内部電圧発
生回路の一構成例を示すブロック図である。
生回路の一構成例を示すブロック図である。
この内部電圧発生回路は、基準電圧Ｖｒｅｆを出力する
基準電圧発生回路１０と、その基準電圧Ｖｒｅｆを駆動
してメモリセルアレイ等の負荷へ内部電圧Ｖｘ、を出力
する内部電圧駆動回路２ｏとを、備えている。
基準電圧発生回路１０と、その基準電圧Ｖｒｅｆを駆動
してメモリセルアレイ等の負荷へ内部電圧Ｖｘ、を出力
する内部電圧駆動回路２ｏとを、備えている。
基準電圧発生回路１０は、電源電圧Ｖｃｃにより動作す
る回路であり、回８構成上の外部環境、即ち電源電圧Ｖ
ｃｃ、温度Ｔｊ、及び構成索子パラメータバラツキ等の
変動に対して影響を受けることなく、一定値の基準電圧
Ｖｒｅｆを出力することが期待される。さらに、この基
準電圧発生回路１０は、その回路構成のために特別な素
子構造、パラメータを有した素子（例えば、ＭＯ３半導
体集積回路の場合にダイオードやバイポーラトランジス
タ等の素子）を用いることなく、ＭＯ３半導体集積回路
に搭載されるＭＯＳトランジスタ等の素子構成のみで構
成することが、半導体製造プロセスの簡単化やコスト低
減化等のために望ましい。
る回路であり、回８構成上の外部環境、即ち電源電圧Ｖ
ｃｃ、温度Ｔｊ、及び構成索子パラメータバラツキ等の
変動に対して影響を受けることなく、一定値の基準電圧
Ｖｒｅｆを出力することが期待される。さらに、この基
準電圧発生回路１０は、その回路構成のために特別な素
子構造、パラメータを有した素子（例えば、ＭＯ３半導
体集積回路の場合にダイオードやバイポーラトランジス
タ等の素子）を用いることなく、ＭＯ３半導体集積回路
に搭載されるＭＯＳトランジスタ等の素子構成のみで構
成することが、半導体製造プロセスの簡単化やコスト低
減化等のために望ましい。
内部電圧駆動回路２０は、例えば基準電圧■ｒｅｆと内
部電圧ＶＸより帰還されるべき電圧との差異に対応して
働く差動増幅器と、この差動増幅器の出力を駆動して大
容量・大電流負荷に対して駆動可能な内部電圧Ｖｘを出
力する出力バッファとを備え、常に一定の内部電圧Ｖｘ
を負荷側に供給する回路構成になっている。
部電圧ＶＸより帰還されるべき電圧との差異に対応して
働く差動増幅器と、この差動増幅器の出力を駆動して大
容量・大電流負荷に対して駆動可能な内部電圧Ｖｘを出
力する出力バッファとを備え、常に一定の内部電圧Ｖｘ
を負荷側に供給する回路構成になっている。
第３図は、第２図における基準電圧発生回路の構成例を
示す回路図であり、その接合温度−基準電圧特性図が第
４図に示されている。
示す回路図であり、その接合温度−基準電圧特性図が第
４図に示されている。
第３図に示すように、基準電圧発生回路１０は、ＭＯＳ
トランジスタ等で構成された定電流源コ、１を有し、そ
の定電流源１１には、ドレイ・ゲートが共通接続された
４つのＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという＞１２ａ〜１．２ｄが縦続接続されている。な
お、このＮＭＯ３Ｉ２ａ〜１２ｄの数は、所望とする基
準電圧Ｖｒｅｆを得るなめに任意の段数に設定される。
トランジスタ等で構成された定電流源コ、１を有し、そ
の定電流源１１には、ドレイ・ゲートが共通接続された
４つのＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという＞１２ａ〜１．２ｄが縦続接続されている。な
お、このＮＭＯ３Ｉ２ａ〜１２ｄの数は、所望とする基
準電圧Ｖｒｅｆを得るなめに任意の段数に設定される。
この基準電圧発生回路では、各ＮＭＯ８１２ａ〜１２ｄ
のドレイン・ゲートがそれぞれ共通に接続されているの
で、そのＮＭＯ３１２ａ〜１．２ｄは全て飽和領域で働
く。そのなめ、定電流源１１から一定のドレイン電流が
ＮＭＯＳ１２ａ〜１２ｄに供給されると、ＭＯＳトラン
ジスタ特性から、ドレイン電圧、即ち基準電圧Ｖｒｅｆ
が、ドレイン電流の変動幅にもかかわらず、広い領域で
、わずかな変動に抑えることが可能となる。
のドレイン・ゲートがそれぞれ共通に接続されているの
で、そのＮＭＯ３１２ａ〜１．２ｄは全て飽和領域で働
く。そのなめ、定電流源１１から一定のドレイン電流が
ＮＭＯＳ１２ａ〜１２ｄに供給されると、ＭＯＳトラン
ジスタ特性から、ドレイン電圧、即ち基準電圧Ｖｒｅｆ
が、ドレイン電流の変動幅にもかかわらず、広い領域で
、わずかな変動に抑えることが可能となる。
（発明が解決しようとする課題）
しかしたがら、上記構成の基準電圧発生回路では、次の
ような課題があった。
ような課題があった。
第４図の接合温度−基準電圧特性図に示すように、ＮＭ
ＯＳ１２ａ〜１２ｄの接合温度が上昇すると、基準電圧
発生回路１０から出力される基準電圧Ｖｒｃｆは減少し
、そのＮＭＯＳ ］、 ２ ａ 〜１２ｄ及び定電流源
１１に適当なパラメータを選んだ時、 ΔＶｒｅｆ／ΔＴｊ＝−０，００２５［Ｖ／’Ｃ１とい
う結果が得られる。
ＯＳ１２ａ〜１２ｄの接合温度が上昇すると、基準電圧
発生回路１０から出力される基準電圧Ｖｒｃｆは減少し
、そのＮＭＯＳ ］、 ２ ａ 〜１２ｄ及び定電流源
１１に適当なパラメータを選んだ時、 ΔＶｒｅｆ／ΔＴｊ＝−０，００２５［Ｖ／’Ｃ１とい
う結果が得られる。
この第４図の特性を示す基準電圧Ｖｒｅｆを内部電圧駆
動回路２０へ入力し、その内部電圧駆動回路２０から出
力される内部電圧Ｖｘを、例えばＰチャネル型ＭＯＳト
ランジスタ（以下、ＰＭＯ８という）及びＮＭＯＳの縦
続接続からなる負荷側のＣＭＯＳインバータの電源電圧
端子に印加した場合、第４図に示すように、ＭＯＳ）ラ
ンジスタの駆動電流の温度勾配そのものが温度に対し減
少方向なので、ＭＯＳトランジスタの接合温度が上昇す
ると、ＣＭＯＳインバータの電源電圧端子に印加される
電圧が減少し、その電圧の減少はさらにＣＭＯＳインバ
ータにおける回路動作の遅延を生じさせる。
動回路２０へ入力し、その内部電圧駆動回路２０から出
力される内部電圧Ｖｘを、例えばＰチャネル型ＭＯＳト
ランジスタ（以下、ＰＭＯ８という）及びＮＭＯＳの縦
続接続からなる負荷側のＣＭＯＳインバータの電源電圧
端子に印加した場合、第４図に示すように、ＭＯＳ）ラ
ンジスタの駆動電流の温度勾配そのものが温度に対し減
少方向なので、ＭＯＳトランジスタの接合温度が上昇す
ると、ＣＭＯＳインバータの電源電圧端子に印加される
電圧が減少し、その電圧の減少はさらにＣＭＯＳインバ
ータにおける回路動作の遅延を生じさせる。
これを防止するなめ、第３図の基準電圧発生回路１０の
回路構成に代えて、電源電圧変動に左右されないダイオ
ードの順方向電圧を利用して基準電圧Ｖｒｅｆを発生す
る回路構成も考えられる。
回路構成に代えて、電源電圧変動に左右されないダイオ
ードの順方向電圧を利用して基準電圧Ｖｒｅｆを発生す
る回路構成も考えられる。
ところが、ＭＯ３半導体集積回路の場合、通常の半導体
製造プロセスに加えてダイオード用の製造プロセスの付
加が必要となり、それによって製造プロセスを変更した
ければならず、製造プロセスの複雑化とコストの上昇と
いう問題が生し、技術的に十分満足のいくものが得られ
なかった。
製造プロセスに加えてダイオード用の製造プロセスの付
加が必要となり、それによって製造プロセスを変更した
ければならず、製造プロセスの複雑化とコストの上昇と
いう問題が生し、技術的に十分満足のいくものが得られ
なかった。
本発明は前記従来技術が持っていた課題として、基準電
圧の温度依存性が負であり、温度上昇と共に基準電圧が
減少すること、さらにｉＶＩ○Ｓ半導体集積回路への基
準電圧発生回路の搭載に、製造プロセスの変更を伴うこ
と等の点について解決した基準電圧発生回路を提供する
ものである。
圧の温度依存性が負であり、温度上昇と共に基準電圧が
減少すること、さらにｉＶＩ○Ｓ半導体集積回路への基
準電圧発生回路の搭載に、製造プロセスの変更を伴うこ
と等の点について解決した基準電圧発生回路を提供する
ものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、ＣＭＯＳ半導体集
積回路における基準電圧発生回路において、第１の極性
を有するＭＯＳトランジスタにより第１の基準電圧を発
生する第１の基準電圧回路と、第２の極性を有するＭＯ
Ｓトランジスタにより第２の基準電圧を発生する第２の
基準電圧回路と、前記第１と第２の基準電圧を比較しそ
の比較結果に応じた出力を前記第１の基準電圧回路へフ
ィードバックして第３の基準電圧を出力させる比較手段
とを、備えたものである。
積回路における基準電圧発生回路において、第１の極性
を有するＭＯＳトランジスタにより第１の基準電圧を発
生する第１の基準電圧回路と、第２の極性を有するＭＯ
Ｓトランジスタにより第２の基準電圧を発生する第２の
基準電圧回路と、前記第１と第２の基準電圧を比較しそ
の比較結果に応じた出力を前記第１の基準電圧回路へフ
ィードバックして第３の基準電圧を出力させる比較手段
とを、備えたものである。
前記第１及び第２の基準電圧回路は、例えばドレインと
ゲートを共通接続したＭＯＳトランジスタに対して定電
流をそれぞれ供給する回路構成にし、また前記比較手段
は、例えば差動増幅器で構成される。
ゲートを共通接続したＭＯＳトランジスタに対して定電
流をそれぞれ供給する回路構成にし、また前記比較手段
は、例えば差動増幅器で構成される。
（作用）
本発明によれば、以上のように基準電圧発生回路を構成
したので、第１の基準電圧回路からは、第１の極性を有
するＭＯＳトランジスタ（例えば、ＰＭＯ３＞により第
１の基準電圧が発生し、第２の基準電圧回路からは、第
２の極性を有するＭＯＳトランジスタ（例えば、ＮＭＯ
８）により第２の基準電圧が発生する。この第］と第２
の基準電圧は、比較手段で比較され、その比較結果に応
じた出力が第１の基準電圧回路へフィードバックされて
第３の基準電圧が出力され、その第３の基準電圧が半導
体集積回路内の負荷へ供給される。
したので、第１の基準電圧回路からは、第１の極性を有
するＭＯＳトランジスタ（例えば、ＰＭＯ３＞により第
１の基準電圧が発生し、第２の基準電圧回路からは、第
２の極性を有するＭＯＳトランジスタ（例えば、ＮＭＯ
８）により第２の基準電圧が発生する。この第］と第２
の基準電圧は、比較手段で比較され、その比較結果に応
じた出力が第１の基準電圧回路へフィードバックされて
第３の基準電圧が出力され、その第３の基準電圧が半導
体集積回路内の負荷へ供給される。
ここで、第１及び第２の基準電圧回路内のＭＯＳトラン
ジスタの、例えばチャネル長やチャネル幅等の特性を適
宜選定することにより、温度上昇に伴い第１及び第２の
基準電圧を増加させる特性を持たせれば、出力側の負荷
回路の温度上昇に伴う回路動作の遅延が補償される。し
かも、相補的な第１と第２の極性を有するＭＯＳ）ラン
ジスタにより、第３の基準電圧が決定されるので、第１
の極性を有す゛るＭＯＳトランジスタと、第２の極性を
有するＭＯＳ）ランジスタとの、両者の製造プロセスの
バラツキが補償され、温度変動やプロセスバラツキに対
して安定した第３の基準電圧の出力が行える。従って、
前記課題を解決できるのである。
ジスタの、例えばチャネル長やチャネル幅等の特性を適
宜選定することにより、温度上昇に伴い第１及び第２の
基準電圧を増加させる特性を持たせれば、出力側の負荷
回路の温度上昇に伴う回路動作の遅延が補償される。し
かも、相補的な第１と第２の極性を有するＭＯＳ）ラン
ジスタにより、第３の基準電圧が決定されるので、第１
の極性を有す゛るＭＯＳトランジスタと、第２の極性を
有するＭＯＳ）ランジスタとの、両者の製造プロセスの
バラツキが補償され、温度変動やプロセスバラツキに対
して安定した第３の基準電圧の出力が行える。従って、
前記課題を解決できるのである。
（実施例）
第１図は、本発明の実施例を示す基準電圧発生回路を有
する内部電圧発生回路の構成ブロック図である。
する内部電圧発生回路の構成ブロック図である。
この内部電圧発生回路は、ＣＭＯＳ半導体集積回路で構
成されるもので、電源電圧Ｖｃｃにより動作して基準電
圧（第３の基準電圧）Ｖｒｅｆを発生する基準電圧発生
回路３０と、電源電圧ＶｃＣにより動作し、前記基準電
圧Ｖｒｅｆを駆動して内部電圧Ｖｘを集積回路内の負荷
へ供給する内部電圧駆動回路７０とを、備えている。
成されるもので、電源電圧Ｖｃｃにより動作して基準電
圧（第３の基準電圧）Ｖｒｅｆを発生する基準電圧発生
回路３０と、電源電圧ＶｃＣにより動作し、前記基準電
圧Ｖｒｅｆを駆動して内部電圧Ｖｘを集積回路内の負荷
へ供給する内部電圧駆動回路７０とを、備えている。
基準電圧発生回路３０は、基準電圧（第１の基準電圧）
Ｖｉｎｌ及び内部電圧駆動回路７ｏへの基準電圧（゛第
３の基準電圧）Ｖｒｅｆを出力する第１の基準電圧回路
４０と、基準電圧（第２の基準電圧）Ｖｉｎ２を発生す
る第２の基準電圧回路５０と、基準電圧ＶｉｎｌとＶｉ
ｎ２とを比較しその比較結果である基準電圧ＶＡを第１
の基準電圧回路４０ヘフイードバツクする差動増幅器６
１からなる比較手段６０とで、構成されている。
Ｖｉｎｌ及び内部電圧駆動回路７ｏへの基準電圧（゛第
３の基準電圧）Ｖｒｅｆを出力する第１の基準電圧回路
４０と、基準電圧（第２の基準電圧）Ｖｉｎ２を発生す
る第２の基準電圧回路５０と、基準電圧ＶｉｎｌとＶｉ
ｎ２とを比較しその比較結果である基準電圧ＶＡを第１
の基準電圧回路４０ヘフイードバツクする差動増幅器６
１からなる比較手段６０とで、構成されている。
第１の基準電圧回路４０は、ＭＯＳトランジスタ等で構
成され一定電流を出力する定電流源４１と： ＰＭＯ３
４２，４３とを備えている。ＰＭＯ３４２のゲートとド
レインが共通接続され、その共通ノードＮ１に定電流源
４１が接続され、さらにＰＭＯ８４２のソースが、ＰＭ
Ｏ３４３を介して電源電圧Ｖｃｃに接続されている。Ｐ
ＭＯ３４２では基準電圧Ｖｐを発生すると共に、共通ノ
ードＮ１からは基準電圧Ｖｉｎｌが出力される。第２の
基準電圧回路５０は、ＭＯｓトランジスタ等で構成され
一定電流を出力する定電流源５１と、ＮＭＯＳ５２とを
備えている。ＮＭＯＳ５２のゲートとドレインが共通接
続され、その共通ノードＮ２に定電流源５１が接続され
、さらにそのＮＭＯＳ５２のソースが基準電位ＧＮＤに
接続されている。共通ノードＮ２からは、基準電圧Ｖｉ
ｎ２が出力される。この基準電圧Ｖｉｎ２は、ＮＭＯＳ
５２で発生ずる基準電圧Ｖｎと等しい。
成され一定電流を出力する定電流源４１と： ＰＭＯ３
４２，４３とを備えている。ＰＭＯ３４２のゲートとド
レインが共通接続され、その共通ノードＮ１に定電流源
４１が接続され、さらにＰＭＯ８４２のソースが、ＰＭ
Ｏ３４３を介して電源電圧Ｖｃｃに接続されている。Ｐ
ＭＯ３４２では基準電圧Ｖｐを発生すると共に、共通ノ
ードＮ１からは基準電圧Ｖｉｎｌが出力される。第２の
基準電圧回路５０は、ＭＯｓトランジスタ等で構成され
一定電流を出力する定電流源５１と、ＮＭＯＳ５２とを
備えている。ＮＭＯＳ５２のゲートとドレインが共通接
続され、その共通ノードＮ２に定電流源５１が接続され
、さらにそのＮＭＯＳ５２のソースが基準電位ＧＮＤに
接続されている。共通ノードＮ２からは、基準電圧Ｖｉ
ｎ２が出力される。この基準電圧Ｖｉｎ２は、ＮＭＯＳ
５２で発生ずる基準電圧Ｖｎと等しい。
比較手段６０を構成する差動増幅器６１は、その（＋）
入力端子が共通ノードＮ１に、（＝）入力端子が共通ノ
ードＮ２にそれぞれ接続され、さらにその差動増幅器６
１の基準電圧ＶＡ出力用の出力端子が、第１の基準電圧
口Ｈ＠４０内のＰＭＯ８４３のゲートにフィードバック
接続されている。
入力端子が共通ノードＮ１に、（＝）入力端子が共通ノ
ードＮ２にそれぞれ接続され、さらにその差動増幅器６
１の基準電圧ＶＡ出力用の出力端子が、第１の基準電圧
口Ｈ＠４０内のＰＭＯ８４３のゲートにフィードバック
接続されている。
そのＰＭＯ８４Ｂのドレインからは、基準電圧■ｒｅｆ
が出力され、内部電圧駆動回路７０へ供給される構成に
なっている。
が出力され、内部電圧駆動回路７０へ供給される構成に
なっている。
内部電圧駆動回路７０は、例えば基準電圧Ｖｒｅｆと内
部電圧Ｖｘより帰還されるべき電圧との差異に対応して
働く差動増幅器と、この差動増幅器の出力を駆動して大
容量・大電流負荷に対して駆動可能な内部電圧Ｖｘを出
力する出力バッファとで、構成されている。
部電圧Ｖｘより帰還されるべき電圧との差異に対応して
働く差動増幅器と、この差動増幅器の出力を駆動して大
容量・大電流負荷に対して駆動可能な内部電圧Ｖｘを出
力する出力バッファとで、構成されている。
第５図は、第１図における基準電圧発生回路３０の接合
温度−基準電圧特性図であり、この図を参照しつつ第１
図の回路動作等を説明する。
温度−基準電圧特性図であり、この図を参照しつつ第１
図の回路動作等を説明する。
第１図において、電源電圧Ｖｃｃが印加されると、ＰＭ
Ｏ８４２とＮＭＯＳ５２とはそれぞれドレイン・ゲート
が共通接続されているので、飽和領域で働く。定電流源
４１によって一定のドレイン電流がＰＭＯ３４２に流れ
ると、そのＰＭＯ８４２のドレイン側の共通ノードＮ１
がらは、ＭＯＳトランジスタ特性に基づき電流の変動幅
にもがかわらず、広い領域でわずがな変動に抑えられた
基準電圧Ｖｉｎｌが出力され、その基準電圧Ｖｉｎ１が
差動増幅器６１の（＋）入力端子へ与えられる。
Ｏ８４２とＮＭＯＳ５２とはそれぞれドレイン・ゲート
が共通接続されているので、飽和領域で働く。定電流源
４１によって一定のドレイン電流がＰＭＯ３４２に流れ
ると、そのＰＭＯ８４２のドレイン側の共通ノードＮ１
がらは、ＭＯＳトランジスタ特性に基づき電流の変動幅
にもがかわらず、広い領域でわずがな変動に抑えられた
基準電圧Ｖｉｎｌが出力され、その基準電圧Ｖｉｎ１が
差動増幅器６１の（＋）入力端子へ与えられる。
一方、定電流源５１から一定の電流がＮＭＯＳ５２のド
レインに供給されると、そのＮＭＯＳ５２のドレイン側
の共通ノードＮ２がらは、ＭＯ３１ トランジスタ特性に基づき電流の変動幅にもかかわらず
、広い領域でわずかな変動に抑えられた基準電圧Ｖｉｎ
２が出力され、その基準電圧Ｖｉｎ２が差動増幅器６１
の（−〉入力端子へ供給される。すると差動増幅器６１
では、基準電圧Ｖｉｎ１とＶｉｎ２の比較を行い、その
比較結果に応じた゛Ｈ゛ルベルまたは゛Ｌ″レベルの基
準電圧ＶＡを出力し、その出力によってＰＭＯ８４３を
オン、オフ動作させる。これにより、ＰＭＯ８４３のド
レインから、安定した基準電圧Ｖｒｅｆが出力され、内
部電圧駆動回路７０へ与えられる。内部電圧駆動回路７
０では、入力された基準電圧■ｒｅｆを駆動して内部電
圧Ｖｘを出力し、半導体集積回路内の負荷へ供給する。
レインに供給されると、そのＮＭＯＳ５２のドレイン側
の共通ノードＮ２がらは、ＭＯ３１ トランジスタ特性に基づき電流の変動幅にもかかわらず
、広い領域でわずかな変動に抑えられた基準電圧Ｖｉｎ
２が出力され、その基準電圧Ｖｉｎ２が差動増幅器６１
の（−〉入力端子へ供給される。すると差動増幅器６１
では、基準電圧Ｖｉｎ１とＶｉｎ２の比較を行い、その
比較結果に応じた゛Ｈ゛ルベルまたは゛Ｌ″レベルの基
準電圧ＶＡを出力し、その出力によってＰＭＯ８４３を
オン、オフ動作させる。これにより、ＰＭＯ８４３のド
レインから、安定した基準電圧Ｖｒｅｆが出力され、内
部電圧駆動回路７０へ与えられる。内部電圧駆動回路７
０では、入力された基準電圧■ｒｅｆを駆動して内部電
圧Ｖｘを出力し、半導体集積回路内の負荷へ供給する。
第１図において、例えばＮＭＯＳ５２で発生する基準電
圧Ｖｎは、そのソース電圧が基準電位ＧＮＤなので、そ
のＮＭＯＳ５２の接合電圧上昇に伴う基準電圧Ｖｎの温
度特性は、チャネル長やチャネル幅等といったパラメー
タの選定方法によって、次の２通りになる。即ち、ＮＭ
ＯＳ５２ （ＰＩ３ ＭＯＳも同様〉は、接合温度上昇に伴い、その閾値が減
少すると共に相互コンダクタンスｇＩｌｌが減少する。
圧Ｖｎは、そのソース電圧が基準電位ＧＮＤなので、そ
のＮＭＯＳ５２の接合電圧上昇に伴う基準電圧Ｖｎの温
度特性は、チャネル長やチャネル幅等といったパラメー
タの選定方法によって、次の２通りになる。即ち、ＮＭ
ＯＳ５２ （ＰＩ３ ＭＯＳも同様〉は、接合温度上昇に伴い、その閾値が減
少すると共に相互コンダクタンスｇＩｌｌが減少する。
従って、
（１） 接合温度上昇と共にＶｎが減少する場合閾値の
減少がｇｍの減少より大きいため、Ｖｎが減少する。
減少がｇｍの減少より大きいため、Ｖｎが減少する。
（２） 接合温度上昇と共にＶｎが増加する場合閾値の
減少がｇＩＩｌの減少より小さいため、Ｖｎが増加する
。
減少がｇＩＩｌの減少より小さいため、Ｖｎが増加する
。
の２通りの場合が存在する。従来の第３図では、前記（
１）の場合が選択されている。
１）の場合が選択されている。
本実施例では、基準電圧Ｖｎとして前記（２）を選択し
、温度上昇に伴い基準電圧Ｖｎが増加すると仮定する。
、温度上昇に伴い基準電圧Ｖｎが増加すると仮定する。
同様に、ＰＭＯ８４２で発生する基準電圧Ｖｐでも、２
通りの温度特性の場合があり、ＮＭＯＳ５２と同様に基
準電圧Ｖｐが増加すると仮定する。
通りの温度特性の場合があり、ＮＭＯＳ５２と同様に基
準電圧Ｖｐが増加すると仮定する。
基準電圧発生回路３０では、次式が成り立つ。
Ｖｉ ｎ １＝Ｖｒｅｆ−Ｖｐ、Ｖｉ ｎ２＝Ｖｎ上昇
に対し、 そのため基準電圧Ｖｉｎｌ、Ｖｉｎ２を入力とする差動
増幅器６１から出力される基準電圧ＶＡは、 Ｖｉｎｌ＞Ｖｉｎ２のとき、ＶＡ＝”Ｈ”レベルＶｉｎ
ｌ＜Ｖｉｎ２のとき、ＶＡ＝”Ｌ”レベルとなるように
制御され、その基準電圧ＶＡがＰＭＯ８４３のゲートへ
フィードバックされるため、最終的に次式が成り立つ。
に対し、 そのため基準電圧Ｖｉｎｌ、Ｖｉｎ２を入力とする差動
増幅器６１から出力される基準電圧ＶＡは、 Ｖｉｎｌ＞Ｖｉｎ２のとき、ＶＡ＝”Ｈ”レベルＶｉｎ
ｌ＜Ｖｉｎ２のとき、ＶＡ＝”Ｌ”レベルとなるように
制御され、その基準電圧ＶＡがＰＭＯ８４３のゲートへ
フィードバックされるため、最終的に次式が成り立つ。
ＶｉｎｌＴｈＶｉｎ２
そのなめ、
ＶｒｅｆＴｈＶｎ＋Ｖｐ
となる。従って、先に設定したように、接合温度Ｖｎ＞
０．Ｖｐ＞０ なので、基準電圧Ｖｒｅｆは常に正となる。
０．Ｖｐ＞０ なので、基準電圧Ｖｒｅｆは常に正となる。
さらに、基準電圧Ｖ ｒ ｅ ｆの設定値が、ＰＭＯ８
，ＮＭＯ３いずれのパラメータに対しても、和（Ｖｎ十
Ｖｐ）て表わせるのて゛、ＰＭＯ３，ＮＭＯ８の両者の
製造プロセスのバラツキを基準電圧Ｖｒｅｆで表現でき
ることを示している。従って、ＰＭＯ３，ＮＭＯ３のパ
ラメータを適宜選択することにより、計算機シミュレー
ション等で求めた第５図のような温度特性が得られる。
，ＮＭＯ３いずれのパラメータに対しても、和（Ｖｎ十
Ｖｐ）て表わせるのて゛、ＰＭＯ３，ＮＭＯ８の両者の
製造プロセスのバラツキを基準電圧Ｖｒｅｆで表現でき
ることを示している。従って、ＰＭＯ３，ＮＭＯ３のパ
ラメータを適宜選択することにより、計算機シミュレー
ション等で求めた第５図のような温度特性が得られる。
この温度特性は、第４図とは丁度逆勾配になっており、
接合温度の上昇に伴って基準電圧Ｖｒｅｆが上昇する正
の勾配特性を持っている。
接合温度の上昇に伴って基準電圧Ｖｒｅｆが上昇する正
の勾配特性を持っている。
本実施例ては、次のような利点を有している。
（ａ、 ） 接合温度上昇により基準電圧Ｖ ｒ ｅ
ｆが第５図のように正の勾配をもつので、基準電圧発
生回路３０を有する内部電圧発生回路の温度上昇５ に伴う回路動作の遅延、つまり相互コンダクタンスｇＩ
Ｉｌの劣化が補償される。
ｆが第５図のように正の勾配をもつので、基準電圧発
生回路３０を有する内部電圧発生回路の温度上昇５ に伴う回路動作の遅延、つまり相互コンダクタンスｇＩ
Ｉｌの劣化が補償される。
（ｂ＞ 基準電圧発生回路３０から出力される基準電
圧Ｖｒｅｆは、ＰＭＯ３４２及びＮＭＯ３５２の両者に
より決定されるので、そのいずれの製造プロセスのバラ
ツキに対しても補償され、安定した基準電圧Ｖｒｅｆを
内部電圧駆動回路７０へ出力することができる。
圧Ｖｒｅｆは、ＰＭＯ３４２及びＮＭＯ３５２の両者に
より決定されるので、そのいずれの製造プロセスのバラ
ツキに対しても補償され、安定した基準電圧Ｖｒｅｆを
内部電圧駆動回路７０へ出力することができる。
（Ｃ） 基準電圧Ｖｒｅｆの温度依存性が正であり、
温度上昇と共に基準電圧Ｖ ｒ ｅ ｆが上昇するので
、内部電圧駆動回路７０を介して負荷側に、安定した内
部電圧Ｖｘを供給でき、それによって負荷側の回路動作
の遅延を防止できる。そのなめ、従来のような電源電圧
変動に左右されないダイオードの順方向電圧等を利用し
て基準電圧発生回路を構成する必要がなく、特別な製造
プロセス（ダイオード等〉の付加を必要とすることなく
、通常のＭＯ３半導体集積回路の製造プロセスで、容易
に基準電圧発生回路３０を形成でき、それによって集積
回路化の際の低コスト化が可能となる。
温度上昇と共に基準電圧Ｖ ｒ ｅ ｆが上昇するので
、内部電圧駆動回路７０を介して負荷側に、安定した内
部電圧Ｖｘを供給でき、それによって負荷側の回路動作
の遅延を防止できる。そのなめ、従来のような電源電圧
変動に左右されないダイオードの順方向電圧等を利用し
て基準電圧発生回路を構成する必要がなく、特別な製造
プロセス（ダイオード等〉の付加を必要とすることなく
、通常のＭＯ３半導体集積回路の製造プロセスで、容易
に基準電圧発生回路３０を形成でき、それによって集積
回路化の際の低コスト化が可能となる。
６
なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ｉ ） ＰＭＯ８４２及びＮＭＯ３５２は、それぞ
れ各１段で構成したが、所望の基準電圧Ｖｐ。
れ各１段で構成したが、所望の基準電圧Ｖｐ。
Ｖｎを得るために複数の任意の段数でそれぞれ構成して
も良い。
も良い。
（ｉｉ） 第１図では差動増幅器６１の出力を第１の
基準電圧器ＪｉＪ４０側のＰＭＯ３４３のゲートへフィ
ードバックしたが、第２の基準電圧回路５゜側に他のＮ
ＭＯ８を設け、そのＮＭＯ３のゲートへ差動増幅器６１
の出力をフィードバックする構成にしても、上記実施例
とほぼ同様の作用、効果が得られる。
基準電圧器ＪｉＪ４０側のＰＭＯ３４３のゲートへフィ
ードバックしたが、第２の基準電圧回路５゜側に他のＮ
ＭＯ８を設け、そのＮＭＯ３のゲートへ差動増幅器６１
の出力をフィードバックする構成にしても、上記実施例
とほぼ同様の作用、効果が得られる。
（ｉｉｉ ＞ 比較手段６０は、差動増幅器６１で構
成したが、ＭＯＳトランジスタ等を用いた他の回路で構
成することも可能である。
成したが、ＭＯＳトランジスタ等を用いた他の回路で構
成することも可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、第１及び
第２の基準電圧回路から第１及び第２の基準電圧をそれ
ぞれ発生し、その第１と第２の基準電圧を比較手段で比
較し、その比較手段の出力を第１の基準電圧回路へフィ
ードバックして第３の基準電圧を出力させるようにした
ので、第１の極性を有するＭＯＳトランジスタと第２の
極性を有するＭＯＳ）ランジスタとの両者により、第３
の基準電圧が決定され、その両トランジスタのいずれの
製造プロセスのバラツキに対しても補償され、安定した
第３の基準電圧を出力できる。
第２の基準電圧回路から第１及び第２の基準電圧をそれ
ぞれ発生し、その第１と第２の基準電圧を比較手段で比
較し、その比較手段の出力を第１の基準電圧回路へフィ
ードバックして第３の基準電圧を出力させるようにした
ので、第１の極性を有するＭＯＳトランジスタと第２の
極性を有するＭＯＳ）ランジスタとの両者により、第３
の基準電圧が決定され、その両トランジスタのいずれの
製造プロセスのバラツキに対しても補償され、安定した
第３の基準電圧を出力できる。
さらに、第１の極性を有するＭＯＳトランジスタと第２
の極性を有するＭＯＳトランジスタのパラメータを適宜
選択することにより、第３の基準電圧の温度依存性を正
の特性にすることができ、それにより、温度上昇と共に
第３の基準電圧を上昇させ、その第３の基準電圧によっ
て駆動される回路動作の遅延を的確に防止できる。しか
も、従来のように２回路動作の遅延を防止するなめ、電
源電圧変動に左右されないダイオードの順方向電圧等を
利用して基準電圧発生回ｕ針構成するものに比べ、半導
体集積回路の製造プロセスにおいてダイオード等の特別
な製造プロセスの付加を必要としたいので、半導体集積
回路の製造プロセスの簡単化と、それによる低コスト化
という効果も期待できる。
の極性を有するＭＯＳトランジスタのパラメータを適宜
選択することにより、第３の基準電圧の温度依存性を正
の特性にすることができ、それにより、温度上昇と共に
第３の基準電圧を上昇させ、その第３の基準電圧によっ
て駆動される回路動作の遅延を的確に防止できる。しか
も、従来のように２回路動作の遅延を防止するなめ、電
源電圧変動に左右されないダイオードの順方向電圧等を
利用して基準電圧発生回ｕ針構成するものに比べ、半導
体集積回路の製造プロセスにおいてダイオード等の特別
な製造プロセスの付加を必要としたいので、半導体集積
回路の製造プロセスの簡単化と、それによる低コスト化
という効果も期待できる。
第１図は本発明の実施例を示す基準電圧発生回路を有す
る内部電圧発生回路の構成ブロック図、第２図は従来の
基準電圧発生回路を有する内部電圧発生回路の構成ブロ
ック図、第３図は第２図の基準電圧発生回路の回路図、
第４図は第３図の接合温度−基準電圧特性図、第５図は
第１図における基準電圧発生回路の接合温度−基準電圧
特性図である。 ３０・・・・・・基準電圧発生回路、４０，５０・・・
・・・第１、第２の基準電圧回路、４１．５１・・・・
・・定電流源、４２．４３・・・・・・ＰＭＯ８，５２
・・・・・・ＮＭＯ８，６０・・・・・・比較手段、６
１・・・・・・差動増幅器、７０・・・・・内部電圧駆
動回路。 ９ ０ 従来の内部電圧発住回路 第２図 第３図 接合温度（°Ｃ） 第３図の接合温度−Ｍ〉隼電圧書注 第４図 第１図の接合温度−基準電圧特性 第５図
る内部電圧発生回路の構成ブロック図、第２図は従来の
基準電圧発生回路を有する内部電圧発生回路の構成ブロ
ック図、第３図は第２図の基準電圧発生回路の回路図、
第４図は第３図の接合温度−基準電圧特性図、第５図は
第１図における基準電圧発生回路の接合温度−基準電圧
特性図である。 ３０・・・・・・基準電圧発生回路、４０，５０・・・
・・・第１、第２の基準電圧回路、４１．５１・・・・
・・定電流源、４２．４３・・・・・・ＰＭＯ８，５２
・・・・・・ＮＭＯ８，６０・・・・・・比較手段、６
１・・・・・・差動増幅器、７０・・・・・内部電圧駆
動回路。 ９ ０ 従来の内部電圧発住回路 第２図 第３図 接合温度（°Ｃ） 第３図の接合温度−Ｍ〉隼電圧書注 第４図 第１図の接合温度−基準電圧特性 第５図
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ半導体集積回路における基準電圧発生回路
において、 第１の極性を有するＭＯＳトランジスタにより第１の基
準電圧を発生する第１の基準電圧回路と、第２の極性を
有するＭＯＳトランジスタにより第２の基準電圧を発生
する第２の基準電圧回路と、前記第１と第２の基準電圧
を比較しその比較結果に応じた出力を前記第１の基準電
圧回路へフィードバックして第３の基準電圧を出力させ
る比較手段とを、 備えたことを特徴とする基準電圧発生回路。 ２、請求項１記載の基準電圧発生回路において、前記第
１及び第２の基準電圧回路は、ドレインとゲートを共通
接続したＭＯＳトランジスタに対して定電流を供給する
回路構成にし、 前記比較手段は、差動増幅器で構成した 基準電圧発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098483A JPH03296118A (ja) | 1990-04-13 | 1990-04-13 | 基準電圧発生回路 |
| KR1019910004007A KR0126911B1 (ko) | 1990-04-13 | 1991-03-13 | 기준전압 발생회로 및 발생방법 |
| US07/682,189 US5103158A (en) | 1990-04-13 | 1991-04-08 | Reference voltage generating circuit |
| DE69111869T DE69111869T2 (de) | 1990-04-13 | 1991-04-12 | Referenzspannungserzeugungsschaltung. |
| EP91105890A EP0451870B1 (en) | 1990-04-13 | 1991-04-12 | Reference voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098483A JPH03296118A (ja) | 1990-04-13 | 1990-04-13 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296118A true JPH03296118A (ja) | 1991-12-26 |
Family
ID=14220898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098483A Pending JPH03296118A (ja) | 1990-04-13 | 1990-04-13 | 基準電圧発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103158A (ja) |
| EP (1) | EP0451870B1 (ja) |
| JP (1) | JPH03296118A (ja) |
| KR (1) | KR0126911B1 (ja) |
| DE (1) | DE69111869T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113253788A (zh) * | 2020-02-07 | 2021-08-13 | 艾普凌科有限公司 | 基准电压电路 |
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| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| EP0576774B1 (en) * | 1992-06-30 | 1999-09-15 | STMicroelectronics S.r.l. | Voltage regulator for memory devices |
| JP2851767B2 (ja) * | 1992-10-15 | 1999-01-27 | 三菱電機株式会社 | 電圧供給回路および内部降圧回路 |
| IT1272933B (it) * | 1994-01-28 | 1997-07-01 | Fujitsu Ltd | Dispositivo a circuito integrato di semiconduttore |
| US5748035A (en) * | 1994-05-27 | 1998-05-05 | Arithmos, Inc. | Channel coupled feedback circuits |
| US5748030A (en) * | 1996-08-19 | 1998-05-05 | Motorola, Inc. | Bias generator providing process and temperature invariant MOSFET transconductance |
| JPH10133754A (ja) * | 1996-10-28 | 1998-05-22 | Fujitsu Ltd | レギュレータ回路及び半導体集積回路装置 |
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| US6943618B1 (en) * | 1999-05-13 | 2005-09-13 | Honeywell International Inc. | Compensation mechanism for compensating bias levels of an operation circuit in response to supply voltage changes |
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| JP3561716B1 (ja) * | 2003-05-30 | 2004-09-02 | 沖電気工業株式会社 | 定電圧回路 |
| US7420397B2 (en) * | 2004-06-02 | 2008-09-02 | Stmicroelectronics Sa | Low-consumption inhibit circuit with hysteresis |
| JP2009048405A (ja) * | 2007-08-20 | 2009-03-05 | Funai Electric Co Ltd | 通信装置 |
| JP5537272B2 (ja) * | 2010-06-07 | 2014-07-02 | ローム株式会社 | 負荷駆動回路装置及びこれを用いた電気機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975648A (en) * | 1975-06-16 | 1976-08-17 | Hewlett-Packard Company | Flat-band voltage reference |
| US4357571A (en) * | 1978-09-29 | 1982-11-02 | Siemens Aktiengesellschaft | FET Module with reference source chargeable memory gate |
| CH628462A5 (fr) * | 1978-12-22 | 1982-02-26 | Centre Electron Horloger | Source de tension de reference. |
| US4346344A (en) * | 1979-02-08 | 1982-08-24 | Signetics Corporation | Stable field effect transistor voltage reference |
| JP2525346B2 (ja) * | 1983-10-27 | 1996-08-21 | 富士通株式会社 | 定電流源回路を有する差動増幅回路 |
| JPH0668706B2 (ja) * | 1984-08-10 | 1994-08-31 | 日本電気株式会社 | 基準電圧発生回路 |
| US4588941A (en) * | 1985-02-11 | 1986-05-13 | At&T Bell Laboratories | Cascode CMOS bandgap reference |
| US4837459A (en) * | 1987-07-13 | 1989-06-06 | International Business Machines Corp. | CMOS reference voltage generation |
| US4868482A (en) * | 1987-10-05 | 1989-09-19 | Western Digital Corporation | CMOS integrated circuit having precision resistor elements |
-
1990
- 1990-04-13 JP JP2098483A patent/JPH03296118A/ja active Pending
-
1991
- 1991-03-13 KR KR1019910004007A patent/KR0126911B1/ko not_active IP Right Cessation
- 1991-04-08 US US07/682,189 patent/US5103158A/en not_active Expired - Lifetime
- 1991-04-12 EP EP91105890A patent/EP0451870B1/en not_active Expired - Lifetime
- 1991-04-12 DE DE69111869T patent/DE69111869T2/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113253788A (zh) * | 2020-02-07 | 2021-08-13 | 艾普凌科有限公司 | 基准电压电路 |
| CN113253788B (zh) * | 2020-02-07 | 2024-02-20 | 艾普凌科有限公司 | 基准电压电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0451870A2 (en) | 1991-10-16 |
| KR0126911B1 (ko) | 1998-10-01 |
| KR910019310A (ko) | 1991-11-30 |
| US5103158A (en) | 1992-04-07 |
| EP0451870B1 (en) | 1995-08-09 |
| DE69111869T2 (de) | 1996-05-02 |
| EP0451870A3 (en) | 1992-04-01 |
| DE69111869D1 (de) | 1995-09-14 |
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