JP4703133B2 - 内部電圧発生回路および半導体集積回路装置 - Google Patents

Description

この発明は内部電圧発生回路およびこれを用いた半導体集積回路装置に関し、特に、低電源電圧下においても、安定に所望の温度特性を有する内部電圧を高精度で生成することのできる内部電圧発生回路およびこの内部電圧発生回路を面積利用効率よく配置して安定にチップ上各素子に伝達することのできる半導体集積回路装置に関する。

近年、半導体微細化技術の進展に伴って、素子の微細化が進み、高集積化が可能となっている。このような高集積化により、１つのチップ上に複数の機能回路を形成して１つのシステムを形成するシステム・オン・チップ（ＳＯＣ）またはシステムＬＳＩ（大規模集積回路）と呼ばれる集積回路装置が実現されている。このようなシステムＬＳＩの用途のうち、ニーズの高い用途である移動通信端末機器、動画像処理および通信ネットワークなどの用途においては、高い動作周波数および低消費電力が要求されている。このような用途においては、高速動作による消費電流の増大に対応することのできる電源の実現、オフ状態時におけるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を流れるリーク電流（オフリーク電流）の低減、および低電源電圧化などによる消費電流の低減が必要となる。

たとえば、プロセサなどのロジックと同一チップ上に搭載される混載メモリの１つであるｅＤＲＡＭ（エンベッデッド・ダイナミック・ランダム・アクセス・メモリ：embedded Dynamic Random Access Memory）においては、従来の画像処理の用途では画像データがシーケンシャルに転送されるため、メモリセル列の選択に関連するコラム系回路の高速化のみが要求されており、消費電流は、高速動作時においてもそれほど大きくはなかった。しかしながら、動画像処理および通信ネットワークなどにおいては、データがランダムにアクセスされることが多く、このランダムアクセスの高速動作のために、メモリセル行を選択するロウ系回路も高速動作させる必要があり、高速動作時における消費電流が増大する。したがって、このような用途においては、安定に動作電流を供給することに加えて、オフリーク電流の低減および低電源電圧化などにより消費電流を少しでも抑制することが要求される。このような要求を実現するためには、高い動作周波数に対応することができ、かつ低電源電圧下においても精度よく安定した内部電圧および内部電源電圧を供給することのできる内部電圧発生回路が必要となる。

たとえば、従来のメモリとロジックとが同一半導体チップ上に混載されるシステム・オン・チップでは、メモリコア回路およびロジックコア回路それぞれに対して電源回路が設けられる。メモリコア回路について、たとえば、ＤＲＡＭの場合、メモリセルデータを検知するセンスアンプ電源電圧を生成するために利用される定電圧を高精度で発生する定電圧発生回路、メモリセルトランジスタのバックゲートにバイアス電圧として印加される負電圧を発生する回路、ワード線に伝達される昇圧電圧を発生する回路、およびビット線をスタンバイ状態時プリチャージするための分圧電圧を発生する回路などが必要となる。また、ロジックコア回路に関しては、トランジスタのオフリーク電流成分を抑制するために、トランジスタのバックゲートバイアス電圧を供給する回路およびトランジスタのゲートをオフ時負電圧に維持するための回路が必要となる場合がある。これらの電圧を発生するために、すべての基準となる基準電圧を発生する回路および定電流を発生する回路が必要となる。

しかしながら、電源電圧が低消費電力化のために低くされると、これらの基準電圧発生回路および定電流発生回路において、回路動作領域が、トランジスタのしきい値電圧近傍領域となり、ＭＯＳトランジスタを安定に動作させるのが困難となり、また回路動作特性の調整が困難となる。特に、温度特性調整する場合、回路内に直列に、複数の温度特性を補償するための素子が接続され、これらの素子を選択的に活性／非活性状態に設定するために、比較的大きな電圧差が要求され、低電源電圧下においても十分に温度特性を調整するのが困難となる。

負電圧レベルを正確に設定することを図る構成が、特許文献１（特開平１０−２３９３５７号公報）に示されている。この特許文献１においては、温度依存性の小さな基準電圧を生成し、この基準電圧をゲートに受けるＭＯＳトランジスタと負電圧ノードとの間に直列に抵抗接続されるＭＯＳトランジスタを接続するとともに、基準電圧をゲートに受けかつソースが接地ノードに結合される参照トランジスタとを設け、これらにカレントミラーからの電流を供給する。抵抗接続されたＭＯＳトランジスタおよび基準電圧をゲートに受ける直列ＭＯＳトランジスタに、同じゲート−ソース間電圧差が生じるのを利用して、基準電圧Ｖｒｅｆの整数倍の負電圧のレベルを検出することを図る。

また、低電源電圧下においても、安定に内部電圧を生成することを図る内部降圧回路が、特許文献２（特開２００３−１６８２９０号公報）に示されている。この特許文献２に示される構成においては、ＮＭＯＳトランジスタで構成される差動段を２つ並列に設け、これらの２つの比較器において、内部電源電圧と互いに電圧レベルの異なる基準電圧とを比較する。これらの比較回路の出力信号に従って内部電圧線に対する電荷の供給および電荷の引抜きを行なう。差動段をＮＭＯＳトランジスタで構成することにより、低電源電圧下においても、安定に差動増幅動作を行なうことを図る。

また、メモリチップ内の各回路に内部電圧を長距離にわたって安定に伝達することを図る構成が特許文献３（特開２０００−３５３７８５号公報）に示されている。この特許文献３に示される構成においては、内部電圧伝達線に、接地電位に固定されるシールド配線を、内部電圧伝達線を取囲むように左右および上下層に配置する。
特開平１０−２３９３５７号公報 特開２００３−１６８２９０号公報 特開２０００−３５３７８５号公報

特許文献１に示される構成においては、温度依存性の小さな基準電圧を利用して負電圧のレベル検知を行なっている。しかしながら、この基準電圧の温度特性をどのように調整するのかおよび低電源電圧条件下でどのように安定に基準電圧を生成するのかについては何ら考慮していない。

また、特許文献２に示される構成においては、低電源電圧条件下においても、カレントミラー型比較回路を動作させて、内部降圧電圧のレベルを調整することを図る。しかしながら、この比較回路へ与えられる基準電圧が、温度に依存しない基準電圧に基づいて生成されていることが前提とされているものの、この温度依存性のない基準電圧をどのように生成するかについては、何ら考慮していない。

また、特許文献３においては、１つのメモリチップ内における内部電圧伝達線をシールド配線で囲む構成を示しているものの、システムＬＳＩなどの複数のコア回路が配置される場合の電源回路の配置などについては何ら考慮していない。

それゆえ、この発明の目的は、低電源電圧条件下でも、容易に温度特性の調整を行なって高精度の基準電圧を発生することのできる内部電圧発生回路を提供することである。

また、この発明の他の目的は、この基準電圧を利用して高速動作時においても、低消費電流で内部電圧を生成することのできる内部電圧発生回路を提供することである。

この発明のさらに他の目的は、システムＬＳＩにおいても、低消費電流で内部電圧を生成することのできる電源回路を備える半導体集積回路装置を提供することである。

この発明のさらに他の目的は、複数のコア回路に対し、低電源電圧下でも低消費電力で安定に内部電圧を供給することのできる半導体集積回路装置を提供することである。

この発明に従う内部電圧発生回路は、そのソース電極に定電圧を受け、そのドレインが第１のノードに接続され、これらのソース電極とドレイン電極との間に電流を流す第１のＭＯＳトランジスタと、第１のノードと第２のノードとの間に直列に接続され、それぞれのゲート電極が第２のノードに共通に接続される複数の第２のＭＯＳトランジスタと、第１のノードから供給される第１の基準電圧を受ける、ボルテージフォロワ接続された差動増幅器と、この差動増幅器の出力電圧を分圧して第２の基準電圧を生成して出力する分圧出力回路を備える。
この発明の１つの観点に係る内部電圧発生回路は、さらに、第２の基準電圧に従って内部電圧のレベルを検出するレベル検出回路と、レベル検出回路の出力信号に従って選択的に活性化され、活性化時、ポンプ動作により該内部電圧を生成するポンプ電圧発生回路を備える。レベル検出回路は、第２の基準電圧を分圧する抵抗分割型検知レベル発生回路と、第２の基準電圧と抵抗分割型検知レベル発生回路の出力電圧との差に応じた電流量を駆動する第１の電流駆動トランジスタと、抵抗分割型検知レベル発生回路の出力電圧と内部電圧との差に応じた電流量を駆動する第２の電流駆動トランジスタと、第２の電流駆動トランジスタと直列に接続されかつ第２の基準電圧を制御電極に受け、第２の電流駆動トランジスタと同じ大きさの電流を駆動する第３の電流駆動トランジスタと、第１および第３の電流駆動トランジスタに同じ大きさの電流を供給する電流源とを備える。
この発明の別の観点に係る内部電圧発生回路は、この発明に従う内部電圧発生回路の構成に加えてさらに、第２の基準電圧を分圧して分圧電圧を生成する分圧電圧生成回路を備える。該分圧電圧生成回路は、第２の基準電圧を抵抗分割する抵抗分割回路と、抵抗分割回路の出力電圧をさらに分圧して第３の基準電圧を生成する第２の分圧回路と、第２の分圧回路からの第３の基準電圧と内部電圧とを比較し、該比較結果に従って内部電圧のレベルを調整して前記内部電圧を生成する電圧ドライブ回路とを備える。
この発明のさらに他の観点に係る内部電圧発生回路は、この発明に従う内部電圧発生回路の構成に加えて、さらに、第２の基準電圧を分圧して分圧電圧を生成する分圧電圧生成回路を備える。分圧電圧生成回路は、第２の基準電圧を抵抗分割して出力する抵抗分割回路と、抵抗分割回路の出力電圧をレベルシフトする第１のレベルシフタと、分圧電圧をレベルシフトする第２のレベルシフタと、第２のレベルシフタの出力電圧と前記第１のレベルシフタの出力電圧とを比較し、該比較結果に従って前記分圧電圧を生成するドライブ回路とを備える。

この発明の第１の観点に係る内部電圧発生回路においては、第１の基準電圧をボルテージフォロワ接続される差動増幅器で受け、この差動増幅器の出力電圧を分圧して第２の基準電圧を生成する。この第２の基準電圧を目標電圧レベルに設定する。したがって、第１の基準電圧は、所望電圧レベルよりも高い電圧レベルに設定することができ、この第１の基準電圧の温度特性の制御を低電源電圧下でも行なうことができ、高精度で温度特性が調整された所望の電圧レベルの基準電圧を生成することができる。また、この基準電圧に基づいて所定の電圧レベルの内部電圧を高精度で生成することができる。

［実施の形態１］
図１は、この発明に従う内部電圧発生回路の構成を概略的に示す図である。図１において、内部電圧発生回路は、外部電源電圧ＶＥＸから、温度特性が補償された基準電圧ＶＲＥＦを生成する基準電圧発生回路１と、この基準電圧ＶＲＥＦを利用して、所望の電圧レベルの内部電圧ＶＩＮを外部電源電圧ＶＥＸから生成する内部電圧生成回路２を含む。

この基準電圧発生回路１は、目標電圧レベルよりも高い第１の基準電圧を抵抗分割して、基準電圧ＶＲＥＦを生成する。第１の基準電圧において温度補償を行ない、これにより、基準電圧ＶＲＥＦの温度特性を調整する。

内部電圧生成回路２が生成する内部電圧ＶＩＮは、この内部電圧発生回路が利用される半導体装置の構成に応じて、その種類が決定される。この内部電圧ＶＩＮは、負電圧ＶＢＢ、内部電源電圧Ｖｃｃｓ、内部電源電圧Ｖｃｃｓの中間電圧Ｖｃｃｓ／２、内部電源電圧Ｖｃｃｓよりも高い昇圧電圧ＶＰＰを含む。この温度補償された基準電圧を利用することにより、高精度に電圧レベルが調整されかつ温度特性が補償された安定な内部電圧ＶＩＮを生成する。この内部電圧ＶＩＮの温度特性は、広い温度範囲にわたって一定の電圧レベルに維持される温度特性であってもよく、温度上昇とともに電圧レベルが低下する負の温度特性を有していてもよい。内部電圧ＶＩＮの利用される用途に応じて適当な温度特性に設定される。

図２は、図１に示す基準電圧発生回路１の構成を概略的に示す図である。図２において、基準電圧発生回路１は、定電流Ｉｃｓｔを生成する定電流発生回路１０と、この定電流Ｉｃｓｔを電圧に変換して第１の基準電圧Ｖｒｅｆ０を生成する基準電圧Ｉ／Ｖ変換回路１２と、この第１の基準電圧Ｖｒｅｆ０を分圧して第２の基準電圧Ｖｒｅｆを生成する分圧回路１４を含む。

定電流発生回路１０は、また、内部で定電圧ＶＩＩおよびバイアス電圧ＢｉａｓＬを生成する。これらの電圧ＶＩＩおよびＢｉａｓＬは、定電流Ｉｃｓｔ生成時に、この定電流Ｉｃｓｔに基づいて生成される。

基準電圧Ｉ／Ｖ変換回路１２は、定電流発生回路１０の生成する定電流Ｉｃｓｔの温度特性を補償して、目標電圧レベルよりも高い電圧レベルの第１の基準電圧Ｖｒｅｆ０を生成する。

分圧回路１４は、第１の基準電圧Ｖｒｅｆ０を抵抗分割して抵抗分割電圧Ｖｒｅｆ１を生成する抵抗分割型中間電圧分圧回路１５と、この抵抗分割された電圧Ｖｒｅｆ１を目標値の電圧レベルに微調整し、かつ大きな電流駆動能力で基準電圧Ｖｒｅｆを伝達する電圧変換回路１７とを含む。

抵抗分割型中間電圧分圧回路１５は、直列抵抗体により構成され、基準電圧Ｖｒｅｆ０を抵抗分割して分圧電圧Ｖｒｅｆ１を生成する。従って、抵抗分割型中間電圧分圧回路１５においては、温度特性の調整は行なわれず（抵抗分割では温度特性は変化しない）、単に第１の基準電圧Ｖｒｅｆ０の電圧レベルの変換が行なわれる。基準電圧Ｉ／Ｖ変換回路１２および／または電圧変換回路１７において、この生成する基準電圧Ｖｒｅｆ０および／またはＶＲＥＦの温度特整を調整する。

図３は、図２に示す基準電圧発生回路１の具体的構成を示す図である。図３において、基準電圧Ｉ／Ｖ変換回路１２は、定電流発生回路１０からの内部電圧ＶＩＩを電源電圧として受け、定電流Ｉｃｓｔに従って定電流をノードＮＤ１に供給するＰチャネルＭＯＳトランジスタＱ１と、ノードＮＤ１と接地ノードの間に直列に接続されるとともにそれぞれのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＱ２−Ｑ５を含む。これらのＭＯＳトランジスタＱ２−Ｑ５それぞれに対しては、溶断可能なリンク素子などのプログラマブル短絡素子ＦＬ２−ＦＬ５が設けられており、ＭＯＳトランジスタＱ２−Ｑ５を選択的に短絡することにより、その合成抵抗値を調整して、ノードＮＤ１に生成される第１の基準電圧Ｖｒｅｆ０の電圧レベルを設定する。

また、これらのＭＯＳトランジスタＱ２−Ｑ５は、各々、チャネル抵抗が温度特性を有しており、温度の上昇とともに、そのチャネル抵抗が上昇する正の温度特性を有している。一方、定電流発生回路１０からの定電流Ｉｃｓｔは、温度上昇とともに、その電流値が減少する負の温度特性を示している。これらのＭＯＳトランジスタＱ２−Ｑ５を利用することにより、基準電圧Ｖｒｅｆ０の温度特性を調整する。

抵抗分割型中間電圧分圧回路１５においては、この基準電圧Ｖｒｅｆ０の電流駆動力をできるだけ小さくして、基準電圧Ｉ／Ｖ変換回路１２の消費電流を低減するために、前処理回路として、第１の基準電圧Ｖｒｅｆ０を受けるカレントミラー型ボルテージフォロワ回路１８が設けられる。抵抗分割処理は、このカレントミラー型ボルテージフォロワ回路１８の出力電圧Ｖｒｅｆ０ａを抵抗により分圧する抵抗分割部１９により行われる。

カレントミラー型ボルテージフォロワ回路１８は、外部電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＱ６と、外部電源ノードとノードＮＤ３の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＱ７と、ノードＮＤ２とノードＮＤ４の間に接続されかつそのゲートに第１の基準電圧Ｖｒｅｆ０を受けるＮチャネルＭＯＳトランジスタＱ８と、ノードＮＤ３とノードＮＤ４の間に接続されかつそのゲートがノードＮＤ３に接続されるＮチャネルＭＯＳトランジスタＱ９と、ノードＮＤ４と接地ノードの間に接続されかつそのゲートにバイアス電圧ＢｉａｓＬを受けるＮチャネルＭＯＳトランジスタＱ１０を含む。

ＭＯＳトランジスタＱ６およびＱ７がカレントミラー段を構成し、ＭＯＳトランジスタＱ８およびＱ９が差動段を構成する。このＭＯＳトランジスタＱ９が、ゲートおよびドレインがともにノードＮＤ３に接続され、ＭＯＳトランジスタＱ７から供給される電流を電圧に変換して中間基準電圧Ｖｒｅｆ０ａを生成する。

このカレントミラー型ボルテージフォロワ回路１８は、差動増幅器において出力と負入力とが相互接続されるボルテージフォロア接続される差動増幅器により構成されており、Ａを、このカレントミラー型ボルテージフォロワ回路（差動増幅器）１８の利得とすると、次式で表わされる関係を有する中間基準電圧Ｖｒｅｆ０ａを生成する。

Ｖｒｅｆ０ａ＝Ａ・Ｖｒｅｆ０
抵抗分割部１９は、ノードＮＤ３と接地ノードの間に直列に接続される抵抗素子Ｒ１およびＲ２を有し、これらの接続ノードＮＤ５から、基準電圧Ｖｒｅｆ１が生成される。抵抗素子Ｒ１およびＲ２は、ＭＯＳトランジスタのチャネル抵抗、ポリシリコン抵抗、拡散抵抗などの抵抗材料で構成される。抵抗素子Ｒ１は、単位抵抗をＲとして、ｍ・Ｒの抵抗値を有し、抵抗素子Ｒ２は、抵抗値ｎ・Ｒを有する。したがって、この基準電圧Ｖｒｅｆ１と中間基準電圧Ｖｒｅｆ０ａとの間には、次式で示される関係が成立する。

Ｖｒｅｆ１＝ｎ・Ｖｒｅｆ０ａ／（ｍ＋ｎ）
＝ｎ・Ａ・Ｖｒｅｆ０／（ｍ＋ｎ）
抵抗分割部１９においては、抵抗素子Ｒ１およびＲ２の抵抗値の温度依存性が相殺されるため、基準電圧Ｖｒｅｆ１は、第１の基準電圧Ｖｒｅｆ０と同じ温度特性を有する。

電圧変換回路１７は、カレントミラー型ボルテージフォロワ回路、すなわちボルテージフォロワ接続された差動増幅器で構成される。すなわち、この電圧変換回路１７は、外部電源ノードとノードＮＤ７の間に接続されかつそのゲートがノードＮＤ６に接続されるＰチャネルＭＯＳトランジスタＱ１１と、外部電源ノードとノードＮＤ７との間に接続されかつそのゲートがノードＮＤ６に接続されるＰチャネルＭＯＳトランジスタＱ１２と、ノードＮＤ６およびＮＤ８の間に接続されかつそのゲートに基準電圧Ｖｒｅｆ１を受けるＮチャネルＭＯＳトランジスタＱ１３と、ノードＮＤ７とノードＮＤ８との間に接続されかつそのゲートがノードＮＤ７に接続されて、基準電圧ＶＲＥＦを生成するＮチャネルＭＯＳトランジスタＱ１４と、ノードＮＤ８と接地ノードの間に接続されかつそのゲートにバイアス電圧ＢｉａｓＬを生成するＮチャネルＭＯＳトランジスタＱ１５を含む。

ＭＯＳトランジスタＱ１１およびＱ１２がカレントミラー段を構成し、ＭＯＳトランジスタＱ１３およびＱ１４が差動段を構成する。ＭＯＳトランジスタＱ１４が電流／電圧変換素子として機能し、ＭＯＳトランジスタＱ１２から供給される電流を電圧に変換して基準電圧ＶＲＥＦを生成する。

この電圧変換回路１７は、基準電圧Ｖｒｅｆ１のレベル調整および／または温度特性調整を行なって最終的な基準電圧ＶＲＥＦを生成し、かつこの基準電圧ＶＲＥＦの電流駆動供給能力を大きくするために設けられる。

消費電流に関して、基準電圧Ｉ／Ｖ変換回路１２においては、定電流発生回路１０の生成する定電流Ｉｃｓｔが数μＡ（マイクロアンペア）の大きさであり、この基準電圧Ｉ／Ｖ変換回路１２における消費電流は極めて小さい。

抵抗分割型中間電圧分圧回路１５においては、数μＡの電流が抵抗分割部１９に流れ、カレントミラー型ボルテージフォロワ回路１８は、その数倍程度の電流値で安定に動作して出力電圧レベルを制御することができる。たとえば、図３に示すように、ＭＯＳトランジスタＱ６およびＱ８を介して流れる電流をＩ１、ＭＯＳトランジスタＱ７を介して流れる電流をＩ２、抵抗分割部１９に流れる電流をＩ３とする。第１の基準電圧Ｖｒｅｆ０に対して、中間基準電圧Ｖｒｅｆ０ａが０．１Ｖ低下したときを考える。ＭＯＳトランジスタＱ８およびＱ９のＳファクタ（サブスレッショルド係数）が０．１Ｖ／ｄｅｃａｄｅとする。ここで、Ｓファクタは、ドレイン電流が１桁変化するのに必要とされるゲート電圧であり、通常、次式で表わされる。

Ｓ＝ｄ（Ｖｇ）／ｄ（ｌｏｇＩｄ）
ここで、Ｖｇはゲート電圧を示し、ｌｏｇは常用対数を示し、Ｉｄはドレイン電流を示す。したがって、この場合、中間基準電圧Ｖｒｅｆ０ａが、０．１Ｖ低下しており、そのドレイン電流が１桁変化する状態となっており、ＭＯＳトランジスタＱ８およびＱ９を流れる電流比が１０：１であり、従って、次式が成立する。

Ｉ１＝１０・Ｉ２
Ｉ３＝９・Ｉ２
カレントミラー型ボルテージフォロワ回路１８を流れる電流は、Ｉ１＋Ｉ２であり、従って、次式が満たされる。

Ｉ１＋Ｉ２＝１１・Ｉ２
したがって、分割抵抗部１９に流れる電流Ｉ３の約１．３倍（＝１１／９倍）の電流をカレントミラー型ボルテージフォロア回路１８に流すことにより、この中間基準電圧Ｖｒｅｆ０ａの電圧レベル低下を補償して、第１の基準電圧Ｖｒｅｆ０および中間基準電圧Ｖｒｅｆ０ａの電圧レベルを等しくすることができる（カレントミラー型ボルテージフォロワ回路１８がレシオレス回路であり、利得１であり、ＭＯＳトランジスタＱ８およびＱ９のサイズ（チャネル幅とチャネル長の比）が等しく、またカレントミラー段のＭＯＳトランジスタＱ６およびＱ７のサイズが同じとき）。

したがって、定電流発生回路１０の生成する定電流Ｉｃｓｔを十分小さくすることにより、バイアス電圧ＢｉａｓＬの電圧も低く、これらのカレントミラー型ボルテージフォロワ回路１８および１７の駆動電流量を小さくすることができ、消費電流を低減することができる。

また、基準電圧ＶＲＥＦの温度特性の制御としては、種々の手法に従って温度特性調整を行なうことができる。たとえば、定電流発生回路１０としてしきい値電圧差型カレントミラー回路を用いて定電流Ｉｃｓｔを生成する場合を考える。しきい値電圧差方カレントミラー回路においては、しきい値電圧の異なるＭＯＳトランジスタの一方のソースを電源ノードに接続し、他方のＭＯＳトランジスタのソースを抵抗素子を介して電源ノードに接続する。これらのＭＯＳトランジスタ対をカレントミラー型に接続しかつさらにカレントミラー型電流源を結合する。この構成の場合、定電流Ｉｃｓｔは、次式で表わされる。

Ｉｃｓｔ＝ΔＶｔｈ／Ｚｒ
ここで、ΔＶｔｈは、抵抗素子Ｚｒに電流を供給するためのカレントミラー型のＭＯＳトランジスタのしきい値電圧の絶対値の差を示す。Ｚｒは、抵抗素子の抵抗値を示す。

しきい値電圧差ΔＶｔｈは、その温度依存性が相殺されるため、この定電流発生回路１０からの定電流Ｉｃｓｔは、抵抗素子の抵抗値Ｚｒの温度依存性を有し、この抵抗素子が、ポリシリコンまたは拡散抵抗などを用いて形成される場合、正の温度特性を有するため、定電流Ｉｃｓｔは、温度上昇とともに低減する。一方、この基準電圧Ｉ／Ｖ変換回路１２におけるＭＯＳトランジスタＱ２−Ｑ５の合成抵抗値をＺＲとすると、第１の基準電圧Ｖｒｅｆ０は、次式で表わされる。

Ｖｒｅｆ０＝ΔＶｔｈ・ＺＲ／Ｚｒ
したがって、この場合、抵抗ＺＲおよびＺｒの温度依存性が相殺されるように、基準電圧Ｉ／Ｖ変換回路１２において合成抵抗ＺＲの値を調整すれば、電圧変換回路１７においては、特に温度特性は調整されない。すなわち、レシオレス回路として、ＭＯＳトランジスタＱ１１およびＱ１２のサイズを同じとし、またＭＯＳトランジスタＱ１３およびＱ１４のサイズを同じとすることにより、この電圧変換回路１７では、温度特性の変更は行なわれない。抵抗分割型中間電圧分圧回路１５においても、温度特性の調整は行なわれないため、最終的な基準電圧ＶＲＥＦの温度特性は、この基準電圧Ｉ／Ｖ変換回路１２における温度特性調整により実現することができる。この場合、第１の基準電圧Ｖｒｅｆ０は、目標電圧よりも高い電圧レベルに設定しているため、ＭＯＳトランジスタＱ２−Ｑ５の合成抵抗ＺＲを、ＭＯＳトランジスタＱ２−Ｑ５の数を多く用いて調整することができ、高精度で温度特性の調整を行なうことができる。

また、基準電圧Ｉ／Ｖ変換回路１２における温度調整と電圧変換回路１７における温度特性調整を行なって、この温度特性の相殺を行なうこともできる。すなわち、電圧変換回路１７において、ＭＯＳトランジスタＱ１３およびＱ１４のサイズ比を変更する（レシオを変更する）ことにより、最終基準電圧ＶＲＥＦにおいては、これらのＭＯＳトランジスタＱ１３およびＱ１４のしきい値電圧Ｖｔｈｎがその電圧レベル決定係数として含まれる。このしきい値電圧Ｖｔｈｎは、温度上昇とともに、その絶対値が小さくなる負の温度係数を有している。したがって第１の基準電圧Ｖｒｅｆ０に対し正の温度依存性を持たせても、この電圧変換回路１７における発生電圧の負の温度依存性により、最終基準電圧ＶＲＥＦの温度依存性を調整することができる。

このサイズ調整時においては、ＭＯＳトランジスタＱ１３およびＱ１４をそれぞれ、互いに並列に接続される単位トランジスタで構成し、これらの単位トランジスタの電流経路にヒューズ素子を設ける（単位トランジスタと直列にヒューズ素子を接続する）ことにより、選択的に、機能する単位トランジスタの数を調整して、ＭＯＳトランジスタＱ１３およびＱ１４のサイズ比を調整する。

なお、定電流発生回路１０の構成としては、従来のしきい値電圧基準型定電流発生回路が用いられてもよく、またバンドギャップ基準電圧発生回路に利用される定電流発生回路が用いられてもよい。電圧ＶＩＩ、外部電源電圧ＶＤＤＨ（＝ＶＥＸ）と異なる内部の定電流Ｉｃｓｔを利用して生成される安定な、第１の基準電圧Ｖｒｅｆよりも高い電圧レベルの内部電圧である。従って、基準電圧の温度特性の補償態様に応じて生成される停電竜Ｉｃｓｔの温度特性が決定されればよく、温度依存性がない定電流が生成されても、後段の回路で温度特性の補償ができれば特に問題は生じない。目標電圧レベルよりも高い参照電圧を生成してこの温度特性が低電源電圧下においても行うことができればよい。

以上のように、この発明の実施の形態１に従えば、定電流発生回路の定電流を用いて、目標電圧レベルよりも高い電圧レベルの基準電圧を生成し、これを抵抗分割した後、ボルテージフォロワで最終基準電圧Ｖｒｅｆを生成している。したがって、目標基準電圧レベルよりも高い電圧レベルの第１の基準電圧の温度特性を、低電源電圧下においても高精度で調整することができ、低電源電圧下においても、安定な電圧レベルの基準電圧を生成することができる。特に定電流が温度特性を有する場合には、レベル変換回路および最終のボルテージフォロアを用いて様々な態様で温度特性を調整することができる。

［実施の形態２］
図４は、この発明の実施の形態２に従う内部電圧発生回路の構成を示す図である。図４においては、内部電圧生成回路２として、負電圧ＶＢＢを発生する回路が示される。この負電圧ＶＢＢは、対応のコア回路が、ＤＲＡＭの場合、メモリセルアレイの基板へ印加され、また、負電圧ワード線構成の場合には、非選択ワード線または選択メインワード線（階層ワード線構成の場合）に伝達される。フラッシュメモリの場合には、この負電圧ＶＢＢは、消去または書込時に利用される。

図４において、内部電圧生成回路２は、基準電圧発生回路１からの基準電圧ＶＲＥＦを抵抗分割する抵抗分割型検知レベル発生回路２２と、抵抗分割型検知レベル発生回路２２からの分割電圧ＶｒｅｆＢと基準電圧発生回路１からの基準電圧ＶＲＥＦとに従って、負電圧ＶＢＢのレベルを検出するレベル検知回路２０と、レベル検知回路２０の出力信号に従って選択的に内部クロック信号ＣＬＫを生成する内部クロック発生回路２４と、内部クロック発生回路２４からの内部クロック信号ＣＬＫに従って容量素子を用いたチャージャポンプ動作を行なって負電圧ＶＢＢを生成するポンプ回路２６を含む。

抵抗分割型検知レベル発生回路２２は、基準電圧ＶＲＥＦを受けるノードと接地ノードの間に直列に接続される抵抗素子Ｒ３およびＲ４を含む。これらの抵抗素子Ｒ３およびＲ４の接続ノードＮＤ２３から、バイアス電圧ＶｒｅｆＢが出力される。抵抗分割型検知レベル発生回路２２においては、単に抵抗素子を用いて基準電圧ＶＲＥＦを分圧しており、この分割電圧ＶｒｅｆＢは、基準電圧ＶＲＥＦと同じ温度特性を有し、したがって、基準電圧ＶＲＥＦが温度に依存しない場合には、同様、このバイアス電圧ＶｒｅｆＢも、温度に依存しない電圧レベルとなる。

レベル検知回路２０は、外部電源ノードとノードＮＤ２０の間に接続されかつそのゲートがノードＮＤ２０に接続されるＰチャネルＭＯＳトランジスタＱ２０と、外部電源ノードとノードＮＤ２１の間に接続されかつそのゲートがノードＮＤ２０に接続されるＰチャネルＭＯＳトランジスタＱ２１と、ノードＮＤ２０と負電圧ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタＱ２２およびＱ２４と、ノードＮＤ２１およびＮＤ２３の間に接続されかつそのゲートに基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＱ２３を含む。

ＭＯＳトランジスタＱ２２は、そのゲートに基準電圧ＶＲＥＦを受け、ＭＯＳトランジスタＱ２４は、そのゲートにバイアス電圧ＶｒｅｆＢを受ける。

外部電源ノードには、外部電源電圧ＶＤＤＨ（＝ＶＥＸ）が供給される。

このレベル検知回路２０においては、ＭＯＳトランジスタＱ２０およびＱ２１がカレントミラー回路を構成しており、外部電源ノードから同じ大きさの電流を流す。直列接続されるＭＯＳトランジスタＱ２２およびＱ２４には、同じ大きさの電流が流れる。ＭＯＳトランジスタＱ２４において、そのゲート−ソース間電圧（ＶｒｅｆＢ−ＶＢＢ）が、ＭＯＳトランジスタＱ２３のゲート−ソース間電圧（ＶＲＥＦ−ＶｒｅｆＢ）よりも大きい場合には、ＭＯＳトランジスタＱ２４にはＭＯＳトランジスタＱ２３よりも大きな電流が流れる。同様、ＭＯＳトランジスタＱ２２のゲート−ソース間電圧が、ＭＯＳトランジスタＱ２３のゲート−ソース間電圧よりも大きい場合には、ＭＯＳトランジスタＱ２２には、ＭＯＳトランジスタＱ２３よりも大きな電流が流れる。したがって、ＭＯＳトランジスタＱ２２およびＱ２４のゲート−ソース間電圧が、ともに、ＭＯＳトランジスタＱ２３のゲート−ソース間電圧よりも大きい場合には、このレベル検知回路２０の出力信号がＨレベルとなり、逆の場合には、レベル検知回路２０の出力信号はＬレベルとなる。したがって、このレベル検知回路２０の負電圧ＶＢＢの検出レベルは、次式で表わされる。

ＶＲＥＦ−ＶｒｅｆＢ＝ＶｒｅｆＢ−ＶＢＢ
ＶＢＢ＝２・ＶｒｅｆＢ−ＶＲＥＦ…（１）
抵抗分割型検知レベル発生回路２２の分圧比をｎとすると、バイアス電圧ＶｒｅｆＢは、次式で与えられる。

ＶｒｅｆＢ＝ｎ・ＶＲＥＦ…（２）
ただし、
ｎ＝Ｒ４／（Ｒ３＋Ｒ４），０＜ｎ＜１
上式（１）および（２）から、負電圧ＶＢＢは、次式（３）で与えられる。

ＶＢＢ＝（２ｎ−１）ＶＲＥＦ…（３）
したがって、負電圧ＶＢＢの電圧レベルは、基準電圧ＶＲＥＦおよび分圧比ｎで決定される。負電圧ＶＢＢの発生可能電圧範囲は、ＭＯＳトランジスタＱ２２−Ｑ２４のしきい値電圧をＶｔｈｎとすると、次式で表わされる。

−ＶＲＥＦ＜ＶＢＢ＜ＶｒｅｆＢ−Ｖｔｈｎ＜ＶＲＥＦ−Ｖｔｈｎ
負電圧ＶＢＢに、温度特性を持たせる場合には、基準電圧ＶＲＥＦに、温度特性を持たせることにより、上式（３）に従って、負電圧ＶＢＢにも、同様の温度特性を持たせることができる。

この負電圧ＶＢＢの電圧レベルは、適用用途に応じて、抵抗分割型検知レベル発生回路２２における分圧比ｎを調整することにより設定される。

図５（Ａ）は、抵抗分割型検知レベル発生回路２２の分圧比を調整する構成の一例を示す図である。図５（Ａ）においては、抵抗素子Ｒ３およびＲ４を構成する単位抵抗素子Ｒを代表的に示す。抵抗素子Ｒ３およびＲ４においては、単位抵抗素子が直列に接続される。この単位抵抗素子Ｒと並列に、溶断可能なリンク素子ＬＫが接続される。リンク素子ＬＫの非溶断時、単位抵抗素子Ｒが短絡され、実質的に抵抗値０となる。一方、このリンク素子ＬＫが溶断されると、抵抗素子Ｒが機能し、抵抗値Ｒが付加される。したがって、リンク素子ＬＫを選択的に溶断／非溶断状態に設定することにより、これらの抵抗素子Ｒ３およびＲ４それぞれの抵抗値を調整することができ、応じて分圧比ｎを調整することができる。

図５（Ｂ）は、抵抗分割型検知レベル発生回路２２の分圧比調整のための他の構成を示す図である。図５（Ｂ）においても、抵抗素子Ｒ３およびＲ４それぞれを構成する単位抵抗素子Ｒを代表的に示す。この単位抵抗素子Ｒと並列に、ゲートに制御信号ＣＴＬを受けるスイッチングトランジスタＴＲが接続される。スイッチングトランジスタＴＲのオン抵抗は、単位抵抗素子Ｒに比べて十分小さい。したがって、制御信号ＣＴＬに従って選択的にスイッチングトランジスタＴＲを導通状態／非導通状態に設定することにより、この単位抵抗素子Ｒの付加および削除の状態を実現でき、応じて抵抗素子Ｒ３およびＲ４の抵抗値を調整することができる。

制御信号ＣＴＬは、ヒューズプログラム回路によりプログラムされた信号をデコードして生成されてもよく、また、モードレジスタに固定的に、この制御信号が格納されてもよい。

図６は、図４に示すレベル検知回路２０のＭＯＳトランジスタＱ２２−Ｑ２４の平面レイアウトを概略的に示す図である。ＭＯＳトランジスタＱ２２は、Ｎ型のボトムウェル３０ａ表面に形成されるＰ型ウェル３１ａ表面に形成される。このＭＯＳトランジスタＱ２２は、Ｐウェル３１ａ表面に形成される活性領域３２ａと、この活性領域３２ａのソース／ドレイン不純物領域の間の領域上に活性領域３２ａを横切るように形成されるゲート電極３３ａを含む。活性領域３２ａは、ソース不純物領域、ドレイン不純物領域およびゲート電極３３ａ下のチャネル形成領域を含む。

ＭＯＳトランジスタＱ２３も、同様、Ｎ型ボトムウェル３０ｂ表面に形成されるＰ型ウェル３１ｂ内に形成される。このＭＯＳトランジスタＱ２３は、Ｐ型ウェル３１ｂ表面に形成される活性領域３２ｂと、この活性領域３２ｂ横切るようにソース/ドレイン不純物領域の間の領域に形成されるゲート電極３３ｂを含む。この活性領域３２ｂのゲート電極３３ｂの両側にソース不純物領域およびドレイン不純物領域が形成される。

ＭＯＳトランジスタＱ２４は、同様、Ｎ型ボトムウェル３０ｃ表面に形成されるＰ型ウェル３１ｃ表面に形成される。このＭＯＳトランジスタＱ２４は、活性領域３２ｃと、この活性領域３２ｃを横切るように配置されるゲート電極３３ｃを含む。活性領域３２ｃにおいてゲート電極３３ｃの両側にそれぞれソース不純物領域およびドレイン不純物領域が形成される。

これらのＭＯＳトランジスタＱ２２−Ｑ２４を、Ｎ型ボトムウェル３０ａ、３０ｂ、および３０ｃで互いに分離し、個々の、Ｐ型ウェル３１ａ、３１ｂおよび３１ｃ内に形成することにより、これらのＭＯＳトランジスタＱ２２−Ｑ２４のバックゲート電位をソース電位と異ならせることができ、基板効果（バックゲートバイアス効果）を生じさせることなく、正確なレベル検出を行なう。

また、これらのＮ型ボトムウェル３０ａ、３０ｂおよび３０ｃは、それぞれ幅がＷｂｔｍ、長さがＬｂｔｍで等しく、またＰ型ウェル３１ａ、３１ｂおよび３１ｃの幅および長さは、それぞれ、ＷｎｗｌおよびＬｎｗｌに等しくし、また、トランジスタＱ２２−Ｑ２４それぞれについても、チャネル幅およびチャネル長を、それぞれ、ＷおよびＬに等しくする。これらのＭＯＳトランジスタＱ２２−Ｑ２４は、Ｐ型半導体基板上に、同じ方向を向いて整列して配置され、したがって、平面レイアウトとしては、これらのトランジスタＱ２２−Ｑ２４は、互いに平行移動したレイアウトを有し、基板からのノイズの影響を同じとする。

図７は、図６に示すＭＯＳトランジスタＱ２２−Ｑ２４の各々の断面構造を概略的に示す図である。図７において、Ｐ型半導体基板３５表面に、Ｎ型ボトムウェル３０が形成され、このＮ型ボトムウェル３０表面に、Ｐ型ウェル３１が形成される。このＰ型ウェル３１表面に、Ｎ型不純物領域３２−１および３２−２が形成され、これらの不純物領域３２−１および３２−２の間のチャネル領域上にゲート電極３３が形成される。このＰ型ウェル３１は、ＭＯＳトランジスタ（Ｑ２２−Ｑ２４）のバックゲートを構成し、Ｐ型不純物領域３６を介して、ソースノードＳおよび不純物領域３２−１に接続される。ゲート電極３３へは、そのゲートノードＧを介して図４に示す基準電圧ＶＲＥＦまたはバイアス電圧ＶｒｅｆＢが与えられ、不純物ノード３２−２は、ドレインノードＤを介して対応の内部ノードに接続される。この図７に示す構造が、ＭＯＳトランジスタＱ２２-Ｑ２４それぞれに対して設けられる。

Ｎウェル３０を利用することにより、ＭＯＳトランジスタＱ２２−Ｑ２４各々を分離して、ＭＯＳトランジスタＱ２２−Ｑ２４のバックゲート領域（Ｐウェル３１）をソース領域と接続して、バックゲートバイアス効果（基板効果）をなくすことができる。

Ｎ型ボトムウェル３０、Ｐ型ウェル３１のサイズおよびＭＯＳトランジスタＱ２２−Ｑ２４のサイズ（チャネル幅とチャネル長との比）をすべて同じとすることにより、Ｐ型半導体基板３５で生成されたノイズが、これらのＭＯＳトランジスタＱ２２−Ｑ２４へ及ぼす影響を同じとすることができ、ノイズの影響を相殺することができる。

［変更例］
図８は、この発明の実施の形態２の変更例の構成を概略的に示す図である。図８に示す構成においては、負電圧ＶＢＢが、ローパスフィルタ４０を介してレベル検知回路２０へ伝達される。このレベル検知回路２０は、図４に示すレベル検知回路２０と同じ構成を備える。ローパスフィルタ４０は、たとえば、抵抗および容量素子で構成され、負電圧ＶＢＢの変動およびノイズ成分を除去する。これにより、レベル検知回路２０において、安定に、負電圧ＶＢＢのレベルを検出することができ、不必要に、ポンプ回路２６（図４参照）のポンプ動作の活性／非活性を制御することが抑制され、負電圧ＶＢＢを安定に所望の電圧レベルに維持することができる。

以上のように、この発明の実施の形態２に従えば、基準電圧を抵抗分割し、基準電圧と抵抗分割電圧とに基づいて負電圧のレベルを検出して、負電圧発生動作を制御している。したがって、所望の温度特性を有する所望の電圧レベルの負電圧を、安定に生成することができる。

［実施の形態３］
図９は、この発明の実施の形態３に従う内部電圧生成回路２の構成を概略的に示す図である。図９において、内部電圧生成回路２は、基準電圧発生回路１からの基準電圧ＶＲＥＦに基づいて昇圧電圧ＶＰＰのレベルを検出するレベル検出回路５０と、レベル検出回路５０の出力信号に従って選択的に活性化され、活性化時、所定の周期の内部クロック信号を発生する内部クロック発生回路５２と、内部クロック発生回路５２からの内部クロック信号に従って容量素子のチャージャポンプ動作を利用して昇圧電圧ＶＰＰを生成する昇圧ポンプ回路５４を含む。

この昇圧電圧ＶＰＰは、外部から供給される電源電圧ＶＤＤＨ（＝ＶＥＸ）よりも高い電圧レベルである。内部クロック発生回路５２が活性化時生成するクロック信号は、周波数がたとえば２５０ＭＨｚと高い周波数である。

図１０は、図９に示すレベル検出回路５０の構成の一例を示す図である。図１０において、レベル検出回路５０は、昇圧電圧ＶＰＰを抵抗分割する抵抗分割回路５５と、この抵抗分割回路５５の出力電圧ＤＶＰＰと基準電圧ＶＲＥＦとを比較する比較回路５７を含む。

抵抗分割回路５５は、昇圧電圧ノードと接地ノードの間に直列に接続される抵抗素子Ｒ５およびＲ６を含む。比較回路５７は、基準電圧ＶＲＥＦが、この抵抗分割電圧ＤＶＰＰよりも高いときには、その出力信号ＯＵＴをＨレベルに駆動し、基準電圧ＶＲＥＦよりも抵抗分割電圧ＤＶＰＰが高い場合には、出力信号ＯＵＴをＬレベルに設定する。

この図１０に示す構成の場合、抵抗分割回路５５の分圧比を１／ｍ（ｍ＞１）とすると、昇圧電圧ＶＰＰは、次式で示される電圧レベルに維持される。

ＶＰＰ＝ｍ・ＶＲＥＦ、
１／ｍ＝Ｒ６／（Ｒ５＋Ｒ６）
したがって、抵抗素子Ｒ５およびＲ６の抵抗比を適当な値に設定することにより、所望の電圧レベルの昇圧電圧を生成することができる。また、抵抗分割回路５５は、温度特性の変更は行なわないため、基準電圧ＶＲＥＦと同様の温度特性を有する昇圧電圧を生成することができる。抵抗分割回路５５における抵抗分割比の調整のための構成としては、図５（Ａ）および（Ｂ)に示す構成を利用することができる。

内部クロック発生回路５２は、例えばリングオシレータで構成され、レベル検出回路５０の出力信号に従って選択的に発振動作が活性／非活性化される。

図１１は、図９に示す昇圧ポンプ回路５４の構成を示す図である。図１１において、昇圧ポンプ回路５４は、内部クロック発生回路５２からの内部クロック信号ＣＬＫに従って３相のポンプ制御信号ＧＴＥ、ＰＲＧ、およびＳＲＣを生成する遅延制御回路６０と、ポンプ制御信号ＧＴＥに従ってノードＮＤ３０へチャージャポンプ動作を行なう容量素子Ｃ１と、ポンプ制御信号ＰＲＧに従って、ノードＮＤ３２に対するチャージャポンプ動作を行なう容量素子Ｃ２と、ポンプ制御信号ＳＲＣに従ってノードＮＤ３４に対してチャージャポンプ動作を行なう容量素子Ｃ３と、ノードＮＤ３２の電圧レベルに従って選択的に導通し、導通時、外部電源電圧ＶＤＤＨをノードＮＤ３０へ伝達するＮチャネルＭＯＳトランジスタＱ３０と、ダイオード接続されて、ノードＮＤ３２の下限電圧レベルを電圧ＶＤＤＨ−ＶＴＨＮの電圧レベルにクランプするＮチャネルＭＯＳトランジスタＱ３２と、ノードＮＤ３２の電圧レベルに従って選択的に導通し、導通時、ノードＮＤ３４へ外部電源電圧ＶＤＤＨを伝達するＮチャネルＭＯＳトランジスタＱ３４と、ノードＮＤ３０の電圧レベルに従って選択的に導通し、導通時、ノードＮＤ３４から出力ノードへ正電荷を伝達して昇圧電圧ＶＰＰを生成するＮチャネルＭＯＳトランジスタＱ３６を含む。ここで、ＶＴＨＮは、ＭＯＳトランジスタＱ３２のしきい値電圧を示す。

容量素子Ｃ１−Ｃ３は、それぞれ、ＭＯＳキャパシタで構成される。高速でチャージャポンプ動作を行なうため、これらの容量素子Ｃ１−Ｃ３は、それぞれ、そのゲート容量を小さくし、また、高速でチャネルを形成するため、チャネル長さＬが、たとえば２μｍと小さくされる。ＭＯＳキャパシタで構成される容量素子Ｃ１−Ｃ３それぞれのチャネル長さＬを、２μｍ以下に設定することにより、たとえば２５０ＭＨｚ程度の高速クロック信号に従ってチャージャポンプ動作を行なう場合においても、高速クロック信号に追随してチャネルを形成することができる。

また、ＭＯＳトランジスタＱ３４は、そのバックゲートが、接地ノードに接続される。これにより、後に詳細に説明するようにオフ状態時において、外部電源電圧ＶＤＤＨがさらに上昇しても、外部電源電圧ＶＤＤＨの上昇が、オフ状態のＭＯＳトランジスタＱ３４を介してノードＮＤ３４へ伝達され、昇圧電圧ＶＰＰの電圧レベルがさらに上昇するのを防止することができる。

図１２は、図１１に示す昇圧ポンプ回路５４の動作を示すタイミング図である。以下、図１２を参照して、この図１１に示す昇圧ポンプ回路５４の動作について説明する。

遅延制御回路６０は、内部クロック発生回路５２からの内部クロック信号ＣＬＫに従って、振幅ＶＤＤＨのポンプ制御信号ＰＲＧ、ＳＲＣおよびＧＴＥを生成する。この遅延制御回路６０は、内部クロック信号ＣＬＫの立上がりおよび立下がりに対する遅延時間を調整して、これらのポンプ制御信号ＰＲＧ、ＳＲＣおよびＧＴＥを生成する。

時刻ｔ０において、ポンプ制御信号ＳＲＣおよびＧＴＥがともにＬレベルのときに、ポンプ制御信号ＰＲＧがＨレベルからＬレベルに低下する。このポンプ制御信号ＰＲＧの立下がりに応答して、容量素子Ｃ２のチャージャポンプ動作によりノードＮＤ３２の電圧レベルがＶＤＤＨ低下する。しかしながら、このノードＮＤ３２は、ＭＯＳトランジスタＱ３２により、電圧ＶＤＤＨ−ＶＴＨＮの電圧レベルに維持される。

ＭＯＳトランジスタＱ３２においてバックゲートが、外部電源ノードに接続されていても、しきい値電圧ＶＴＨＮは、ＰＮ接合における順方向降下電圧以下の電圧レベルであり、ＭＯＳトランジスタＱ３２のバックゲートからノードＮＤ３２へ電荷が流出するのは、確実に防止される。

ポンプ制御信号ＳＲＣおよびＧＴＥは、それぞれ、Ｌレベルであり、ノードＮＤ３４およびＮＤ３０は、それぞれ、先のサイクル完了時においてプリチャージされた外部電源電圧ＶＤＤＨレベルに維持される。

また、ノードＮＤ３２の電圧レベルが、電圧ＶＤＤＨ−ＶＴＨＮに低下すると、ＭＯＳトランジスタＱ３０がオフ状態となる。同様、ＭＯＳトランジスタＱ３４も、オフ状態となる。

時刻ｔ１において、ポンプ制御信号ＳＲＣがＬレベルからＨレベルに立上がると、容量素子Ｃ３のチャージポンプ動作により、ノードＮＤ３４の電圧レベルが、電圧ＶＤＤＨ上昇し、電圧２・ＶＤＤＨレベルとなる。

次いで、時刻ｔ２において、ポンプ制御信号ＧＴＥがＨレベルに立上がると、容量素子Ｃ１のチャージポンプ動作により、ノードＮＤ３０の電圧レベルが、電圧ＶＤＤＨから高電圧２・ＶＤＤＨレベルとなり、ＭＯＳトランジスタＱ３６が導通し、ノードＮＤ３４から、出力ノードへ正電荷が伝達される。この正電荷の移動に伴って、ノードＮＤ３４の電圧レベルが低下し、出力ノードの電圧レベルとノードＮＤ３４の電圧レベルが等しくなった時点で、正電荷の移動が停止する。

時刻ｔ３において、ポンプ制御信号ＧＴＥがＨレベルからＬレベルに立下がり、容量素子Ｃ１のチャージポンプ動作により、ノードＮＤ３０の電圧レベルが高電圧２・ＶＤＤＨから電圧ＶＤＤＨレベルに低下し、ＭＯＳトランジスタＱ３６がオフ状態となる。

時刻ｔ４において、ポンプ制御信号ＳＲＣがＨレベルからＬレベルに低下し、容量素子Ｃ３のチャージポンプ動作により、ノードＮＤ３４の電圧レベルが、電圧ＶＤＤＨ低下する。

時刻ｔ５において、ポンプ制御信号ＰＲＧがＨレベルに立上がると、容量素子Ｃ３のチャージポンプ動作により、ノードＮＤ３２の電圧レベルが、２・ＶＤＤＨ−ＶＴＨＮの電圧レベルに上昇し、ＭＯＳトランジスタＱ３０およびＱ３４が導通し、ノードＮＤ３０およびＮＤ３４がそれぞれ、外部電源電圧ＶＤＤＨレベルにプリチャージされる。

以降、これらの一連の動作を繰返すことにより、昇圧電圧ＶＰＰとしては、最大２・ＶＤＤＨ−ＶＴＨＮのレベルの電圧を発生することができる。ここで、ＶＴＨＮは、ＭＯＳトランジスタＱ３６のしきい値電圧を示す。

図１３は、図１１に示すＭＯＳトランジスタＱ３４の断面構造を概略的に示す図である。図１３において、ＭＯＳトランジスタＱ３４は、半導体基板６５表面に形成されるＮ型ボトムウェル６６内のＰ型ウェル６７内に形成される。ＭＯＳトランジスタＱ３４は、このＰウェル６７表面に間をおいて形成されるＮ型不純物領域６８ａおよび６８ｂと、この不純物領域６８ａおよび６８ｂの間の領域上に形成されるゲート電極７０を含む。Ｐ型ウェル６７は、その表面に形成されるＰ型不純物領域６９を介して接地ノードに結合される。すなわち、ＭＯＳトランジスタＱ３４のバックゲートが、接地ノードに接続される。

不純物領域６８ｂは、外部電源ノード（ＶＤＤＨ）に接続され、ゲート電極７０が、ノードＮＤ３２に接続され、不純物領域６８ａが、ノードＮＤ３４に接続される。

Ｐ型ウェル６７が、接地ノードに接続されており、不純物領域６８ｂとＰ型ウェル６７は、逆バイアス状態にあり、この不純物領域６８ｂおよびＰ型ウェル６７の間は常時非導通状態に維持される。したがって、ノードＮＤ３２の電圧レベルがＶＤＤＨ−ＶＴＨであり、ＭＯＳトランジスタＱ３４がオフ状態のとき、たとえ外部電源電圧ＶＤＤＨの電圧レベルが上昇しても、外部電源電圧ＶＤＤＨが、ノードＮＤ３４へ伝達されるのが防止される。

すなわち、不純物領域６９が外部電源ノードＶＤＤＨに接続されている場合、外部電源ノードの電圧ＶＤＤＨがノイズなどの影響により上昇すると、ＭＯＳトランジスタＱ３４がオフ状態であっても、Ｐ型ウェル６７と不純物領域６８ａの間のＰＮ接合が順バイアス状態となり、この外部電源電圧ＶＤＤＨの上昇した電圧レベルが、ノードＮＤ３４へ伝達され、ノードＮＤ３４の電圧レベルが上昇する。ノイズ成分などにより、ノードＮＤ３４の電圧レベルが上昇した後にポンプ制御信号ＳＲＣに従って、ノードＮＤ３４へチャージポンプ動作を行なった場合、ノード３４の電圧レベルがさらに上昇し、応じて、昇圧電圧ＶＰＰの電圧レベルが上昇する。

この昇圧電圧ＶＰＰは、例えば、メモリ回路においてワード線駆動回路へ伝達される（ＤＲＡＭの場合）。この状態において、ワード線駆動回路のＭＯＳトランジスタに印加される電圧レベルが上昇し、このＭＯＳトランジスタに絶縁破壊が生じる可能性がある。特に、加速テストなどにより、昇圧電圧ＶＰＰの電圧レベルを上昇させる場合、外部電源電圧ＶＤＤＨの電圧レベルが上昇し、さらに高い電圧レベルに設定されるため、加速テスト時に、このような外部電源ノードのノイズなどにより昇圧電圧ＶＰＰの電圧レベルが上昇し、ＭＯＳトランジスタの絶縁破壊が生じる可能性がある。内部ノードプリチャージ用のＭＯＳトランジスタＱ３４のバックゲートを接地ノードに接続することにより、このような外部電源電圧ＶＤＤＨにおけるノイズなどによる電圧上昇が内部ノードに伝達されるのを、確実に防止することができる。

［変更例］
図１４は、この発明の実施の形態３に従う内部電圧生成回路の変更例の構成を概略的に示す図である。図１４においては、昇圧ポンプ回路５４−１〜５４−ｋが並列に設けられ、これらの昇圧ポンプ回路５４−１〜５４−ｋは、それぞれ共通に昇圧電圧伝達線７２に結合される。これらの昇圧ポンプ回路５４−１〜５４−ｋそれぞれに対応して、レベル検出回路５０−１〜５０−ｋが設けられる。また、これらのレベル検出回路５０−１〜５０−ｋそれぞれに対応して内部クロック発生回路５２−１〜５２−ｋが設けられる。レベル検出回路５０−１〜５０−ｋに対して共通に基準電圧ＶＲＥＦが供給される。

これらの昇圧ポンプ回路５４−１〜５４−ｋは、図１１に示す昇圧ポンプ回路５４と同一構成を有する。レベル検出回路５０−１〜５０−ｋは、それぞれ、図１０に示すレベル検出回路５０と同様の構成を有する。内部クロック発生回路５２−１〜５２−ｋは、それぞれ、内部クロック発生回路５２と同様の構成を有し、例えばリングオシレータでそれぞれ構成される。

すなわち、図１４に示す構成においては、図９に示すレベル検出回路５０、内部クロック発生回路５２および昇圧ポンプ回路５４を１つのモジュールとして、複数のモジュールが並列に配置される。内部クロック発生回路５２−１〜５２−ｋが生成する内部クロック信号が高速のポンプクロック信号でも、昇圧電圧発生回路の系全体の応答を高速化する。すなわち、昇圧ポンプ回路５４−１〜５４−ｋそれぞれの出力ノードの電圧レベルを、対応のレベル検出回路５０−１〜５０−ｋで検出し、その検出結果に基づいて内部クロック発生回路５２−１〜５２−ｋのクロック発生動作を制御する。１つのレベル検出回路および内部クロック発生回路に対し複数の昇圧ポンプ回路を設ける構成に比べて、配線容量を低減することができ、ポンプ動作制御の応答速度を速くすることができる。また、レベル検出回路５０−１〜５０−ｋからそれぞれ対応の昇圧ポンプ回路５４−１〜５４−ｋまでの配線長を短くすることができ、応答時間を短くすることができる。

なお、レベル検出回路５０−１〜５０−ｋそれぞれにおいては、共通に基準電圧発生回路１からの基準電圧ＶＲＥＦが与えられて、この基準電圧ＶＲＥＦに基づいて、昇圧電圧ＶＰＰのレベル検出が行なわれる。

［変更例２］
図１５は、この発明の実施の形態３の変更例２に従う昇圧電圧発生回路の構成を概略的に示す図である。図１５においては、レベル検出回路５０−１〜５０−ｋそれぞれと対応の昇圧ポンプ回路５４−１〜５４−ｋの間に、内部クロック発生回路５２からの内部クロック信号ＣＬＫと対応のレベル検出回路５０−１〜５０−ｋの出力信号とを受けるゲート回路７４−１〜７４−ｋが設けられる。これらのゲート回路７４−１〜７４−ｋの出力信号に従って、対応の昇圧ポンプ回路５４−１〜５４−ｋにおけるポンプ動作が制御される。この図１５に示す昇圧電圧発生回路の他の構成は、図１４に示す構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。

この図１５に示す構成の場合、レベル検出回路５０−１〜５０−ｋと対応の昇圧ポンプ回路５４−１〜５４−ｋの間には、１段のゲート回路７４−１〜７４−ｋが設けられるだけであり昇圧電圧ＶＰＰのレベル検出に対する、ポンプ動作の応答を速くすることができ、レベル検出結果に応じて、高速でポンプ動作の活性／非活性を制御することができる。

なお、図１５に示す構成において、内部クロック発生回路５２が、昇圧ポンプ回路５４−１〜５４−ｋに対し共通に設けられている。この内部クロック発生回路５２からの内部クロック信号ＣＬＫの配線長が長くなる場合には、内部クロック信号ＣＬＫを受けるリピータがクロック信号線に設けられてもよい。内部クロック信号ＣＬＫの波形鈍りを生じさせることなく、ポンプクロック信号を、各ゲート回路７４−１〜７４−ｋへ正確に伝達することができる。

以上のように、この発明の実施の形態３に従えば、昇圧電圧を生成するポンプ回路のポンプキャパシタのチャネル長を短くし、また昇圧電圧ノードプリチャージ用のＭＯＳトランジスタのバックゲートを接地ノードに接続しており、高速のポンプクロック信号に従って安定に、所望の電圧レベルの昇圧電圧ＶＰＰを生成することができる。

また、レベル検出回路および昇圧ポンプ回路をそれぞれ１対１の対応関係で配置しており、レベル検出に対する応答動作制御の応答を速くすることができ、高速クロック信号に動作して、所望の電圧レベルに昇圧電圧ＶＰＰのレベルを維持することができる。

［実施の形態４］
図１６は、この発明の実施の形態４に従う内部電圧生成回路の構成の一例を示す図である。図１６において、内部電圧生成回路２は、基準電圧発生回路１からの基準電圧ＶＲＥＦを分圧して０．６Ｖから１，２Ｖの範囲の参照電圧ＶｒｅｆＦを生成する分圧回路８０と、分圧回路８０からの参照電圧ＶｒｅｆＦを、さらに、分圧する分圧回路８２と、分圧回路８２の出力電圧ＶｒｅｆＦ／２に従って低電圧ＶＦＢを生成するドライブ回路８４を含む。低電圧ＶＦＢは、０、３Ｖから０．６Ｖの範囲のレベルの電圧である。

分圧回路８０は、基準電圧ＶＲＥを受ける直列に接続される抵抗素子Ｒ５およびＲ６と、抵抗素子Ｒ５およびＲ６の接続ノードの電圧をバッファ処理して参照電圧ＶｒｅｆＦを生成するアナログバッファ８１を含む。アナログバッファ８１は、外部電源電圧ＶＤＤＨと負電圧ＶＢＢを動作電源電圧として利用する。これにより、参照電圧ＶｒｅｆＦが、たとえば０．４Ｖと低い場合においても、このアナログバッファ８１において、確実に、内部のトランジスタを安定に動作させる。ここで、アナログバッファ８１としては、たとえば、カレントミラー型差動増幅回路で構成される利得が１のボルテージフォロアが用いられてもよい。

分圧回路８２は、参照電圧ＶｒｅｆＦをその一方導通ノードおよびバックゲートに受け、そのゲートおよび他方導通ノードがノードＮ４０に接続されるＮチャネルＭＯＳトランジスタＱ４０と、ノードＮＤ４０と接地ノードの間に接続されかつゲートが接地ノードに接続されかつバックゲートが接地ノードに接続されかつバックゲートがノードＮＤ４０に接続されるＮチャネルＭＯＳトランジスタＱ４１を含む。

これらのＭＯＳトランジスタＱ４０およびＱ４１は、ゲート絶縁膜が薄いＭＯＳトランジスタで構成され、そのしきい値電圧は十分低い値に設定される。

ＭＯＳトランジスタＱ４０およびＱ４１において、バックゲートをソースよりも高い電圧レベルに設定することにより、これらのＭＯＳトランジスタＱ４０およびＱ４１のしきい値電圧をより低くすることができる。この状態においては、ＭＯＳトランジスタＱ４０およびＱ４１は、正のバックゲートバイアス状態であり、ゲート−ソース間電圧Ｖｇｓが０Ｖであっても、負または接地電圧レベルのバックゲートバイアス電圧印加状態に比べて、同じドレイン電圧条件下においてより多くの電流を流すことができる。この状態における電流は、サブスレッショルド電流であり、極めて小さな電流である。ＭＯＳトランジスタＱ４０およびＱ４１のこの状態における弱い反転状態のチャネル領域の抵抗値は互いに等しく、したがって、参照電圧ＶｒｅｆＦを１／２倍した電圧（１／２）ＶｒｅｆＦを、安定に低消費電流で、低い電圧レベルの参照電圧ＶｒｅｆＦから生成することができる。

参照電圧ＶｒｅｆＦが、たとえば０．６Ｖから１．２Ｖであれば、ＭＯＳトランジスタＱ４によりＱ４１において、バックゲートバイアス電圧が、０．３Ｖから０．６Ｖであり、このバックゲートと不純物領域との間のＰＮ接合は、その順方向降下電圧がたとえば０．６Ｖであり、十分オフ状態に維持される。

ドライブ回路８４は、外部電源ノードとノードＮＤ４１の間に接続されかつそのゲートがノードＮＤ４０に接続されるＰチャネルＭＯＳトランジスタＱ４２と、外部電源ノードとノードＮＤ４２の間に接続されかつそのゲートに低電圧ＶＦＢを受けるＰチャネルＭＯＳトランジスタＱ４３と、ノードＮＤ４１と接地ノードの間に接続されかつそのゲートがノードＮＤ４２に接続されるＮチャネルＭＯＳトランジスタＱ４４と、ノードＮＤ４２と接地ノードの間に接続されかつそのゲートがノードＮＤ４２に接続されるＮチャネルＭＯＳトランジスタと、低電圧出力ノードと接地ノードの間に接続されかつそのゲートがノードＮＤ４２に接続されるＮチャネルＭＯＳトランジスタ４６を含む。

この低電圧出力ノードには、図示しない例えば抵抗接続されるＰチャネルＭＯＳトランジスタで構成される電流源または抵抗素子が接続され、電源ノードから電流が供給される。ＭＯＳトランジスタＱ４６は、電流／電圧変換素子として機能する。

このドライブ回路８４においては、ＭＯＳトランジスタＱ４２およびＱ４３により分圧電圧ＶｒｅｆＦ／２と低電圧ＶＦＢが比較される。低電圧ＶＦＢの電圧レベルが、電圧ＶｒｅｆＦ／２よりも高い場合には、ＭＯＳトランジスタＱ４３を流れる電流量が低下し、応じてＭＯＳトランジスタＱ４５を介して流れる電流が低下する。応じて、ＭＯＳトランジスタＱ４６を介して流れる電流量が低下し、そのドレイン−ソース間電圧が低下し、したがって、ＭＯＳトランジスタＱ４６のドレイン電位、すなわち低電圧ＶＦＢが低下する。

一方、低電圧ＶＦＢが、目標電圧ＶｒｅｆＦ／２よりも低い場合には、ＭＯＳトランジスタＱ４３を介して流れる電流が増加し、応じてＭＯＳトランジスタＱ４５を介して流れる電流が増加する。応じて、ノードＮＤ４２の電圧レベルが上昇し、ＭＯＳトランジスタＱ４６を介して流れる電流が増加し、ＭＯＳトランジスタＱ４６のドレイン電圧、すなわち低電圧ＶＦＢが上昇する。これにより、低電圧ＶＦＢを、目標電圧ＶｒｅｆＦ／２の電圧レベルに正確に維持することができる。

分圧回路８０においては、基準電圧ＶＲＥＦの温度特性を変更することなく、参照電圧ＶｒｅｆＦを生成しており、また分圧回路８２においても、同様、その参照電圧ＶｒｅｆＦの温度特性を変更することなく、目標電圧ＶｒｅｆＦ／２を生成している。したがって、基準電圧ＶＲＥＦと同じ温度特性を有する低電圧ＶＦＢを、安定に、低電源電圧下においても生成することができる。

［実施の形態５］
図１７は、この発明の実施の形態５に従う内部電圧生成回路２の構成を概略的に示す図である。図１７において、内部電圧生成回路２は、基準電圧ＶＲＥＦを分圧する抵抗分割回路９０と、この抵抗分割回路９０の出力する参照電圧ＶｒｅｆＤを所定値±αシフトするレベルシフタ９１と、最終分圧電圧Ｖｄｉｖを所定値±αシフトするレベルシフタ９２と、これらのレベルシフタ９１および９２の出力電圧をそれぞれ比較する比較回路９３および９４と、比較回路９３の出力信号に従って外部電源ノードから出力ノード９７へ電流を供給するＰチャネルＭＯＳトランジスタ９５と、比較回路９４の出力信号に従って、出力ノード９７から接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタ９６を含む。

抵抗分割回路９０は、直列に接続される抵抗素子Ｒ７およびＲ８を含み、これらの抵抗素子Ｒ７およびＲ８の抵抗比に従って分圧動作を行なって、参照電圧ＶｒｅｆＤを生成する。この抵抗分割回路９０においても、抵抗素子Ｒ７およびＲ８の抵抗値は調整可能である（図５（Ａ）および図５（Ｂ）参照）。

レベルシフタ９１および９２は、その構成は後に詳細に説明するが、ゲート絶縁膜の厚いＭＯＳトランジスタで構成され、そのしきい値電圧の絶対値が比較的大きい値に設定される。これらのレベルシフタ９１および９２のレベルシフト動作により、比較回路９３および９４に与えられる電圧レベルを調整することにより、生成電圧Ｖｄｉｖが比較回路３９および９４の検知限界に近い電圧（差動段トランジスタのしきい値電圧付近）の電圧であっても、比較回路９３および９４を最も感度の高い領域で動作させることができ、参照電圧ＶｒｅｆＤの電圧レベルを所望の電圧レベルに正確に設定することができる。この抵抗分割回路９０の分圧比をｎ（０＜ｎ＜１）とすると、参照電圧ＶｒｅｆＤは、次式で与えられる。

ＶｒｅｆＤ＝ｎ・ＶＲＥＦ
比較回路９３および９４としては、図１６に示すＰチャネルＭＯＳトランジスタで差動段を形成する構成および図３に示すようにＮチャネルＭＯＳトランジスタで差動段を形成する構成が、その目標電圧レベルに応じて適宜選択して利用される。

比較回路９３は、レベルシフタ９２の出力電圧Ｖｄｉｖ±αが、レベルシフタ９１の出力電圧ＶｒｅｆＤ±αよりも高いときには、ＭＯＳトランジスタ９５をオフ状態とし、逆の場合には、ＭＯＳトランジスタ９５のコンダクタンスを増大させて、分圧電圧Ｖｄｉｖの電圧レベルを上昇させる。一方、比較回路９４は、同様、レベルシフタ９２の出力電圧Ｖｄｉｖ±αが、レベルシフタ９１の出力電圧ＶｒｅｆＤ±αよりも高い場合には、ＭＯＳトランジスタ９６のコンダクタンスを増大させて、出力ノード９７から接地ノードへ電流を放電し、分圧電圧Ｖｄｉｖの電圧レベルを低下させる。一方、レベルシフタ９２の出力電圧Ｖｄｉｖ±αが、レベルシフタ９１の出力電圧ＶｒｅｆＤ±αよりも低い場合には、比較回路９４は、ＭＯＳトランジスタ９６をオフ状態とする。

したがって、レベルシフタ９１および９２のシフト量が等しい場合、分圧電圧Ｖｄｉｖは、参照電圧ＶｒｅｆＤの電圧レベルに維持される。すなわち、分圧電圧Ｖｄｉｖは、次式で表わされる。

Ｖｄｉｖ＝ＶｒｅｆＤ＝ｎ・ＶＲＥＦ
このレベルシフタ９１および９２が、レベルシフト量が異なる場合、分圧電圧Ｖｄｉｖは、この基準電圧に対して次式で示される関係を満たす。

Ｖｄｉｖ＝ｎ・ＶＲＥＦ−β
ただし、βはレベルシフタ９１および９２のシフト電圧の差を示す。

抵抗分割回路９０において、その分圧比ｎを調整することにより、参照電圧ＶｒｅｆＤの電圧レベルを調整する。この分圧比ｎの調整は、先の実施の形態１と同様、ヒューズプログラムなどの方法を用いて、抵抗素子Ｒ７およびＲ８の抵抗値を調整する。

図１８（Ａ）は、レベルシフタ９１および９２の構成の一例を示す図である。図１８（Ａ）において、レベルシフタは、電源ノードと出力ノードの間に接続されかつそのゲートに入力電圧Ｖｉｎを受けるＮチャネルＭＯＳトランジスタＮＱと、出力ノードと接地ノードの間に接続される電流源９９ａを含む。このＭＯＳトランジスタＮＱは、ソースフォロアモードで動作し、出力電圧Ｖｏｕｔを、次式で示される電圧レベルに設定する。

Ｖｏｕｔ＝Ｖｉｎ−ＶＴＨＮ
このＭＯＳトランジスタＮＱは、ゲート絶縁膜の厚いＭＯＳトランジスタであり、このしきい値電圧ＶＴＨＮを比較的大きな値に設定することができ、出力電圧ＶＯＵＴの電圧レベルを、そのしきい値電圧調整により、比較的広い範囲にわたって設定することができる。

図１８（Ｂ）は、レベルシフタ９１および９２の他の構成を示す図である。図１８（Ｂ）において、レベルシフタ（９１，９２）は、電源ノードと出力ノードの間に接続される電流源９９ｂと、出力ノードと接地ノードの間に接続されかつそのゲートに入力電圧Ｖｉｎを受けるＰチャネルＭＯＳトランジスタＰＱを含む。このＰチャネルＭＯＳトランジスタＰＱもソースフォロアモードで動作し、出力電圧Ｖｏｕｔを、次式で示される電圧レベルに維持する。

Ｖｏｕｔ＝Ｖｉｎ＋ＶＴＨＰ
ここで、ＶＴＨＰは、ＭＯＳトランジスタＰＱのしきい値電圧の絶対値を表す。

このＭＯＳトランジスタＰＱも、ゲート絶縁膜の厚いＭＯＳトランジスタで構成され、比較的そのしきい値電圧の範囲を所望の値に設定することができる。これらのＮチャネルＭＯＳトランジスタＮＱおよびＰチャネルＭＯＳトランジスタＰＱを適当に組合せて用いることにより、参照電圧ＶｒｅｆＤおよび分圧電圧Ｖｄｉｖを比較回路９３および９４を最適な感度の高い領域に設定して、比較動作を行うことにより、最終の分圧電圧を、所望の目標電圧レベルに維持することができる。

図１９は、図１７に示す分圧電圧Ｖｄｉｖの不感帯を模式的に示す図である。実動作時においては、分圧電圧Ｖｄｉｖは、理想値ｎ・ＶｒｅｆＤからずれた上限値および下限値の間で変動することが許容される。これらの上限値および下限値の間の電圧レベルに対しては、ＭＯＳトランジスタ９５および９６は、ともにオフ状態に維持される。これにより、必要以上に、ＭＯＳトランジスタ９５および９６のオン／オフ動作を行なって、電流を消費するのを防止する。上限値は、比較回路９４の出力信号により決定され、また下限値は、比較回路９３の出力信号により決定される。これらの上限値および下限値を調整する場合、これらの比較回路９３および９４の差動段のＭＯＳトランジスタのサイズ比（チャネル幅とチャネル長の比）を調整することにより、不感帯を最適な範囲に調整することができる。

以上のように、この発明の実施の形態５に従えば、基準電圧を抵抗分割して、レベルシフタを用いて、分圧電圧および参照電圧をシフトした後、比較回路で比較動作を行なって分圧電圧の電圧レベルを調整している。したがって、比較回路（９３，９４）の検知レベル限界付近（トランジスタのしきい値電圧レベル付近）の分圧電圧を生成する場合においても、正確にかつ安定に比較動作を行なって所望の電圧レベルの分圧電圧を生成することができる。

［実施の形態６］
図２０は、この発明の実施の形態６に従う半導体集積回路装置の電源の配置を概略的に示す図である。図２０において、この半導体集積回路装置は、半導体チップ１００上に配置される複数のコア♯１−♯ｊを含む。これらのコア♯１−♯ｊは、ロジック、ＤＲＡＭ、ＳＲＡＭおよび／またはフラッシュメモリなどのメモリ回路を含み、それぞれ所定の機能を実現する。

コア♯１に対し、電源回路１０２が配置される。この電源回路１０２は、スタンバイモジュールＳＢＭとアクティブモジュール系回路ＡＣＭ１を含む。スタンバイモジュールＳＢＭは、基準電圧、および定電流発生回路またはＤＲＡＭの場合、基板バイアス電圧ＶＢＢを発生する回路およびビット線プリチャージ電圧ＶＨＦを発生する回路など、スタンバイサイクル時およびアクティブサイクル時常時動作し、電圧／電流を生成する消費電流の小さな回路を含む。スタンバイモジュールＳＢＭが生成する電圧が、コア＃１−＃ｊにおいて共通に利用される。

アクティブモジュール系回路ＡＣＭ１−ＡＣＭｊは、対応のコアのアクティブサイクル時に消費される電圧を生成する回路を含むアクティブモジュールと、このアクティブモジュールの電圧発生回路が生成する電圧のレベルの調整および回路の動作制御を行なう制御回路を含む。このアクティブモジュールは、たとえばＤＲＡＭの場合、昇圧電圧ＶＰＰを発生する回路、および内部電源電圧を生成する内部降圧回路などを含む。制御回路は、発生電圧のレベルを検出するレベル検出回路と、レベル検出回路の出力信号に従ってポンプ用のクロック信号を生成するクロック発生回路、および内部降圧電源回路の活性／非活性を制御する回路などを含む。このアクティブモジュールは、動作サイクル指定信号に従ってスタンバイ時に非活性状態に維持されても良い。

これらのコア♯１−♯Ｊそれぞれにおいて、アクティブモジュール系回路ＡＣＭ１−ＡＣＭｊを配置することにより、各コアにおいて必要とされる電圧レベルを最適値に設定する。これらのスタンバイモジュールおよびアクティブモジュールにおける電圧発生回路としては、これまでの実施の形態１から５までにおいて説明した回路が用いられる。

また、この図２０に示す構成の場合、スタンバイモジュールＳＢＭが、コア♯１−♯ｊに共通に設けられ、このスタンバイモジュールＳＢＭが生成する基準電圧および定電流が、コア♯１−♯ｊにおいて共通に利用される。したがって、各コアにスタンバイモジュールＳＢＭをそれぞれ設ける必要がなく、面積を低減することができる。また、電圧レベルの調整時に電圧レベル設定のためのテストを行なうチューニングテスト時においても、スタンバイモジュールＳＢＭは１つであり、各コアごとにスタンバイモジュールが生成する電圧レベルのチューニングテストを行なう必要なく、テスト時間を短縮することができる。

また、スタンバイサイクル時の消費電流（スタンバイ電流）も、コア♯１に対して設けられたスタンバイモジュールＳＢＭに対して行なうだけでよく、スタンバイ電流（スタンバイＤＣ電流）のテスト時間を短縮することができる。また、スタンバイモジュールＳＢＭが、このコア♯１に対する電源回路１０２において設けられているだけである。スタンバイサイクル時に動作する回路は、スタンバイモジュールＳＢＭだけであり、スタンバイサイクル時の電流（電源ＤＣ電流）を低減することができる。すなわち、コア♯２からコア♯ｊにおいては、スタンバイ状態時においては、電流消費は生じないため、電源ＤＣ電流をなくすことができ、この半導体集積回路装置１００におけるスタンバイ状態時の消費電流を低減することができる。

図２１は、スタンバイモジュールからの内部電圧を伝達するコア間の配線の配置の一例を示す図である。図２１においては、スタンバイモジュールＳＢＭ内の回路としては、基準電圧発生回路１と、外部からの電源電圧（ＶＤＤＨ）の投入を検出する電源投入検出回路１０５とが代表的に示される。基準電圧ＶＲＥＦおよび電源投入検出信号ＰＯＲが、図２０に示すコア♯１−♯ｊの各回路およびアクティブモジュール系回路ＡＣＭ２−ＡＣＭｊへ伝達される。

配線長が長くなるため、コア間の配線部において、ノイズを低減するためのローパスフィルタ（ＬＰＦ）１１０ａおよび１１０ｂと、電圧の立上がりを速くするためのアナログバッファ１１２ａおよび１１２ｂが、それぞれ設けられる。図２１においては、コア♯ｉおよびコア♯（ｉ＋１）の間の配線部に設けられるローパスフィルタおよびアナログバッファを示す。しかしながら、コア♯２−♯ｊそれぞれの間の配線において、これらのローパスフィルタおよびアナログバッファが配置される。これにより、スタンバイモジュールＳＢＭがコア♯１においてのみ配置される場合においても、コア♯２−♯ｊそれぞれに対して、基準電圧ＶＲＥＦおよび電源投入検出信号ＰＯＲ等のスタンバイモジュールＳＢＭが生成する電圧を安定に伝達することができる。

なお、スタンバイモジュールＳＢＭに含まれる他の負電圧発生回路および中間電圧発生回路の出力電圧に対しても同様、ローパスフィルタおよびアナログバッファが設けられる。また、配線の電圧伝達特性に従って、各電圧に対して、ローパスフィルタおよびアナログバッファの一方のみが配置されても良い。

［変更例１］
図２２は、この発明の実施の形態６の変更例１に従う配線の配置を概略的に示す図である。図２２において、スタンバイモジュールＳＢＭからの電圧Ｖ１、Ｖ２およびＶ３をそれぞれ伝達する電圧伝達線１２０、１２１および１２２が、それぞれ配設される。図２２においては、これらの電圧伝達線１２０−１２２は同層の配線で形成される場合を一例として示す。これらの電圧伝達線１２０−１２２の両側に同層に、接地電圧ＧＮＤに固定される配線１２７および１２８が配置され、また上層および下層に、接地電圧ＧＮＤに維持される配線１２５および１２６が配置される。

すなわち、スタンバイモジュールＳＢＭから伝達される電圧Ｖ１−Ｖ３は、上下左右に配置される配線１２５−１２８によりシールドされ、ノイズの影響を抑制して、安定にこのスタンバイモジュールＳＢＭからの電圧を伝達する。電圧Ｖ１−Ｖ３は、たとえば、基準電圧、基準電圧を抵抗分割して生成される参照電圧、および中間電圧、および負電圧等の、スタンバイモジュールＳＢＭが生成して各コアへ伝達する電圧である。

この図２２に示すように、スタンバイモジュールからの電圧を伝達する電圧伝達線の上下左右を、接地電圧などの固定電位に維持される配線で取囲むことにより、安定に、スタンバイモジュールからの電圧を各コアに伝達することができる。また、参照電圧および基準電圧等の配線はすべてまとめて、シールドすることにより、各スタンバイモジュールが生成する電圧伝達線それぞれに対してシールドする構成に比べて、シールド配線の占有面積を低減することができる。

［変更例２］
図２３は、この発明の実施の形態６の変更例２に従う電圧伝達線の配置を概略的に示す図である。図２３において、図２２に示すシールド配線１２７および１２８に相当するシールド配線１３０が、上層の配線１３２に複数箇所でコンタクトＣＮＴにより電気的に接続される。この上層の配線１３２は、図２２に示すシールド用の上層配線１２５と同一の配線であってもよく、また異なる配線であってもよい。これらの配線１３０および１３２は、接地電圧ＧＮＤに固定される。

この図２２に示す電圧伝達線１２０−１２２の左右に配置されるシールド配線１３０を、複数箇所でコンタクトＣＮＴにより上層の配線１３２に電気的に接続することにより、より安定にシールド配線の電圧を固定することができ、電圧伝達線１２０−１２２のノイズ耐性を高くすることができる。

なお、シールド配線１３０は、下層の固定電位に維持される配線に、コンタクトにより電気的に接続されても良い。

なお、図２２および図２３に示される配線の配置において、シールド用配線は、ゲート配線（ＭＯＳトランジスタのゲート形成用の配線）と同一層の同一材料の配線（同一製造工程で形成される配線）であってもよく、また、メタル配線であってもよい。また、電圧伝達線１２０−１２２または図２３に示すシールド配線１３０は、ゲート配線であってもよい。

また、図２２に示す構成において、電圧伝達線１２０−１２２がゲート配線であり、下層のシールド配線１２６に代えて、半導体基板領域が、対向のシールド線として利用されてもよい。ゲート配線を電圧伝達線１２０−１２２として利用する場合、これらの電圧Ｖ１−Ｖ３をゲートに受けるＭＯＳトランジスタが接続され、その配線容量が大きくなるため、配線容量が大きく、この配線容量を安定化容量として利用することができ、ノイズ耐性を高くすることができる。

［変更例３］
図２４は、この発明の実施の形態６の変更例３に従う半導体集積回路装置のチップレイアウトを概略的に示す図である。この図２４に示す半導体集積回路装置１００においては、チップ上に、スタンバイモジュールＳＢＭａ−ＳＢＭｃが分散して配置される。このチップ上には、コア♯１−コア♯ｊそれぞれに対応して、アクティブモジュール系回路ＡＣＭ１−ＡＣＭｊが配置される。コア＃１−＃ｊは、対応のアクティブモジュール系回路ＡＣＭ１−ＡＣＭｊとともに、それぞれ、機能ブロック（マクロ）を構成し、各機能ブロック毎（アクティブモジュール系回路毎）に内部電圧の最適化が行われる。

この図２４に示す構成の場合、スタンバイモジュールＳＢＭａ−ＳＢＭｃを、コア♯１から分離して別モジュールとして配置することができ、チップ上のコア♯１−♯ｊのレイアウトの自由度が改善される。また、スタンバイモジュールＳＢＭにおいても、内部電圧発生回路の配置のレイアウトが改善される。

また、この半導体集積回路装置１００がシステムＬＳＩを構成し、コア♯１−♯ｊが、ロジックおよび混載ＤＲＡＭを含む場合、混載ＤＲＡＭにおいては、メモリアレイ部では、メモリセルトランジスタの耐圧を保証するために、メモリセルのＭＯＳトランジスタは、ロジック回路のＭＯＳトランジスタおよび周辺回路のＭＯＳトランジスタよりも設計ルールが大きい（ゲート絶縁膜が厚い）。したがって、スタンバイモジュールＳＢＭａ−ＳＢＭｃには、ロジックおよび混載ＤＲＡＭの周辺トランジスタと同一の設計ルールを適用することができ、スタンバイモジュールのレイアウト面積を低減することができる。

これらのスタンバイモジュールＳＢＭａ−ＳＢＭｃは、それぞれ、別々の電圧を発生するモジュールであってもよく、また同一の電圧を発生するモジュールであってもよい。また、１つのスタンバイモジュールにおいて生成される基準電圧に従って他のスタンバイモジュールにおいて所定の電圧レベルの内部電圧が生成されても良い。

以上のように、この発明の実施の形態６に従えば、各コア回路に共通に利用される電圧を伝達するスタンバイモジュールをコア回路に共通に配置しており、チップレイアウト面積を低減することができ、またスタンバイ時の消費電流を低減することができる。

［実施の形態７］
図２５は、この発明の実施の形態７に従う電源モジュールの構成を概略的に示す図である。図２５においては、プロッセサなどの所定の処理を実行するロジックＬＧに対する電源モジュールの構成が示される。この図２５において、電源モジュールは、基準電圧発生回路１からの基準電圧ＶＲＥＦに従って、負電圧ＶＢＮを生成する負電圧発生回路１５０と、この基準電圧ＶＲＥＦに従って分圧動作を行なって分圧電圧ＶＢＰを生成する分圧発生回路１５２を含む。

ロジックＬＧは、構成要素として、この負電圧発生回路１５０からの負電圧ＶＢＮをバックゲートに受けるＮチャネルロジックトランジスタＬＱＮと、分圧発生回路１５２の出力電圧ＶＢＰをバックゲートに受けるＰチャネルロジックトランジスタＬＱＰを含む。これらのロジックトランジスタＬＱＮおよびＬＱＰは、ロジックＬＧにおける論理処理を行なうトランジスタであってもよく、また、センスアンプなどの差動増幅器の構成要素であってもよい。

ロジックトランジスタＬＱＮおよびＬＱＰが論理処理を行なう場合（パストランジスタとして利用されるかまたは論理ゲートの構成要素として用いられる）、負電圧発生回路１５０の出力電圧ＶＢＮを、接地電圧よりも低い電圧レベルに設定し、分圧発生回路１５２の出力電圧ＶＢＰを、ロジック電源電圧（ＶＤＤＬ）よりも高い電圧レベルに設定する。ただし、これらのトランジスタの駆動信号は、ロジック電源電圧と接地電圧の間で変化するとする。これにより、ロジックトランジスタＬＱＮおよびＬＱＰが、ゲート絶縁膜が薄くしきい値電圧が低い場合でも、基板効果によりそのしきい値電圧の絶対値が大きくなり、オフリーク電流を低減することができ、低電源電圧および高速動作を実現することができる。

また、このロジックトランジスタＬＱＮおよびＬＱＰが、差動増幅器などにおいて用いられ、その感度を上げる場合には、しきい値電圧を低下する必要がある。この場合には、負電圧ＶＢＮの電圧レベルを接地電圧レベルに近い電圧レベルに設定し、また分圧電圧ＶＢＰを、ロジック電源電圧に近い電圧レベルに設定する。この場合、これに代えて、電圧ＶＢＮが正の電圧であり、電圧ＶＢＰが、ロジック電源電圧よりも低い電圧レベルであってもよい。すなわち、バックゲートバイアスが正の状態に設定されても良い。この場合には、負電圧発生回路１５０に代えて、図１６に示す低電圧発生回路を用いて、ロジックトランジスタＬＱＮに対する基板バイアス電圧ＶＢＮを生成する。したがって、負電圧発生回路１５０、および分圧発生回路１５２として、先の図４および図１７に示す構成を用いて、または必要に応じて、図１６に示す低電圧発生回路を利用することにより、高速でかつ低電源電圧下で動作するロジックに対する電源モジュールを実現することができる。

ロジックおよびメモリが混載される場合、基準電圧発生回路１をスタンバイモジュールとし、実際のバイアス電圧ＶＢＮおよびＶＰＰを生成する回路を、ロジックコア回路およびメモリコア回路別々に設けることにより（スタンバイモジュールの分散配置を利用する）、容易にメモリコア回路およびロジックコア回路それぞれに対して異なる電圧レベルの基板バイアス電圧を生成することができる。

以上のように、この発明の実施の形態７に従えば、低電源電圧下でも、その温度特性を容易に調整することのできる基準電圧に基づいて、ロジックトランジスタのバックゲートバイアス電圧を生成しており、低電源電圧下で高速動作するロジック回路に対しても、安定に所望の電圧レベルの電圧を生成することができる。これにより、システムＬＳＩにおいてもロジックおよびメモリ両者に対して共通の構成の電源モジュールを適用して、必要な内部電圧を生成することができ、設計効率が改善される。

この発明は、一般に、電源電圧と異なる電圧レベルの電圧を使用する半導体装置に対して適用可能である。特に、低電源電圧および低消費電力が要求されるシステム・オン・チップまたはシステムＬＳＩにおいて電源モジュールとして本発明を利用することにより、安定に所望の温度特性を有する内部電圧を生成することができる。

この発明に従う内部電圧発生回路の構成を概略的に示す図である。 図１に示す基準電圧発生回路の構成を概略的に示す図である。 図２に示す基準電圧発生回路の構成を具体的に示す図である。 この発明の実施の形態２に従う負電圧発生回路の構成を示す図である。 （Ａ）および（Ｂ）は、抵抗分割回路の抵抗値チューニングの構成例を示す図である。 図４に示すレベル検出回路のトランジスタの平面レイアウトを概略的に示す図である。 図６に示すトランジスタの断面構造を概略的に示す図である。 この発明の実施の形態２の変更例の構成を概略的に示す図である。 この発明の実施の形態３に従う昇圧電圧発生回路の構成を概略的に示す図である。 図９に示すレベル検出回路の構成の一例を示す図である。 図９に示す昇圧ポンプ回路の構成の一例を示す図である。 図１１に示す昇圧ポンプ回路の動作を示すタイミング図である。 図１１に示す昇圧ノードプリチャージ用トランジスタの断面構造を概略的に示す図である。 この発明の実施の形態３の変更例の構成を概略的に示す図である。 この発明の実施の形態３の第２の変更例の構成を概略的に示す図である。 この発明の実施の形態４に従う低電圧発生回路の構成を示す図である。 この発明の実施の形態５に従う分圧電圧発生回路の構成を示す図である。 （Ａ）および（Ｂ）は、図１７に示すレベルシフタの構成を示す図である。 図１７に示す分圧電圧発生回路の出力電圧制御範囲を概略的に示す図である。 この発明の実施の形態６に従う半導体集積回路装置のチップレイアウトを概略的に示す図である。 この発明の実施の形態６に従う半導体集積回路装置の電圧伝達線の構成を概略的に示す図である。 この発明の実施の形態６に従う電圧伝達線のシールドの構造を概略的に示す図である。 この発明の実施の形態６に従う電圧伝達線のシールド構造の変更例を示す図である。 この発明の実施の形態６の変更例の半導体集積回路装置のチップレイアウトを概略的に示す図である。 この発明の実施の形態７に従う半導体集積回路装置の電源モジュールの構成を概略的に示す図である。

符号の説明

１ 基準電圧発生回路、２ 内部電圧生成回路、 １０ 定電流発生回路、１２ 基準電圧Ｉ／Ｖ変換回路、１４ 基準電圧生成回路、１５ 抵抗分割型中間電圧分圧回路、１７ 電圧変換回路、２０ レベル検知回路、２２ 抵抗分割型検知レベル発生回路、２４ 内部クロック発生回路、２６ ポンプ回路、Ｑ２２−Ｑ２４ レベル検出用ＭＯＳトランジスタ、５０ レベル検出回路、５２ 内部クロック発生回路、５４ 昇圧ポンプ回路、Ｑ３０，Ｑ３２，Ｑ３４，Ｑ３６ ＭＯＳトランジスタ、Ｃ１−Ｃ３ 容量素子、５０−１〜５０−ｋ レベル検出回路、５２−１〜５２−ｋ 内部クロック発生回路、５４−１〜５４−ｋ 昇圧ポンプ回路、７２ 昇圧電圧伝達線、８０ 参照電圧発生回路、８２ 分圧回路、８４ ドライブ回路、９０ 抵抗分割回路、９１，９２ レベルシフタ、９３，９４ 比較回路、９５，５６ ＭＯＳトランジスタ、１０２ 電源回路、ＳＢＭ スタンバイモジュール、ＡＣＭ１−ＡＣＭｊ アクティブモジュール系回路、１１０ａ，１１０ｂ ローパスフィルタ、１１２ａ，１１２ｂ アナログバッファ、１２０−１２２ 電圧伝達線、１２５−１２８，１３０，１３２ 配線、ＳＢＭａ−ＳＢＭｃ スタンバイモジュール、１００ 半導体集積回路装置、１５０ 負電圧発生回路、１５２ 分圧発生回路。

Claims (7)

1. そのソース電極に定電圧を受け、そのドレインが第１のノードに接続され、前記ソース電極と前記ドレイン電極との間に電流を流す第１のＭＯＳトランジスタと、
   前記第１のノードと第２のノードとの間に直列に接続され、それぞれのゲート電極が前記第２のノードに共通に接続される複数の第２のＭＯＳトランジスタと、
   前記第１のノードから供給される第１の基準電圧を受ける、ボルテージフォロワ接続された差動増幅器と、
   前記差動増幅器の出力電圧を分圧して第２の基準電圧を生成して出力する分圧出力回路と、
   前記第２の基準電圧に従って内部電圧のレベルを検出するレベル検出回路と、
   前記レベル検出回路の出力信号に従って選択的に活性化され、活性化時、ポンプ動作により前記内部電圧を生成するポンプ電圧発生回路を備え、
   前記レベル検出回路は、
   前記第２の基準電圧を分圧する抵抗分割型検知レベル発生回路と、
   前記第２の基準電圧と前記抵抗分割型検知レベル発生回路の出力電圧との差に応じた電流量を駆動する第１の電流駆動トランジスタと、
   前記抵抗分割型検知レベル発生回路の出力電圧と前記内部電圧との差に応じた電流量を駆動する第２の電流駆動トランジスタと、
   前記第２の電流駆動トランジスタと直列に接続されかつ前記第２の基準電圧を制御電極に受け、前記第２の電流駆動トランジスタと同じ大きさの電流を駆動する第３の電流駆動トランジスタと、
   前記第１および第３の電流駆動トランジスタに同じ大きさの電流を供給する電流源とを備える、内部電圧発生回路。
2. 前記第１ないし第３の電流駆動トランジスタは、互いに平行移動した同一のレイアウトを有する絶縁ゲート型電界効果トランジスタである、請求項１記載の内部電圧発生回路。
3. そのソース電極に定電圧を受け、そのドレインが第１のノードに接続され、前記ソース電極と前記ドレイン電極との間に電流を流す第１のＭＯＳトランジスタと、
   前記第１のノードと第２のノードとの間に直列に接続され、それぞれのゲート電極が前記第２のノードに共通に接続される複数の第２のＭＯＳトランジスタと、
   前記第１のノードから供給される第１の基準電圧を受ける、ボルテージフォロワ接続された差動増幅器と、
   前記差動増幅器の出力電圧を分圧して第２の基準電圧を生成して出力する分圧出力回路と、
   前記第２の基準電圧を分圧して分圧電圧を生成する分圧電圧生成回路を備え、
   前記分圧電圧生成回路は、
   前記第２の基準電圧を抵抗分割する抵抗分割回路と、
   前記抵抗分割回路の出力電圧をさらに分圧して第３の基準電圧を生成する第２の分圧回路と、
   前記第２の分圧回路からの第３の基準電圧と内部電圧とを比較し、該比較結果に従って前記内部電圧のレベルを調整して前記内部電圧を生成する電圧ドライブ回路とを備える、内部電圧発生回路。
4. 前記第２の分圧回路は、ゲート絶縁膜の薄い薄膜トランジスタで構成される、請求項３記載の内部電圧発生回路。
5. そのソース電極に定電圧を受け、そのドレインが第１のノードに接続され、前記ソース電極と前記ドレイン電極との間に電流を流す第１のＭＯＳトランジスタと、
   前記第１のノードと第２のノードとの間に直列に接続され、それぞれのゲート電極が前記第２のノードに共通に接続される複数の第２のＭＯＳトランジスタと、
   前記第１のノードから供給される第１の基準電圧を受ける、ボルテージフォロワ接続された差動増幅器と、
   前記差動増幅器の出力電圧を分圧して第２の基準電圧を生成して出力する分圧出力回路と、
   前記第２の基準電圧を分圧して分圧電圧を生成する分圧電圧生成回路を備え、
   前記分圧電圧生成回路は、
   前記第２の基準電圧を抵抗分割して出力する抵抗分割回路と、
   前記抵抗分割回路の出力電圧をレベルシフトする第１のレベルシフタと、
   前記分圧電圧をレベルシフトする第２のレベルシフタと、
   前記第２のレベルシフタの出力電圧と前記第１のレベルシフタの出力電圧とを比較し、該比較結果に従って前記分圧電圧を生成するドライブ回路とを備える、内部電圧発生回路。
6. 前記第１および第２のレベルシフタは、ソースフォロアモードで動作するゲート絶縁膜の厚い絶縁ゲート型電界効果トランジスタを備える、請求項５記載の内部電圧発生回路。
7. 前記ドライブ回路は、前記第１および第２のレベルシフタの出力電圧を受けかつレシオが調整可能な差動段と、前記差動段へ結合され、前記差動段の駆動電流を決定する電流源とを有する比較回路と、
   前記比較回路の出力信号に従って前記分圧電圧を生成するドライブ素子とを備える、請求項５記載の内部電圧発生回路。

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