JPH09139085A - 半導体電位供給装置およびこれを用いた半導体記憶装置 - Google Patents
半導体電位供給装置およびこれを用いた半導体記憶装置Info
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】
【課題】 外部電源電位が変動しても、半導体記憶回路
に供給する内部電源電位が一定範囲になるように制御す
る。 【解決手段】 外部電源電位に接続された抵抗に直列
に、ドレインとゲートが接続されたＭＯＳトランジスタ
を複数直列接続した回路を接地する。このトランジスタ
回路により外部電源電位が所定値以下か以上かを検出
し、所定値以下のときは外部電源電位に接続された他の
ＭＯＳトランジスタを導通状態にして外部電源電位を電
圧降下することなく半導体記憶回路に供給し、外部電源
電位が所定値以上のときは別のＭＯＳトランジスタを通
して外部電源電位を降下して半導体記憶回路に供給す
る。
に供給する内部電源電位が一定範囲になるように制御す
る。 【解決手段】 外部電源電位に接続された抵抗に直列
に、ドレインとゲートが接続されたＭＯＳトランジスタ
を複数直列接続した回路を接地する。このトランジスタ
回路により外部電源電位が所定値以下か以上かを検出
し、所定値以下のときは外部電源電位に接続された他の
ＭＯＳトランジスタを導通状態にして外部電源電位を電
圧降下することなく半導体記憶回路に供給し、外部電源
電位が所定値以上のときは別のＭＯＳトランジスタを通
して外部電源電位を降下して半導体記憶回路に供給す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置特に
半導体記憶装置に一定範囲の電位を供給する半導体電位
供給装置およびこれを用いた半導体記憶装置に関する。
また、この発明は特に低消費電力型の半導体記憶装置に
用いて好適なものである。
半導体記憶装置に一定範囲の電位を供給する半導体電位
供給装置およびこれを用いた半導体記憶装置に関する。
また、この発明は特に低消費電力型の半導体記憶装置に
用いて好適なものである。
【０００２】
【従来の技術】まず、従来、半導体記憶装置に用いられ
ている半導体電位供給装置の例について説明する。
ている半導体電位供給装置の例について説明する。
【０００３】図１４は、従来のスタテック・ランダム・
アクセス・メモリ装置(ＳＲＡＭ）に一定範囲の電位を
供給するために用いられている半導体電位供給装置(降
圧回路）である(特開平３ー２０７００９１参照）。図
１５は、この降圧回路によって決まる外部電源電圧と内
部電源電圧の関係を示す図である。
アクセス・メモリ装置(ＳＲＡＭ）に一定範囲の電位を
供給するために用いられている半導体電位供給装置(降
圧回路）である(特開平３ー２０７００９１参照）。図
１５は、この降圧回路によって決まる外部電源電圧と内
部電源電圧の関係を示す図である。
【０００４】図１４において、ＶCCは外部電源線(電位
ＶCC）、ＶＧは接地線、Ｒ1、Ｒ2、Ｒ3は抵抗、Ｑ1、Ｑ
2はＰチャンネルＭＯＳトランジスタ，Ｑ3はＮチャンネ
ルＭＯＳトランジスタ，Ｎ1、Ｎ2、Ｎ3は節点(ノー
ド）、ＣはＳＲＡＭなど半導体記憶回路としての内部回
路を示す。
ＶCC）、ＶＧは接地線、Ｒ1、Ｒ2、Ｒ3は抵抗、Ｑ1、Ｑ
2はＰチャンネルＭＯＳトランジスタ，Ｑ3はＮチャンネ
ルＭＯＳトランジスタ，Ｎ1、Ｎ2、Ｎ3は節点(ノー
ド）、ＣはＳＲＡＭなど半導体記憶回路としての内部回
路を示す。
【０００５】この従来の降圧回路の動作について説明す
る。外部電源電圧ＶCCが低電圧、例えば３Ｖのときは、
抵抗Ｒ1とＲ2の比によって決まる節点Ｎ1の電圧により
ＰチャンネルＭＯＳトランジスタＱ1がオフし、抵抗Ｒ3
によって節点Ｎ2は０Ｖ近くまで下がる。その結果Ｐチ
ャンネルＭＯＳトランジスタＱ2がオンし、内部回路Ｃ
に供給されるノードＮ3の電圧ＶINTは外部電圧ＶCCと同
じ３Ｖとなる。
る。外部電源電圧ＶCCが低電圧、例えば３Ｖのときは、
抵抗Ｒ1とＲ2の比によって決まる節点Ｎ1の電圧により
ＰチャンネルＭＯＳトランジスタＱ1がオフし、抵抗Ｒ3
によって節点Ｎ2は０Ｖ近くまで下がる。その結果Ｐチ
ャンネルＭＯＳトランジスタＱ2がオンし、内部回路Ｃ
に供給されるノードＮ3の電圧ＶINTは外部電圧ＶCCと同
じ３Ｖとなる。
【０００６】一方、外部電圧ＶCCが動作点よりも高電
圧、例えば５Ｖになったときは、ノードＮ1によってＰ
チャンネルＭＯＳトランジスタＱ1がオンし、節点Ｎ2が
電源電圧ＶCC付近まで上昇し、ＰチャンネルＭＯＳトラ
ンジスタＱ2はオフする。これにより内部回路Ｃへ供給
される電流はすべてＮチャンネルＭＯＳトランジスタＱ
3を介することとなり、その内部電源電圧ＶINTは、外部
電源電圧ＶCCの５Ｖからバックゲート効果のあるトラン
ジスタＱ3のしきい値電圧Ｖtn’分、約1.５Ｖが降圧さ
れた電圧、約３.５Ｖになる。
圧、例えば５Ｖになったときは、ノードＮ1によってＰ
チャンネルＭＯＳトランジスタＱ1がオンし、節点Ｎ2が
電源電圧ＶCC付近まで上昇し、ＰチャンネルＭＯＳトラ
ンジスタＱ2はオフする。これにより内部回路Ｃへ供給
される電流はすべてＮチャンネルＭＯＳトランジスタＱ
3を介することとなり、その内部電源電圧ＶINTは、外部
電源電圧ＶCCの５Ｖからバックゲート効果のあるトラン
ジスタＱ3のしきい値電圧Ｖtn’分、約1.５Ｖが降圧さ
れた電圧、約３.５Ｖになる。
【０００７】このようにして、内部回路Ｃに高電圧がか
からないようにして信頼性を確保するとともに、外部電
圧ＶCCが下げられたときも内部回路Ｃ内のメモリセルの
データが失われないようにすることができる。内部回路
Ｃに供給される電位が外部電位ＶCCの直結となるか降圧
回路で内部降圧されるかが切り替わる動作点は、主に抵
抗Ｒ1とＲ2の比で決まる。
からないようにして信頼性を確保するとともに、外部電
圧ＶCCが下げられたときも内部回路Ｃ内のメモリセルの
データが失われないようにすることができる。内部回路
Ｃに供給される電位が外部電位ＶCCの直結となるか降圧
回路で内部降圧されるかが切り替わる動作点は、主に抵
抗Ｒ1とＲ2の比で決まる。
【０００８】図１６は，従来例の降圧回路内の節点Ｎ1
の電位と外部電圧ＶCCとの関係を示している。外部電圧
をＶCC、節点Ｎ1での電位をＶＮ1とし、ＶtpをＰチャン
ネルＭＯＳトランジスタＱ1のバックゲート効果なしの
しきい値電圧とすると、 ＶCCーＶＮ1＝Ｖtp となったときにＰチャンネルＭＯＳトランジスタＱ1が
オンして降圧と直結が切り替わる。このときのＶCCを動
作点Ｖｓｐと呼ぶ。即ち、 ＶｓｐーＶＮ1＝Ｖtp Ｖｓｐ＝ＶＮ1＋Ｖtp となる。
の電位と外部電圧ＶCCとの関係を示している。外部電圧
をＶCC、節点Ｎ1での電位をＶＮ1とし、ＶtpをＰチャン
ネルＭＯＳトランジスタＱ1のバックゲート効果なしの
しきい値電圧とすると、 ＶCCーＶＮ1＝Ｖtp となったときにＰチャンネルＭＯＳトランジスタＱ1が
オンして降圧と直結が切り替わる。このときのＶCCを動
作点Ｖｓｐと呼ぶ。即ち、 ＶｓｐーＶＮ1＝Ｖtp Ｖｓｐ＝ＶＮ1＋Ｖtp となる。
【０００９】ところが従来の降圧回路では、節点Ｎ1の
電位を抵抗Ｒ1：Ｒ2の比率が決定しており、この比率が
プロセスの変動などでずれたり、ばらついたりするため
に動作点が意図した電圧からずれてしまう場合があっ
た。
電位を抵抗Ｒ1：Ｒ2の比率が決定しており、この比率が
プロセスの変動などでずれたり、ばらついたりするため
に動作点が意図した電圧からずれてしまう場合があっ
た。
【００１０】図１６において線ｂは外部電源電圧の大き
さを示し、線ｃは所定の抵抗比Ｒ1：Ｒ2のときの節点Ｎ
1の電位とすると、ＶCC−ＶＮ1がＶtpとなったとき所望
の動作点ＶSPとなるのに対し、抵抗比Ｒ1：Ｒ２がずれ
ると例えば節点Ｎ1の電位は直線ｄのようになり、動作
点はずれてしまうことなる。
さを示し、線ｃは所定の抵抗比Ｒ1：Ｒ2のときの節点Ｎ
1の電位とすると、ＶCC−ＶＮ1がＶtpとなったとき所望
の動作点ＶSPとなるのに対し、抵抗比Ｒ1：Ｒ２がずれ
ると例えば節点Ｎ1の電位は直線ｄのようになり、動作
点はずれてしまうことなる。
【００１１】このように、従来の降圧回路では上記のよ
うな問題および以下のような問題がある。まず、降圧回
路内に使用されている抵抗は、特に低消費電力をセール
スポイントとする低消費電力ＳＲＡＭでは、この降圧回
路自信で消費する電流を減らすために数百ＭΩクラスの
高抵抗が用いられる。この抵抗は抵抗値を大きくするた
めに極めて薄い膜になることが多いが、膜が薄いために
結晶の出来かた、方位等で抵抗値が大きくばらつく。こ
れにより、電圧を抵抗分割、例えば１：４に分割してい
ても実際には１：４にならない問題が生じていた。
うな問題および以下のような問題がある。まず、降圧回
路内に使用されている抵抗は、特に低消費電力をセール
スポイントとする低消費電力ＳＲＡＭでは、この降圧回
路自信で消費する電流を減らすために数百ＭΩクラスの
高抵抗が用いられる。この抵抗は抵抗値を大きくするた
めに極めて薄い膜になることが多いが、膜が薄いために
結晶の出来かた、方位等で抵抗値が大きくばらつく。こ
れにより、電圧を抵抗分割、例えば１：４に分割してい
ても実際には１：４にならない問題が生じていた。
【００１２】また、上記のように抵抗値が大きいことか
ら、流れる電流が非常に微小で、例えば電源電圧が５Ｖ
でも流れる電流はせいぜい５０ｎＡ（５×１０~8Ａ）程
度でしかない。このため、抵抗分割により電位を決定し
ている節点Ｎ1は、所望の電位まで変化するのに非常に
大きな時間を必要とする。よって、外部電圧ＶCCの急激
な変化には追随できず、節点Ｎ1の電位が確定するまで
の間は、降圧回路は意図しない電圧を内部に供給するこ
とになる。
ら、流れる電流が非常に微小で、例えば電源電圧が５Ｖ
でも流れる電流はせいぜい５０ｎＡ（５×１０~8Ａ）程
度でしかない。このため、抵抗分割により電位を決定し
ている節点Ｎ1は、所望の電位まで変化するのに非常に
大きな時間を必要とする。よって、外部電圧ＶCCの急激
な変化には追随できず、節点Ｎ1の電位が確定するまで
の間は、降圧回路は意図しない電圧を内部に供給するこ
とになる。
【００１３】
【発明が解決しようとする課題】この発明は、以上のよ
うな問題を解決するためになされたもので、外部電源電
圧が変動しても、定まった動作点で電圧降下を生じさせ
て一定の範囲の電位をたとえば半導体記憶回路部に供給
するようにした半導体電位供給装置およびこれを用いた
半導体記憶装置を提供しようとするものである。
うな問題を解決するためになされたもので、外部電源電
圧が変動しても、定まった動作点で電圧降下を生じさせ
て一定の範囲の電位をたとえば半導体記憶回路部に供給
するようにした半導体電位供給装置およびこれを用いた
半導体記憶装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】この発明による半導体電
位供給装置は、第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段と、上記第一電源
線に接続され制御電極に上記第一節点から電位が供給さ
れる第一トランジスタ回路と上記第二電源線に接続され
た抵抗とを第二節点において直列に接続する入力回路手
段と、上記第一電源線と外部に電位を供給する第三節点
との間に接続され制御電極に上記第二節点から電位が供
給される第二トランジスタ回路とこの第二トランジスタ
回路に並列に接続された第三トランジスタ回路とを有す
る出力回路手段とを備えたことを特徴とするものであ
る。
位供給装置は、第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段と、上記第一電源
線に接続され制御電極に上記第一節点から電位が供給さ
れる第一トランジスタ回路と上記第二電源線に接続され
た抵抗とを第二節点において直列に接続する入力回路手
段と、上記第一電源線と外部に電位を供給する第三節点
との間に接続され制御電極に上記第二節点から電位が供
給される第二トランジスタ回路とこの第二トランジスタ
回路に並列に接続された第三トランジスタ回路とを有す
る出力回路手段とを備えたことを特徴とするものであ
る。
【００１５】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路をゲートとドレイ
ンとが短絡された一つまたは直列接続された複数のＭＯ
Ｓトランジスタで構成したことを特徴とするものであ
る。
装置は、上記定電圧トランジスタ回路をゲートとドレイ
ンとが短絡された一つまたは直列接続された複数のＭＯ
Ｓトランジスタで構成したことを特徴とするものであ
る。
【００１６】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路をバックゲートが
かからない少なくとも一つのＭＯＳトランジスタを含む
ように構成したことを特徴とするものである。
装置は、上記定電圧トランジスタ回路をバックゲートが
かからない少なくとも一つのＭＯＳトランジスタを含む
ように構成したことを特徴とするものである。
【００１７】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路をそれぞれゲート
とドレインとが短絡された一つまたは複数のＰチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タとを直列接続して構成したことを特徴とするものであ
る。
装置は、上記定電圧トランジスタ回路をそれぞれゲート
とドレインとが短絡された一つまたは複数のＰチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タとを直列接続して構成したことを特徴とするものであ
る。
【００１８】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路を構成するＭＯＳ
トランジスタの少なくとも一つをヒューズで短絡したこ
とを特徴とするものである。
装置は、上記定電圧トランジスタ回路を構成するＭＯＳ
トランジスタの少なくとも一つをヒューズで短絡したこ
とを特徴とするものである。
【００１９】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路においてバックゲ
ートがかからないＭＯＳトランジスタの少なくとも一つ
をヒューズで短絡したことを特徴ものである。
装置は、上記定電圧トランジスタ回路においてバックゲ
ートがかからないＭＯＳトランジスタの少なくとも一つ
をヒューズで短絡したことを特徴ものである。
【００２０】また、この発明による他の半導体電位供給
装置は、上記第三トランジスタ回路をゲートとドレイン
とが短絡されたＭＯＳトランジスタで構成したことを特
徴とするものである。
装置は、上記第三トランジスタ回路をゲートとドレイン
とが短絡されたＭＯＳトランジスタで構成したことを特
徴とするものである。
【００２１】また、この発明による半導体記憶装置は、
第一電源線に接続された抵抗と第二電源線に接続された
定電圧トランジスタ回路とを第一節点において直列に接
続する定電圧回路手段、上記第一電源線に接続され制御
電極に上記第一節点から電位が供給される第一トランジ
スタ回路と上記第二電源線に接続された抵抗とを第二節
点において直列に接続する入力回路手段、上記第一電源
線と第三節点との間に接続され制御電極に上記第二節点
から電位が供給される第二トランジスタ回路とこの第二
トランジスタ回路に並列に接続された第三トランジスタ
回路とを有する出力回路手段、および上記第三節点に接
続されて電位供給される半導体記憶回路部を備えたこと
を特徴とするものである。
第一電源線に接続された抵抗と第二電源線に接続された
定電圧トランジスタ回路とを第一節点において直列に接
続する定電圧回路手段、上記第一電源線に接続され制御
電極に上記第一節点から電位が供給される第一トランジ
スタ回路と上記第二電源線に接続された抵抗とを第二節
点において直列に接続する入力回路手段、上記第一電源
線と第三節点との間に接続され制御電極に上記第二節点
から電位が供給される第二トランジスタ回路とこの第二
トランジスタ回路に並列に接続された第三トランジスタ
回路とを有する出力回路手段、および上記第三節点に接
続されて電位供給される半導体記憶回路部を備えたこと
を特徴とするものである。
【００２２】
【発明の実施の形態】以下、この発明を実施の形態に即
して説明する。 実施の形態１．図１はこの発明の半導体電位供給装置お
よびこれを用いた半導体記憶装置の第１の実施の形態を
示す回路図である。図において、ＶSは半導体電位供給
装置（以下、降圧回路と略する）、ＶCCは第一電源線、
ＶGは第二電源線、Ｒ1，Ｒ3は抵抗、Ｃ1は定電圧トラン
ジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入力回路手
段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路部（以
下、内部回路と略称する）であり、Ｑ1は第一トランジ
スタ回路としてのＰチャンネル型のＭＯＳ電界効果（Ｆ
ＥＴ）トランジスタ、Ｑ2は第二トランジスタ回路とし
てのＰチャンネル型のＭＯＳ電界効果（ＦＥＴ）トラン
ジスタ、Ｑ3は第三トランジスタ回路としてのＮチャン
ネル型のＭＯＳ電界効果（ＦＥＴ）トランジスタ、Ｑ
4，Ｑ5はＰチャンネル型のＭＯＳ電界効果（ＦＥＴ）ト
ランジスタ、Ｎ1は第一節点、Ｎ2は第二節点、Ｎ3は第
三節点である。また各トランジスタのＳ、Ｄ、Ｇはそれ
ぞれソース、ドレイン、ゲートを示す。
して説明する。 実施の形態１．図１はこの発明の半導体電位供給装置お
よびこれを用いた半導体記憶装置の第１の実施の形態を
示す回路図である。図において、ＶSは半導体電位供給
装置（以下、降圧回路と略する）、ＶCCは第一電源線、
ＶGは第二電源線、Ｒ1，Ｒ3は抵抗、Ｃ1は定電圧トラン
ジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入力回路手
段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路部（以
下、内部回路と略称する）であり、Ｑ1は第一トランジ
スタ回路としてのＰチャンネル型のＭＯＳ電界効果（Ｆ
ＥＴ）トランジスタ、Ｑ2は第二トランジスタ回路とし
てのＰチャンネル型のＭＯＳ電界効果（ＦＥＴ）トラン
ジスタ、Ｑ3は第三トランジスタ回路としてのＮチャン
ネル型のＭＯＳ電界効果（ＦＥＴ）トランジスタ、Ｑ
4，Ｑ5はＰチャンネル型のＭＯＳ電界効果（ＦＥＴ）ト
ランジスタ、Ｎ1は第一節点、Ｎ2は第二節点、Ｎ3は第
三節点である。また各トランジスタのＳ、Ｄ、Ｇはそれ
ぞれソース、ドレイン、ゲートを示す。
【００２３】この実施の形態１においては、定電圧回路
手段Ｃ2は第一電源線としての電源電位線ＶCCに接続さ
れた高抵抗Ｒ1と第二電源線としての接地電位線ＶGに接
続された定電圧トランジスタ回路Ｃ1とが第一節点Ｎ1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路Ｃ1は、ゲートとドレインとが短絡されたＰ
チャンネル型の複数のＭＯＳトランジスタＱ4，Ｑ5が直
列に接続された構成になっている。
手段Ｃ2は第一電源線としての電源電位線ＶCCに接続さ
れた高抵抗Ｒ1と第二電源線としての接地電位線ＶGに接
続された定電圧トランジスタ回路Ｃ1とが第一節点Ｎ1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路Ｃ1は、ゲートとドレインとが短絡されたＰ
チャンネル型の複数のＭＯＳトランジスタＱ4，Ｑ5が直
列に接続された構成になっている。
【００２４】次に、入力回路手段Ｃ3は電源電位線ＶCC
に接続され制御電極としてのゲートＧに上記第一節点Ｎ
1から電位が供給されるＰチャンネル型の第一ＭＯＳト
ランジスタＱ1が接地電位線ＶGに接続された抵抗Ｒ3と
第二節点Ｎ2において直列に接続されている。
に接続され制御電極としてのゲートＧに上記第一節点Ｎ
1から電位が供給されるＰチャンネル型の第一ＭＯＳト
ランジスタＱ1が接地電位線ＶGに接続された抵抗Ｒ3と
第二節点Ｎ2において直列に接続されている。
【００２５】次に、出力回路手段Ｃ4は、電源電位線ＶC
Cと外部に電位を供給する第三節点Ｎ3との間に接続され
制御電極としてのゲートＧに上記第二節点Ｎ2から電位
が供給されるＰチャンネル型の第二ＭＯＳトランジスタ
Ｑ2とこの第二ＭＯＳトランジスタＱ2に並列に接続され
たＮチャンネル型の第三ＭＯＳトランジスタＱ3とから
構成されている。
Cと外部に電位を供給する第三節点Ｎ3との間に接続され
制御電極としてのゲートＧに上記第二節点Ｎ2から電位
が供給されるＰチャンネル型の第二ＭＯＳトランジスタ
Ｑ2とこの第二ＭＯＳトランジスタＱ2に並列に接続され
たＮチャンネル型の第三ＭＯＳトランジスタＱ3とから
構成されている。
【００２６】次に、この半導体電位供給装置の実施の形
態１の動作について説明する。図２は、外部電源電圧
（以下、外部電圧と略称する）ＶCCと、降圧回路ＶSを
通じて内部回路Ｃ5に与えられる内部電源電圧（以下、
内部電圧と略称する）ＶINTとの関係を示している。従
来例と同様に、外部電圧ＶCCが低電圧のときは外部の電
圧を降圧せずに内部回路Ｃ5へ供給し、外部電圧ＶCCが
高電圧のときは外部電圧を降圧して供給する。例えば、
図２のように外部電圧ＶCCが３Ｖのときは内部電圧ＶIN
Tも３Ｖになり、外部電圧ＶCCが５Ｖのときは内部電圧
ＶＡは３.５Ｖになる。これにより、外部電圧が高電圧
時には内部回路Ｃ5のトランジスタの信頼性を確保し、
外部電圧の低電圧時には降圧することなく、メモリセル
に記憶されたデータの破壊を防ぐ。
態１の動作について説明する。図２は、外部電源電圧
（以下、外部電圧と略称する）ＶCCと、降圧回路ＶSを
通じて内部回路Ｃ5に与えられる内部電源電圧（以下、
内部電圧と略称する）ＶINTとの関係を示している。従
来例と同様に、外部電圧ＶCCが低電圧のときは外部の電
圧を降圧せずに内部回路Ｃ5へ供給し、外部電圧ＶCCが
高電圧のときは外部電圧を降圧して供給する。例えば、
図２のように外部電圧ＶCCが３Ｖのときは内部電圧ＶIN
Tも３Ｖになり、外部電圧ＶCCが５Ｖのときは内部電圧
ＶＡは３.５Ｖになる。これにより、外部電圧が高電圧
時には内部回路Ｃ5のトランジスタの信頼性を確保し、
外部電圧の低電圧時には降圧することなく、メモリセル
に記憶されたデータの破壊を防ぐ。
【００２７】図３は、実施の形態１における降圧回路Ｖ
S内の節点Ｎ1の電位と外部電圧ＶCCとの関係を示してい
る。図において、直線ｂは外部電圧ＶCCの大きさを示
し、折れ線ｅは節点Ｎ1の電位を示す。外部電圧をＶC
C、節点Ｎ1での電位をＶＮ1とし、ＶtpをＰチャンネル
ＭＯＳトランジスタＱ1のバックゲート効果なしのしき
い値電圧とすると、 ＶCCーＶＮ1＝Ｖtp となったときにＰチャンネルＭＯＳトランジスタＱ1が
オンして外部電圧ＶCCの降圧と外部電圧ＶCCからの直結
とが切り替わる。このときのＶCCを動作点ＶSPとする
と、 ＶSPーＶＮ1＝Ｖtp ＶSP＝ＶＮ1＋Ｖtp の関係がある。
S内の節点Ｎ1の電位と外部電圧ＶCCとの関係を示してい
る。図において、直線ｂは外部電圧ＶCCの大きさを示
し、折れ線ｅは節点Ｎ1の電位を示す。外部電圧をＶC
C、節点Ｎ1での電位をＶＮ1とし、ＶtpをＰチャンネル
ＭＯＳトランジスタＱ1のバックゲート効果なしのしき
い値電圧とすると、 ＶCCーＶＮ1＝Ｖtp となったときにＰチャンネルＭＯＳトランジスタＱ1が
オンして外部電圧ＶCCの降圧と外部電圧ＶCCからの直結
とが切り替わる。このときのＶCCを動作点ＶSPとする
と、 ＶSPーＶＮ1＝Ｖtp ＶSP＝ＶＮ1＋Ｖtp の関係がある。
【００２８】従来の降圧回路では、節点Ｎ1の電位は抵
抗Ｒ１：Ｒ２の比率の変動などにより動作点が意図した
電圧からずれてしまう場合があったのに対し、この実施
の形態１では、抵抗値がばらついた場合でも節点Ｎ1は
トランジスタＱ4，Ｑ5のしきい値電圧の合計で決定され
る。つまり，Ｖtp’をＰチャンネルＭＯＳトランジスタ
のバックゲート効果ありのしきい値とすると、外部電源
電圧ＶCCが２Ｖtp’＋Ｖtpとなったときが動作点とな
る。
抗Ｒ１：Ｒ２の比率の変動などにより動作点が意図した
電圧からずれてしまう場合があったのに対し、この実施
の形態１では、抵抗値がばらついた場合でも節点Ｎ1は
トランジスタＱ4，Ｑ5のしきい値電圧の合計で決定され
る。つまり，Ｖtp’をＰチャンネルＭＯＳトランジスタ
のバックゲート効果ありのしきい値とすると、外部電源
電圧ＶCCが２Ｖtp’＋Ｖtpとなったときが動作点とな
る。
【００２９】外部電圧ＶCCが２Ｖtp’＋Ｖtp以下のとき
は、Ｑ4，Ｑ5はオフしており、節点Ｎ1は抵抗Ｒ1により
充電されて電位ＶCCとなる。これによりＰチャンネルＭ
ＯＳトランジスタＱ1はオフ、そしてＰチャンネルＭＯ
ＳトランジスタＱ2はオンし、外部電圧ＶCCが内部に直
結される。
は、Ｑ4，Ｑ5はオフしており、節点Ｎ1は抵抗Ｒ1により
充電されて電位ＶCCとなる。これによりＰチャンネルＭ
ＯＳトランジスタＱ1はオフ、そしてＰチャンネルＭＯ
ＳトランジスタＱ2はオンし、外部電圧ＶCCが内部に直
結される。
【００３０】一方、外部電圧ＶCCが２Ｖtp’＋Ｖtpより
大きいときは、ＰチャンネルＭＯＳトランジスタＱ4，
Ｑ5がオンし、節点Ｎ1は２Ｖtp’に固定される。そして
ＰチャンネルＭＯＳトランジスタＱ1がオンして節点Ｎ2
を充電し、ＰチャンネルＭＯＳトランジスタＱ2がオフ
する。これにより内部の半導体記憶回路部Ｃ5への給電
は、ＮチャンネルＭＯＳトランジスタＱ3を通じてのみ
になり、内部回路Ｃ5へはＮチャンネルＭＯＳトランジ
スタＱ3のしきい値電圧Ｖtn分降圧された電位が供給さ
れる。
大きいときは、ＰチャンネルＭＯＳトランジスタＱ4，
Ｑ5がオンし、節点Ｎ1は２Ｖtp’に固定される。そして
ＰチャンネルＭＯＳトランジスタＱ1がオンして節点Ｎ2
を充電し、ＰチャンネルＭＯＳトランジスタＱ2がオフ
する。これにより内部の半導体記憶回路部Ｃ5への給電
は、ＮチャンネルＭＯＳトランジスタＱ3を通じてのみ
になり、内部回路Ｃ5へはＮチャンネルＭＯＳトランジ
スタＱ3のしきい値電圧Ｖtn分降圧された電位が供給さ
れる。
【００３１】この実施の形態１では、動作点は常に２Ｖ
tp’＋Ｖtpで規定されるので、抵抗値Ｒ1が変動しても
動作点が大きく変動することがない。通常Ｖtp＝０.７
Ｖ，Ｖtp’＝1.４Ｖ程度なので、動作点は３.５Ｖ付近
になる。即ち、通常の外部電源５Ｖでの動作時は降圧回
路ＶSにより降圧し、データ保持のみのときは降圧せず
内部回路Ｃ5のメモリセルのデータを保護する。
tp’＋Ｖtpで規定されるので、抵抗値Ｒ1が変動しても
動作点が大きく変動することがない。通常Ｖtp＝０.７
Ｖ，Ｖtp’＝1.４Ｖ程度なので、動作点は３.５Ｖ付近
になる。即ち、通常の外部電源５Ｖでの動作時は降圧回
路ＶSにより降圧し、データ保持のみのときは降圧せず
内部回路Ｃ5のメモリセルのデータを保護する。
【００３２】また、外部電圧ＶCCが急激に上昇した場
合、例えば、データ保持モードの３Ｖから通常の５Ｖに
切り替わった場合、従来例では節点Ｎ1の電位が下がる
のに非常に時間がかかってしまう。これにたいし実施の
態様１では、ＰチャンネルＭＯＳトランジスタＱ4，Ｑ5
がオンしてすばやく節点Ｎ1の電位を固定することによ
り、外部電源の変化に追随して内部の電圧を切り替え
る。
合、例えば、データ保持モードの３Ｖから通常の５Ｖに
切り替わった場合、従来例では節点Ｎ1の電位が下がる
のに非常に時間がかかってしまう。これにたいし実施の
態様１では、ＰチャンネルＭＯＳトランジスタＱ4，Ｑ5
がオンしてすばやく節点Ｎ1の電位を固定することによ
り、外部電源の変化に追随して内部の電圧を切り替え
る。
【００３３】実施の形態２．図４は、この発明の第２の
実施の形態を示す回路図である。図において、ＶCCは第
一電源線，ＶGは第二電源線、Ｒ1，Ｒ3は抵抗、Ｃ1は定
電圧トランジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入
力回路手段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路
部としての内部回路であり、Ｑ1は第一トランジスタ回
路としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ2
は第二トランジスタ回路としてのＰチャンネル型のＭＯ
Ｓトランジスタ、Ｑ3は第三トランジスタ回路としての
Ｎチャンネル型のＭＯＳトランジスタ、Ｎ1は第一節
点、Ｎ2は第二節点、Ｎ3は第三節点である。また各トラ
ンジスタのＳ、Ｄ、Ｇはそれぞれソース、ドレイン、ゲ
ートを示す。こららはそれぞれ図１に示す実施の形態１
と同一又は相当のものである。
実施の形態を示す回路図である。図において、ＶCCは第
一電源線，ＶGは第二電源線、Ｒ1，Ｒ3は抵抗、Ｃ1は定
電圧トランジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入
力回路手段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路
部としての内部回路であり、Ｑ1は第一トランジスタ回
路としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ2
は第二トランジスタ回路としてのＰチャンネル型のＭＯ
Ｓトランジスタ、Ｑ3は第三トランジスタ回路としての
Ｎチャンネル型のＭＯＳトランジスタ、Ｎ1は第一節
点、Ｎ2は第二節点、Ｎ3は第三節点である。また各トラ
ンジスタのＳ、Ｄ、Ｇはそれぞれソース、ドレイン、ゲ
ートを示す。こららはそれぞれ図１に示す実施の形態１
と同一又は相当のものである。
【００３４】しかし、この実施の形態２では、節点Ｎ1
の電位を規定する定電圧トランジスタ回路Ｃ1の構成が
異なっている。即ち、定電圧トランジスタ回路Ｃ1はＮ
チャンネル型のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6が直
列に接続されて構成されている。また、トランジスタＱ
4，Ｑ5，Ｑ6はそれぞれドレインＤとゲートＧが短絡さ
れている。この構成においてトランジスタＱ4，Ｑ5はバ
ックゲートがかかっているが、トランジスタＱ6はバッ
クゲートがかかっていない。
の電位を規定する定電圧トランジスタ回路Ｃ1の構成が
異なっている。即ち、定電圧トランジスタ回路Ｃ1はＮ
チャンネル型のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6が直
列に接続されて構成されている。また、トランジスタＱ
4，Ｑ5，Ｑ6はそれぞれドレインＤとゲートＧが短絡さ
れている。この構成においてトランジスタＱ4，Ｑ5はバ
ックゲートがかかっているが、トランジスタＱ6はバッ
クゲートがかかっていない。
【００３５】この場合、バックゲート効果なしのＮチャ
ンネルＭＯＳトランジスタのしきい値電圧をＶtn、バッ
クゲート効果ありのＮチャンネルＭＯＳトランジスタの
しきい値電圧をＶtn’とすると、動作点を決める節点Ｎ
1の電位は、２Ｖtn’＋Ｖtnとなる。ＮチャンネルＭＯ
Ｓトランジスタのしきい値電圧はバックゲート効果あり
のときＶtnは約０.７Ｖ、バックゲート効果なしのとき
Ｖtn’は約１.４Ｖであるから、バックゲート効果なし
のＮチャンネルＭＯＳトランジスタを直列に挿入するこ
とによって節点Ｎ1の電位の設定を小幅に調整できる利
点がある。
ンネルＭＯＳトランジスタのしきい値電圧をＶtn、バッ
クゲート効果ありのＮチャンネルＭＯＳトランジスタの
しきい値電圧をＶtn’とすると、動作点を決める節点Ｎ
1の電位は、２Ｖtn’＋Ｖtnとなる。ＮチャンネルＭＯ
Ｓトランジスタのしきい値電圧はバックゲート効果あり
のときＶtnは約０.７Ｖ、バックゲート効果なしのとき
Ｖtn’は約１.４Ｖであるから、バックゲート効果なし
のＮチャンネルＭＯＳトランジスタを直列に挿入するこ
とによって節点Ｎ1の電位の設定を小幅に調整できる利
点がある。
【００３６】なお、この図２では、定電圧トランジスタ
回路Ｃ1は３個のトランジスタで構成されているが、こ
れは必要な電位に応じて個数を適宜調整すればよい。
回路Ｃ1は３個のトランジスタで構成されているが、こ
れは必要な電位に応じて個数を適宜調整すればよい。
【００３７】通常、半導体記憶装置としてのスタテイッ
ク・ランダム・アクセス・メモリーＳＲＡＭではメモリ
セルにＮチャンネル型のＭＯＳトランジスタを用いてお
り、Ｎチャンネル型のトランジスタのしきい値電圧は厳
密に管理制御される。従って、各パラメータのうち、ウ
エハプロセス上でのばらつきや変動がもっとも少ないも
ののひとつがＮチャンネル型のトランジスタのしきい値
電圧である。つまり、節点Ｎ1を規定する電圧２Ｖtn'＋
Ｖtnは変動やばらつきが非常に小さいので、動作点の変
動も最小限に押さえることが出来る効果がある。
ク・ランダム・アクセス・メモリーＳＲＡＭではメモリ
セルにＮチャンネル型のＭＯＳトランジスタを用いてお
り、Ｎチャンネル型のトランジスタのしきい値電圧は厳
密に管理制御される。従って、各パラメータのうち、ウ
エハプロセス上でのばらつきや変動がもっとも少ないも
ののひとつがＮチャンネル型のトランジスタのしきい値
電圧である。つまり、節点Ｎ1を規定する電圧２Ｖtn'＋
Ｖtnは変動やばらつきが非常に小さいので、動作点の変
動も最小限に押さえることが出来る効果がある。
【００３８】実施の形態３．図５は、この発明の第３の
実施の形態を示す回路図である。図において、ＶCCは第
一電源線，ＶGは第二電源線、Ｒ1，Ｒ3は抵抗、Ｃ1は定
電圧トランジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入
力回路手段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路
部としての内部回路であり、Ｑ1は第一トランジスタ回
路としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ2
は第二トランジスタ回路としてのＰチャンネル型のＭＯ
Ｓトランジスタ、Ｑ3は第三トランジスタ回路としての
Ｎチャンネル型のＭＯＳトランジスタ、Ｎ1は第一節
点、Ｎ2は第二節点、Ｎ3は第三節点である。また各トラ
ンジスタのＳ，Ｄ，Ｇはそれぞれソース、ドレイン、ゲ
ートを示す。これらはそれぞれ図１に示す実施の形態１
と同一又は相当のものである。
実施の形態を示す回路図である。図において、ＶCCは第
一電源線，ＶGは第二電源線、Ｒ1，Ｒ3は抵抗、Ｃ1は定
電圧トランジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入
力回路手段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路
部としての内部回路であり、Ｑ1は第一トランジスタ回
路としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ2
は第二トランジスタ回路としてのＰチャンネル型のＭＯ
Ｓトランジスタ、Ｑ3は第三トランジスタ回路としての
Ｎチャンネル型のＭＯＳトランジスタ、Ｎ1は第一節
点、Ｎ2は第二節点、Ｎ3は第三節点である。また各トラ
ンジスタのＳ，Ｄ，Ｇはそれぞれソース、ドレイン、ゲ
ートを示す。これらはそれぞれ図１に示す実施の形態１
と同一又は相当のものである。
【００３９】しかし、この実施の形態３では、節点Ｎ1
の電位を規定する定電圧トランジスタ回路Ｃ1の構成が
異なっている。即ち、定電圧トランジスタ回路Ｃ1はＰ
チャンネル型のＭＯＳトランジスタＱ4，Ｑ5とＮチャン
ネル型のＭＯＳトランジスタＱ6とが直列に接続されて
構成されている。また、トランジスタＱ4，Ｑ5，Ｑ6は
それぞれドレインＤとゲートＧが短絡されている。この
構成においてトランジスタＱ4，Ｑ5はバックゲートがか
かっているが、トランジスタＱ6はバックゲートがかか
っていない。
の電位を規定する定電圧トランジスタ回路Ｃ1の構成が
異なっている。即ち、定電圧トランジスタ回路Ｃ1はＰ
チャンネル型のＭＯＳトランジスタＱ4，Ｑ5とＮチャン
ネル型のＭＯＳトランジスタＱ6とが直列に接続されて
構成されている。また、トランジスタＱ4，Ｑ5，Ｑ6は
それぞれドレインＤとゲートＧが短絡されている。この
構成においてトランジスタＱ4，Ｑ5はバックゲートがか
かっているが、トランジスタＱ6はバックゲートがかか
っていない。
【００４０】図１に示した実施の形態１では、動作点が
約３.５Ｖであった。ということは、外部電圧ＶCCが５
Ｖ以下の領域では内部回路Ｃ5に供給される電位は３.５
Ｖ以上にならない。これにより内部回路Ｃ5の信頼性が
確保されるが、一方ソフトエラーには弱くなる。これは
内部回路Ｃ5のメモリセルの電源電位が降圧されている
ために、セルの記憶ノードで保持されている電荷量が、
メモリセルの電源電位を降圧しない場合よりも減少して
しまうためである。内部回路Ｃ5の信頼性の確保が４.５
Ｖまで可能なスタテイック・ランダム・アクセス・メモ
リーＳＲＡＭにこの実施の形態１の降圧回路ＶSを用い
た場合、４.５Ｖまで電圧をかけてよい回路を３.５Ｖま
で降圧しているため、無用にソフトエラーに弱くなる。
これを解決するには動作点ＶSP＝ＶＮ1＋Ｖtpを４.５Ｖ
にすれば信頼性を確保し、かつソフトエラーに強くする
ことができる。
約３.５Ｖであった。ということは、外部電圧ＶCCが５
Ｖ以下の領域では内部回路Ｃ5に供給される電位は３.５
Ｖ以上にならない。これにより内部回路Ｃ5の信頼性が
確保されるが、一方ソフトエラーには弱くなる。これは
内部回路Ｃ5のメモリセルの電源電位が降圧されている
ために、セルの記憶ノードで保持されている電荷量が、
メモリセルの電源電位を降圧しない場合よりも減少して
しまうためである。内部回路Ｃ5の信頼性の確保が４.５
Ｖまで可能なスタテイック・ランダム・アクセス・メモ
リーＳＲＡＭにこの実施の形態１の降圧回路ＶSを用い
た場合、４.５Ｖまで電圧をかけてよい回路を３.５Ｖま
で降圧しているため、無用にソフトエラーに弱くなる。
これを解決するには動作点ＶSP＝ＶＮ1＋Ｖtpを４.５Ｖ
にすれば信頼性を確保し、かつソフトエラーに強くする
ことができる。
【００４１】実施の形態１において動作点ＶSPをあげる
ためには、高抵抗Ｒ1につながるＰチャンネルＭＯＳト
ランジスタの数を増やすのが最も簡単である。しかしな
がら、単純にＰチャンネルＭＯＳトランジスタを３個直
列に接続すると、動作点ＶSPはＶSP＝ＶＮ1＋Ｖtp＝３
Ｖtp'＋Ｖtp＝４.９Ｖとなってしまい、信頼性を確保で
きる限界の電圧４.５Ｖ以上が内部にかかってしまうこ
とになる。つまり、一気に限界を飛び越えてしまうこと
になる。
ためには、高抵抗Ｒ1につながるＰチャンネルＭＯＳト
ランジスタの数を増やすのが最も簡単である。しかしな
がら、単純にＰチャンネルＭＯＳトランジスタを３個直
列に接続すると、動作点ＶSPはＶSP＝ＶＮ1＋Ｖtp＝３
Ｖtp'＋Ｖtp＝４.９Ｖとなってしまい、信頼性を確保で
きる限界の電圧４.５Ｖ以上が内部にかかってしまうこ
とになる。つまり、一気に限界を飛び越えてしまうこと
になる。
【００４２】そこで追加するトランジスタを、バックゲ
ートのかかるＰチャンネルＭＯＳトランジスタではな
く、バックゲートのかからないＮチャンネルＭＯＳトラ
ンジスタをＱ６として追加したの図３に示す実施の形態
３である。この実施の形態３のＮチャンネルＭＯＳトラ
ンジスタＱ6はソース電極Ｓが接地電位ＶGに接続されて
いるためにバックゲートがかからず、従ってしきい値電
圧Ｖtnは比較的小さく、約０.７Ｖである。Ｐチャンネ
ルＭＯＳトランジスタのバックゲート効果ありのしきい
値Ｖtp'は通常１.４Ｖ程度、バックゲート効果なしのし
きい値電圧Ｖtpは０.７Ｖであるから、これにより実施
の形態３の動作点ＶSPは，ＶSP＝ＶＮ1＋Ｖtp＝２Ｖtp'
＋Ｖtn＋Ｖtp＝ 約４.２Ｖとなる。従って、内部回路Ｃ
5のスタテイック・ランダム・アクセス・メモリーＳＲ
ＡＭの信頼性の確保が４.５Ｖまで可能な場合には、丁
度好適な電位となり内部回路の信頼性が損なわれること
なしに、ソフトエラー耐性を向上させることができる。
ートのかかるＰチャンネルＭＯＳトランジスタではな
く、バックゲートのかからないＮチャンネルＭＯＳトラ
ンジスタをＱ６として追加したの図３に示す実施の形態
３である。この実施の形態３のＮチャンネルＭＯＳトラ
ンジスタＱ6はソース電極Ｓが接地電位ＶGに接続されて
いるためにバックゲートがかからず、従ってしきい値電
圧Ｖtnは比較的小さく、約０.７Ｖである。Ｐチャンネ
ルＭＯＳトランジスタのバックゲート効果ありのしきい
値Ｖtp'は通常１.４Ｖ程度、バックゲート効果なしのし
きい値電圧Ｖtpは０.７Ｖであるから、これにより実施
の形態３の動作点ＶSPは，ＶSP＝ＶＮ1＋Ｖtp＝２Ｖtp'
＋Ｖtn＋Ｖtp＝ 約４.２Ｖとなる。従って、内部回路Ｃ
5のスタテイック・ランダム・アクセス・メモリーＳＲ
ＡＭの信頼性の確保が４.５Ｖまで可能な場合には、丁
度好適な電位となり内部回路の信頼性が損なわれること
なしに、ソフトエラー耐性を向上させることができる。
【００４３】なお、図５の定電圧トランジスタ回路Ｃ1
においては、ＰチャンネルＭＯＳトランジスタが２個、
ＮチャンネルＭＯＳトランジスタが１個直列に接続され
た例を示したが、この個数の組み合わせは所望の動作点
の電位に応じて適宜選択できるものである。
においては、ＰチャンネルＭＯＳトランジスタが２個、
ＮチャンネルＭＯＳトランジスタが１個直列に接続され
た例を示したが、この個数の組み合わせは所望の動作点
の電位に応じて適宜選択できるものである。
【００４４】実施の形態４．図６はこの発明の第４の実
施の形態を示す回路図である。図において、ＶCCは第一
電源線，ＶGは第二電源線、Ｒ1、Ｒ3は抵抗、Ｃ1は定電
圧トランジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入力
回路手段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路部
としての内部回路であり、Ｑ1は第一トランジスタ回路
としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ2は
第二トランジスタ回路としてのＰチャンネル型のＭＯＳ
トランジスタ、Ｑ3は第三トランジスタ回路としてのＮ
チャンネル型のＭＯＳトランジスタ、Ｎ1は第一節点、
Ｎ2は第二節点、Ｎ3は第三節点である。また各トランジ
スタのＳ，Ｄ，Ｇはそれぞれソース、ドレイン、ゲート
を示す。これらはそれぞれ図１に示す実施の形態１と同
一又は相当のものである。
施の形態を示す回路図である。図において、ＶCCは第一
電源線，ＶGは第二電源線、Ｒ1、Ｒ3は抵抗、Ｃ1は定電
圧トランジスタ回路、Ｃ2は定電圧回路手段、Ｃ3は入力
回路手段、Ｃ4は出力回路手段、Ｃ5は半導体記憶回路部
としての内部回路であり、Ｑ1は第一トランジスタ回路
としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ2は
第二トランジスタ回路としてのＰチャンネル型のＭＯＳ
トランジスタ、Ｑ3は第三トランジスタ回路としてのＮ
チャンネル型のＭＯＳトランジスタ、Ｎ1は第一節点、
Ｎ2は第二節点、Ｎ3は第三節点である。また各トランジ
スタのＳ，Ｄ，Ｇはそれぞれソース、ドレイン、ゲート
を示す。これらはそれぞれ図１に示す実施の形態１と同
一又は相当のものである。
【００４５】しかし、この実施の形態４では、第一節点
Ｎ1の電位を規定する定電圧トランジスタ回路Ｃ1の構成
が異なっている。即ち、定電圧トランジスタ回路Ｃ1は
Ｐチャンネル型のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6が
直列に接続されて構成されており、さらＭＯＳトランジ
スタＱ6に並列にヒューズＦが接続されている。また、
トランジスタＱ4，Ｑ5，Ｑ6はそれぞれドレインＤとゲ
ートＧが短絡されている。
Ｎ1の電位を規定する定電圧トランジスタ回路Ｃ1の構成
が異なっている。即ち、定電圧トランジスタ回路Ｃ1は
Ｐチャンネル型のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6が
直列に接続されて構成されており、さらＭＯＳトランジ
スタＱ6に並列にヒューズＦが接続されている。また、
トランジスタＱ4，Ｑ5，Ｑ6はそれぞれドレインＤとゲ
ートＧが短絡されている。
【００４６】このように、この実施の形態４では、動作
点ＶSPを決定する高抵抗Ｒ1につながる定電圧トランジ
スタ回路Ｃ1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
点ＶSPを決定する高抵抗Ｒ1につながる定電圧トランジ
スタ回路Ｃ1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
【００４７】このようにすると、ＭＯＳトランジスタＱ
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＭＯＳトランジスタＱ4，Ｑ5のしきい値電圧
によって定まるが、ヒューズＦが切断された場合には節
点Ｎ1の電位は３個のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点ＶSPの調整が可能にな
る。
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＭＯＳトランジスタＱ4，Ｑ5のしきい値電圧
によって定まるが、ヒューズＦが切断された場合には節
点Ｎ1の電位は３個のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点ＶSPの調整が可能にな
る。
【００４８】例えば、図１の実施の形態１では動作点が
約３.５Ｖくらいとする。この図１の降圧回路ＶSを設け
た製品をプロセスの進歩などにより最初と異なるプロセ
スで再び製造することになったとすると、トランジスタ
の信頼性が以前よりも向上して、たとえば５Ｖまでかけ
ることができるようになったとする。その場合でも、図
１の降圧回路ＶSでは、３.５Ｖで降圧することになる。
この場合、折角のプロセス製造技術の向上を生かせず降
圧した電位を内部回路Ｃ5に供給するので、無用にソフ
トエラーに大して弱くすることになる。
約３.５Ｖくらいとする。この図１の降圧回路ＶSを設け
た製品をプロセスの進歩などにより最初と異なるプロセ
スで再び製造することになったとすると、トランジスタ
の信頼性が以前よりも向上して、たとえば５Ｖまでかけ
ることができるようになったとする。その場合でも、図
１の降圧回路ＶSでは、３.５Ｖで降圧することになる。
この場合、折角のプロセス製造技術の向上を生かせず降
圧した電位を内部回路Ｃ5に供給するので、無用にソフ
トエラーに大して弱くすることになる。
【００４９】そこで、この実施の形態４のごとく、予め
ヒューズで短絡したトランジスタを設けておいて、プロ
セス技術の向上に応じてこのヒューズを切断することに
より、内部回路Ｃ5の信頼性を維持しながら最大限のソ
フトエラー耐性を獲得することがでる。
ヒューズで短絡したトランジスタを設けておいて、プロ
セス技術の向上に応じてこのヒューズを切断することに
より、内部回路Ｃ5の信頼性を維持しながら最大限のソ
フトエラー耐性を獲得することがでる。
【００５０】なお、この場合のヒューズＦは、例えばポ
リシリコンの膜で形成されたりまたメタル配線であった
りする。ヒューズＦの切断は例えはレーザ光線で打つな
どによりなされる。
リシリコンの膜で形成されたりまたメタル配線であった
りする。ヒューズＦの切断は例えはレーザ光線で打つな
どによりなされる。
【００５１】実施の形態５ 図７はこの発明の第５の実施の形態を示す回路図であ
る。図において、ＶCCは第一電源線、ＶGは第二電源
線、Ｒ1，Ｒ3は抵抗、Ｃ1は定電圧トランジスタ回路、
Ｃ2は定電圧回路手段、Ｃ3は入力回路手段、Ｃ4は出力
回路手段、Ｃ5は半導体記憶回路部としての内部回路で
あり、Ｑ1は第一トランジスタ回路としてのＰチャンネ
ル型のＭＯＳトランジスタ、Ｑ2は第二トランジスタ回
路としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ3
は第三トランジスタ回路としてのＮチャンネル型のＭＯ
Ｓトランジスタ、Ｎ1は第一節点、Ｎ2は第二節点、Ｎ3
は第三節点である。また各トランジスタのＳ，Ｄ，Ｇは
それぞれソース、ドレイン、ゲートを示す。これらはそ
れぞれ図１に示す実施の形態１と同一又は相当のもので
ある。
る。図において、ＶCCは第一電源線、ＶGは第二電源
線、Ｒ1，Ｒ3は抵抗、Ｃ1は定電圧トランジスタ回路、
Ｃ2は定電圧回路手段、Ｃ3は入力回路手段、Ｃ4は出力
回路手段、Ｃ5は半導体記憶回路部としての内部回路で
あり、Ｑ1は第一トランジスタ回路としてのＰチャンネ
ル型のＭＯＳトランジスタ、Ｑ2は第二トランジスタ回
路としてのＰチャンネル型のＭＯＳトランジスタ、Ｑ3
は第三トランジスタ回路としてのＮチャンネル型のＭＯ
Ｓトランジスタ、Ｎ1は第一節点、Ｎ2は第二節点、Ｎ3
は第三節点である。また各トランジスタのＳ，Ｄ，Ｇは
それぞれソース、ドレイン、ゲートを示す。これらはそ
れぞれ図１に示す実施の形態１と同一又は相当のもので
ある。
【００５２】しかし、この実施の形態４では、第一節点
Ｎ1の電位を規定する定電圧トランジスタ回路Ｃ1の構成
が異なっている。即ち、定電圧トランジスタ回路Ｃ1は
Ｐチャンネル型のＭＯＳトランジスタＱ4，Ｑ5ＴとＮチ
ャンネル型のＭＯＳトランジスタＱ6が直列に接続され
て構成されており、さらＮチャンネルＭＯＳトランジス
タＱ6に並列にヒューズＦが接続されている。また、ト
ランジスタＱ4，Ｑ5，Ｑ6はそれぞれドレインＤとゲー
トＧが短絡されている。
Ｎ1の電位を規定する定電圧トランジスタ回路Ｃ1の構成
が異なっている。即ち、定電圧トランジスタ回路Ｃ1は
Ｐチャンネル型のＭＯＳトランジスタＱ4，Ｑ5ＴとＮチ
ャンネル型のＭＯＳトランジスタＱ6が直列に接続され
て構成されており、さらＮチャンネルＭＯＳトランジス
タＱ6に並列にヒューズＦが接続されている。また、ト
ランジスタＱ4，Ｑ5，Ｑ6はそれぞれドレインＤとゲー
トＧが短絡されている。
【００５３】このように、この実施の形態５では、動作
点ＶSPを決定する高抵抗Ｒ1につながる定電圧トランジ
スタ回路Ｃ1の複数の直列ＭＯＳトランジスタをＰチャ
ンネル型とＮチャンネル型と組み合わせるとともに、ヒ
ューズＦで短絡されるＭＯＳトランジスタＱ6をバック
ゲートのかからないＮチャンネル型にしておくものであ
る。
点ＶSPを決定する高抵抗Ｒ1につながる定電圧トランジ
スタ回路Ｃ1の複数の直列ＭＯＳトランジスタをＰチャ
ンネル型とＮチャンネル型と組み合わせるとともに、ヒ
ューズＦで短絡されるＭＯＳトランジスタＱ6をバック
ゲートのかからないＮチャンネル型にしておくものであ
る。
【００５４】このようにすると、ＭＯＳトランジスタＱ
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＰチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
のしきい値電圧によって定まるが、ヒューズＦが切断さ
れた場合には節点Ｎ1の電位は２個のバックゲートのか
かっているＰチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
と１個のバックゲートのかからないＮチャンネル型ＭＯ
ＳトランジスタＱ6のしきい値電圧によって定まる。バ
ックゲートのかからないＮチャンネル型ＭＯＳトランジ
スタＱ6のしきい値電圧Ｖtnは、通常０.７Ｖ程度と小さ
いので、これによりプロセス変動に応じて調整できる動
作点ＶSPの調整ステプをより細かくすることができる。
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＰチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
のしきい値電圧によって定まるが、ヒューズＦが切断さ
れた場合には節点Ｎ1の電位は２個のバックゲートのか
かっているＰチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
と１個のバックゲートのかからないＮチャンネル型ＭＯ
ＳトランジスタＱ6のしきい値電圧によって定まる。バ
ックゲートのかからないＮチャンネル型ＭＯＳトランジ
スタＱ6のしきい値電圧Ｖtnは、通常０.７Ｖ程度と小さ
いので、これによりプロセス変動に応じて調整できる動
作点ＶSPの調整ステプをより細かくすることができる。
【００５５】なお、この場合でも、定電圧トランジスタ
回路Ｃ1に組み込まれるＭＯＳトランジスタの個数は動
作点の所望の電位に応じて適宜選択されるものである
が、短絡されるＭＯＳトランジスタのひとつをバックゲ
ートのかからないＭＯＳトランジスタにしておくもので
ある。
回路Ｃ1に組み込まれるＭＯＳトランジスタの個数は動
作点の所望の電位に応じて適宜選択されるものである
が、短絡されるＭＯＳトランジスタのひとつをバックゲ
ートのかからないＭＯＳトランジスタにしておくもので
ある。
【００５６】実施の形態６．図８は、この発明の半導体
電位供給装置およびこれを用いた半導体記憶装置の第６
の実施の形態を示す回路図である。図において、ＶSは
半導体電位供給装置（以下、昇圧回路と略称する）、Ｖ
Gは第一電源線，ＶCCは第二電源線、Ｒ1，Ｒ3は抵抗、
Ｃ1は定電圧トランジスタ回路、Ｃ2は定電圧回路手段、
Ｃ3は入力回路手段、Ｃ4は出力回路手段、Ｃ5は半導体
記憶回路部（以下、内部回路と略称する）であり、Ｑ1
は第一トランジスタ回路としてのＮチャンネル型のＭＯ
Ｓトランジスタ、Ｑ2は第二トランジスタ回路としての
Ｎチャンネル型のＭＯＳトランジスタ、Ｑ3は第三トラ
ンジスタ回路としてのＰチャンネル型のＭＯＳトランジ
スタ、Ｑ4，Ｑ5はＮチャンネル型のＭＯＳトランジス
タ、Ｎ1は第一節点、Ｎ2は第二節点、Ｎ3は第三節点で
ある。また各トランジスタのＳ，Ｄ，Ｇはそれぞれソー
ス、ドレイン、ゲートを示す。
電位供給装置およびこれを用いた半導体記憶装置の第６
の実施の形態を示す回路図である。図において、ＶSは
半導体電位供給装置（以下、昇圧回路と略称する）、Ｖ
Gは第一電源線，ＶCCは第二電源線、Ｒ1，Ｒ3は抵抗、
Ｃ1は定電圧トランジスタ回路、Ｃ2は定電圧回路手段、
Ｃ3は入力回路手段、Ｃ4は出力回路手段、Ｃ5は半導体
記憶回路部（以下、内部回路と略称する）であり、Ｑ1
は第一トランジスタ回路としてのＮチャンネル型のＭＯ
Ｓトランジスタ、Ｑ2は第二トランジスタ回路としての
Ｎチャンネル型のＭＯＳトランジスタ、Ｑ3は第三トラ
ンジスタ回路としてのＰチャンネル型のＭＯＳトランジ
スタ、Ｑ4，Ｑ5はＮチャンネル型のＭＯＳトランジス
タ、Ｎ1は第一節点、Ｎ2は第二節点、Ｎ3は第三節点で
ある。また各トランジスタのＳ，Ｄ，Ｇはそれぞれソー
ス、ドレイン、ゲートを示す。
【００５７】この実施の形態６においては、定電圧回路
手段Ｃ2は第一電源線としての接地電位線ＶGに接続され
た高抵抗Ｒ1と第二電源線としての電源電位線ＶCCに接
続された定電圧トランジスタ回路Ｃ1とが第一節点Ｎ1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路Ｃ1は、ゲートとドレインとが短絡されたＮ
チャンネル型の複数のＭＯＳトランジスタＱ4，Ｑ5が直
列に接続された構成になっている。
手段Ｃ2は第一電源線としての接地電位線ＶGに接続され
た高抵抗Ｒ1と第二電源線としての電源電位線ＶCCに接
続された定電圧トランジスタ回路Ｃ1とが第一節点Ｎ1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路Ｃ1は、ゲートとドレインとが短絡されたＮ
チャンネル型の複数のＭＯＳトランジスタＱ4，Ｑ5が直
列に接続された構成になっている。
【００５８】次に、入力回路手段Ｃ3は接地電位線ＶGに
接続されゲート（Ｇ）に上記第一節点Ｎ1から電位が供
給されるＮチャンネル型の第一ＭＯＳトランジスタＱ1
が電源電位線ＶCCに接続された抵抗Ｒ3と第二節点Ｎ2に
おいて直列に接続されている。
接続されゲート（Ｇ）に上記第一節点Ｎ1から電位が供
給されるＮチャンネル型の第一ＭＯＳトランジスタＱ1
が電源電位線ＶCCに接続された抵抗Ｒ3と第二節点Ｎ2に
おいて直列に接続されている。
【００５９】次に、出力回路手段Ｃ4は、接地電位線ＶG
と外部に電位ＶSSを供給する第三節点Ｎ3との間に接続
されゲート（Ｇ）に上記第二節点Ｎ2から電位が供給さ
れるＮチャンネル型の第二ＭＯＳトランジスタＱ2とこ
の第二ＭＯＳトランジスタＱ2に並列に接続されたＰチ
ャンネル型の第三ＭＯＳトランジスタＱ3とから構成さ
れている。そしてこのＰチャンネル型の第三ＭＯＳトラ
ンジスタＱ3は、ゲートとドレインとが短絡されてい
る。
と外部に電位ＶSSを供給する第三節点Ｎ3との間に接続
されゲート（Ｇ）に上記第二節点Ｎ2から電位が供給さ
れるＮチャンネル型の第二ＭＯＳトランジスタＱ2とこ
の第二ＭＯＳトランジスタＱ2に並列に接続されたＰチ
ャンネル型の第三ＭＯＳトランジスタＱ3とから構成さ
れている。そしてこのＰチャンネル型の第三ＭＯＳトラ
ンジスタＱ3は、ゲートとドレインとが短絡されてい
る。
【００６０】この図８の実施の形態６は、第一電源線即
ち接地電位線ＶGの昇圧回路であり、図１の電源電位線
ＶCCの降圧回路と対称的に対応するものである。もとも
と実施の形態１〜５に述べた降圧回路ＶSは、トランジ
スタの信頼性を確保するために内部回路Ｃ5にかかる電
圧を下げるものであるから、この実施の形態６のように
内部回路Ｃ5に供給される内部供給電位ＶＧINTを接地電
位ＶGから昇圧することでも同じようにトランジスタの
信頼性の確保は可能である。この状態を図９に示す。
ち接地電位線ＶGの昇圧回路であり、図１の電源電位線
ＶCCの降圧回路と対称的に対応するものである。もとも
と実施の形態１〜５に述べた降圧回路ＶSは、トランジ
スタの信頼性を確保するために内部回路Ｃ5にかかる電
圧を下げるものであるから、この実施の形態６のように
内部回路Ｃ5に供給される内部供給電位ＶＧINTを接地電
位ＶGから昇圧することでも同じようにトランジスタの
信頼性の確保は可能である。この状態を図９に示す。
【００６１】図８において、外部電圧をＶCC、節点Ｎ1
での電位をＶＮ1とし、ＶtnをＮチャンネルＭＯＳトラ
ンジスタＱ1のバックゲート効果なしのしきい値電圧と
すると、 ＶCCーＶＮ1＝Ｖtn となったときにＮチャンネルＭＯＳトランジスタＱ1が
オンして接地電位の昇圧と接地電位との直結とが切り替
わる。このときのＶCCを動作点ＶSPとすると、 ＶSPーＶＮ1＝Ｖtn ＶSP＝ＶＮ1＋Ｖtn の関係がある。
での電位をＶＮ1とし、ＶtnをＮチャンネルＭＯＳトラ
ンジスタＱ1のバックゲート効果なしのしきい値電圧と
すると、 ＶCCーＶＮ1＝Ｖtn となったときにＮチャンネルＭＯＳトランジスタＱ1が
オンして接地電位の昇圧と接地電位との直結とが切り替
わる。このときのＶCCを動作点ＶSPとすると、 ＶSPーＶＮ1＝Ｖtn ＶSP＝ＶＮ1＋Ｖtn の関係がある。
【００６２】この実施の形態６では、抵抗Ｒ1の値がば
らついた場合でも節点Ｎ1はトランジスタＱ4，Ｑ5のし
きい値電圧の合計で決定される。即ち、Ｖtn'をＰチャ
ンネルＭＯＳトランジスタのバックゲート効果ありのし
きい値とすると、外部電源電圧ＶCCが２Ｖtn'＋Ｖtnと
なったときが動作点となる。
らついた場合でも節点Ｎ1はトランジスタＱ4，Ｑ5のし
きい値電圧の合計で決定される。即ち、Ｖtn'をＰチャ
ンネルＭＯＳトランジスタのバックゲート効果ありのし
きい値とすると、外部電源電圧ＶCCが２Ｖtn'＋Ｖtnと
なったときが動作点となる。
【００６３】したがって、外部電源電圧ＶCCが２Ｖtn'
以下のときは、Ｑ4，Ｑ5はオフしており、節点Ｎ1は抵
抗Ｒ1により充電されて接地電位ＶＧとなる。これによ
りＮチャンネルＭＯＳトランジスタＱ1はオフ、そして
抵抗Ｒ3によって節点Ｎ2は電源電圧ＶCC付近にまで上昇
する。これによりＮチャンネルＭＯＳトランジスタＱ2
はオンし、内部回路Ｃ5の接地電位ＶGを供給する節点Ｎ
3の内部供給電位ＶＧINTは接地電位ＶGと同じになる。
以下のときは、Ｑ4，Ｑ5はオフしており、節点Ｎ1は抵
抗Ｒ1により充電されて接地電位ＶＧとなる。これによ
りＮチャンネルＭＯＳトランジスタＱ1はオフ、そして
抵抗Ｒ3によって節点Ｎ2は電源電圧ＶCC付近にまで上昇
する。これによりＮチャンネルＭＯＳトランジスタＱ2
はオンし、内部回路Ｃ5の接地電位ＶGを供給する節点Ｎ
3の内部供給電位ＶＧINTは接地電位ＶGと同じになる。
【００６４】一方、外部電源電圧ＶCCが２Ｖtn'より大
きいときは、ＮチャンネルＭＯＳトランジスタＱ4，Ｑ5
がオンし、節点Ｎ1はＶCC−２Ｖtn'になる。そして外部
電源電圧ＶCCが２Ｖtn'＋Ｖtnを越えるとＮチャンネル
ＭＯＳトランジスタＱ1がオンして節点Ｎ2が下がって、
ＮチャンネルＭＯＳトランジスタＱ2がオフする。これ
により内部の半導体記憶回路部Ｃ5への内部供給電位Ｖ
ＧINTの給電は、ＰチャンネルＭＯＳトランジスタＱ3を
通じてのみになり、内部回路Ｃ5の接地電位はＰチャン
ネルＭＯＳトランジスタＱ3のしきい値電圧Ｖtp分昇圧
された電位が供給されることになる。
きいときは、ＮチャンネルＭＯＳトランジスタＱ4，Ｑ5
がオンし、節点Ｎ1はＶCC−２Ｖtn'になる。そして外部
電源電圧ＶCCが２Ｖtn'＋Ｖtnを越えるとＮチャンネル
ＭＯＳトランジスタＱ1がオンして節点Ｎ2が下がって、
ＮチャンネルＭＯＳトランジスタＱ2がオフする。これ
により内部の半導体記憶回路部Ｃ5への内部供給電位Ｖ
ＧINTの給電は、ＰチャンネルＭＯＳトランジスタＱ3を
通じてのみになり、内部回路Ｃ5の接地電位はＰチャン
ネルＭＯＳトランジスタＱ3のしきい値電圧Ｖtp分昇圧
された電位が供給されることになる。
【００６５】この実施の形態６では、動作点は常に２Ｖ
tn'＋Ｖtnで規定されるので、抵抗値Ｒ1が変動しても動
作点が大きく変動することがない。通常Ｖtn＝０.７
Ｖ，Ｖtn'＝１.４Ｖ程度なので、動作点は３.５Ｖ付近
になる。即ち、通常の外部電源５Ｖでの動作時は昇圧回
路ＶSにより内部回路Ｃ５に供給される接地電位を昇圧
し、データ保持のみのときは接地電位ＶＧを昇圧せず、
内部回路Ｃ5のメモリセルのデータを保護する。
tn'＋Ｖtnで規定されるので、抵抗値Ｒ1が変動しても動
作点が大きく変動することがない。通常Ｖtn＝０.７
Ｖ，Ｖtn'＝１.４Ｖ程度なので、動作点は３.５Ｖ付近
になる。即ち、通常の外部電源５Ｖでの動作時は昇圧回
路ＶSにより内部回路Ｃ５に供給される接地電位を昇圧
し、データ保持のみのときは接地電位ＶＧを昇圧せず、
内部回路Ｃ5のメモリセルのデータを保護する。
【００６６】また、外部電圧ＶCCが急激に上昇した場
合、例えば、データ保持モードの３Ｖから通常の５Ｖに
切り替わった場合、従来例では節点Ｎ1の電位が上がる
のに非常に時間がかかってしまう。これにたいし実施の
形態６では、ＮチャンネルＭＯＳトランジスタＱ4，Ｑ5
がオンしてすばやく節点Ｎ1の電位を上昇させることに
より、外部電源の変化に追随して内部の電圧を切り替え
ることができる。
合、例えば、データ保持モードの３Ｖから通常の５Ｖに
切り替わった場合、従来例では節点Ｎ1の電位が上がる
のに非常に時間がかかってしまう。これにたいし実施の
形態６では、ＮチャンネルＭＯＳトランジスタＱ4，Ｑ5
がオンしてすばやく節点Ｎ1の電位を上昇させることに
より、外部電源の変化に追随して内部の電圧を切り替え
ることができる。
【００６７】実施の形態７．図１０は、この発明の第７
の実施の形態を示す回路図である。この実施の形態７で
は、節点Ｎ1の電位を規定する定電圧トランジスタ回路
Ｃ1の構成が異なっている。即ち、定電圧トランジスタ
回路Ｃ1はＰチャンネル型のＭＯＳトランジスタＱ4，Ｑ
5，Ｑ6が直列に接続されて構成されている。また、トラ
ンジスタＱ4，Ｑ5，Ｑ6はそれぞれドレインＤとゲート
Ｇが短絡されている。この構成においてトランジスタＱ
4，Ｑ5はバックゲートがかかっているが、トランジスタ
Ｑ6はバックゲートがかかっていない。その他の構成
は、図８の実施の形態６と同様であり、同一符号は同一
要素を示すので、説明を省略する。
の実施の形態を示す回路図である。この実施の形態７で
は、節点Ｎ1の電位を規定する定電圧トランジスタ回路
Ｃ1の構成が異なっている。即ち、定電圧トランジスタ
回路Ｃ1はＰチャンネル型のＭＯＳトランジスタＱ4，Ｑ
5，Ｑ6が直列に接続されて構成されている。また、トラ
ンジスタＱ4，Ｑ5，Ｑ6はそれぞれドレインＤとゲート
Ｇが短絡されている。この構成においてトランジスタＱ
4，Ｑ5はバックゲートがかかっているが、トランジスタ
Ｑ6はバックゲートがかかっていない。その他の構成
は、図８の実施の形態６と同様であり、同一符号は同一
要素を示すので、説明を省略する。
【００６８】この場合、バックゲート効果なしのＰチャ
ンネルＭＯＳトランジスタのしきい値電圧をＶtp、バッ
クゲート効果ありのＮチャンネルＭＯＳトランジスタの
しきい値電圧をＶtp'とすると、動作点を決める節点Ｎ1
の電位は、２Ｖtp'＋Ｖtpとなる。ＮチャンネルＭＯＳ
トランジスタのしきい値電圧はバックゲート効果ありの
ときＶtpは約０.７Ｖ，バックゲート効果なしのときＶt
p'は約１.４Ｖであるから、バックゲート効果なしのＰ
チャンネルＭＯＳトランジスタを直列に挿入することに
よって節点Ｎ1の電位の設定を小幅に調整できる利点が
ある。
ンネルＭＯＳトランジスタのしきい値電圧をＶtp、バッ
クゲート効果ありのＮチャンネルＭＯＳトランジスタの
しきい値電圧をＶtp'とすると、動作点を決める節点Ｎ1
の電位は、２Ｖtp'＋Ｖtpとなる。ＮチャンネルＭＯＳ
トランジスタのしきい値電圧はバックゲート効果ありの
ときＶtpは約０.７Ｖ，バックゲート効果なしのときＶt
p'は約１.４Ｖであるから、バックゲート効果なしのＰ
チャンネルＭＯＳトランジスタを直列に挿入することに
よって節点Ｎ1の電位の設定を小幅に調整できる利点が
ある。
【００６９】なお、この図１０では、定電圧トランジス
タ回路Ｃ1は３個のトランジスタで構成されているが、
これは必要な電位に応じて個数を適宜調整すればよい。
タ回路Ｃ1は３個のトランジスタで構成されているが、
これは必要な電位に応じて個数を適宜調整すればよい。
【００７０】実施の形態８．図１１は、この発明の第８
の実施の形態を示す回路図である。この実施の形態８で
は、節点Ｎ1の電位を規定する定電圧トランジスタ回路
Ｃ1の構成が異なっている。即ち、定電圧トランジスタ
回路Ｃ1はＮチャンネル型のＭＯＳトランジスタＱ4，Ｑ
5とＰチャンネル型のＭＯＳトランジスタＱ6とが直列に
接続されて構成されている。また、トランジスタＱ4，
Ｑ5，Ｑ6はそれぞれドレインＤとゲートＧが短絡されて
いる。この構成においてトランジスタＱ4，Ｑ5はバック
ゲートがかかっているが、トランジスタＱ6はバックゲ
ートがかかっていない。その他の構成は、図８の実施の
形態６と同様であり、同一符号は同一要素を示すので、
説明を省略する。
の実施の形態を示す回路図である。この実施の形態８で
は、節点Ｎ1の電位を規定する定電圧トランジスタ回路
Ｃ1の構成が異なっている。即ち、定電圧トランジスタ
回路Ｃ1はＮチャンネル型のＭＯＳトランジスタＱ4，Ｑ
5とＰチャンネル型のＭＯＳトランジスタＱ6とが直列に
接続されて構成されている。また、トランジスタＱ4，
Ｑ5，Ｑ6はそれぞれドレインＤとゲートＧが短絡されて
いる。この構成においてトランジスタＱ4，Ｑ5はバック
ゲートがかかっているが、トランジスタＱ6はバックゲ
ートがかかっていない。その他の構成は、図８の実施の
形態６と同様であり、同一符号は同一要素を示すので、
説明を省略する。
【００７１】図８に示した実施の形態６では、動作点が
約３.５Ｖであった。仮に、内部回路Ｃ5の信頼性の確保
が４.５Ｖまで可能なスタテイック・ランダム・アクセ
ス・メモリーＳＲＡＭに図８の実施の形態６の昇圧回路
ＶＳを用いた場合、４.５Ｖまで電圧をかけてよい回路
を３.５Ｖまで降圧しているため、無用にソフトエラー
に弱くなる。
約３.５Ｖであった。仮に、内部回路Ｃ5の信頼性の確保
が４.５Ｖまで可能なスタテイック・ランダム・アクセ
ス・メモリーＳＲＡＭに図８の実施の形態６の昇圧回路
ＶＳを用いた場合、４.５Ｖまで電圧をかけてよい回路
を３.５Ｖまで降圧しているため、無用にソフトエラー
に弱くなる。
【００７２】実施の形態６において動作点ＶSPをあげる
ためには、高抵抗Ｒ1につながるＮチャンネルＭＯＳト
ランジスタの数を増やすのが簡単である。しかし、単純
に３個直列に接続すると、動作点ＶSPは約４.９Ｖとな
ってしまい、信頼性を確保できる限界の電圧４.５Ｖ以
上が内部にかかってしまうことになる。そこで追加する
トランジスタを、バックゲートのかかるＮチャンネルＭ
ＯＳトランジスタではなく、バックゲートのかからない
ＰチャンネルＭＯＳトランジスタをＱ６として追加した
の図１１に示す実施の形態８である。
ためには、高抵抗Ｒ1につながるＮチャンネルＭＯＳト
ランジスタの数を増やすのが簡単である。しかし、単純
に３個直列に接続すると、動作点ＶSPは約４.９Ｖとな
ってしまい、信頼性を確保できる限界の電圧４.５Ｖ以
上が内部にかかってしまうことになる。そこで追加する
トランジスタを、バックゲートのかかるＮチャンネルＭ
ＯＳトランジスタではなく、バックゲートのかからない
ＰチャンネルＭＯＳトランジスタをＱ６として追加した
の図１１に示す実施の形態８である。
【００７３】この実施の形態８のＰチャンネルＭＯＳト
ランジスタＱ6はソース電極Ｓが電源電位ＶCCに接続さ
れているためにバックゲートがかからず、従ってしきい
値電圧Ｖｔｐは比較的小さく、約０.７Ｖである。従っ
て、この場合の動作点Ｖｓｐは，約４.２Ｖとなる。
ランジスタＱ6はソース電極Ｓが電源電位ＶCCに接続さ
れているためにバックゲートがかからず、従ってしきい
値電圧Ｖｔｐは比較的小さく、約０.７Ｖである。従っ
て、この場合の動作点Ｖｓｐは，約４.２Ｖとなる。
【００７４】このように、内部回路Ｃ5のスタテイック
・ランダム・アクセス・メモリーＳＲＡＭの信頼性の確
保が４.５Ｖまで可能な場合には、丁度好適な電位とな
り内部回路の信頼性が損なわれることなしに、ソフトエ
ラー耐性を向上させることができる。
・ランダム・アクセス・メモリーＳＲＡＭの信頼性の確
保が４.５Ｖまで可能な場合には、丁度好適な電位とな
り内部回路の信頼性が損なわれることなしに、ソフトエ
ラー耐性を向上させることができる。
【００７５】なお、図１１の定電圧トランジスタ回路Ｃ
1においては、ＮチャンネルＭＯＳトランジスタが２
個、ＰチャンネルＭＯＳトランジスタが１個直列に接続
された例を示したが、この個数の組み合わせは所望の動
作点の電位に応じて適宜選択できるものである。
1においては、ＮチャンネルＭＯＳトランジスタが２
個、ＰチャンネルＭＯＳトランジスタが１個直列に接続
された例を示したが、この個数の組み合わせは所望の動
作点の電位に応じて適宜選択できるものである。
【００７６】実施の形態９．図１２は、この発明の第９
の実施の形態を示す回路図である。この実施の形態９で
は、第一節点Ｎ1の電位を規定する定電圧トランジスタ
回路Ｃ1の構成が異なっている。即ち、定電圧トランジ
スタ回路Ｃ1はＮチャンネル型のＭＯＳトランジスタＱ
4，Ｑ5，Ｑ6が直列に接続されて構成されており、さら
ＭＯＳトランジスタＱ6に並列にヒューズＦが接続され
ている。また、トランジスタＱ4，Ｑ5，Ｑ6はそれぞれ
ドレインＤとゲートＧが短絡されている。その他の構成
は、図８の実施の形態６と同様であり、同一符号は同一
要素を示すので、説明を省略する。
の実施の形態を示す回路図である。この実施の形態９で
は、第一節点Ｎ1の電位を規定する定電圧トランジスタ
回路Ｃ1の構成が異なっている。即ち、定電圧トランジ
スタ回路Ｃ1はＮチャンネル型のＭＯＳトランジスタＱ
4，Ｑ5，Ｑ6が直列に接続されて構成されており、さら
ＭＯＳトランジスタＱ6に並列にヒューズＦが接続され
ている。また、トランジスタＱ4，Ｑ5，Ｑ6はそれぞれ
ドレインＤとゲートＧが短絡されている。その他の構成
は、図８の実施の形態６と同様であり、同一符号は同一
要素を示すので、説明を省略する。
【００７７】このように、この実施の形態９では、動作
点ＶSPを決定する高抵抗Ｒ1につながる定電圧トランジ
スタ回路Ｃ1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
点ＶSPを決定する高抵抗Ｒ1につながる定電圧トランジ
スタ回路Ｃ1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
【００７８】このようにすると、ＭＯＳトランジスタＱ
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＭＯＳトランジスタＱ4，Ｑ5のしきい値電圧
によって定まるが、ヒューズＦが切断された場合には節
点Ｎ1の電位は３個のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点ＶSPの調整が可能にな
る。
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＭＯＳトランジスタＱ4，Ｑ5のしきい値電圧
によって定まるが、ヒューズＦが切断された場合には節
点Ｎ1の電位は３個のＭＯＳトランジスタＱ4，Ｑ5，Ｑ6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点ＶSPの調整が可能にな
る。
【００７９】実施の形態１０．図１３はこの発明の第１
０の実施の形態を示す回路図である。この実施の形態１
０では、第一節点Ｎ1の電位を規定する定電圧トランジ
スタ回路Ｃ1の構成が異なっている。即ち、定電圧トラ
ンジスタ回路Ｃ1はＮチャンネル型のＭＯＳトランジス
タＱ4，Ｑ5とＰチャンネル型のＭＯＳトランジスタＱ6
が直列に接続されて構成されており、さらＰチャンネル
ＭＯＳトランジスタＱ6に並列にヒューズＦが接続され
ている。また、トランジスタＱ4，Ｑ5，Ｑ6はそれぞれ
ドレインＤとゲートＧが短絡されている。その他の構成
は、図８の実施の形態６と同様であり、同一符号は同一
要素を示すので説明を省略する。
０の実施の形態を示す回路図である。この実施の形態１
０では、第一節点Ｎ1の電位を規定する定電圧トランジ
スタ回路Ｃ1の構成が異なっている。即ち、定電圧トラ
ンジスタ回路Ｃ1はＮチャンネル型のＭＯＳトランジス
タＱ4，Ｑ5とＰチャンネル型のＭＯＳトランジスタＱ6
が直列に接続されて構成されており、さらＰチャンネル
ＭＯＳトランジスタＱ6に並列にヒューズＦが接続され
ている。また、トランジスタＱ4，Ｑ5，Ｑ6はそれぞれ
ドレインＤとゲートＧが短絡されている。その他の構成
は、図８の実施の形態６と同様であり、同一符号は同一
要素を示すので説明を省略する。
【００８０】このように、この実施の形態１０では、動
作点ＶSPを決定する高抵抗Ｒ1につながる定電圧トラン
ジスタ回路Ｃ1の複数の直列ＭＯＳトランジスタをＰチ
ャンネル型とＮチャンネル型と組み合わせるとともに、
ヒューズＦで短絡されるＭＯＳトランジスタＱ6をバッ
クゲートのかからないＰチャンネル型にしておくもので
ある。
作点ＶSPを決定する高抵抗Ｒ1につながる定電圧トラン
ジスタ回路Ｃ1の複数の直列ＭＯＳトランジスタをＰチ
ャンネル型とＮチャンネル型と組み合わせるとともに、
ヒューズＦで短絡されるＭＯＳトランジスタＱ6をバッ
クゲートのかからないＰチャンネル型にしておくもので
ある。
【００８１】このようにすると、ＭＯＳトランジスタＱ
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＮチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
のしきい値電圧によって定まるが、ヒューズＦが切断さ
れた場合には節点Ｎ1の電位は２個のバックゲートのか
かっているＮチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
と１個のバックゲートのかからないＰチャンネル型ＭＯ
ＳトランジスタＱ6のしきい値電圧によって定まる。バ
ックゲートのかからないＰチャンネル型ＭＯＳトランジ
スタＱ6のしきい値電圧Ｖｔｐは、通常０.７Ｖ程度と小
さいので、これによりプロセス変動に応じて調整できる
動作点ＶSPの調整ステプをより細かくすることができ
る。
6がヒューズＦで短絡されている状態では、節点Ｎ1の電
位は２個のＮチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
のしきい値電圧によって定まるが、ヒューズＦが切断さ
れた場合には節点Ｎ1の電位は２個のバックゲートのか
かっているＮチャンネル型ＭＯＳトランジスタＱ4，Ｑ5
と１個のバックゲートのかからないＰチャンネル型ＭＯ
ＳトランジスタＱ6のしきい値電圧によって定まる。バ
ックゲートのかからないＰチャンネル型ＭＯＳトランジ
スタＱ6のしきい値電圧Ｖｔｐは、通常０.７Ｖ程度と小
さいので、これによりプロセス変動に応じて調整できる
動作点ＶSPの調整ステプをより細かくすることができ
る。
【００８２】なお、この場合でも、定電圧トランジスタ
回路Ｃ1に組み込まれるＭＯＳトランジスタの個数は動
作点の所望の電位に応じて適宜選択される。そして、短
絡されるＭＯＳトランジスタのひとつをバックゲートの
かからないＭＯＳトランジスタにしておくものである。
回路Ｃ1に組み込まれるＭＯＳトランジスタの個数は動
作点の所望の電位に応じて適宜選択される。そして、短
絡されるＭＯＳトランジスタのひとつをバックゲートの
かからないＭＯＳトランジスタにしておくものである。
【図１】 本発明の半導体電位供給装置およびこれを用
いた半導体記憶装置圧回路の第１の実施の形態を示す回
路図。
いた半導体記憶装置圧回路の第１の実施の形態を示す回
路図。
【図２】 本発明の第１の実施の形態の動作を説明を示
する図。
する図。
【図３】 本発明の第１の実施の形態の動作を説明を示
する図。
する図。
【図４】 本発明の第２の実施の形態を示す回路図。
【図５】 本発明の第３の実施の形態を示す回路図。
【図６】 本発明の第４の実施の形態を示す回路図。
【図７】 本発明の第５の実施の形態を示す回路図。
【図８】 本発明の第６の実施の形態を示す回路図
【図９】 本発明の第６の実施の形態の動作を説明を示
するための図。
するための図。
【図１０】本発明の第７の実施の形態を示す回路図。
【図１１】本発明の第８の実施の形態を示す回路図。
【図１２】本発明の第９の実施の形態を示す回路図。
【図１３】本発明の第１０の実施の形態を示す回路図。
【図１４】従来の半導体電位供給装置を示す回路図。
【図１５】従来の半導体電位供給装置の動作を説明する
図。
図。
【図１６】従来の半導体電位供給装置の動作を説明する
図。
図。
ＶS 半導体電位供給装置、ＶCC 第一電源線(又は第二
電源線)、ＶG 第二電源線(又は第一電源線)、Ｒ1，Ｒ
2，Ｒ3 抵抗、Ｃ1 定電圧トランジスタ回路、Ｃ2 定
電圧回路手段、Ｃ3 入力回路手段、Ｃ4 出力回路手
段、Ｃ5 半導体記憶回路部、Ｑ1 第一トランジスタ回
路（ＭＯＳトランジスタ）、Ｑ2 第二トランジスタ回
路（ＭＯＳトランジスタ）、Ｑ3 第三トランジスタ回
路（ＭＯＳトランジスタ）、Ｇ 制御電極（ゲート）、
Ｄ ドレイン、Ｓ ソース、Ｎ1 第一節点、Ｎ2 第二
節点、Ｎ2 第三節点。
電源線)、ＶG 第二電源線(又は第一電源線)、Ｒ1，Ｒ
2，Ｒ3 抵抗、Ｃ1 定電圧トランジスタ回路、Ｃ2 定
電圧回路手段、Ｃ3 入力回路手段、Ｃ4 出力回路手
段、Ｃ5 半導体記憶回路部、Ｑ1 第一トランジスタ回
路（ＭＯＳトランジスタ）、Ｑ2 第二トランジスタ回
路（ＭＯＳトランジスタ）、Ｑ3 第三トランジスタ回
路（ＭＯＳトランジスタ）、Ｇ 制御電極（ゲート）、
Ｄ ドレイン、Ｓ ソース、Ｎ1 第一節点、Ｎ2 第二
節点、Ｎ2 第三節点。
Claims (8)
- 【請求項１】 第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段、上記第一電源線
に接続され制御電極に上記第一節点から電位が供給され
る第一トランジスタ回路と上記第二電源線に接続された
抵抗とを第二節点において直列に接続する入力回路手
段、および上記第一電源線と外部に電位を供給する第三
節点との間に接続され制御電極に上記第二節点から電位
が供給される第二トランジスタ回路とこの第二トランジ
スタ回路に並列に接続された第三トランジスタ回路とを
有する出力回路手段とを備えたことを特徴とする半導体
電位供給装置。 - 【請求項２】 上記定電圧トランジスタ回路をゲートと
ドレインとが短絡された一つまたは直列接続された複数
のＭＯＳトランジスタで構成したことを特徴とする請求
項１に記載の半導体電位供給装置。 - 【請求項３】 上記定電圧トランジスタ回路をバックゲ
ートがかからない少なくとも一つのＭＯＳトランジスタ
を含むように構成したことを特徴とする請求項２に記載
の半導体電位供給装置。 - 【請求項４】 上記定電圧トランジスタ回路をそれぞれ
ゲートとドレインとが短絡された一つまたは複数のＰチ
ャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラ
ンジスタとを直列接続して構成したことを特徴とする請
求項２に記載の半導体電位供給装置。 - 【請求項５】 上記定電圧トランジスタ回路を構成する
ＭＯＳトランジスタの少なくとも一つをヒューズで短絡
したことを特徴とする請求項１〜請求項４に記載の半導
体電位供給装置。 - 【請求項６】 上記定電圧トランジスタ回路においてバ
ックゲートがかからないＭＯＳトランジスタの少なくと
も一つをヒューズで短絡したことを特徴とする請求項３
に記載の半導体電位供給装置。 - 【請求項７】 上記第三トランジスタ回路をゲートとド
レインとが短絡されたＭＯＳトランジスタで構成したこ
とを特徴とする請求項１〜請求項６に記載の半導体電位
供給装置。 - 【請求項８】 第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段、上記第一電源線
に接続され制御電極に上記第一節点から電位が供給され
る第一トランジスタ回路と上記第二電源線に接続された
抵抗とを第二節点において直列に接続する入力回路手
段、上記第一電源線と第三節点との間に接続され制御電
極に上記第二節点から電位が供給される第二トランジス
タ回路とこの第二トランジスタ回路に並列に接続された
第三トランジスタ回路とを有する出力回路手段、および
上記第三節点に接続されて電位供給される半導体記憶回
路部とを備えたことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298252A JPH09139085A (ja) | 1995-11-16 | 1995-11-16 | 半導体電位供給装置およびこれを用いた半導体記憶装置 |
| US08/672,169 US5894244A (en) | 1995-11-16 | 1996-06-27 | Semiconductor potential supply device and semiconductor memory apparatus using the same |
| KR1019960040094A KR100248172B1 (ko) | 1995-11-16 | 1996-09-16 | 반도체 전위 공급 장치 및 이를 이용한 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298252A JPH09139085A (ja) | 1995-11-16 | 1995-11-16 | 半導体電位供給装置およびこれを用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139085A true JPH09139085A (ja) | 1997-05-27 |
Family
ID=17857221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298252A Pending JPH09139085A (ja) | 1995-11-16 | 1995-11-16 | 半導体電位供給装置およびこれを用いた半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894244A (ja) |
| JP (1) | JPH09139085A (ja) |
| KR (1) | KR100248172B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
| KR100479822B1 (ko) * | 2002-07-11 | 2005-03-30 | 주식회사 하이닉스반도체 | 내부 전압 안정화 회로 |
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6933760B2 (en) * | 2003-09-19 | 2005-08-23 | Intel Corporation | Reference voltage generator for hysteresis circuit |
| US7164561B2 (en) * | 2004-02-13 | 2007-01-16 | Sandisk Corporation | Voltage regulator using protected low voltage devices |
| US7391193B2 (en) * | 2005-01-25 | 2008-06-24 | Sandisk Corporation | Voltage regulator with bypass mode |
| JP4475174B2 (ja) * | 2005-06-09 | 2010-06-09 | ソニー株式会社 | 記憶装置 |
| EP2779456B1 (en) * | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for reducing overdrive need in mos switching and logic circuit |
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| CN111752328A (zh) * | 2020-06-02 | 2020-10-09 | 珠海泓芯科技有限公司 | 带隙基准电压产生电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| FR2655762B1 (fr) * | 1989-12-07 | 1992-01-17 | Sgs Thomson Microelectronics | Fusible mos a claquage d'oxyde tunnel programmable. |
| JPH03207091A (ja) * | 1990-01-08 | 1991-09-10 | Nec Corp | 内部電源電圧降圧回路 |
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-
1995
- 1995-11-16 JP JP7298252A patent/JPH09139085A/ja active Pending
-
1996
- 1996-06-27 US US08/672,169 patent/US5894244A/en not_active Expired - Lifetime
- 1996-09-16 KR KR1019960040094A patent/KR100248172B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| JP4495096B2 (ja) * | 1997-05-30 | 2010-06-30 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
| KR100479822B1 (ko) * | 2002-07-11 | 2005-03-30 | 주식회사 하이닉스반도체 | 내부 전압 안정화 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029739A (ko) | 1997-06-26 |
| US5894244A (en) | 1999-04-13 |
| KR100248172B1 (ko) | 2000-03-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051110 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060307 |