JPH09139085A - 半導体電位供給装置およびこれを用いた半導体記憶装置 - Google Patents
半導体電位供給装置およびこれを用いた半導体記憶装置Info
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- JPH09139085A JPH09139085A JP7298252A JP29825295A JPH09139085A JP H09139085 A JPH09139085 A JP H09139085A JP 7298252 A JP7298252 A JP 7298252A JP 29825295 A JP29825295 A JP 29825295A JP H09139085 A JPH09139085 A JP H09139085A
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract
(57)【要約】
【課題】 外部電源電位が変動しても、半導体記憶回路
に供給する内部電源電位が一定範囲になるように制御す
る。 【解決手段】 外部電源電位に接続された抵抗に直列
に、ドレインとゲートが接続されたMOSトランジスタ
を複数直列接続した回路を接地する。このトランジスタ
回路により外部電源電位が所定値以下か以上かを検出
し、所定値以下のときは外部電源電位に接続された他の
MOSトランジスタを導通状態にして外部電源電位を電
圧降下することなく半導体記憶回路に供給し、外部電源
電位が所定値以上のときは別のMOSトランジスタを通
して外部電源電位を降下して半導体記憶回路に供給す
る。
に供給する内部電源電位が一定範囲になるように制御す
る。 【解決手段】 外部電源電位に接続された抵抗に直列
に、ドレインとゲートが接続されたMOSトランジスタ
を複数直列接続した回路を接地する。このトランジスタ
回路により外部電源電位が所定値以下か以上かを検出
し、所定値以下のときは外部電源電位に接続された他の
MOSトランジスタを導通状態にして外部電源電位を電
圧降下することなく半導体記憶回路に供給し、外部電源
電位が所定値以上のときは別のMOSトランジスタを通
して外部電源電位を降下して半導体記憶回路に供給す
る。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置特に
半導体記憶装置に一定範囲の電位を供給する半導体電位
供給装置およびこれを用いた半導体記憶装置に関する。
また、この発明は特に低消費電力型の半導体記憶装置に
用いて好適なものである。
半導体記憶装置に一定範囲の電位を供給する半導体電位
供給装置およびこれを用いた半導体記憶装置に関する。
また、この発明は特に低消費電力型の半導体記憶装置に
用いて好適なものである。
【0002】
【従来の技術】まず、従来、半導体記憶装置に用いられ
ている半導体電位供給装置の例について説明する。
ている半導体電位供給装置の例について説明する。
【0003】図14は、従来のスタテック・ランダム・
アクセス・メモリ装置(SRAM)に一定範囲の電位を
供給するために用いられている半導体電位供給装置(降
圧回路)である(特開平3ー2070091参照)。図
15は、この降圧回路によって決まる外部電源電圧と内
部電源電圧の関係を示す図である。
アクセス・メモリ装置(SRAM)に一定範囲の電位を
供給するために用いられている半導体電位供給装置(降
圧回路)である(特開平3ー2070091参照)。図
15は、この降圧回路によって決まる外部電源電圧と内
部電源電圧の関係を示す図である。
【0004】図14において、VCCは外部電源線(電位
VCC)、VGは接地線、R1、R2、R3は抵抗、Q1、Q
2はPチャンネルMOSトランジスタ,Q3はNチャンネ
ルMOSトランジスタ,N1、N2、N3は節点(ノー
ド)、CはSRAMなど半導体記憶回路としての内部回
路を示す。
VCC)、VGは接地線、R1、R2、R3は抵抗、Q1、Q
2はPチャンネルMOSトランジスタ,Q3はNチャンネ
ルMOSトランジスタ,N1、N2、N3は節点(ノー
ド)、CはSRAMなど半導体記憶回路としての内部回
路を示す。
【0005】この従来の降圧回路の動作について説明す
る。外部電源電圧VCCが低電圧、例えば3Vのときは、
抵抗R1とR2の比によって決まる節点N1の電圧により
PチャンネルMOSトランジスタQ1がオフし、抵抗R3
によって節点N2は0V近くまで下がる。その結果Pチ
ャンネルMOSトランジスタQ2がオンし、内部回路C
に供給されるノードN3の電圧VINTは外部電圧VCCと同
じ3Vとなる。
る。外部電源電圧VCCが低電圧、例えば3Vのときは、
抵抗R1とR2の比によって決まる節点N1の電圧により
PチャンネルMOSトランジスタQ1がオフし、抵抗R3
によって節点N2は0V近くまで下がる。その結果Pチ
ャンネルMOSトランジスタQ2がオンし、内部回路C
に供給されるノードN3の電圧VINTは外部電圧VCCと同
じ3Vとなる。
【0006】一方、外部電圧VCCが動作点よりも高電
圧、例えば5Vになったときは、ノードN1によってP
チャンネルMOSトランジスタQ1がオンし、節点N2が
電源電圧VCC付近まで上昇し、PチャンネルMOSトラ
ンジスタQ2はオフする。これにより内部回路Cへ供給
される電流はすべてNチャンネルMOSトランジスタQ
3を介することとなり、その内部電源電圧VINTは、外部
電源電圧VCCの5Vからバックゲート効果のあるトラン
ジスタQ3のしきい値電圧Vtn’分、約1.5Vが降圧さ
れた電圧、約3.5Vになる。
圧、例えば5Vになったときは、ノードN1によってP
チャンネルMOSトランジスタQ1がオンし、節点N2が
電源電圧VCC付近まで上昇し、PチャンネルMOSトラ
ンジスタQ2はオフする。これにより内部回路Cへ供給
される電流はすべてNチャンネルMOSトランジスタQ
3を介することとなり、その内部電源電圧VINTは、外部
電源電圧VCCの5Vからバックゲート効果のあるトラン
ジスタQ3のしきい値電圧Vtn’分、約1.5Vが降圧さ
れた電圧、約3.5Vになる。
【0007】このようにして、内部回路Cに高電圧がか
からないようにして信頼性を確保するとともに、外部電
圧VCCが下げられたときも内部回路C内のメモリセルの
データが失われないようにすることができる。内部回路
Cに供給される電位が外部電位VCCの直結となるか降圧
回路で内部降圧されるかが切り替わる動作点は、主に抵
抗R1とR2の比で決まる。
からないようにして信頼性を確保するとともに、外部電
圧VCCが下げられたときも内部回路C内のメモリセルの
データが失われないようにすることができる。内部回路
Cに供給される電位が外部電位VCCの直結となるか降圧
回路で内部降圧されるかが切り替わる動作点は、主に抵
抗R1とR2の比で決まる。
【0008】図16は,従来例の降圧回路内の節点N1
の電位と外部電圧VCCとの関係を示している。外部電圧
をVCC、節点N1での電位をVN1とし、VtpをPチャン
ネルMOSトランジスタQ1のバックゲート効果なしの
しきい値電圧とすると、 VCCーVN1=Vtp となったときにPチャンネルMOSトランジスタQ1が
オンして降圧と直結が切り替わる。このときのVCCを動
作点Vspと呼ぶ。即ち、 VspーVN1=Vtp Vsp=VN1+Vtp となる。
の電位と外部電圧VCCとの関係を示している。外部電圧
をVCC、節点N1での電位をVN1とし、VtpをPチャン
ネルMOSトランジスタQ1のバックゲート効果なしの
しきい値電圧とすると、 VCCーVN1=Vtp となったときにPチャンネルMOSトランジスタQ1が
オンして降圧と直結が切り替わる。このときのVCCを動
作点Vspと呼ぶ。即ち、 VspーVN1=Vtp Vsp=VN1+Vtp となる。
【0009】ところが従来の降圧回路では、節点N1の
電位を抵抗R1:R2の比率が決定しており、この比率が
プロセスの変動などでずれたり、ばらついたりするため
に動作点が意図した電圧からずれてしまう場合があっ
た。
電位を抵抗R1:R2の比率が決定しており、この比率が
プロセスの変動などでずれたり、ばらついたりするため
に動作点が意図した電圧からずれてしまう場合があっ
た。
【0010】図16において線bは外部電源電圧の大き
さを示し、線cは所定の抵抗比R1:R2のときの節点N
1の電位とすると、VCC−VN1がVtpとなったとき所望
の動作点VSPとなるのに対し、抵抗比R1:R2がずれ
ると例えば節点N1の電位は直線dのようになり、動作
点はずれてしまうことなる。
さを示し、線cは所定の抵抗比R1:R2のときの節点N
1の電位とすると、VCC−VN1がVtpとなったとき所望
の動作点VSPとなるのに対し、抵抗比R1:R2がずれ
ると例えば節点N1の電位は直線dのようになり、動作
点はずれてしまうことなる。
【0011】このように、従来の降圧回路では上記のよ
うな問題および以下のような問題がある。まず、降圧回
路内に使用されている抵抗は、特に低消費電力をセール
スポイントとする低消費電力SRAMでは、この降圧回
路自信で消費する電流を減らすために数百MΩクラスの
高抵抗が用いられる。この抵抗は抵抗値を大きくするた
めに極めて薄い膜になることが多いが、膜が薄いために
結晶の出来かた、方位等で抵抗値が大きくばらつく。こ
れにより、電圧を抵抗分割、例えば1:4に分割してい
ても実際には1:4にならない問題が生じていた。
うな問題および以下のような問題がある。まず、降圧回
路内に使用されている抵抗は、特に低消費電力をセール
スポイントとする低消費電力SRAMでは、この降圧回
路自信で消費する電流を減らすために数百MΩクラスの
高抵抗が用いられる。この抵抗は抵抗値を大きくするた
めに極めて薄い膜になることが多いが、膜が薄いために
結晶の出来かた、方位等で抵抗値が大きくばらつく。こ
れにより、電圧を抵抗分割、例えば1:4に分割してい
ても実際には1:4にならない問題が生じていた。
【0012】また、上記のように抵抗値が大きいことか
ら、流れる電流が非常に微小で、例えば電源電圧が5V
でも流れる電流はせいぜい50nA(5×10~8A)程
度でしかない。このため、抵抗分割により電位を決定し
ている節点N1は、所望の電位まで変化するのに非常に
大きな時間を必要とする。よって、外部電圧VCCの急激
な変化には追随できず、節点N1の電位が確定するまで
の間は、降圧回路は意図しない電圧を内部に供給するこ
とになる。
ら、流れる電流が非常に微小で、例えば電源電圧が5V
でも流れる電流はせいぜい50nA(5×10~8A)程
度でしかない。このため、抵抗分割により電位を決定し
ている節点N1は、所望の電位まで変化するのに非常に
大きな時間を必要とする。よって、外部電圧VCCの急激
な変化には追随できず、節点N1の電位が確定するまで
の間は、降圧回路は意図しない電圧を内部に供給するこ
とになる。
【0013】
【発明が解決しようとする課題】この発明は、以上のよ
うな問題を解決するためになされたもので、外部電源電
圧が変動しても、定まった動作点で電圧降下を生じさせ
て一定の範囲の電位をたとえば半導体記憶回路部に供給
するようにした半導体電位供給装置およびこれを用いた
半導体記憶装置を提供しようとするものである。
うな問題を解決するためになされたもので、外部電源電
圧が変動しても、定まった動作点で電圧降下を生じさせ
て一定の範囲の電位をたとえば半導体記憶回路部に供給
するようにした半導体電位供給装置およびこれを用いた
半導体記憶装置を提供しようとするものである。
【0014】
【課題を解決するための手段】この発明による半導体電
位供給装置は、第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段と、上記第一電源
線に接続され制御電極に上記第一節点から電位が供給さ
れる第一トランジスタ回路と上記第二電源線に接続され
た抵抗とを第二節点において直列に接続する入力回路手
段と、上記第一電源線と外部に電位を供給する第三節点
との間に接続され制御電極に上記第二節点から電位が供
給される第二トランジスタ回路とこの第二トランジスタ
回路に並列に接続された第三トランジスタ回路とを有す
る出力回路手段とを備えたことを特徴とするものであ
る。
位供給装置は、第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段と、上記第一電源
線に接続され制御電極に上記第一節点から電位が供給さ
れる第一トランジスタ回路と上記第二電源線に接続され
た抵抗とを第二節点において直列に接続する入力回路手
段と、上記第一電源線と外部に電位を供給する第三節点
との間に接続され制御電極に上記第二節点から電位が供
給される第二トランジスタ回路とこの第二トランジスタ
回路に並列に接続された第三トランジスタ回路とを有す
る出力回路手段とを備えたことを特徴とするものであ
る。
【0015】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路をゲートとドレイ
ンとが短絡された一つまたは直列接続された複数のMO
Sトランジスタで構成したことを特徴とするものであ
る。
装置は、上記定電圧トランジスタ回路をゲートとドレイ
ンとが短絡された一つまたは直列接続された複数のMO
Sトランジスタで構成したことを特徴とするものであ
る。
【0016】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路をバックゲートが
かからない少なくとも一つのMOSトランジスタを含む
ように構成したことを特徴とするものである。
装置は、上記定電圧トランジスタ回路をバックゲートが
かからない少なくとも一つのMOSトランジスタを含む
ように構成したことを特徴とするものである。
【0017】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路をそれぞれゲート
とドレインとが短絡された一つまたは複数のPチャンネ
ルMOSトランジスタとNチャンネルMOSトランジス
タとを直列接続して構成したことを特徴とするものであ
る。
装置は、上記定電圧トランジスタ回路をそれぞれゲート
とドレインとが短絡された一つまたは複数のPチャンネ
ルMOSトランジスタとNチャンネルMOSトランジス
タとを直列接続して構成したことを特徴とするものであ
る。
【0018】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路を構成するMOS
トランジスタの少なくとも一つをヒューズで短絡したこ
とを特徴とするものである。
装置は、上記定電圧トランジスタ回路を構成するMOS
トランジスタの少なくとも一つをヒューズで短絡したこ
とを特徴とするものである。
【0019】また、この発明による他の半導体電位供給
装置は、上記定電圧トランジスタ回路においてバックゲ
ートがかからないMOSトランジスタの少なくとも一つ
をヒューズで短絡したことを特徴ものである。
装置は、上記定電圧トランジスタ回路においてバックゲ
ートがかからないMOSトランジスタの少なくとも一つ
をヒューズで短絡したことを特徴ものである。
【0020】また、この発明による他の半導体電位供給
装置は、上記第三トランジスタ回路をゲートとドレイン
とが短絡されたMOSトランジスタで構成したことを特
徴とするものである。
装置は、上記第三トランジスタ回路をゲートとドレイン
とが短絡されたMOSトランジスタで構成したことを特
徴とするものである。
【0021】また、この発明による半導体記憶装置は、
第一電源線に接続された抵抗と第二電源線に接続された
定電圧トランジスタ回路とを第一節点において直列に接
続する定電圧回路手段、上記第一電源線に接続され制御
電極に上記第一節点から電位が供給される第一トランジ
スタ回路と上記第二電源線に接続された抵抗とを第二節
点において直列に接続する入力回路手段、上記第一電源
線と第三節点との間に接続され制御電極に上記第二節点
から電位が供給される第二トランジスタ回路とこの第二
トランジスタ回路に並列に接続された第三トランジスタ
回路とを有する出力回路手段、および上記第三節点に接
続されて電位供給される半導体記憶回路部を備えたこと
を特徴とするものである。
第一電源線に接続された抵抗と第二電源線に接続された
定電圧トランジスタ回路とを第一節点において直列に接
続する定電圧回路手段、上記第一電源線に接続され制御
電極に上記第一節点から電位が供給される第一トランジ
スタ回路と上記第二電源線に接続された抵抗とを第二節
点において直列に接続する入力回路手段、上記第一電源
線と第三節点との間に接続され制御電極に上記第二節点
から電位が供給される第二トランジスタ回路とこの第二
トランジスタ回路に並列に接続された第三トランジスタ
回路とを有する出力回路手段、および上記第三節点に接
続されて電位供給される半導体記憶回路部を備えたこと
を特徴とするものである。
【0022】
【発明の実施の形態】以下、この発明を実施の形態に即
して説明する。 実施の形態1.図1はこの発明の半導体電位供給装置お
よびこれを用いた半導体記憶装置の第1の実施の形態を
示す回路図である。図において、VSは半導体電位供給
装置(以下、降圧回路と略する)、VCCは第一電源線、
VGは第二電源線、R1,R3は抵抗、C1は定電圧トラン
ジスタ回路、C2は定電圧回路手段、C3は入力回路手
段、C4は出力回路手段、C5は半導体記憶回路部(以
下、内部回路と略称する)であり、Q1は第一トランジ
スタ回路としてのPチャンネル型のMOS電界効果(F
ET)トランジスタ、Q2は第二トランジスタ回路とし
てのPチャンネル型のMOS電界効果(FET)トラン
ジスタ、Q3は第三トランジスタ回路としてのNチャン
ネル型のMOS電界効果(FET)トランジスタ、Q
4,Q5はPチャンネル型のMOS電界効果(FET)ト
ランジスタ、N1は第一節点、N2は第二節点、N3は第
三節点である。また各トランジスタのS、D、Gはそれ
ぞれソース、ドレイン、ゲートを示す。
して説明する。 実施の形態1.図1はこの発明の半導体電位供給装置お
よびこれを用いた半導体記憶装置の第1の実施の形態を
示す回路図である。図において、VSは半導体電位供給
装置(以下、降圧回路と略する)、VCCは第一電源線、
VGは第二電源線、R1,R3は抵抗、C1は定電圧トラン
ジスタ回路、C2は定電圧回路手段、C3は入力回路手
段、C4は出力回路手段、C5は半導体記憶回路部(以
下、内部回路と略称する)であり、Q1は第一トランジ
スタ回路としてのPチャンネル型のMOS電界効果(F
ET)トランジスタ、Q2は第二トランジスタ回路とし
てのPチャンネル型のMOS電界効果(FET)トラン
ジスタ、Q3は第三トランジスタ回路としてのNチャン
ネル型のMOS電界効果(FET)トランジスタ、Q
4,Q5はPチャンネル型のMOS電界効果(FET)ト
ランジスタ、N1は第一節点、N2は第二節点、N3は第
三節点である。また各トランジスタのS、D、Gはそれ
ぞれソース、ドレイン、ゲートを示す。
【0023】この実施の形態1においては、定電圧回路
手段C2は第一電源線としての電源電位線VCCに接続さ
れた高抵抗R1と第二電源線としての接地電位線VGに接
続された定電圧トランジスタ回路C1とが第一節点N1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路C1は、ゲートとドレインとが短絡されたP
チャンネル型の複数のMOSトランジスタQ4,Q5が直
列に接続された構成になっている。
手段C2は第一電源線としての電源電位線VCCに接続さ
れた高抵抗R1と第二電源線としての接地電位線VGに接
続された定電圧トランジスタ回路C1とが第一節点N1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路C1は、ゲートとドレインとが短絡されたP
チャンネル型の複数のMOSトランジスタQ4,Q5が直
列に接続された構成になっている。
【0024】次に、入力回路手段C3は電源電位線VCC
に接続され制御電極としてのゲートGに上記第一節点N
1から電位が供給されるPチャンネル型の第一MOSト
ランジスタQ1が接地電位線VGに接続された抵抗R3と
第二節点N2において直列に接続されている。
に接続され制御電極としてのゲートGに上記第一節点N
1から電位が供給されるPチャンネル型の第一MOSト
ランジスタQ1が接地電位線VGに接続された抵抗R3と
第二節点N2において直列に接続されている。
【0025】次に、出力回路手段C4は、電源電位線VC
Cと外部に電位を供給する第三節点N3との間に接続され
制御電極としてのゲートGに上記第二節点N2から電位
が供給されるPチャンネル型の第二MOSトランジスタ
Q2とこの第二MOSトランジスタQ2に並列に接続され
たNチャンネル型の第三MOSトランジスタQ3とから
構成されている。
Cと外部に電位を供給する第三節点N3との間に接続され
制御電極としてのゲートGに上記第二節点N2から電位
が供給されるPチャンネル型の第二MOSトランジスタ
Q2とこの第二MOSトランジスタQ2に並列に接続され
たNチャンネル型の第三MOSトランジスタQ3とから
構成されている。
【0026】次に、この半導体電位供給装置の実施の形
態1の動作について説明する。図2は、外部電源電圧
(以下、外部電圧と略称する)VCCと、降圧回路VSを
通じて内部回路C5に与えられる内部電源電圧(以下、
内部電圧と略称する)VINTとの関係を示している。従
来例と同様に、外部電圧VCCが低電圧のときは外部の電
圧を降圧せずに内部回路C5へ供給し、外部電圧VCCが
高電圧のときは外部電圧を降圧して供給する。例えば、
図2のように外部電圧VCCが3Vのときは内部電圧VIN
Tも3Vになり、外部電圧VCCが5Vのときは内部電圧
VAは3.5Vになる。これにより、外部電圧が高電圧
時には内部回路C5のトランジスタの信頼性を確保し、
外部電圧の低電圧時には降圧することなく、メモリセル
に記憶されたデータの破壊を防ぐ。
態1の動作について説明する。図2は、外部電源電圧
(以下、外部電圧と略称する)VCCと、降圧回路VSを
通じて内部回路C5に与えられる内部電源電圧(以下、
内部電圧と略称する)VINTとの関係を示している。従
来例と同様に、外部電圧VCCが低電圧のときは外部の電
圧を降圧せずに内部回路C5へ供給し、外部電圧VCCが
高電圧のときは外部電圧を降圧して供給する。例えば、
図2のように外部電圧VCCが3Vのときは内部電圧VIN
Tも3Vになり、外部電圧VCCが5Vのときは内部電圧
VAは3.5Vになる。これにより、外部電圧が高電圧
時には内部回路C5のトランジスタの信頼性を確保し、
外部電圧の低電圧時には降圧することなく、メモリセル
に記憶されたデータの破壊を防ぐ。
【0027】図3は、実施の形態1における降圧回路V
S内の節点N1の電位と外部電圧VCCとの関係を示してい
る。図において、直線bは外部電圧VCCの大きさを示
し、折れ線eは節点N1の電位を示す。外部電圧をVC
C、節点N1での電位をVN1とし、VtpをPチャンネル
MOSトランジスタQ1のバックゲート効果なしのしき
い値電圧とすると、 VCCーVN1=Vtp となったときにPチャンネルMOSトランジスタQ1が
オンして外部電圧VCCの降圧と外部電圧VCCからの直結
とが切り替わる。このときのVCCを動作点VSPとする
と、 VSPーVN1=Vtp VSP=VN1+Vtp の関係がある。
S内の節点N1の電位と外部電圧VCCとの関係を示してい
る。図において、直線bは外部電圧VCCの大きさを示
し、折れ線eは節点N1の電位を示す。外部電圧をVC
C、節点N1での電位をVN1とし、VtpをPチャンネル
MOSトランジスタQ1のバックゲート効果なしのしき
い値電圧とすると、 VCCーVN1=Vtp となったときにPチャンネルMOSトランジスタQ1が
オンして外部電圧VCCの降圧と外部電圧VCCからの直結
とが切り替わる。このときのVCCを動作点VSPとする
と、 VSPーVN1=Vtp VSP=VN1+Vtp の関係がある。
【0028】従来の降圧回路では、節点N1の電位は抵
抗R1:R2の比率の変動などにより動作点が意図した
電圧からずれてしまう場合があったのに対し、この実施
の形態1では、抵抗値がばらついた場合でも節点N1は
トランジスタQ4,Q5のしきい値電圧の合計で決定され
る。つまり,Vtp’をPチャンネルMOSトランジスタ
のバックゲート効果ありのしきい値とすると、外部電源
電圧VCCが2Vtp’+Vtpとなったときが動作点とな
る。
抗R1:R2の比率の変動などにより動作点が意図した
電圧からずれてしまう場合があったのに対し、この実施
の形態1では、抵抗値がばらついた場合でも節点N1は
トランジスタQ4,Q5のしきい値電圧の合計で決定され
る。つまり,Vtp’をPチャンネルMOSトランジスタ
のバックゲート効果ありのしきい値とすると、外部電源
電圧VCCが2Vtp’+Vtpとなったときが動作点とな
る。
【0029】外部電圧VCCが2Vtp’+Vtp以下のとき
は、Q4,Q5はオフしており、節点N1は抵抗R1により
充電されて電位VCCとなる。これによりPチャンネルM
OSトランジスタQ1はオフ、そしてPチャンネルMO
SトランジスタQ2はオンし、外部電圧VCCが内部に直
結される。
は、Q4,Q5はオフしており、節点N1は抵抗R1により
充電されて電位VCCとなる。これによりPチャンネルM
OSトランジスタQ1はオフ、そしてPチャンネルMO
SトランジスタQ2はオンし、外部電圧VCCが内部に直
結される。
【0030】一方、外部電圧VCCが2Vtp’+Vtpより
大きいときは、PチャンネルMOSトランジスタQ4,
Q5がオンし、節点N1は2Vtp’に固定される。そして
PチャンネルMOSトランジスタQ1がオンして節点N2
を充電し、PチャンネルMOSトランジスタQ2がオフ
する。これにより内部の半導体記憶回路部C5への給電
は、NチャンネルMOSトランジスタQ3を通じてのみ
になり、内部回路C5へはNチャンネルMOSトランジ
スタQ3のしきい値電圧Vtn分降圧された電位が供給さ
れる。
大きいときは、PチャンネルMOSトランジスタQ4,
Q5がオンし、節点N1は2Vtp’に固定される。そして
PチャンネルMOSトランジスタQ1がオンして節点N2
を充電し、PチャンネルMOSトランジスタQ2がオフ
する。これにより内部の半導体記憶回路部C5への給電
は、NチャンネルMOSトランジスタQ3を通じてのみ
になり、内部回路C5へはNチャンネルMOSトランジ
スタQ3のしきい値電圧Vtn分降圧された電位が供給さ
れる。
【0031】この実施の形態1では、動作点は常に2V
tp’+Vtpで規定されるので、抵抗値R1が変動しても
動作点が大きく変動することがない。通常Vtp=0.7
V,Vtp’=1.4V程度なので、動作点は3.5V付近
になる。即ち、通常の外部電源5Vでの動作時は降圧回
路VSにより降圧し、データ保持のみのときは降圧せず
内部回路C5のメモリセルのデータを保護する。
tp’+Vtpで規定されるので、抵抗値R1が変動しても
動作点が大きく変動することがない。通常Vtp=0.7
V,Vtp’=1.4V程度なので、動作点は3.5V付近
になる。即ち、通常の外部電源5Vでの動作時は降圧回
路VSにより降圧し、データ保持のみのときは降圧せず
内部回路C5のメモリセルのデータを保護する。
【0032】また、外部電圧VCCが急激に上昇した場
合、例えば、データ保持モードの3Vから通常の5Vに
切り替わった場合、従来例では節点N1の電位が下がる
のに非常に時間がかかってしまう。これにたいし実施の
態様1では、PチャンネルMOSトランジスタQ4,Q5
がオンしてすばやく節点N1の電位を固定することによ
り、外部電源の変化に追随して内部の電圧を切り替え
る。
合、例えば、データ保持モードの3Vから通常の5Vに
切り替わった場合、従来例では節点N1の電位が下がる
のに非常に時間がかかってしまう。これにたいし実施の
態様1では、PチャンネルMOSトランジスタQ4,Q5
がオンしてすばやく節点N1の電位を固定することによ
り、外部電源の変化に追随して内部の電圧を切り替え
る。
【0033】実施の形態2.図4は、この発明の第2の
実施の形態を示す回路図である。図において、VCCは第
一電源線,VGは第二電源線、R1,R3は抵抗、C1は定
電圧トランジスタ回路、C2は定電圧回路手段、C3は入
力回路手段、C4は出力回路手段、C5は半導体記憶回路
部としての内部回路であり、Q1は第一トランジスタ回
路としてのPチャンネル型のMOSトランジスタ、Q2
は第二トランジスタ回路としてのPチャンネル型のMO
Sトランジスタ、Q3は第三トランジスタ回路としての
Nチャンネル型のMOSトランジスタ、N1は第一節
点、N2は第二節点、N3は第三節点である。また各トラ
ンジスタのS、D、Gはそれぞれソース、ドレイン、ゲ
ートを示す。こららはそれぞれ図1に示す実施の形態1
と同一又は相当のものである。
実施の形態を示す回路図である。図において、VCCは第
一電源線,VGは第二電源線、R1,R3は抵抗、C1は定
電圧トランジスタ回路、C2は定電圧回路手段、C3は入
力回路手段、C4は出力回路手段、C5は半導体記憶回路
部としての内部回路であり、Q1は第一トランジスタ回
路としてのPチャンネル型のMOSトランジスタ、Q2
は第二トランジスタ回路としてのPチャンネル型のMO
Sトランジスタ、Q3は第三トランジスタ回路としての
Nチャンネル型のMOSトランジスタ、N1は第一節
点、N2は第二節点、N3は第三節点である。また各トラ
ンジスタのS、D、Gはそれぞれソース、ドレイン、ゲ
ートを示す。こららはそれぞれ図1に示す実施の形態1
と同一又は相当のものである。
【0034】しかし、この実施の形態2では、節点N1
の電位を規定する定電圧トランジスタ回路C1の構成が
異なっている。即ち、定電圧トランジスタ回路C1はN
チャンネル型のMOSトランジスタQ4,Q5,Q6が直
列に接続されて構成されている。また、トランジスタQ
4,Q5,Q6はそれぞれドレインDとゲートGが短絡さ
れている。この構成においてトランジスタQ4,Q5はバ
ックゲートがかかっているが、トランジスタQ6はバッ
クゲートがかかっていない。
の電位を規定する定電圧トランジスタ回路C1の構成が
異なっている。即ち、定電圧トランジスタ回路C1はN
チャンネル型のMOSトランジスタQ4,Q5,Q6が直
列に接続されて構成されている。また、トランジスタQ
4,Q5,Q6はそれぞれドレインDとゲートGが短絡さ
れている。この構成においてトランジスタQ4,Q5はバ
ックゲートがかかっているが、トランジスタQ6はバッ
クゲートがかかっていない。
【0035】この場合、バックゲート効果なしのNチャ
ンネルMOSトランジスタのしきい値電圧をVtn、バッ
クゲート効果ありのNチャンネルMOSトランジスタの
しきい値電圧をVtn’とすると、動作点を決める節点N
1の電位は、2Vtn’+Vtnとなる。NチャンネルMO
Sトランジスタのしきい値電圧はバックゲート効果あり
のときVtnは約0.7V、バックゲート効果なしのとき
Vtn’は約1.4Vであるから、バックゲート効果なし
のNチャンネルMOSトランジスタを直列に挿入するこ
とによって節点N1の電位の設定を小幅に調整できる利
点がある。
ンネルMOSトランジスタのしきい値電圧をVtn、バッ
クゲート効果ありのNチャンネルMOSトランジスタの
しきい値電圧をVtn’とすると、動作点を決める節点N
1の電位は、2Vtn’+Vtnとなる。NチャンネルMO
Sトランジスタのしきい値電圧はバックゲート効果あり
のときVtnは約0.7V、バックゲート効果なしのとき
Vtn’は約1.4Vであるから、バックゲート効果なし
のNチャンネルMOSトランジスタを直列に挿入するこ
とによって節点N1の電位の設定を小幅に調整できる利
点がある。
【0036】なお、この図2では、定電圧トランジスタ
回路C1は3個のトランジスタで構成されているが、こ
れは必要な電位に応じて個数を適宜調整すればよい。
回路C1は3個のトランジスタで構成されているが、こ
れは必要な電位に応じて個数を適宜調整すればよい。
【0037】通常、半導体記憶装置としてのスタテイッ
ク・ランダム・アクセス・メモリーSRAMではメモリ
セルにNチャンネル型のMOSトランジスタを用いてお
り、Nチャンネル型のトランジスタのしきい値電圧は厳
密に管理制御される。従って、各パラメータのうち、ウ
エハプロセス上でのばらつきや変動がもっとも少ないも
ののひとつがNチャンネル型のトランジスタのしきい値
電圧である。つまり、節点N1を規定する電圧2Vtn'+
Vtnは変動やばらつきが非常に小さいので、動作点の変
動も最小限に押さえることが出来る効果がある。
ク・ランダム・アクセス・メモリーSRAMではメモリ
セルにNチャンネル型のMOSトランジスタを用いてお
り、Nチャンネル型のトランジスタのしきい値電圧は厳
密に管理制御される。従って、各パラメータのうち、ウ
エハプロセス上でのばらつきや変動がもっとも少ないも
ののひとつがNチャンネル型のトランジスタのしきい値
電圧である。つまり、節点N1を規定する電圧2Vtn'+
Vtnは変動やばらつきが非常に小さいので、動作点の変
動も最小限に押さえることが出来る効果がある。
【0038】実施の形態3.図5は、この発明の第3の
実施の形態を示す回路図である。図において、VCCは第
一電源線,VGは第二電源線、R1,R3は抵抗、C1は定
電圧トランジスタ回路、C2は定電圧回路手段、C3は入
力回路手段、C4は出力回路手段、C5は半導体記憶回路
部としての内部回路であり、Q1は第一トランジスタ回
路としてのPチャンネル型のMOSトランジスタ、Q2
は第二トランジスタ回路としてのPチャンネル型のMO
Sトランジスタ、Q3は第三トランジスタ回路としての
Nチャンネル型のMOSトランジスタ、N1は第一節
点、N2は第二節点、N3は第三節点である。また各トラ
ンジスタのS,D,Gはそれぞれソース、ドレイン、ゲ
ートを示す。これらはそれぞれ図1に示す実施の形態1
と同一又は相当のものである。
実施の形態を示す回路図である。図において、VCCは第
一電源線,VGは第二電源線、R1,R3は抵抗、C1は定
電圧トランジスタ回路、C2は定電圧回路手段、C3は入
力回路手段、C4は出力回路手段、C5は半導体記憶回路
部としての内部回路であり、Q1は第一トランジスタ回
路としてのPチャンネル型のMOSトランジスタ、Q2
は第二トランジスタ回路としてのPチャンネル型のMO
Sトランジスタ、Q3は第三トランジスタ回路としての
Nチャンネル型のMOSトランジスタ、N1は第一節
点、N2は第二節点、N3は第三節点である。また各トラ
ンジスタのS,D,Gはそれぞれソース、ドレイン、ゲ
ートを示す。これらはそれぞれ図1に示す実施の形態1
と同一又は相当のものである。
【0039】しかし、この実施の形態3では、節点N1
の電位を規定する定電圧トランジスタ回路C1の構成が
異なっている。即ち、定電圧トランジスタ回路C1はP
チャンネル型のMOSトランジスタQ4,Q5とNチャン
ネル型のMOSトランジスタQ6とが直列に接続されて
構成されている。また、トランジスタQ4,Q5,Q6は
それぞれドレインDとゲートGが短絡されている。この
構成においてトランジスタQ4,Q5はバックゲートがか
かっているが、トランジスタQ6はバックゲートがかか
っていない。
の電位を規定する定電圧トランジスタ回路C1の構成が
異なっている。即ち、定電圧トランジスタ回路C1はP
チャンネル型のMOSトランジスタQ4,Q5とNチャン
ネル型のMOSトランジスタQ6とが直列に接続されて
構成されている。また、トランジスタQ4,Q5,Q6は
それぞれドレインDとゲートGが短絡されている。この
構成においてトランジスタQ4,Q5はバックゲートがか
かっているが、トランジスタQ6はバックゲートがかか
っていない。
【0040】図1に示した実施の形態1では、動作点が
約3.5Vであった。ということは、外部電圧VCCが5
V以下の領域では内部回路C5に供給される電位は3.5
V以上にならない。これにより内部回路C5の信頼性が
確保されるが、一方ソフトエラーには弱くなる。これは
内部回路C5のメモリセルの電源電位が降圧されている
ために、セルの記憶ノードで保持されている電荷量が、
メモリセルの電源電位を降圧しない場合よりも減少して
しまうためである。内部回路C5の信頼性の確保が4.5
Vまで可能なスタテイック・ランダム・アクセス・メモ
リーSRAMにこの実施の形態1の降圧回路VSを用い
た場合、4.5Vまで電圧をかけてよい回路を3.5Vま
で降圧しているため、無用にソフトエラーに弱くなる。
これを解決するには動作点VSP=VN1+Vtpを4.5V
にすれば信頼性を確保し、かつソフトエラーに強くする
ことができる。
約3.5Vであった。ということは、外部電圧VCCが5
V以下の領域では内部回路C5に供給される電位は3.5
V以上にならない。これにより内部回路C5の信頼性が
確保されるが、一方ソフトエラーには弱くなる。これは
内部回路C5のメモリセルの電源電位が降圧されている
ために、セルの記憶ノードで保持されている電荷量が、
メモリセルの電源電位を降圧しない場合よりも減少して
しまうためである。内部回路C5の信頼性の確保が4.5
Vまで可能なスタテイック・ランダム・アクセス・メモ
リーSRAMにこの実施の形態1の降圧回路VSを用い
た場合、4.5Vまで電圧をかけてよい回路を3.5Vま
で降圧しているため、無用にソフトエラーに弱くなる。
これを解決するには動作点VSP=VN1+Vtpを4.5V
にすれば信頼性を確保し、かつソフトエラーに強くする
ことができる。
【0041】実施の形態1において動作点VSPをあげる
ためには、高抵抗R1につながるPチャンネルMOSト
ランジスタの数を増やすのが最も簡単である。しかしな
がら、単純にPチャンネルMOSトランジスタを3個直
列に接続すると、動作点VSPはVSP=VN1+Vtp=3
Vtp'+Vtp=4.9Vとなってしまい、信頼性を確保で
きる限界の電圧4.5V以上が内部にかかってしまうこ
とになる。つまり、一気に限界を飛び越えてしまうこと
になる。
ためには、高抵抗R1につながるPチャンネルMOSト
ランジスタの数を増やすのが最も簡単である。しかしな
がら、単純にPチャンネルMOSトランジスタを3個直
列に接続すると、動作点VSPはVSP=VN1+Vtp=3
Vtp'+Vtp=4.9Vとなってしまい、信頼性を確保で
きる限界の電圧4.5V以上が内部にかかってしまうこ
とになる。つまり、一気に限界を飛び越えてしまうこと
になる。
【0042】そこで追加するトランジスタを、バックゲ
ートのかかるPチャンネルMOSトランジスタではな
く、バックゲートのかからないNチャンネルMOSトラ
ンジスタをQ6として追加したの図3に示す実施の形態
3である。この実施の形態3のNチャンネルMOSトラ
ンジスタQ6はソース電極Sが接地電位VGに接続されて
いるためにバックゲートがかからず、従ってしきい値電
圧Vtnは比較的小さく、約0.7Vである。Pチャンネ
ルMOSトランジスタのバックゲート効果ありのしきい
値Vtp'は通常1.4V程度、バックゲート効果なしのし
きい値電圧Vtpは0.7Vであるから、これにより実施
の形態3の動作点VSPは,VSP=VN1+Vtp=2Vtp'
+Vtn+Vtp= 約4.2Vとなる。従って、内部回路C
5のスタテイック・ランダム・アクセス・メモリーSR
AMの信頼性の確保が4.5Vまで可能な場合には、丁
度好適な電位となり内部回路の信頼性が損なわれること
なしに、ソフトエラー耐性を向上させることができる。
ートのかかるPチャンネルMOSトランジスタではな
く、バックゲートのかからないNチャンネルMOSトラ
ンジスタをQ6として追加したの図3に示す実施の形態
3である。この実施の形態3のNチャンネルMOSトラ
ンジスタQ6はソース電極Sが接地電位VGに接続されて
いるためにバックゲートがかからず、従ってしきい値電
圧Vtnは比較的小さく、約0.7Vである。Pチャンネ
ルMOSトランジスタのバックゲート効果ありのしきい
値Vtp'は通常1.4V程度、バックゲート効果なしのし
きい値電圧Vtpは0.7Vであるから、これにより実施
の形態3の動作点VSPは,VSP=VN1+Vtp=2Vtp'
+Vtn+Vtp= 約4.2Vとなる。従って、内部回路C
5のスタテイック・ランダム・アクセス・メモリーSR
AMの信頼性の確保が4.5Vまで可能な場合には、丁
度好適な電位となり内部回路の信頼性が損なわれること
なしに、ソフトエラー耐性を向上させることができる。
【0043】なお、図5の定電圧トランジスタ回路C1
においては、PチャンネルMOSトランジスタが2個、
NチャンネルMOSトランジスタが1個直列に接続され
た例を示したが、この個数の組み合わせは所望の動作点
の電位に応じて適宜選択できるものである。
においては、PチャンネルMOSトランジスタが2個、
NチャンネルMOSトランジスタが1個直列に接続され
た例を示したが、この個数の組み合わせは所望の動作点
の電位に応じて適宜選択できるものである。
【0044】実施の形態4.図6はこの発明の第4の実
施の形態を示す回路図である。図において、VCCは第一
電源線,VGは第二電源線、R1、R3は抵抗、C1は定電
圧トランジスタ回路、C2は定電圧回路手段、C3は入力
回路手段、C4は出力回路手段、C5は半導体記憶回路部
としての内部回路であり、Q1は第一トランジスタ回路
としてのPチャンネル型のMOSトランジスタ、Q2は
第二トランジスタ回路としてのPチャンネル型のMOS
トランジスタ、Q3は第三トランジスタ回路としてのN
チャンネル型のMOSトランジスタ、N1は第一節点、
N2は第二節点、N3は第三節点である。また各トランジ
スタのS,D,Gはそれぞれソース、ドレイン、ゲート
を示す。これらはそれぞれ図1に示す実施の形態1と同
一又は相当のものである。
施の形態を示す回路図である。図において、VCCは第一
電源線,VGは第二電源線、R1、R3は抵抗、C1は定電
圧トランジスタ回路、C2は定電圧回路手段、C3は入力
回路手段、C4は出力回路手段、C5は半導体記憶回路部
としての内部回路であり、Q1は第一トランジスタ回路
としてのPチャンネル型のMOSトランジスタ、Q2は
第二トランジスタ回路としてのPチャンネル型のMOS
トランジスタ、Q3は第三トランジスタ回路としてのN
チャンネル型のMOSトランジスタ、N1は第一節点、
N2は第二節点、N3は第三節点である。また各トランジ
スタのS,D,Gはそれぞれソース、ドレイン、ゲート
を示す。これらはそれぞれ図1に示す実施の形態1と同
一又は相当のものである。
【0045】しかし、この実施の形態4では、第一節点
N1の電位を規定する定電圧トランジスタ回路C1の構成
が異なっている。即ち、定電圧トランジスタ回路C1は
Pチャンネル型のMOSトランジスタQ4,Q5,Q6が
直列に接続されて構成されており、さらMOSトランジ
スタQ6に並列にヒューズFが接続されている。また、
トランジスタQ4,Q5,Q6はそれぞれドレインDとゲ
ートGが短絡されている。
N1の電位を規定する定電圧トランジスタ回路C1の構成
が異なっている。即ち、定電圧トランジスタ回路C1は
Pチャンネル型のMOSトランジスタQ4,Q5,Q6が
直列に接続されて構成されており、さらMOSトランジ
スタQ6に並列にヒューズFが接続されている。また、
トランジスタQ4,Q5,Q6はそれぞれドレインDとゲ
ートGが短絡されている。
【0046】このように、この実施の形態4では、動作
点VSPを決定する高抵抗R1につながる定電圧トランジ
スタ回路C1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
点VSPを決定する高抵抗R1につながる定電圧トランジ
スタ回路C1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
【0047】このようにすると、MOSトランジスタQ
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のMOSトランジスタQ4,Q5のしきい値電圧
によって定まるが、ヒューズFが切断された場合には節
点N1の電位は3個のMOSトランジスタQ4,Q5,Q6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点VSPの調整が可能にな
る。
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のMOSトランジスタQ4,Q5のしきい値電圧
によって定まるが、ヒューズFが切断された場合には節
点N1の電位は3個のMOSトランジスタQ4,Q5,Q6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点VSPの調整が可能にな
る。
【0048】例えば、図1の実施の形態1では動作点が
約3.5Vくらいとする。この図1の降圧回路VSを設け
た製品をプロセスの進歩などにより最初と異なるプロセ
スで再び製造することになったとすると、トランジスタ
の信頼性が以前よりも向上して、たとえば5Vまでかけ
ることができるようになったとする。その場合でも、図
1の降圧回路VSでは、3.5Vで降圧することになる。
この場合、折角のプロセス製造技術の向上を生かせず降
圧した電位を内部回路C5に供給するので、無用にソフ
トエラーに大して弱くすることになる。
約3.5Vくらいとする。この図1の降圧回路VSを設け
た製品をプロセスの進歩などにより最初と異なるプロセ
スで再び製造することになったとすると、トランジスタ
の信頼性が以前よりも向上して、たとえば5Vまでかけ
ることができるようになったとする。その場合でも、図
1の降圧回路VSでは、3.5Vで降圧することになる。
この場合、折角のプロセス製造技術の向上を生かせず降
圧した電位を内部回路C5に供給するので、無用にソフ
トエラーに大して弱くすることになる。
【0049】そこで、この実施の形態4のごとく、予め
ヒューズで短絡したトランジスタを設けておいて、プロ
セス技術の向上に応じてこのヒューズを切断することに
より、内部回路C5の信頼性を維持しながら最大限のソ
フトエラー耐性を獲得することがでる。
ヒューズで短絡したトランジスタを設けておいて、プロ
セス技術の向上に応じてこのヒューズを切断することに
より、内部回路C5の信頼性を維持しながら最大限のソ
フトエラー耐性を獲得することがでる。
【0050】なお、この場合のヒューズFは、例えばポ
リシリコンの膜で形成されたりまたメタル配線であった
りする。ヒューズFの切断は例えはレーザ光線で打つな
どによりなされる。
リシリコンの膜で形成されたりまたメタル配線であった
りする。ヒューズFの切断は例えはレーザ光線で打つな
どによりなされる。
【0051】実施の形態5 図7はこの発明の第5の実施の形態を示す回路図であ
る。図において、VCCは第一電源線、VGは第二電源
線、R1,R3は抵抗、C1は定電圧トランジスタ回路、
C2は定電圧回路手段、C3は入力回路手段、C4は出力
回路手段、C5は半導体記憶回路部としての内部回路で
あり、Q1は第一トランジスタ回路としてのPチャンネ
ル型のMOSトランジスタ、Q2は第二トランジスタ回
路としてのPチャンネル型のMOSトランジスタ、Q3
は第三トランジスタ回路としてのNチャンネル型のMO
Sトランジスタ、N1は第一節点、N2は第二節点、N3
は第三節点である。また各トランジスタのS,D,Gは
それぞれソース、ドレイン、ゲートを示す。これらはそ
れぞれ図1に示す実施の形態1と同一又は相当のもので
ある。
る。図において、VCCは第一電源線、VGは第二電源
線、R1,R3は抵抗、C1は定電圧トランジスタ回路、
C2は定電圧回路手段、C3は入力回路手段、C4は出力
回路手段、C5は半導体記憶回路部としての内部回路で
あり、Q1は第一トランジスタ回路としてのPチャンネ
ル型のMOSトランジスタ、Q2は第二トランジスタ回
路としてのPチャンネル型のMOSトランジスタ、Q3
は第三トランジスタ回路としてのNチャンネル型のMO
Sトランジスタ、N1は第一節点、N2は第二節点、N3
は第三節点である。また各トランジスタのS,D,Gは
それぞれソース、ドレイン、ゲートを示す。これらはそ
れぞれ図1に示す実施の形態1と同一又は相当のもので
ある。
【0052】しかし、この実施の形態4では、第一節点
N1の電位を規定する定電圧トランジスタ回路C1の構成
が異なっている。即ち、定電圧トランジスタ回路C1は
Pチャンネル型のMOSトランジスタQ4,Q5TとNチ
ャンネル型のMOSトランジスタQ6が直列に接続され
て構成されており、さらNチャンネルMOSトランジス
タQ6に並列にヒューズFが接続されている。また、ト
ランジスタQ4,Q5,Q6はそれぞれドレインDとゲー
トGが短絡されている。
N1の電位を規定する定電圧トランジスタ回路C1の構成
が異なっている。即ち、定電圧トランジスタ回路C1は
Pチャンネル型のMOSトランジスタQ4,Q5TとNチ
ャンネル型のMOSトランジスタQ6が直列に接続され
て構成されており、さらNチャンネルMOSトランジス
タQ6に並列にヒューズFが接続されている。また、ト
ランジスタQ4,Q5,Q6はそれぞれドレインDとゲー
トGが短絡されている。
【0053】このように、この実施の形態5では、動作
点VSPを決定する高抵抗R1につながる定電圧トランジ
スタ回路C1の複数の直列MOSトランジスタをPチャ
ンネル型とNチャンネル型と組み合わせるとともに、ヒ
ューズFで短絡されるMOSトランジスタQ6をバック
ゲートのかからないNチャンネル型にしておくものであ
る。
点VSPを決定する高抵抗R1につながる定電圧トランジ
スタ回路C1の複数の直列MOSトランジスタをPチャ
ンネル型とNチャンネル型と組み合わせるとともに、ヒ
ューズFで短絡されるMOSトランジスタQ6をバック
ゲートのかからないNチャンネル型にしておくものであ
る。
【0054】このようにすると、MOSトランジスタQ
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のPチャンネル型MOSトランジスタQ4,Q5
のしきい値電圧によって定まるが、ヒューズFが切断さ
れた場合には節点N1の電位は2個のバックゲートのか
かっているPチャンネル型MOSトランジスタQ4,Q5
と1個のバックゲートのかからないNチャンネル型MO
SトランジスタQ6のしきい値電圧によって定まる。バ
ックゲートのかからないNチャンネル型MOSトランジ
スタQ6のしきい値電圧Vtnは、通常0.7V程度と小さ
いので、これによりプロセス変動に応じて調整できる動
作点VSPの調整ステプをより細かくすることができる。
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のPチャンネル型MOSトランジスタQ4,Q5
のしきい値電圧によって定まるが、ヒューズFが切断さ
れた場合には節点N1の電位は2個のバックゲートのか
かっているPチャンネル型MOSトランジスタQ4,Q5
と1個のバックゲートのかからないNチャンネル型MO
SトランジスタQ6のしきい値電圧によって定まる。バ
ックゲートのかからないNチャンネル型MOSトランジ
スタQ6のしきい値電圧Vtnは、通常0.7V程度と小さ
いので、これによりプロセス変動に応じて調整できる動
作点VSPの調整ステプをより細かくすることができる。
【0055】なお、この場合でも、定電圧トランジスタ
回路C1に組み込まれるMOSトランジスタの個数は動
作点の所望の電位に応じて適宜選択されるものである
が、短絡されるMOSトランジスタのひとつをバックゲ
ートのかからないMOSトランジスタにしておくもので
ある。
回路C1に組み込まれるMOSトランジスタの個数は動
作点の所望の電位に応じて適宜選択されるものである
が、短絡されるMOSトランジスタのひとつをバックゲ
ートのかからないMOSトランジスタにしておくもので
ある。
【0056】実施の形態6.図8は、この発明の半導体
電位供給装置およびこれを用いた半導体記憶装置の第6
の実施の形態を示す回路図である。図において、VSは
半導体電位供給装置(以下、昇圧回路と略称する)、V
Gは第一電源線,VCCは第二電源線、R1,R3は抵抗、
C1は定電圧トランジスタ回路、C2は定電圧回路手段、
C3は入力回路手段、C4は出力回路手段、C5は半導体
記憶回路部(以下、内部回路と略称する)であり、Q1
は第一トランジスタ回路としてのNチャンネル型のMO
Sトランジスタ、Q2は第二トランジスタ回路としての
Nチャンネル型のMOSトランジスタ、Q3は第三トラ
ンジスタ回路としてのPチャンネル型のMOSトランジ
スタ、Q4,Q5はNチャンネル型のMOSトランジス
タ、N1は第一節点、N2は第二節点、N3は第三節点で
ある。また各トランジスタのS,D,Gはそれぞれソー
ス、ドレイン、ゲートを示す。
電位供給装置およびこれを用いた半導体記憶装置の第6
の実施の形態を示す回路図である。図において、VSは
半導体電位供給装置(以下、昇圧回路と略称する)、V
Gは第一電源線,VCCは第二電源線、R1,R3は抵抗、
C1は定電圧トランジスタ回路、C2は定電圧回路手段、
C3は入力回路手段、C4は出力回路手段、C5は半導体
記憶回路部(以下、内部回路と略称する)であり、Q1
は第一トランジスタ回路としてのNチャンネル型のMO
Sトランジスタ、Q2は第二トランジスタ回路としての
Nチャンネル型のMOSトランジスタ、Q3は第三トラ
ンジスタ回路としてのPチャンネル型のMOSトランジ
スタ、Q4,Q5はNチャンネル型のMOSトランジス
タ、N1は第一節点、N2は第二節点、N3は第三節点で
ある。また各トランジスタのS,D,Gはそれぞれソー
ス、ドレイン、ゲートを示す。
【0057】この実施の形態6においては、定電圧回路
手段C2は第一電源線としての接地電位線VGに接続され
た高抵抗R1と第二電源線としての電源電位線VCCに接
続された定電圧トランジスタ回路C1とが第一節点N1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路C1は、ゲートとドレインとが短絡されたN
チャンネル型の複数のMOSトランジスタQ4,Q5が直
列に接続された構成になっている。
手段C2は第一電源線としての接地電位線VGに接続され
た高抵抗R1と第二電源線としての電源電位線VCCに接
続された定電圧トランジスタ回路C1とが第一節点N1に
おいて直列接続されている。そして、この定電圧トラン
ジスタ回路C1は、ゲートとドレインとが短絡されたN
チャンネル型の複数のMOSトランジスタQ4,Q5が直
列に接続された構成になっている。
【0058】次に、入力回路手段C3は接地電位線VGに
接続されゲート(G)に上記第一節点N1から電位が供
給されるNチャンネル型の第一MOSトランジスタQ1
が電源電位線VCCに接続された抵抗R3と第二節点N2に
おいて直列に接続されている。
接続されゲート(G)に上記第一節点N1から電位が供
給されるNチャンネル型の第一MOSトランジスタQ1
が電源電位線VCCに接続された抵抗R3と第二節点N2に
おいて直列に接続されている。
【0059】次に、出力回路手段C4は、接地電位線VG
と外部に電位VSSを供給する第三節点N3との間に接続
されゲート(G)に上記第二節点N2から電位が供給さ
れるNチャンネル型の第二MOSトランジスタQ2とこ
の第二MOSトランジスタQ2に並列に接続されたPチ
ャンネル型の第三MOSトランジスタQ3とから構成さ
れている。そしてこのPチャンネル型の第三MOSトラ
ンジスタQ3は、ゲートとドレインとが短絡されてい
る。
と外部に電位VSSを供給する第三節点N3との間に接続
されゲート(G)に上記第二節点N2から電位が供給さ
れるNチャンネル型の第二MOSトランジスタQ2とこ
の第二MOSトランジスタQ2に並列に接続されたPチ
ャンネル型の第三MOSトランジスタQ3とから構成さ
れている。そしてこのPチャンネル型の第三MOSトラ
ンジスタQ3は、ゲートとドレインとが短絡されてい
る。
【0060】この図8の実施の形態6は、第一電源線即
ち接地電位線VGの昇圧回路であり、図1の電源電位線
VCCの降圧回路と対称的に対応するものである。もとも
と実施の形態1〜5に述べた降圧回路VSは、トランジ
スタの信頼性を確保するために内部回路C5にかかる電
圧を下げるものであるから、この実施の形態6のように
内部回路C5に供給される内部供給電位VGINTを接地電
位VGから昇圧することでも同じようにトランジスタの
信頼性の確保は可能である。この状態を図9に示す。
ち接地電位線VGの昇圧回路であり、図1の電源電位線
VCCの降圧回路と対称的に対応するものである。もとも
と実施の形態1〜5に述べた降圧回路VSは、トランジ
スタの信頼性を確保するために内部回路C5にかかる電
圧を下げるものであるから、この実施の形態6のように
内部回路C5に供給される内部供給電位VGINTを接地電
位VGから昇圧することでも同じようにトランジスタの
信頼性の確保は可能である。この状態を図9に示す。
【0061】図8において、外部電圧をVCC、節点N1
での電位をVN1とし、VtnをNチャンネルMOSトラ
ンジスタQ1のバックゲート効果なしのしきい値電圧と
すると、 VCCーVN1=Vtn となったときにNチャンネルMOSトランジスタQ1が
オンして接地電位の昇圧と接地電位との直結とが切り替
わる。このときのVCCを動作点VSPとすると、 VSPーVN1=Vtn VSP=VN1+Vtn の関係がある。
での電位をVN1とし、VtnをNチャンネルMOSトラ
ンジスタQ1のバックゲート効果なしのしきい値電圧と
すると、 VCCーVN1=Vtn となったときにNチャンネルMOSトランジスタQ1が
オンして接地電位の昇圧と接地電位との直結とが切り替
わる。このときのVCCを動作点VSPとすると、 VSPーVN1=Vtn VSP=VN1+Vtn の関係がある。
【0062】この実施の形態6では、抵抗R1の値がば
らついた場合でも節点N1はトランジスタQ4,Q5のし
きい値電圧の合計で決定される。即ち、Vtn'をPチャ
ンネルMOSトランジスタのバックゲート効果ありのし
きい値とすると、外部電源電圧VCCが2Vtn'+Vtnと
なったときが動作点となる。
らついた場合でも節点N1はトランジスタQ4,Q5のし
きい値電圧の合計で決定される。即ち、Vtn'をPチャ
ンネルMOSトランジスタのバックゲート効果ありのし
きい値とすると、外部電源電圧VCCが2Vtn'+Vtnと
なったときが動作点となる。
【0063】したがって、外部電源電圧VCCが2Vtn'
以下のときは、Q4,Q5はオフしており、節点N1は抵
抗R1により充電されて接地電位VGとなる。これによ
りNチャンネルMOSトランジスタQ1はオフ、そして
抵抗R3によって節点N2は電源電圧VCC付近にまで上昇
する。これによりNチャンネルMOSトランジスタQ2
はオンし、内部回路C5の接地電位VGを供給する節点N
3の内部供給電位VGINTは接地電位VGと同じになる。
以下のときは、Q4,Q5はオフしており、節点N1は抵
抗R1により充電されて接地電位VGとなる。これによ
りNチャンネルMOSトランジスタQ1はオフ、そして
抵抗R3によって節点N2は電源電圧VCC付近にまで上昇
する。これによりNチャンネルMOSトランジスタQ2
はオンし、内部回路C5の接地電位VGを供給する節点N
3の内部供給電位VGINTは接地電位VGと同じになる。
【0064】一方、外部電源電圧VCCが2Vtn'より大
きいときは、NチャンネルMOSトランジスタQ4,Q5
がオンし、節点N1はVCC−2Vtn'になる。そして外部
電源電圧VCCが2Vtn'+Vtnを越えるとNチャンネル
MOSトランジスタQ1がオンして節点N2が下がって、
NチャンネルMOSトランジスタQ2がオフする。これ
により内部の半導体記憶回路部C5への内部供給電位V
GINTの給電は、PチャンネルMOSトランジスタQ3を
通じてのみになり、内部回路C5の接地電位はPチャン
ネルMOSトランジスタQ3のしきい値電圧Vtp分昇圧
された電位が供給されることになる。
きいときは、NチャンネルMOSトランジスタQ4,Q5
がオンし、節点N1はVCC−2Vtn'になる。そして外部
電源電圧VCCが2Vtn'+Vtnを越えるとNチャンネル
MOSトランジスタQ1がオンして節点N2が下がって、
NチャンネルMOSトランジスタQ2がオフする。これ
により内部の半導体記憶回路部C5への内部供給電位V
GINTの給電は、PチャンネルMOSトランジスタQ3を
通じてのみになり、内部回路C5の接地電位はPチャン
ネルMOSトランジスタQ3のしきい値電圧Vtp分昇圧
された電位が供給されることになる。
【0065】この実施の形態6では、動作点は常に2V
tn'+Vtnで規定されるので、抵抗値R1が変動しても動
作点が大きく変動することがない。通常Vtn=0.7
V,Vtn'=1.4V程度なので、動作点は3.5V付近
になる。即ち、通常の外部電源5Vでの動作時は昇圧回
路VSにより内部回路C5に供給される接地電位を昇圧
し、データ保持のみのときは接地電位VGを昇圧せず、
内部回路C5のメモリセルのデータを保護する。
tn'+Vtnで規定されるので、抵抗値R1が変動しても動
作点が大きく変動することがない。通常Vtn=0.7
V,Vtn'=1.4V程度なので、動作点は3.5V付近
になる。即ち、通常の外部電源5Vでの動作時は昇圧回
路VSにより内部回路C5に供給される接地電位を昇圧
し、データ保持のみのときは接地電位VGを昇圧せず、
内部回路C5のメモリセルのデータを保護する。
【0066】また、外部電圧VCCが急激に上昇した場
合、例えば、データ保持モードの3Vから通常の5Vに
切り替わった場合、従来例では節点N1の電位が上がる
のに非常に時間がかかってしまう。これにたいし実施の
形態6では、NチャンネルMOSトランジスタQ4,Q5
がオンしてすばやく節点N1の電位を上昇させることに
より、外部電源の変化に追随して内部の電圧を切り替え
ることができる。
合、例えば、データ保持モードの3Vから通常の5Vに
切り替わった場合、従来例では節点N1の電位が上がる
のに非常に時間がかかってしまう。これにたいし実施の
形態6では、NチャンネルMOSトランジスタQ4,Q5
がオンしてすばやく節点N1の電位を上昇させることに
より、外部電源の変化に追随して内部の電圧を切り替え
ることができる。
【0067】実施の形態7.図10は、この発明の第7
の実施の形態を示す回路図である。この実施の形態7で
は、節点N1の電位を規定する定電圧トランジスタ回路
C1の構成が異なっている。即ち、定電圧トランジスタ
回路C1はPチャンネル型のMOSトランジスタQ4,Q
5,Q6が直列に接続されて構成されている。また、トラ
ンジスタQ4,Q5,Q6はそれぞれドレインDとゲート
Gが短絡されている。この構成においてトランジスタQ
4,Q5はバックゲートがかかっているが、トランジスタ
Q6はバックゲートがかかっていない。その他の構成
は、図8の実施の形態6と同様であり、同一符号は同一
要素を示すので、説明を省略する。
の実施の形態を示す回路図である。この実施の形態7で
は、節点N1の電位を規定する定電圧トランジスタ回路
C1の構成が異なっている。即ち、定電圧トランジスタ
回路C1はPチャンネル型のMOSトランジスタQ4,Q
5,Q6が直列に接続されて構成されている。また、トラ
ンジスタQ4,Q5,Q6はそれぞれドレインDとゲート
Gが短絡されている。この構成においてトランジスタQ
4,Q5はバックゲートがかかっているが、トランジスタ
Q6はバックゲートがかかっていない。その他の構成
は、図8の実施の形態6と同様であり、同一符号は同一
要素を示すので、説明を省略する。
【0068】この場合、バックゲート効果なしのPチャ
ンネルMOSトランジスタのしきい値電圧をVtp、バッ
クゲート効果ありのNチャンネルMOSトランジスタの
しきい値電圧をVtp'とすると、動作点を決める節点N1
の電位は、2Vtp'+Vtpとなる。NチャンネルMOS
トランジスタのしきい値電圧はバックゲート効果ありの
ときVtpは約0.7V,バックゲート効果なしのときVt
p'は約1.4Vであるから、バックゲート効果なしのP
チャンネルMOSトランジスタを直列に挿入することに
よって節点N1の電位の設定を小幅に調整できる利点が
ある。
ンネルMOSトランジスタのしきい値電圧をVtp、バッ
クゲート効果ありのNチャンネルMOSトランジスタの
しきい値電圧をVtp'とすると、動作点を決める節点N1
の電位は、2Vtp'+Vtpとなる。NチャンネルMOS
トランジスタのしきい値電圧はバックゲート効果ありの
ときVtpは約0.7V,バックゲート効果なしのときVt
p'は約1.4Vであるから、バックゲート効果なしのP
チャンネルMOSトランジスタを直列に挿入することに
よって節点N1の電位の設定を小幅に調整できる利点が
ある。
【0069】なお、この図10では、定電圧トランジス
タ回路C1は3個のトランジスタで構成されているが、
これは必要な電位に応じて個数を適宜調整すればよい。
タ回路C1は3個のトランジスタで構成されているが、
これは必要な電位に応じて個数を適宜調整すればよい。
【0070】実施の形態8.図11は、この発明の第8
の実施の形態を示す回路図である。この実施の形態8で
は、節点N1の電位を規定する定電圧トランジスタ回路
C1の構成が異なっている。即ち、定電圧トランジスタ
回路C1はNチャンネル型のMOSトランジスタQ4,Q
5とPチャンネル型のMOSトランジスタQ6とが直列に
接続されて構成されている。また、トランジスタQ4,
Q5,Q6はそれぞれドレインDとゲートGが短絡されて
いる。この構成においてトランジスタQ4,Q5はバック
ゲートがかかっているが、トランジスタQ6はバックゲ
ートがかかっていない。その他の構成は、図8の実施の
形態6と同様であり、同一符号は同一要素を示すので、
説明を省略する。
の実施の形態を示す回路図である。この実施の形態8で
は、節点N1の電位を規定する定電圧トランジスタ回路
C1の構成が異なっている。即ち、定電圧トランジスタ
回路C1はNチャンネル型のMOSトランジスタQ4,Q
5とPチャンネル型のMOSトランジスタQ6とが直列に
接続されて構成されている。また、トランジスタQ4,
Q5,Q6はそれぞれドレインDとゲートGが短絡されて
いる。この構成においてトランジスタQ4,Q5はバック
ゲートがかかっているが、トランジスタQ6はバックゲ
ートがかかっていない。その他の構成は、図8の実施の
形態6と同様であり、同一符号は同一要素を示すので、
説明を省略する。
【0071】図8に示した実施の形態6では、動作点が
約3.5Vであった。仮に、内部回路C5の信頼性の確保
が4.5Vまで可能なスタテイック・ランダム・アクセ
ス・メモリーSRAMに図8の実施の形態6の昇圧回路
VSを用いた場合、4.5Vまで電圧をかけてよい回路
を3.5Vまで降圧しているため、無用にソフトエラー
に弱くなる。
約3.5Vであった。仮に、内部回路C5の信頼性の確保
が4.5Vまで可能なスタテイック・ランダム・アクセ
ス・メモリーSRAMに図8の実施の形態6の昇圧回路
VSを用いた場合、4.5Vまで電圧をかけてよい回路
を3.5Vまで降圧しているため、無用にソフトエラー
に弱くなる。
【0072】実施の形態6において動作点VSPをあげる
ためには、高抵抗R1につながるNチャンネルMOSト
ランジスタの数を増やすのが簡単である。しかし、単純
に3個直列に接続すると、動作点VSPは約4.9Vとな
ってしまい、信頼性を確保できる限界の電圧4.5V以
上が内部にかかってしまうことになる。そこで追加する
トランジスタを、バックゲートのかかるNチャンネルM
OSトランジスタではなく、バックゲートのかからない
PチャンネルMOSトランジスタをQ6として追加した
の図11に示す実施の形態8である。
ためには、高抵抗R1につながるNチャンネルMOSト
ランジスタの数を増やすのが簡単である。しかし、単純
に3個直列に接続すると、動作点VSPは約4.9Vとな
ってしまい、信頼性を確保できる限界の電圧4.5V以
上が内部にかかってしまうことになる。そこで追加する
トランジスタを、バックゲートのかかるNチャンネルM
OSトランジスタではなく、バックゲートのかからない
PチャンネルMOSトランジスタをQ6として追加した
の図11に示す実施の形態8である。
【0073】この実施の形態8のPチャンネルMOSト
ランジスタQ6はソース電極Sが電源電位VCCに接続さ
れているためにバックゲートがかからず、従ってしきい
値電圧Vtpは比較的小さく、約0.7Vである。従っ
て、この場合の動作点Vspは,約4.2Vとなる。
ランジスタQ6はソース電極Sが電源電位VCCに接続さ
れているためにバックゲートがかからず、従ってしきい
値電圧Vtpは比較的小さく、約0.7Vである。従っ
て、この場合の動作点Vspは,約4.2Vとなる。
【0074】このように、内部回路C5のスタテイック
・ランダム・アクセス・メモリーSRAMの信頼性の確
保が4.5Vまで可能な場合には、丁度好適な電位とな
り内部回路の信頼性が損なわれることなしに、ソフトエ
ラー耐性を向上させることができる。
・ランダム・アクセス・メモリーSRAMの信頼性の確
保が4.5Vまで可能な場合には、丁度好適な電位とな
り内部回路の信頼性が損なわれることなしに、ソフトエ
ラー耐性を向上させることができる。
【0075】なお、図11の定電圧トランジスタ回路C
1においては、NチャンネルMOSトランジスタが2
個、PチャンネルMOSトランジスタが1個直列に接続
された例を示したが、この個数の組み合わせは所望の動
作点の電位に応じて適宜選択できるものである。
1においては、NチャンネルMOSトランジスタが2
個、PチャンネルMOSトランジスタが1個直列に接続
された例を示したが、この個数の組み合わせは所望の動
作点の電位に応じて適宜選択できるものである。
【0076】実施の形態9.図12は、この発明の第9
の実施の形態を示す回路図である。この実施の形態9で
は、第一節点N1の電位を規定する定電圧トランジスタ
回路C1の構成が異なっている。即ち、定電圧トランジ
スタ回路C1はNチャンネル型のMOSトランジスタQ
4,Q5,Q6が直列に接続されて構成されており、さら
MOSトランジスタQ6に並列にヒューズFが接続され
ている。また、トランジスタQ4,Q5,Q6はそれぞれ
ドレインDとゲートGが短絡されている。その他の構成
は、図8の実施の形態6と同様であり、同一符号は同一
要素を示すので、説明を省略する。
の実施の形態を示す回路図である。この実施の形態9で
は、第一節点N1の電位を規定する定電圧トランジスタ
回路C1の構成が異なっている。即ち、定電圧トランジ
スタ回路C1はNチャンネル型のMOSトランジスタQ
4,Q5,Q6が直列に接続されて構成されており、さら
MOSトランジスタQ6に並列にヒューズFが接続され
ている。また、トランジスタQ4,Q5,Q6はそれぞれ
ドレインDとゲートGが短絡されている。その他の構成
は、図8の実施の形態6と同様であり、同一符号は同一
要素を示すので、説明を省略する。
【0077】このように、この実施の形態9では、動作
点VSPを決定する高抵抗R1につながる定電圧トランジ
スタ回路C1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
点VSPを決定する高抵抗R1につながる定電圧トランジ
スタ回路C1の複数のトランジスタのうちの幾つかを予
めヒューズで短絡しておくものである。
【0078】このようにすると、MOSトランジスタQ
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のMOSトランジスタQ4,Q5のしきい値電圧
によって定まるが、ヒューズFが切断された場合には節
点N1の電位は3個のMOSトランジスタQ4,Q5,Q6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点VSPの調整が可能にな
る。
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のMOSトランジスタQ4,Q5のしきい値電圧
によって定まるが、ヒューズFが切断された場合には節
点N1の電位は3個のMOSトランジスタQ4,Q5,Q6
のしきい値電圧によって定まる。こうすることによっ
て、ヒューズの切断による動作点VSPの調整が可能にな
る。
【0079】実施の形態10.図13はこの発明の第1
0の実施の形態を示す回路図である。この実施の形態1
0では、第一節点N1の電位を規定する定電圧トランジ
スタ回路C1の構成が異なっている。即ち、定電圧トラ
ンジスタ回路C1はNチャンネル型のMOSトランジス
タQ4,Q5とPチャンネル型のMOSトランジスタQ6
が直列に接続されて構成されており、さらPチャンネル
MOSトランジスタQ6に並列にヒューズFが接続され
ている。また、トランジスタQ4,Q5,Q6はそれぞれ
ドレインDとゲートGが短絡されている。その他の構成
は、図8の実施の形態6と同様であり、同一符号は同一
要素を示すので説明を省略する。
0の実施の形態を示す回路図である。この実施の形態1
0では、第一節点N1の電位を規定する定電圧トランジ
スタ回路C1の構成が異なっている。即ち、定電圧トラ
ンジスタ回路C1はNチャンネル型のMOSトランジス
タQ4,Q5とPチャンネル型のMOSトランジスタQ6
が直列に接続されて構成されており、さらPチャンネル
MOSトランジスタQ6に並列にヒューズFが接続され
ている。また、トランジスタQ4,Q5,Q6はそれぞれ
ドレインDとゲートGが短絡されている。その他の構成
は、図8の実施の形態6と同様であり、同一符号は同一
要素を示すので説明を省略する。
【0080】このように、この実施の形態10では、動
作点VSPを決定する高抵抗R1につながる定電圧トラン
ジスタ回路C1の複数の直列MOSトランジスタをPチ
ャンネル型とNチャンネル型と組み合わせるとともに、
ヒューズFで短絡されるMOSトランジスタQ6をバッ
クゲートのかからないPチャンネル型にしておくもので
ある。
作点VSPを決定する高抵抗R1につながる定電圧トラン
ジスタ回路C1の複数の直列MOSトランジスタをPチ
ャンネル型とNチャンネル型と組み合わせるとともに、
ヒューズFで短絡されるMOSトランジスタQ6をバッ
クゲートのかからないPチャンネル型にしておくもので
ある。
【0081】このようにすると、MOSトランジスタQ
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のNチャンネル型MOSトランジスタQ4,Q5
のしきい値電圧によって定まるが、ヒューズFが切断さ
れた場合には節点N1の電位は2個のバックゲートのか
かっているNチャンネル型MOSトランジスタQ4,Q5
と1個のバックゲートのかからないPチャンネル型MO
SトランジスタQ6のしきい値電圧によって定まる。バ
ックゲートのかからないPチャンネル型MOSトランジ
スタQ6のしきい値電圧Vtpは、通常0.7V程度と小
さいので、これによりプロセス変動に応じて調整できる
動作点VSPの調整ステプをより細かくすることができ
る。
6がヒューズFで短絡されている状態では、節点N1の電
位は2個のNチャンネル型MOSトランジスタQ4,Q5
のしきい値電圧によって定まるが、ヒューズFが切断さ
れた場合には節点N1の電位は2個のバックゲートのか
かっているNチャンネル型MOSトランジスタQ4,Q5
と1個のバックゲートのかからないPチャンネル型MO
SトランジスタQ6のしきい値電圧によって定まる。バ
ックゲートのかからないPチャンネル型MOSトランジ
スタQ6のしきい値電圧Vtpは、通常0.7V程度と小
さいので、これによりプロセス変動に応じて調整できる
動作点VSPの調整ステプをより細かくすることができ
る。
【0082】なお、この場合でも、定電圧トランジスタ
回路C1に組み込まれるMOSトランジスタの個数は動
作点の所望の電位に応じて適宜選択される。そして、短
絡されるMOSトランジスタのひとつをバックゲートの
かからないMOSトランジスタにしておくものである。
回路C1に組み込まれるMOSトランジスタの個数は動
作点の所望の電位に応じて適宜選択される。そして、短
絡されるMOSトランジスタのひとつをバックゲートの
かからないMOSトランジスタにしておくものである。
【図1】 本発明の半導体電位供給装置およびこれを用
いた半導体記憶装置圧回路の第1の実施の形態を示す回
路図。
いた半導体記憶装置圧回路の第1の実施の形態を示す回
路図。
【図2】 本発明の第1の実施の形態の動作を説明を示
する図。
する図。
【図3】 本発明の第1の実施の形態の動作を説明を示
する図。
する図。
【図4】 本発明の第2の実施の形態を示す回路図。
【図5】 本発明の第3の実施の形態を示す回路図。
【図6】 本発明の第4の実施の形態を示す回路図。
【図7】 本発明の第5の実施の形態を示す回路図。
【図8】 本発明の第6の実施の形態を示す回路図
【図9】 本発明の第6の実施の形態の動作を説明を示
するための図。
するための図。
【図10】本発明の第7の実施の形態を示す回路図。
【図11】本発明の第8の実施の形態を示す回路図。
【図12】本発明の第9の実施の形態を示す回路図。
【図13】本発明の第10の実施の形態を示す回路図。
【図14】従来の半導体電位供給装置を示す回路図。
【図15】従来の半導体電位供給装置の動作を説明する
図。
図。
【図16】従来の半導体電位供給装置の動作を説明する
図。
図。
VS 半導体電位供給装置、VCC 第一電源線(又は第二
電源線)、VG 第二電源線(又は第一電源線)、R1,R
2,R3 抵抗、C1 定電圧トランジスタ回路、C2 定
電圧回路手段、C3 入力回路手段、C4 出力回路手
段、C5 半導体記憶回路部、Q1 第一トランジスタ回
路(MOSトランジスタ)、Q2 第二トランジスタ回
路(MOSトランジスタ)、Q3 第三トランジスタ回
路(MOSトランジスタ)、G 制御電極(ゲート)、
D ドレイン、S ソース、N1 第一節点、N2 第二
節点、N2 第三節点。
電源線)、VG 第二電源線(又は第一電源線)、R1,R
2,R3 抵抗、C1 定電圧トランジスタ回路、C2 定
電圧回路手段、C3 入力回路手段、C4 出力回路手
段、C5 半導体記憶回路部、Q1 第一トランジスタ回
路(MOSトランジスタ)、Q2 第二トランジスタ回
路(MOSトランジスタ)、Q3 第三トランジスタ回
路(MOSトランジスタ)、G 制御電極(ゲート)、
D ドレイン、S ソース、N1 第一節点、N2 第二
節点、N2 第三節点。
Claims (8)
- 【請求項1】 第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段、上記第一電源線
に接続され制御電極に上記第一節点から電位が供給され
る第一トランジスタ回路と上記第二電源線に接続された
抵抗とを第二節点において直列に接続する入力回路手
段、および上記第一電源線と外部に電位を供給する第三
節点との間に接続され制御電極に上記第二節点から電位
が供給される第二トランジスタ回路とこの第二トランジ
スタ回路に並列に接続された第三トランジスタ回路とを
有する出力回路手段とを備えたことを特徴とする半導体
電位供給装置。 - 【請求項2】 上記定電圧トランジスタ回路をゲートと
ドレインとが短絡された一つまたは直列接続された複数
のMOSトランジスタで構成したことを特徴とする請求
項1に記載の半導体電位供給装置。 - 【請求項3】 上記定電圧トランジスタ回路をバックゲ
ートがかからない少なくとも一つのMOSトランジスタ
を含むように構成したことを特徴とする請求項2に記載
の半導体電位供給装置。 - 【請求項4】 上記定電圧トランジスタ回路をそれぞれ
ゲートとドレインとが短絡された一つまたは複数のPチ
ャンネルMOSトランジスタとNチャンネルMOSトラ
ンジスタとを直列接続して構成したことを特徴とする請
求項2に記載の半導体電位供給装置。 - 【請求項5】 上記定電圧トランジスタ回路を構成する
MOSトランジスタの少なくとも一つをヒューズで短絡
したことを特徴とする請求項1〜請求項4に記載の半導
体電位供給装置。 - 【請求項6】 上記定電圧トランジスタ回路においてバ
ックゲートがかからないMOSトランジスタの少なくと
も一つをヒューズで短絡したことを特徴とする請求項3
に記載の半導体電位供給装置。 - 【請求項7】 上記第三トランジスタ回路をゲートとド
レインとが短絡されたMOSトランジスタで構成したこ
とを特徴とする請求項1〜請求項6に記載の半導体電位
供給装置。 - 【請求項8】 第一電源線に接続された抵抗と第二電源
線に接続された定電圧トランジスタ回路とを第一節点に
おいて直列に接続する定電圧回路手段、上記第一電源線
に接続され制御電極に上記第一節点から電位が供給され
る第一トランジスタ回路と上記第二電源線に接続された
抵抗とを第二節点において直列に接続する入力回路手
段、上記第一電源線と第三節点との間に接続され制御電
極に上記第二節点から電位が供給される第二トランジス
タ回路とこの第二トランジスタ回路に並列に接続された
第三トランジスタ回路とを有する出力回路手段、および
上記第三節点に接続されて電位供給される半導体記憶回
路部とを備えたことを特徴とする半導体記憶装置。
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Cited By (3)
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---|---|---|---|---|
KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
KR100479822B1 (ko) * | 2002-07-11 | 2005-03-30 | 주식회사 하이닉스반도체 | 내부 전압 안정화 회로 |
JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | 256Megダイナミックランダムアクセスメモリ |
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US6933760B2 (en) * | 2003-09-19 | 2005-08-23 | Intel Corporation | Reference voltage generator for hysteresis circuit |
US7164561B2 (en) * | 2004-02-13 | 2007-01-16 | Sandisk Corporation | Voltage regulator using protected low voltage devices |
US7391193B2 (en) * | 2005-01-25 | 2008-06-24 | Sandisk Corporation | Voltage regulator with bypass mode |
JP4475174B2 (ja) * | 2005-06-09 | 2010-06-09 | ソニー株式会社 | 記憶装置 |
EP2779456B1 (en) * | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for reducing overdrive need in mos switching and logic circuit |
JP6951868B2 (ja) * | 2017-05-24 | 2021-10-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体装置 |
CN111752328A (zh) * | 2020-06-02 | 2020-10-09 | 珠海泓芯科技有限公司 | 带隙基准电压产生电路 |
Family Cites Families (6)
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---|---|---|---|---|
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FR2655762B1 (fr) * | 1989-12-07 | 1992-01-17 | Sgs Thomson Microelectronics | Fusible mos a claquage d'oxyde tunnel programmable. |
JPH03207091A (ja) * | 1990-01-08 | 1991-09-10 | Nec Corp | 内部電源電圧降圧回路 |
JPH05290572A (ja) * | 1992-04-08 | 1993-11-05 | Nec Corp | 半導体集積回路 |
US5424655A (en) * | 1994-05-20 | 1995-06-13 | Quicklogic Corporation | Programmable application specific integrated circuit employing antifuses and methods therefor |
DE69531032T2 (de) * | 1994-09-21 | 2003-11-27 | Nec Electronics Corp., Kawasaki | Spannungspegel-Verschiebungsschaltung |
-
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-
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | 256Megダイナミックランダムアクセスメモリ |
JP4495096B2 (ja) * | 1997-05-30 | 2010-06-30 | ミクロン テクノロジー,インコーポレイテッド | 256Megダイナミックランダムアクセスメモリ |
KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
KR100479822B1 (ko) * | 2002-07-11 | 2005-03-30 | 주식회사 하이닉스반도체 | 내부 전압 안정화 회로 |
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