JPH04212782A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04212782A JPH04212782A JP9155150A JP5515091A JPH04212782A JP H04212782 A JPH04212782 A JP H04212782A JP 9155150 A JP9155150 A JP 9155150A JP 5515091 A JP5515091 A JP 5515091A JP H04212782 A JPH04212782 A JP H04212782A
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Abstract
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Description
る外部供給電圧に対して降下させたチップ内電源電圧を
チップ上で作るためのオンチップ電圧制御回路に関する
。
トランジスタが微細化している。このため耐圧も従来の
ものより低下しているので、電源電圧を下げる必要があ
る。また、性能的にも高電圧(たとえば5V)でゲート
長が耐圧的に問題がない0.8ミクロンのトランジスタ
で作る回路よりも低電圧(たとえば3.3V)でゲート
長を短く0.5ミクロンにした場合を比べると、後者の
方が回路動作は高速である。このため微細化に伴い電源
電圧を最適な値に下げるべきであるが、チップに供給す
る電圧はまちまちであると多種類のICを同時に使う時
に不便であるから、たとえば5Vといった値に標準化さ
れている。このためチップの中で最適な値の電圧を作る
回路を設ける必要がある。
られていた回路(オンチップ電圧レギュレータ)の代表
的な例である。トランジスタQ1 は例えば5Vである
外部供給電圧VEXT に対し直列制御レギュレータと
して働き、例えば3.3Vである内部電圧VINT を
作る。トランジスタQ1 のゲートは、リング発振器O
SCの交流信号をダイオード接続したトランジスタQ3
で整流した電圧で充電される。このゲート電圧VG1
は、トランジスタQ4 で一定電位にクランプされる。 なぜならトランジスタQ4 はチップ内で作った基準電
圧VREF に接続されているからである。基準電圧V
REF は、MOSトランジスタのしきい値から作る等
、いくつかの公知の発生方法がある。トランジスタQ2
は、トランジスタQ1 のゲートを電源投入時に充電
するためのものである。基準電圧VREF はこのトラ
ンジスタQ2 のゲートと発振器OSCへも与えられ、
後者は発振電圧を一定化する。Cはコンデンサで、充電
電圧を高くする効果がある。例えば発振器OSCの出力
電圧が負のときコンデンサCはQ2 を通して該Q2
側が正に充電され、発振器OSCの出力電圧が正になる
と、この正の電圧とコンデンサ電圧の和がVG1の充電
電圧になり、該電圧を高める。ゲート電圧VG1は外部
供給電圧VEXT に同程度なので、VG1を作るのに
高い電圧が必要である。高電圧化は、発振させ、整流す
る(ピーク電圧が得られる)ことでも行われている。
うにドレイン電流ID はID =k(VG −Vth
)2 の関係があり、レギュレータトランジスタのQ1
のターンオン特性はゲートソース間の電圧VGSの二
乗に比例するため、チップ内の消費電流がΔIだけ変動
したとき内部電圧もΔVだけ変動してしまうことである
。DRAMを例にとれば、待機状態で0.1mA程度の
電流が、活性化時のピークでは100mA以上にもなり
、1000倍もの変化をする。トランジスタのゲート幅
を大きくしてkの値を十分大きくすれば変動は少なくで
きるが、ゲート幅が余りに巨大なトランジスタはチップ
面積の制約上作りにくい。つまり図10(a)の回路で
はチップ内の消費電流が一定でない場合に内部電圧VI
NT の変動を抑えにくい欠点があった。またトランジ
スタQ1 の寸法を大きくしすぎると、サブスレッショ
ルド電流が顕著になってきて微小電流時のしきい値が極
端に低下してしまうため、消費電流が1000倍も変化
するときにはVINT の変動原因となる。
した回路も開発されており、図11がその一例である。 図11ではレギュレータトランジスタQ1 のゲート電
圧はトランジスタQ11〜Q14で構成するカレントミ
ラー型アナログ差動増幅回路の出力で制御されており、
トランジスタQ1 のドレインつまりVINT を出力
する端子から差動増幅回路のトランジスタQ12のゲー
トへ負帰還がかけられている。このため内部電圧VIN
T は差動増幅回路のもう一方の入力端子に加えられた
基準電圧VREF に一致するように自動的に制御され
たるめ、内部電圧VINT は負荷電流つまりトランジ
スタQ1 のドレイン電流の変化に対して変化しにくく
なる。
ログ差動増幅回路が必要な増幅率を得るためにトランジ
スタQ11,Q12には100μA以上のバイアス電流
を流す必要があり、無駄な待機時の消費電流が多いとい
う欠点がある。もう1つの欠点は負帰還回路の安定性上
の配慮が必要で、安易な作り方をすると出力電圧VIN
T がリンギングを起したり、最悪の場合フィードバッ
ク系が不安定で発振状態になる可能性があることである
。
では、負荷電流変動に伴なう出力(内部)電圧変動があ
る、待機時の消費電流が大きい等の問題がある。
に伴なう内部電圧変動及び待機時消費電流が少ない電圧
制御回路及びこれを用いた半導体メモリ装置を提供する
ことを目的とするものである。
本発明では、直列制御トランジスタQ1 に対して制御
手段100を設ける。制御手段100は、所定のクロッ
ク*CLK(*はローアクティブな信号を示す)を受け
、このクロックの状態(活性期間またはその周波数(活
性/不活性の頻度))に応じてトランジスタQ1 の抵
抗を変え、内部電圧VINT が、チップが待機状態で
低消費電流のときと、チップが活性状態で大消費電流の
ときとで変らないようにする。
流時と小電流時で変えて、電圧降下が大電流時と小電流
時で同じにすると、内部電圧VINT は、外部供給電
圧VEXT −上記Q1 の電圧降下、であるから、V
EXT =一とすればVINT も一定になる。
大電流値はいずれも既知のほぼ一定値としてよく、従っ
て待機状態時と活性状態時でQ1 の電圧降下が不変に
なるようにその内部抵抗を調整、接点することは可能で
ある。
るいは寄生容量を含むのが普通で、従って内部電圧VI
NT の変動はこれらの容量の充放電を生じ、該変動は
比較的緩やかに行われる。またチップの活性化、待機化
は短い期間で繰り返し行われることもある。従って制御
手段100にも時定数を持たせて、その出力による直列
制御トランジスタQ1 の内部抵抗の変更が、上記充放
電ひいては内部電圧変動の程度に見合うようにして、常
に過不足なくVINT 一定への調節が行われるように
する。
帰還制御を行なうものではなく、待機時と活性時で異な
るゲート電圧をトランジスタQ1 に与えるだけのもの
であるから、消費電流は僅小で済む。
はnMOSトランジスタであり、ゲート電圧は制御手段
CMが発生する。ノードN1がその出力端である。図示
のように制御手段100は定電流源I、ダイオード接続
されたMOSトランジスタQ26〜Q29、外部入力の
活性化クロック*CLKをゲートに受けるトランジスタ
Q30、およびコンデンサCを備え、I,Q26〜Q2
9は直列に電源VA 、グランド間に接続され、Q30
はQ29と並列に接続され、CはノードN1とグランド
間に接続される。ノードN1の電圧(これはゲート電圧
VG1に等しい)はV1 +V2 であり、トランジス
タQ26〜Q29の閾値電圧をみな同じVthとすると
V1 =3Vth,V2 =Vthである。クロック*
CLKによりトランジスタQ30がオンになるとV2
=0になり、従ってノードN1の電位はQ30がオフな
ら4Vth、Q30がオンなら3Vthになる。
AMでは*CASクロック)は高レベルにあるのでトラ
ンジスタQ30は導通しており、トランジスタQ1 の
ゲート電圧はQ26〜Q28の3つのトランジスタのし
きい値分である。もちろんこの部分はMOSトランジス
タのしきい値を利用しないで別のもの、たとえばダイオ
ードの順方向電圧などを利用してもよい。トランジスタ
Q26〜Q28のバイアス電流は適当な電流源回路Iか
ら供給し、外部電圧VA が変化しても一定の電圧V1
がQ26〜Q28に発生するようにする。電流源の電
源VA は回路特性上、トランジスタQ1 がエンハン
スメント型MOSのときは外部供給電圧VEXT の標
準値よりも高いVA なる値にする(必ずしもVEXT
より高い必要はないが、標準設定したVEXT 値よ
りは高い必要がある。)トランジスタQ1 のソース電
圧はノードN1の電圧VG1よりもQ1 のしきい値電
圧Vthより若干低い。即ち VINT =VG1−VGS である。なおVGSは待機時に負荷が消費する電流に対
応したQ1のゲート・ソース間バイアス電圧で、Q1
のしきい値電圧Vthにほぼ等しい。
LKが降下してチップが活性化するとチップ内の回路が
動作し、消費電流が増大する。*CLKが低レベルにな
るとトランジスタQ30はオフするので、トランジスタ
Q1のゲート電圧VG1はトランジスタQ29のしきい
値V2 分だけ高くなる方向に向う。このときQ1 の
ゲートにはコンデンサCが付加してあるので、Q1 自
体のゲート容量も加えて比較的大きな容量成分であるた
め、ゲート電圧VG1上昇は電流源Iによる上記容量成
分の充電に伴なって行なわれ、瞬時には起こらない。ク
ロック*CLKが何度かトグルされると図示経路を辿り
、時刻t3 でV1 +V2 に上昇する。このためチ
ップが活性化された瞬間から時刻t2 までの間は内部
電圧VINT は若干低下する。しかし本発明ではない
場合には(つまりQ30がないと)VINT は下降を
続け、VINT の変動が大きいが、本発明ではノード
N1の電圧に補償されてVINT は上昇回復する。実
線曲線C1 は本発明の場合、点線曲線C2 はQ30
がない場合の内部電圧VINT である。
ドN1はV1 +V2 に近い(*CLKが長期間低レ
ベルになればN1はV1 +V2 になる)電圧でQ1
のゲート電圧を引上げてVINT の降下を補償する
。別の言い方をすれば、Q1 の内部抵抗が低くなるよ
うに制御する。
ったときはN1は所要電圧に対して必要以上に高い値と
なっているので、時点t4 から以降t5 まで内部電
圧NINT は過渡的に上昇する。しかしある時点t5
以降でもとの状態に収束する。
0によってチップ活性化クロックのトグル周波数もしく
はクロックの活性化期間に応じて、直列制御トランジス
タQ1 の内部抵抗を制御するので内部電圧VINT
の変動を小さく抑えられる。それでいて差動増幅回路を
用いていないので、ここでの余分な消費電流がなく、ま
たフィードバック制御はしていないので発振といったト
ラブルも起こらない。
チップ電圧制御回路100Aの定電流源Iはゲートとソ
ースを短絡したディプリーション型のnMOSトランジ
スタQ25で構成する。直列制御トランジスタQ1 も
ディプリーション型のnMOSトランジスタで構成する
。Q1 は5極管領域で大電流を流すため、いわゆる基
板電流が発生する。このため図2(b)に示すように、
p型シリコン基板1上にトランジスタを作る場合で、p
型基板1がVBBにバイアスされておりかつ基板バイア
スVBBがチップ内で発生するように設計されている集
積回路(IC)のとき、VBB発生回路にQ1 の基板
電流が流れ込んでVBB発生回路が不安定になるという
問題がある。このため図示のようにp型基板にnウエル
2を作り、更にその中にpウエル3を作った上で、pウ
エル3をQ1 のソース電極に接続している。これによ
ってQ1 の発生する基板電流はQ1 の出力電流に重
なるため全く問題を起こさなくなる。
nウエル2中のpウエル3に形成する理由は別の理由で
ある。即ちトランジスタQ25はゲートをソースに接続
することで定電流源を構成している。Q25の定電流出
力はソース側から取出してているため、もしQ25のが
p型基板1に直接形成されているときはソース電位の変
化はバックゲート電圧(つまりQ25のソースとQ25
のバックゲートである基板電位との差)の変化となり、
基板バイアス効果(バックゲートバイアスが大きくなる
ほどQ25のしきい値が高くなり、ドレイン電流が減る
)のため定電流特性が悪くなる。このため、Q25のバ
ックゲートは基板1ではなくnウエル2中のpウエル3
とし、当該pウエル3はQ25のソースに接続すること
でソース電圧が変化してときにはバックゲートも同じく
変化し、結果的に基板バイアス効果によるドレイン電流
の変調が起こらないようにしている。これによって良好
な定電流特性が得られる。
とすることで、図1(a)に示したように外部電圧VE
XT よりも高い電圧VAを与える必要がなくなる。V
EXT より高い電圧VA はチップ内で作る必要があ
るが、このVA 発生回路も若干の電力消費を伴うので
、これを必要としない図2(a)の回路がより好適であ
る。
ある。トランジスタの基板バイアス効果を防ぐためトラ
ンジスタのバックゲート電圧とソース電圧を一致させる
に当り、本例ではn型基板4を用いてpウエル5中にト
ランジスタを作り、pウエル5をソースに接続している
。
スタQ29の1個を短絡、同解除しているが、これは必
要に応じて図4に示すように複数個(n)を短絡/同解
除するようにしてよい。トランジスタQ26〜Q29の
個数も、必要に応じて増減(m)してよい。また、MO
Sトランジスタに代えて他の抵抗素子、例えばダイオー
ド等を用いても良い。
プ電圧制御回路を用いた半導体装置を説明する。図5は
DRAMを示し、RAS系200、CAS系300、セ
ンス系400及び内部電圧生成回路500を有する。R
AS系200は*RAS信号又はこれに同期するクロッ
クに従い動作する。CAS系300は*CAS信号又は
これに同期するクロックに従い動作する。センス系30
0はセンスアンプ駆動クロックφS ,*φS に従い
動作する。内部電圧生成回路500は3つの内部電圧発
生器37,38,39を含む。
アドレスデコーダ16、クロックジェネレータ18、モ
ードコントローラ32及びリフレッシュアドレスカウン
タ34を有する。CAS系300はアドレスバッファ1
2a、列アドレスデコーダ14、クロックジェネレータ
22、書込みクロックジェネレータ26及びデータ入力
バッファ28を有する。センス系400はメモリセルア
レイ10及びセンスアンプ/入出力(I/O)ゲート2
4を有する。メモリセルアレイ10は行方向及び列方向
に配列され、ビット線とワード線に接続された複数のメ
モリセルを有する。
重化されたアドレス信号ADDはアドレスバッファ12
aに入力する。アドレスバッファ12aは列アドレスデ
コーダ14に供給される列アドレス信号を出力する。ア
ドレス信号ADDはプリデコーダ12bにも与えられる
。プリデコーダ12bは、行アドレスデコーダ16に行
アドレス信号を出力する。CPUなどの外部装置から出
力される行アドレスストローブ信号*RASは、クロッ
クジェネレータ18に入力する。クロックジェネレータ
18は行アドレスデコーダ16にクロック信号を出力す
る。 行アドレスストローブ信号*RASはローアクティブな
信号で、少なくとも1つのワード線の選択/非選択のタ
イミングを規定する。センスアンプ/入出力ゲート24
は、列アドレスデコーダ14及びメモリセルアレイ10
に接続されている。
*CASは、インバータを介してアンドゲート20に入
力する。クロックジェネレータ18で生成されたクロッ
ク信号はアンドゲート20に与えられ、その出力はクロ
ックジェネレータ22に入力する。*CAS信号に応答
して、クロックジェネレータ22は、列アドレスデコー
ダに与えられるクロック信号及びアドレスバッファ12
aを生成する。クロックジェネレータ22からのクロッ
クを受信すると、列アドレスデコーダ14は、対応する
1又はそれ以上のビット線対を選択する。センスアンプ
/入出力ゲート24は、メモリセルアレイ10中のビッ
ト線に接続している。入力データDinを書込むとき、
又はデータDout を読出すとき、センスアンプでデ
ータを増幅する。
ックジェネレータ22からのクロック信号と外部装置か
らのライトイネーブル信号*WEを受信し、書込み信号
を生成する。データ入力バッファ28は、書込みクロッ
クジェネレータ26からの書込みクロックで規定される
タイミングで、データDinを入力する。データ入力バ
ッファ28からのデータ出力はセンスアンプ/入出力ゲ
ート24に入力し、メモリセルアレイ10内に書込まれ
る。センスアンプ/入出力ゲート24からのデータはデ
ータ出力バッファ30に出力され、クロックジェネレー
タ22からのクロック信号に同期してこのデータを出力
する。モードコントローラ32は、*CAS信号とクロ
ックジェネレータ18からのクロック信号を受信し、リ
ードモディファイライトモードやCAS−before
−RASリフレッシュモードなどの所定の動作モードを
指示するモード信号を出力する。モードコントローラ3
2からのモード信号は、リフレッシュアドレスカウンタ
34に入力する。リフレッシュアドレスカウンタ34は
、リフレッシュすべきメモリセルを指示するアドレス信
号を生成する。基板バイアスジェネレータ36は基板バ
イアス電圧(例えば、前述のVBB)を生成する。
7は、本発明に従い構成されている。例えば、内部電圧
発生器37は図2(a),(b)に示す構成を有する。 内部電圧発生器37は内部電圧VINT1を生成する。 この内部電圧は、トランジスタQ30のゲートにクロッ
ク*CLKとして入力する*RAS信号に従い制御され
ている。後述するように、*RAS信号の立下りに同期
するワンショットパルスを生成して、トランジスタQ3
0のゲートにクロック*CLKとして与えられる。内部
電圧VINT1は、RAS系200に供給される。例え
ば、外部供給電圧VEXT は5V(=VCC)であり
、内部電圧VINT1は3.3Vである。
,(b)に示す構成を有し、アドレス変化検出(ATD
)信号に従いレギュレートされた内部電圧VINT1を
生成する。
き、生成される。このためのアドレス変化検出(ATD
)回路は、例えばアドレスバッファ12aのブロック内
に設けられている。
る。図示するように、アドレスビットA0 〜A10ご
とに設けられたエッジトリガ回路(ETG)270 〜
2710、pチャネルMOSトランジスタT0 〜T1
0、インバータINV、抵抗R1及びパルス幅コントロ
ーラPWCとを有する。アドレスビットA0 〜A10
のいずれかにおいてエッジが検出(アドレス変化の検出
)されると、エッジトリガ信号*ETGA0 〜*ET
GA10のうちの対応する1つが対応するトランジスタ
をオンとする。電源電圧VCCはインバータINVを介
してパルス幅コントローラPWCに入力する。パルス幅
コントローラPWCは所定のパルス存続期間のATD信
号を出力する。
構成される。図7は、センスアンプ/入出力ゲート24
中のセンスアンプ及び内部電圧発生器39を含むその周
辺回路を示す。内部電圧発生器39は前述のオンチップ
電圧制御回路100A、ワンショットパルス発生器60
、及び2つのnチャネルMOSトランジスタQ40,Q
41を有する。直列制御トランジスタQ1 のゲートは
、トランジスタQ40を介してオンチップ電圧制御回路
100Aで制御される。トランジスタQ41のドレイン
は直列制御トランジスタQ1 のゲートに接続され、ソ
ースは接地されている。直列制御トランジスタQ1 の
ソースは、高電位側ライン51に接続されている。セン
スアンプSAは一対のビット線BL,*BLに接続され
る。このビット線対BL,*BLには、ワード線WLn
,WLn+1 にそれぞれ接続されたメモリセルMC
が接続されている。 ワンショットパルス発生器6は、センスアンプ駆動信号
*φS に同期してワンショットのパルス*CLK1を
出力する。より詳しくは、センスアンプ駆動信号*φS
の立下りに同期して、ワンショットパルス*CLK1
はローレベルに変化する。
51及び低電位側ライン52に接続れている。nチャネ
ルMOSトランジスタQ42は、低電位側ライン52内
に設けられている。センスアンプSAが非活性化状態に
ある間は、センスアンプ駆動信号φS ,*φS はそ
れぞれロー及びハイレベルにある。従って、トランジス
タQ40及びQ41はそれぞれオフ及びオンである。こ
の状態では、センスアンプSAはライン51,52から
切り離されている。他方、センスアンプSAが活性化さ
れるとφS ,*φS のレベルは反転し、センスアン
プSAは動作を始める。
アンプ駆動信号*φS はハイレベルからローレベルに
変化し、ワンショットパルスCLK1は立下る。従って
、トランジスタQ30はオフし、ゲート電圧VG1は図
8(c)に示すように高速に立上る。この立上りは多少
オーバーシュートである。もし、ワンショットパルス*
CLK1がなければ、図8(c)に示すように、ゲート
電圧VG1は除々に立上るであろう。図8(d)に示す
ように、ゲート電圧VG1の迅速な立上りに応答して、
内部電圧VINT3はすばやく立上る。他方、もしワン
ショットパルス*CLK1がなければ、内部電圧は除々
に立上るであろう。
を開始する状態をセンスアンプ駆動信号*φS から検
出し、これを検出したときに直列制御トランジスタQ1
のゲート電圧VG1を増大させる。
する複数のパルスをセンスアンプ駆動信号*φS から
生成して、直接制御トランジスタQ1 に与えることも
できる。上述したように、*RAS信号がローレベルに
ある間は、トランジスタQ30は連続的又は間けつ的に
オフに制御される。これにより、直列制御トランジスタ
Q1 のゲート電圧VG1を増大させる。これにより、
RAS系200が動作を開始した後の内部電圧の降下を
補償することができる。他方、*RAS信号がハイレベ
ルのとき、RAS系200は僅かな電力を消費している
。従って、この間はトランジスタQ29をトランジスタ
Q30で短絡する。CAS系300やセンス系400も
RAS系200のように制御される。
れる内部電圧VINT1は、CAS系300に供給され
る内部電圧VINT2とは別々に制御される。これに代
えて、*RAS信号と*CAS信号(もしくは、これら
の信号に対応したチップ内部信号(ここでは単に*RA
S,*CASと表わす))との論理合成に基づいて内部
電圧VINT1とVINT2を制御することもできる。 図9に示すように、nチャネルMOSトランジスタQ3
1がトランジスタQ30に並列に接続されている。*R
AS信号はトランジスタQ31のゲートに与えられ、*
CAS信号はトランジスタQ30のゲートに与えられる
。*RAS及びCASの両信号がローレベルにあるとき
、ゲート電圧VG1を増大させる。通常のCAS−be
fore−RASリフレッシュモードでは、*RAS信
号がローレベルに変わる前に*CAS信号はローレベル
に変わる。もし、*CAS信号がローレベルになったと
きに内部電圧補償を行なうと、過度に補償が行なわれて
しまう。
フレッシュモードでは、CAS系300は動作しないた
めである従って、図9のように、両方の信号がアクティ
ブとなったときに、内部電圧補償(ゲート電圧VG1の
増大)を行なう。
Mに限らず、SRAMにも適用できる。この場合、クロ
ック*CLKとして、チップイネーブル信号*CEや出
力イネーブル信号*OEを用いることができる。またロ
ジック回路などにも適用できる。
部から入る活性化クロックのサイクルに比例する点を応
用し、消費電流の増大に伴う内部電源電圧の降下を活性
化クロックのサイクルに対応して補償することで常に安
定したチップ内電源電圧が得られる。とくに消費電流が
クロック周波数に比例するCMOS回路(DRAM,S
RAM,ロジックLSI)に応用して好適である。
AMの構成を示す図である。
路を示す図である。
直列制御トランジスタ VEXT 外部供給電圧 VINT チップ内部電圧
Claims (5)
- 【請求項1】 外部供給電源電圧(VEXT )を直
列制御トランジスタ(Q1 )によって電圧降下させて
チップ内部電源電圧(VINT )を発生するオンチッ
プ電圧制御回路を具備し、内部回路の活性/非活性を制
御するクロック(*CLK)の状態に応じて前記直列制
御トランジスタの内部抵抗を変え、内部回路の非活性状
態のときと活性状態のときのチップ内部電源電圧の差を
抑制することを特徴とする半導体集積回路装置。 - 【請求項2】 外部供給電源電圧(VEXT )を降
圧させて内部電源電圧(VINT )として内部回路へ
供給するオンチップ電圧制御回路を具備し、前記内部回
路の活性時における該オンチップ電圧制御回路の電流供
給能力が非活性化時に対して大きくなる様に制御されて
いることを特徴とする半導体集積回路装置。 - 【請求項3】 外部供給電源電圧(VEXT )を降
圧させて内部電源電圧(VINT )として内部回路へ
供給するオンチップ電圧制御回路を具備し、該内部回路
の非活性状態から活性状態への切換に応答して、前記オ
ンチップ電圧制御回路の電流供給能力が一時的に増加す
る様に制御されていることを特徴とする半導体集積回路
装置。 - 【請求項4】 ロウアドレスストローブ信号(*RA
S)又はこれに同期して生成される信号に従い動作する
ロウアドレスストローブ系(200)と、コラムアドレ
スストローブ信号(*CAS)又はこれに同期して生成
される信号に従い動作するコラムアドレスストローブ系
(300)と、センスアンプ駆動信号(φS ,*φS
)又はこれに同期して生成される信号に従い動作する
センス系(400)と、外部供給電源電圧(VEXT
)を降下させてチップ内部電源電圧(VINT )を発
生するオンチップ電圧制御回路とを具備し、該オンチッ
プ電圧制御回路は所定のクロック(*CLK)の状態に
応じて電流供給能力を変化させることを特徴とする半導
体集積回路装置。 - 【請求項5】 前記オンチップ電圧制御回路は、前記
ロウアドレスストローブ信号又はこれに同期して生成さ
れる信号を前記所定のクロックとして入力し、第1の内
部電圧を生成して前記ロウアドレスストローブ系(20
0)に供給する第1の内部電圧発生手段(37)と、前
記コラムアドレスストローブ信号又はこれに同期して生
成される信号を前記所定のクロックとして入力し、第2
の内部電圧を生成して前記コラムアドレスストローブ系
(300)に供給する第2の内部電圧発生手段(38)
と、前記センスアンプ駆動信号又はこれに同期して生成
される信号を前記所定のクロックとして入力し、第3の
内部電圧を生成して前記センス系(400)に供給する
第3の内部電圧発生手段(39)とを有する請求項4記
載の半導体集積回路装置。
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