JPH04212782A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04212782A JPH04212782A JP9155150A JP5515091A JPH04212782A JP H04212782 A JPH04212782 A JP H04212782A JP 9155150 A JP9155150 A JP 9155150A JP 5515091 A JP5515091 A JP 5515091A JP H04212782 A JPH04212782 A JP H04212782A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に対す
る外部供給電圧に対して降下させたチップ内電源電圧を
チップ上で作るためのオンチップ電圧制御回路に関する
。
る外部供給電圧に対して降下させたチップ内電源電圧を
チップ上で作るためのオンチップ電圧制御回路に関する
。
【０００２】ＬＳＩの微細化に伴って、内部で使用する
トランジスタが微細化している。このため耐圧も従来の
ものより低下しているので、電源電圧を下げる必要があ
る。また、性能的にも高電圧（たとえば５Ｖ）でゲート
長が耐圧的に問題がない０．８ミクロンのトランジスタ
で作る回路よりも低電圧（たとえば３．３Ｖ）でゲート
長を短く０．５ミクロンにした場合を比べると、後者の
方が回路動作は高速である。このため微細化に伴い電源
電圧を最適な値に下げるべきであるが、チップに供給す
る電圧はまちまちであると多種類のＩＣを同時に使う時
に不便であるから、たとえば５Ｖといった値に標準化さ
れている。このためチップの中で最適な値の電圧を作る
回路を設ける必要がある。
トランジスタが微細化している。このため耐圧も従来の
ものより低下しているので、電源電圧を下げる必要があ
る。また、性能的にも高電圧（たとえば５Ｖ）でゲート
長が耐圧的に問題がない０．８ミクロンのトランジスタ
で作る回路よりも低電圧（たとえば３．３Ｖ）でゲート
長を短く０．５ミクロンにした場合を比べると、後者の
方が回路動作は高速である。このため微細化に伴い電源
電圧を最適な値に下げるべきであるが、チップに供給す
る電圧はまちまちであると多種類のＩＣを同時に使う時
に不便であるから、たとえば５Ｖといった値に標準化さ
れている。このためチップの中で最適な値の電圧を作る
回路を設ける必要がある。
【０００３】
【従来の技術】図１０（ａ）は従来この目的のため用い
られていた回路（オンチップ電圧レギュレータ）の代表
的な例である。トランジスタＱ１ は例えば５Ｖである
外部供給電圧ＶＥＸＴ に対し直列制御レギュレータと
して働き、例えば３．３Ｖである内部電圧ＶＩＮＴ を
作る。トランジスタＱ１ のゲートは、リング発振器Ｏ
ＳＣの交流信号をダイオード接続したトランジスタＱ３
で整流した電圧で充電される。このゲート電圧ＶＧ１
は、トランジスタＱ４ で一定電位にクランプされる。 なぜならトランジスタＱ４ はチップ内で作った基準電
圧ＶＲＥＦ に接続されているからである。基準電圧Ｖ
ＲＥＦ は、ＭＯＳトランジスタのしきい値から作る等
、いくつかの公知の発生方法がある。トランジスタＱ２
は、トランジスタＱ１ のゲートを電源投入時に充電
するためのものである。基準電圧ＶＲＥＦ はこのトラ
ンジスタＱ２ のゲートと発振器ＯＳＣへも与えられ、
後者は発振電圧を一定化する。Ｃはコンデンサで、充電
電圧を高くする効果がある。例えば発振器ＯＳＣの出力
電圧が負のときコンデンサＣはＱ２ を通して該Ｑ２
側が正に充電され、発振器ＯＳＣの出力電圧が正になる
と、この正の電圧とコンデンサ電圧の和がＶＧ１の充電
電圧になり、該電圧を高める。ゲート電圧ＶＧ１は外部
供給電圧ＶＥＸＴ に同程度なので、ＶＧ１を作るのに
高い電圧が必要である。高電圧化は、発振させ、整流す
る（ピーク電圧が得られる）ことでも行われている。
られていた回路（オンチップ電圧レギュレータ）の代表
的な例である。トランジスタＱ１ は例えば５Ｖである
外部供給電圧ＶＥＸＴ に対し直列制御レギュレータと
して働き、例えば３．３Ｖである内部電圧ＶＩＮＴ を
作る。トランジスタＱ１ のゲートは、リング発振器Ｏ
ＳＣの交流信号をダイオード接続したトランジスタＱ３
で整流した電圧で充電される。このゲート電圧ＶＧ１
は、トランジスタＱ４ で一定電位にクランプされる。 なぜならトランジスタＱ４ はチップ内で作った基準電
圧ＶＲＥＦ に接続されているからである。基準電圧Ｖ
ＲＥＦ は、ＭＯＳトランジスタのしきい値から作る等
、いくつかの公知の発生方法がある。トランジスタＱ２
は、トランジスタＱ１ のゲートを電源投入時に充電
するためのものである。基準電圧ＶＲＥＦ はこのトラ
ンジスタＱ２ のゲートと発振器ＯＳＣへも与えられ、
後者は発振電圧を一定化する。Ｃはコンデンサで、充電
電圧を高くする効果がある。例えば発振器ＯＳＣの出力
電圧が負のときコンデンサＣはＱ２ を通して該Ｑ２
側が正に充電され、発振器ＯＳＣの出力電圧が正になる
と、この正の電圧とコンデンサ電圧の和がＶＧ１の充電
電圧になり、該電圧を高める。ゲート電圧ＶＧ１は外部
供給電圧ＶＥＸＴ に同程度なので、ＶＧ１を作るのに
高い電圧が必要である。高電圧化は、発振させ、整流す
る（ピーク電圧が得られる）ことでも行われている。
【０００４】この回路の問題点は図１０（ｂ）に示すよ
うにドレイン電流ＩＤ はＩＤ ＝ｋ（ＶＧ −Ｖｔｈ
）２ の関係があり、レギュレータトランジスタのＱ１
のターンオン特性はゲートソース間の電圧ＶＧＳの二
乗に比例するため、チップ内の消費電流がΔＩだけ変動
したとき内部電圧もΔＶだけ変動してしまうことである
。ＤＲＡＭを例にとれば、待機状態で０．１ｍＡ程度の
電流が、活性化時のピークでは１００ｍＡ以上にもなり
、１０００倍もの変化をする。トランジスタのゲート幅
を大きくしてｋの値を十分大きくすれば変動は少なくで
きるが、ゲート幅が余りに巨大なトランジスタはチップ
面積の制約上作りにくい。つまり図１０（ａ）の回路で
はチップ内の消費電流が一定でない場合に内部電圧ＶＩ
ＮＴ の変動を抑えにくい欠点があった。またトランジ
スタＱ１ の寸法を大きくしすぎると、サブスレッショ
ルド電流が顕著になってきて微小電流時のしきい値が極
端に低下してしまうため、消費電流が１０００倍も変化
するときにはＶＩＮＴ の変動原因となる。
うにドレイン電流ＩＤ はＩＤ ＝ｋ（ＶＧ −Ｖｔｈ
）２ の関係があり、レギュレータトランジスタのＱ１
のターンオン特性はゲートソース間の電圧ＶＧＳの二
乗に比例するため、チップ内の消費電流がΔＩだけ変動
したとき内部電圧もΔＶだけ変動してしまうことである
。ＤＲＡＭを例にとれば、待機状態で０．１ｍＡ程度の
電流が、活性化時のピークでは１００ｍＡ以上にもなり
、１０００倍もの変化をする。トランジスタのゲート幅
を大きくしてｋの値を十分大きくすれば変動は少なくで
きるが、ゲート幅が余りに巨大なトランジスタはチップ
面積の制約上作りにくい。つまり図１０（ａ）の回路で
はチップ内の消費電流が一定でない場合に内部電圧ＶＩ
ＮＴ の変動を抑えにくい欠点があった。またトランジ
スタＱ１ の寸法を大きくしすぎると、サブスレッショ
ルド電流が顕著になってきて微小電流時のしきい値が極
端に低下してしまうため、消費電流が１０００倍も変化
するときにはＶＩＮＴ の変動原因となる。
【０００５】内部電圧ＶＩＮＴ の変動を抑えるように
した回路も開発されており、図１１がその一例である。 図１１ではレギュレータトランジスタＱ１ のゲート電
圧はトランジスタＱ１１〜Ｑ１４で構成するカレントミ
ラー型アナログ差動増幅回路の出力で制御されており、
トランジスタＱ１ のドレインつまりＶＩＮＴ を出力
する端子から差動増幅回路のトランジスタＱ１２のゲー
トへ負帰還がかけられている。このため内部電圧ＶＩＮ
Ｔ は差動増幅回路のもう一方の入力端子に加えられた
基準電圧ＶＲＥＦ に一致するように自動的に制御され
たるめ、内部電圧ＶＩＮＴ は負荷電流つまりトランジ
スタＱ１ のドレイン電流の変化に対して変化しにくく
なる。
した回路も開発されており、図１１がその一例である。 図１１ではレギュレータトランジスタＱ１ のゲート電
圧はトランジスタＱ１１〜Ｑ１４で構成するカレントミ
ラー型アナログ差動増幅回路の出力で制御されており、
トランジスタＱ１ のドレインつまりＶＩＮＴ を出力
する端子から差動増幅回路のトランジスタＱ１２のゲー
トへ負帰還がかけられている。このため内部電圧ＶＩＮ
Ｔ は差動増幅回路のもう一方の入力端子に加えられた
基準電圧ＶＲＥＦ に一致するように自動的に制御され
たるめ、内部電圧ＶＩＮＴ は負荷電流つまりトランジ
スタＱ１ のドレイン電流の変化に対して変化しにくく
なる。
【０００６】このため電圧安定度は良いのであるがアナ
ログ差動増幅回路が必要な増幅率を得るためにトランジ
スタＱ１１，Ｑ１２には１００μＡ以上のバイアス電流
を流す必要があり、無駄な待機時の消費電流が多いとい
う欠点がある。もう１つの欠点は負帰還回路の安定性上
の配慮が必要で、安易な作り方をすると出力電圧ＶＩＮ
Ｔ がリンギングを起したり、最悪の場合フィードバッ
ク系が不安定で発振状態になる可能性があることである
。
ログ差動増幅回路が必要な増幅率を得るためにトランジ
スタＱ１１，Ｑ１２には１００μＡ以上のバイアス電流
を流す必要があり、無駄な待機時の消費電流が多いとい
う欠点がある。もう１つの欠点は負帰還回路の安定性上
の配慮が必要で、安易な作り方をすると出力電圧ＶＩＮ
Ｔ がリンギングを起したり、最悪の場合フィードバッ
ク系が不安定で発振状態になる可能性があることである
。
【０００７】
【発明が解決しようとする課題】このように従来の方法
では、負荷電流変動に伴なう出力（内部）電圧変動があ
る、待機時の消費電流が大きい等の問題がある。
では、負荷電流変動に伴なう出力（内部）電圧変動があ
る、待機時の消費電流が大きい等の問題がある。
【０００８】本発明はかかる点を改善し、負荷電流変動
に伴なう内部電圧変動及び待機時消費電流が少ない電圧
制御回路及びこれを用いた半導体メモリ装置を提供する
ことを目的とするものである。
に伴なう内部電圧変動及び待機時消費電流が少ない電圧
制御回路及びこれを用いた半導体メモリ装置を提供する
ことを目的とするものである。
【０００９】
【課題を解決するための手段】図１（ａ）に示すように
本発明では、直列制御トランジスタＱ１ に対して制御
手段１００を設ける。制御手段１００は、所定のクロッ
ク＊ＣＬＫ（＊はローアクティブな信号を示す）を受け
、このクロックの状態（活性期間またはその周波数（活
性／不活性の頻度））に応じてトランジスタＱ１ の抵
抗を変え、内部電圧ＶＩＮＴ が、チップが待機状態で
低消費電流のときと、チップが活性状態で大消費電流の
ときとで変らないようにする。
本発明では、直列制御トランジスタＱ１ に対して制御
手段１００を設ける。制御手段１００は、所定のクロッ
ク＊ＣＬＫ（＊はローアクティブな信号を示す）を受け
、このクロックの状態（活性期間またはその周波数（活
性／不活性の頻度））に応じてトランジスタＱ１ の抵
抗を変え、内部電圧ＶＩＮＴ が、チップが待機状態で
低消費電流のときと、チップが活性状態で大消費電流の
ときとで変らないようにする。
【００１０】
【作用】直列制御トランジスタＱ１ の内部抵抗を大電
流時と小電流時で変えて、電圧降下が大電流時と小電流
時で同じにすると、内部電圧ＶＩＮＴ は、外部供給電
圧ＶＥＸＴ −上記Ｑ１ の電圧降下、であるから、Ｖ
ＥＸＴ ＝一とすればＶＩＮＴ も一定になる。
流時と小電流時で変えて、電圧降下が大電流時と小電流
時で同じにすると、内部電圧ＶＩＮＴ は、外部供給電
圧ＶＥＸＴ −上記Ｑ１ の電圧降下、であるから、Ｖ
ＥＸＴ ＝一とすればＶＩＮＴ も一定になる。
【００１１】待機状態時の低電流値および活性状態時の
大電流値はいずれも既知のほぼ一定値としてよく、従っ
て待機状態時と活性状態時でＱ１ の電圧降下が不変に
なるようにその内部抵抗を調整、接点することは可能で
ある。
大電流値はいずれも既知のほぼ一定値としてよく、従っ
て待機状態時と活性状態時でＱ１ の電圧降下が不変に
なるようにその内部抵抗を調整、接点することは可能で
ある。
【００１２】負荷Ｌは、回路素子としてのコンデンサあ
るいは寄生容量を含むのが普通で、従って内部電圧ＶＩ
ＮＴ の変動はこれらの容量の充放電を生じ、該変動は
比較的緩やかに行われる。またチップの活性化、待機化
は短い期間で繰り返し行われることもある。従って制御
手段１００にも時定数を持たせて、その出力による直列
制御トランジスタＱ１ の内部抵抗の変更が、上記充放
電ひいては内部電圧変動の程度に見合うようにして、常
に過不足なくＶＩＮＴ 一定への調節が行われるように
する。
るいは寄生容量を含むのが普通で、従って内部電圧ＶＩ
ＮＴ の変動はこれらの容量の充放電を生じ、該変動は
比較的緩やかに行われる。またチップの活性化、待機化
は短い期間で繰り返し行われることもある。従って制御
手段１００にも時定数を持たせて、その出力による直列
制御トランジスタＱ１ の内部抵抗の変更が、上記充放
電ひいては内部電圧変動の程度に見合うようにして、常
に過不足なくＶＩＮＴ 一定への調節が行われるように
する。
【００１３】この制御手段１００は、増幅器を含んで負
帰還制御を行なうものではなく、待機時と活性時で異な
るゲート電圧をトランジスタＱ１ に与えるだけのもの
であるから、消費電流は僅小で済む。
帰還制御を行なうものではなく、待機時と活性時で異な
るゲート電圧をトランジスタＱ１ に与えるだけのもの
であるから、消費電流は僅小で済む。
【００１４】
【実施例】図１（ａ）で本発明を更に詳細に説明する。
直列制御トランジスタ（直列制御レギュレータ）Ｑ１
はｎＭＯＳトランジスタであり、ゲート電圧は制御手段
ＣＭが発生する。ノードＮ１がその出力端である。図示
のように制御手段１００は定電流源Ｉ、ダイオード接続
されたＭＯＳトランジスタＱ２６〜Ｑ２９、外部入力の
活性化クロック＊ＣＬＫをゲートに受けるトランジスタ
Ｑ３０、およびコンデンサＣを備え、Ｉ，Ｑ２６〜Ｑ２
９は直列に電源ＶＡ 、グランド間に接続され、Ｑ３０
はＱ２９と並列に接続され、ＣはノードＮ１とグランド
間に接続される。ノードＮ１の電圧（これはゲート電圧
ＶＧ１に等しい）はＶ１ ＋Ｖ２ であり、トランジス
タＱ２６〜Ｑ２９の閾値電圧をみな同じＶｔｈとすると
Ｖ１ ＝３Ｖｔｈ，Ｖ２ ＝Ｖｔｈである。クロック＊
ＣＬＫによりトランジスタＱ３０がオンになるとＶ２
＝０になり、従ってノードＮ１の電位はＱ３０がオフな
ら４Ｖｔｈ、Ｑ３０がオンなら３Ｖｔｈになる。
はｎＭＯＳトランジスタであり、ゲート電圧は制御手段
ＣＭが発生する。ノードＮ１がその出力端である。図示
のように制御手段１００は定電流源Ｉ、ダイオード接続
されたＭＯＳトランジスタＱ２６〜Ｑ２９、外部入力の
活性化クロック＊ＣＬＫをゲートに受けるトランジスタ
Ｑ３０、およびコンデンサＣを備え、Ｉ，Ｑ２６〜Ｑ２
９は直列に電源ＶＡ 、グランド間に接続され、Ｑ３０
はＱ２９と並列に接続され、ＣはノードＮ１とグランド
間に接続される。ノードＮ１の電圧（これはゲート電圧
ＶＧ１に等しい）はＶ１ ＋Ｖ２ であり、トランジス
タＱ２６〜Ｑ２９の閾値電圧をみな同じＶｔｈとすると
Ｖ１ ＝３Ｖｔｈ，Ｖ２ ＝Ｖｔｈである。クロック＊
ＣＬＫによりトランジスタＱ３０がオンになるとＶ２
＝０になり、従ってノードＮ１の電位はＱ３０がオフな
ら４Ｖｔｈ、Ｑ３０がオンなら３Ｖｔｈになる。
【００１５】チップが待機時には＊ＣＬＫ（例えばＤＲ
ＡＭでは＊ＣＡＳクロック）は高レベルにあるのでトラ
ンジスタＱ３０は導通しており、トランジスタＱ１ の
ゲート電圧はＱ２６〜Ｑ２８の３つのトランジスタのし
きい値分である。もちろんこの部分はＭＯＳトランジス
タのしきい値を利用しないで別のもの、たとえばダイオ
ードの順方向電圧などを利用してもよい。トランジスタ
Ｑ２６〜Ｑ２８のバイアス電流は適当な電流源回路Ｉか
ら供給し、外部電圧ＶＡ が変化しても一定の電圧Ｖ１
がＱ２６〜Ｑ２８に発生するようにする。電流源の電
源ＶＡ は回路特性上、トランジスタＱ１ がエンハン
スメント型ＭＯＳのときは外部供給電圧ＶＥＸＴ の標
準値よりも高いＶＡ なる値にする（必ずしもＶＥＸＴ
より高い必要はないが、標準設定したＶＥＸＴ 値よ
りは高い必要がある。）トランジスタＱ１ のソース電
圧はノードＮ１の電圧ＶＧ１よりもＱ１ のしきい値電
圧Ｖｔｈより若干低い。即ち ＶＩＮＴ ＝ＶＧ１−ＶＧＳ である。なおＶＧＳは待機時に負荷が消費する電流に対
応したＱ１のゲート・ソース間バイアス電圧で、Ｑ１
のしきい値電圧Ｖｔｈにほぼ等しい。
ＡＭでは＊ＣＡＳクロック）は高レベルにあるのでトラ
ンジスタＱ３０は導通しており、トランジスタＱ１ の
ゲート電圧はＱ２６〜Ｑ２８の３つのトランジスタのし
きい値分である。もちろんこの部分はＭＯＳトランジス
タのしきい値を利用しないで別のもの、たとえばダイオ
ードの順方向電圧などを利用してもよい。トランジスタ
Ｑ２６〜Ｑ２８のバイアス電流は適当な電流源回路Ｉか
ら供給し、外部電圧ＶＡ が変化しても一定の電圧Ｖ１
がＱ２６〜Ｑ２８に発生するようにする。電流源の電
源ＶＡ は回路特性上、トランジスタＱ１ がエンハン
スメント型ＭＯＳのときは外部供給電圧ＶＥＸＴ の標
準値よりも高いＶＡ なる値にする（必ずしもＶＥＸＴ
より高い必要はないが、標準設定したＶＥＸＴ 値よ
りは高い必要がある。）トランジスタＱ１ のソース電
圧はノードＮ１の電圧ＶＧ１よりもＱ１ のしきい値電
圧Ｖｔｈより若干低い。即ち ＶＩＮＴ ＝ＶＧ１−ＶＧＳ である。なおＶＧＳは待機時に負荷が消費する電流に対
応したＱ１のゲート・ソース間バイアス電圧で、Ｑ１
のしきい値電圧Ｖｔｈにほぼ等しい。
【００１６】次に図１（ｂ）に示すようにクロック＊Ｃ
ＬＫが降下してチップが活性化するとチップ内の回路が
動作し、消費電流が増大する。＊ＣＬＫが低レベルにな
るとトランジスタＱ３０はオフするので、トランジスタ
Ｑ１のゲート電圧ＶＧ１はトランジスタＱ２９のしきい
値Ｖ２ 分だけ高くなる方向に向う。このときＱ１ の
ゲートにはコンデンサＣが付加してあるので、Ｑ１ 自
体のゲート容量も加えて比較的大きな容量成分であるた
め、ゲート電圧ＶＧ１上昇は電流源Ｉによる上記容量成
分の充電に伴なって行なわれ、瞬時には起こらない。ク
ロック＊ＣＬＫが何度かトグルされると図示経路を辿り
、時刻ｔ３ でＶ１ ＋Ｖ２ に上昇する。このためチ
ップが活性化された瞬間から時刻ｔ２ までの間は内部
電圧ＶＩＮＴ は若干低下する。しかし本発明ではない
場合には（つまりＱ３０がないと）ＶＩＮＴ は下降を
続け、ＶＩＮＴ の変動が大きいが、本発明ではノード
Ｎ１の電圧に補償されてＶＩＮＴ は上昇回復する。実
線曲線Ｃ１ は本発明の場合、点線曲線Ｃ２ はＱ３０
がない場合の内部電圧ＶＩＮＴ である。
ＬＫが降下してチップが活性化するとチップ内の回路が
動作し、消費電流が増大する。＊ＣＬＫが低レベルにな
るとトランジスタＱ３０はオフするので、トランジスタ
Ｑ１のゲート電圧ＶＧ１はトランジスタＱ２９のしきい
値Ｖ２ 分だけ高くなる方向に向う。このときＱ１ の
ゲートにはコンデンサＣが付加してあるので、Ｑ１ 自
体のゲート容量も加えて比較的大きな容量成分であるた
め、ゲート電圧ＶＧ１上昇は電流源Ｉによる上記容量成
分の充電に伴なって行なわれ、瞬時には起こらない。ク
ロック＊ＣＬＫが何度かトグルされると図示経路を辿り
、時刻ｔ３ でＶ１ ＋Ｖ２ に上昇する。このためチ
ップが活性化された瞬間から時刻ｔ２ までの間は内部
電圧ＶＩＮＴ は若干低下する。しかし本発明ではない
場合には（つまりＱ３０がないと）ＶＩＮＴ は下降を
続け、ＶＩＮＴ の変動が大きいが、本発明ではノード
Ｎ１の電圧に補償されてＶＩＮＴ は上昇回復する。実
線曲線Ｃ１ は本発明の場合、点線曲線Ｃ２ はＱ３０
がない場合の内部電圧ＶＩＮＴ である。
【００１７】クロック＊ＣＬＫのトグルが続く間はノー
ドＮ１はＶ１ ＋Ｖ２ に近い（＊ＣＬＫが長期間低レ
ベルになればＮ１はＶ１ ＋Ｖ２ になる）電圧でＱ１
のゲート電圧を引上げてＶＩＮＴ の降下を補償する
。別の言い方をすれば、Ｑ１ の内部抵抗が低くなるよ
うに制御する。
ドＮ１はＶ１ ＋Ｖ２ に近い（＊ＣＬＫが長期間低レ
ベルになればＮ１はＶ１ ＋Ｖ２ になる）電圧でＱ１
のゲート電圧を引上げてＶＩＮＴ の降下を補償する
。別の言い方をすれば、Ｑ１ の内部抵抗が低くなるよ
うに制御する。
【００１８】次にクロック＊ＣＬＫが再び待機状態にな
ったときはＮ１は所要電圧に対して必要以上に高い値と
なっているので、時点ｔ４ から以降ｔ５ まで内部電
圧ＮＩＮＴ は過渡的に上昇する。しかしある時点ｔ５
以降でもとの状態に収束する。
ったときはＮ１は所要電圧に対して必要以上に高い値と
なっているので、時点ｔ４ から以降ｔ５ まで内部電
圧ＮＩＮＴ は過渡的に上昇する。しかしある時点ｔ５
以降でもとの状態に収束する。
【００１９】以上のように本発明ではトランジスタＱ３
０によってチップ活性化クロックのトグル周波数もしく
はクロックの活性化期間に応じて、直列制御トランジス
タＱ１ の内部抵抗を制御するので内部電圧ＶＩＮＴ
の変動を小さく抑えられる。それでいて差動増幅回路を
用いていないので、ここでの余分な消費電流がなく、ま
たフィードバック制御はしていないので発振といったト
ラブルも起こらない。
０によってチップ活性化クロックのトグル周波数もしく
はクロックの活性化期間に応じて、直列制御トランジス
タＱ１ の内部抵抗を制御するので内部電圧ＶＩＮＴ
の変動を小さく抑えられる。それでいて差動増幅回路を
用いていないので、ここでの余分な消費電流がなく、ま
たフィードバック制御はしていないので発振といったト
ラブルも起こらない。
【００２０】図２（ａ）は本発明の実施例を示す。オン
チップ電圧制御回路１００Ａの定電流源Ｉはゲートとソ
ースを短絡したディプリーション型のｎＭＯＳトランジ
スタＱ２５で構成する。直列制御トランジスタＱ１ も
ディプリーション型のｎＭＯＳトランジスタで構成する
。Ｑ１ は５極管領域で大電流を流すため、いわゆる基
板電流が発生する。このため図２（ｂ）に示すように、
ｐ型シリコン基板１上にトランジスタを作る場合で、ｐ
型基板１がＶＢＢにバイアスされておりかつ基板バイア
スＶＢＢがチップ内で発生するように設計されている集
積回路（ＩＣ）のとき、ＶＢＢ発生回路にＱ１ の基板
電流が流れ込んでＶＢＢ発生回路が不安定になるという
問題がある。このため図示のようにｐ型基板にｎウエル
２を作り、更にその中にｐウエル３を作った上で、ｐウ
エル３をＱ１ のソース電極に接続している。これによ
ってＱ１ の発生する基板電流はＱ１ の出力電流に重
なるため全く問題を起こさなくなる。
チップ電圧制御回路１００Ａの定電流源Ｉはゲートとソ
ースを短絡したディプリーション型のｎＭＯＳトランジ
スタＱ２５で構成する。直列制御トランジスタＱ１ も
ディプリーション型のｎＭＯＳトランジスタで構成する
。Ｑ１ は５極管領域で大電流を流すため、いわゆる基
板電流が発生する。このため図２（ｂ）に示すように、
ｐ型シリコン基板１上にトランジスタを作る場合で、ｐ
型基板１がＶＢＢにバイアスされておりかつ基板バイア
スＶＢＢがチップ内で発生するように設計されている集
積回路（ＩＣ）のとき、ＶＢＢ発生回路にＱ１ の基板
電流が流れ込んでＶＢＢ発生回路が不安定になるという
問題がある。このため図示のようにｐ型基板にｎウエル
２を作り、更にその中にｐウエル３を作った上で、ｐウ
エル３をＱ１ のソース電極に接続している。これによ
ってＱ１ の発生する基板電流はＱ１ の出力電流に重
なるため全く問題を起こさなくなる。
【００２１】トランジスタＱ２５も同様構造とするが、
ｎウエル２中のｐウエル３に形成する理由は別の理由で
ある。即ちトランジスタＱ２５はゲートをソースに接続
することで定電流源を構成している。Ｑ２５の定電流出
力はソース側から取出してているため、もしＱ２５のが
ｐ型基板１に直接形成されているときはソース電位の変
化はバックゲート電圧（つまりＱ２５のソースとＱ２５
のバックゲートである基板電位との差）の変化となり、
基板バイアス効果（バックゲートバイアスが大きくなる
ほどＱ２５のしきい値が高くなり、ドレイン電流が減る
）のため定電流特性が悪くなる。このため、Ｑ２５のバ
ックゲートは基板１ではなくｎウエル２中のｐウエル３
とし、当該ｐウエル３はＱ２５のソースに接続すること
でソース電圧が変化してときにはバックゲートも同じく
変化し、結果的に基板バイアス効果によるドレイン電流
の変調が起こらないようにしている。これによって良好
な定電流特性が得られる。
ｎウエル２中のｐウエル３に形成する理由は別の理由で
ある。即ちトランジスタＱ２５はゲートをソースに接続
することで定電流源を構成している。Ｑ２５の定電流出
力はソース側から取出してているため、もしＱ２５のが
ｐ型基板１に直接形成されているときはソース電位の変
化はバックゲート電圧（つまりＱ２５のソースとＱ２５
のバックゲートである基板電位との差）の変化となり、
基板バイアス効果（バックゲートバイアスが大きくなる
ほどＱ２５のしきい値が高くなり、ドレイン電流が減る
）のため定電流特性が悪くなる。このため、Ｑ２５のバ
ックゲートは基板１ではなくｎウエル２中のｐウエル３
とし、当該ｐウエル３はＱ２５のソースに接続すること
でソース電圧が変化してときにはバックゲートも同じく
変化し、結果的に基板バイアス効果によるドレイン電流
の変調が起こらないようにしている。これによって良好
な定電流特性が得られる。
【００２２】トランジスタＱ１ をディプリーション型
とすることで、図１（ａ）に示したように外部電圧ＶＥ
ＸＴ よりも高い電圧ＶＡを与える必要がなくなる。Ｖ
ＥＸＴ より高い電圧ＶＡ はチップ内で作る必要があ
るが、このＶＡ 発生回路も若干の電力消費を伴うので
、これを必要としない図２（ａ）の回路がより好適であ
る。
とすることで、図１（ａ）に示したように外部電圧ＶＥ
ＸＴ よりも高い電圧ＶＡを与える必要がなくなる。Ｖ
ＥＸＴ より高い電圧ＶＡ はチップ内で作る必要があ
るが、このＶＡ 発生回路も若干の電力消費を伴うので
、これを必要としない図２（ａ）の回路がより好適であ
る。
【００２３】図３は図２（ｂ）に対応した別の実施例で
ある。トランジスタの基板バイアス効果を防ぐためトラ
ンジスタのバックゲート電圧とソース電圧を一致させる
に当り、本例ではｎ型基板４を用いてｐウエル５中にト
ランジスタを作り、ｐウエル５をソースに接続している
。
ある。トランジスタの基板バイアス効果を防ぐためトラ
ンジスタのバックゲート電圧とソース電圧を一致させる
に当り、本例ではｎ型基板４を用いてｐウエル５中にト
ランジスタを作り、ｐウエル５をソースに接続している
。
【００２４】図１等ではトランジスタＱ３０でトランジ
スタＱ２９の１個を短絡、同解除しているが、これは必
要に応じて図４に示すように複数個（ｎ）を短絡／同解
除するようにしてよい。トランジスタＱ２６〜Ｑ２９の
個数も、必要に応じて増減（ｍ）してよい。また、ＭＯ
Ｓトランジスタに代えて他の抵抗素子、例えばダイオー
ド等を用いても良い。
スタＱ２９の１個を短絡、同解除しているが、これは必
要に応じて図４に示すように複数個（ｎ）を短絡／同解
除するようにしてよい。トランジスタＱ２６〜Ｑ２９の
個数も、必要に応じて増減（ｍ）してよい。また、ＭＯ
Ｓトランジスタに代えて他の抵抗素子、例えばダイオー
ド等を用いても良い。
【００２５】次に、図５を参照して、本発明のオンチッ
プ電圧制御回路を用いた半導体装置を説明する。図５は
ＤＲＡＭを示し、ＲＡＳ系２００、ＣＡＳ系３００、セ
ンス系４００及び内部電圧生成回路５００を有する。Ｒ
ＡＳ系２００は＊ＲＡＳ信号又はこれに同期するクロッ
クに従い動作する。ＣＡＳ系３００は＊ＣＡＳ信号又は
これに同期するクロックに従い動作する。センス系３０
０はセンスアンプ駆動クロックφＳ ，＊φＳ に従い
動作する。内部電圧生成回路５００は３つの内部電圧発
生器３７，３８，３９を含む。
プ電圧制御回路を用いた半導体装置を説明する。図５は
ＤＲＡＭを示し、ＲＡＳ系２００、ＣＡＳ系３００、セ
ンス系４００及び内部電圧生成回路５００を有する。Ｒ
ＡＳ系２００は＊ＲＡＳ信号又はこれに同期するクロッ
クに従い動作する。ＣＡＳ系３００は＊ＣＡＳ信号又は
これに同期するクロックに従い動作する。センス系３０
０はセンスアンプ駆動クロックφＳ ，＊φＳ に従い
動作する。内部電圧生成回路５００は３つの内部電圧発
生器３７，３８，３９を含む。
【００２６】ＲＡＳ系２００はプリデコーダ１２ｂ、行
アドレスデコーダ１６、クロックジェネレータ１８、モ
ードコントローラ３２及びリフレッシュアドレスカウン
タ３４を有する。ＣＡＳ系３００はアドレスバッファ１
２ａ、列アドレスデコーダ１４、クロックジェネレータ
２２、書込みクロックジェネレータ２６及びデータ入力
バッファ２８を有する。センス系４００はメモリセルア
レイ１０及びセンスアンプ／入出力（Ｉ／Ｏ）ゲート２
４を有する。メモリセルアレイ１０は行方向及び列方向
に配列され、ビット線とワード線に接続された複数のメ
モリセルを有する。
アドレスデコーダ１６、クロックジェネレータ１８、モ
ードコントローラ３２及びリフレッシュアドレスカウン
タ３４を有する。ＣＡＳ系３００はアドレスバッファ１
２ａ、列アドレスデコーダ１４、クロックジェネレータ
２２、書込みクロックジェネレータ２６及びデータ入力
バッファ２８を有する。センス系４００はメモリセルア
レイ１０及びセンスアンプ／入出力（Ｉ／Ｏ）ゲート２
４を有する。メモリセルアレイ１０は行方向及び列方向
に配列され、ビット線とワード線に接続された複数のメ
モリセルを有する。
【００２７】アドレスビットＡ０ 〜Ａ１０からなる多
重化されたアドレス信号ＡＤＤはアドレスバッファ１２
ａに入力する。アドレスバッファ１２ａは列アドレスデ
コーダ１４に供給される列アドレス信号を出力する。ア
ドレス信号ＡＤＤはプリデコーダ１２ｂにも与えられる
。プリデコーダ１２ｂは、行アドレスデコーダ１６に行
アドレス信号を出力する。ＣＰＵなどの外部装置から出
力される行アドレスストローブ信号＊ＲＡＳは、クロッ
クジェネレータ１８に入力する。クロックジェネレータ
１８は行アドレスデコーダ１６にクロック信号を出力す
る。 行アドレスストローブ信号＊ＲＡＳはローアクティブな
信号で、少なくとも１つのワード線の選択／非選択のタ
イミングを規定する。センスアンプ／入出力ゲート２４
は、列アドレスデコーダ１４及びメモリセルアレイ１０
に接続されている。
重化されたアドレス信号ＡＤＤはアドレスバッファ１２
ａに入力する。アドレスバッファ１２ａは列アドレスデ
コーダ１４に供給される列アドレス信号を出力する。ア
ドレス信号ＡＤＤはプリデコーダ１２ｂにも与えられる
。プリデコーダ１２ｂは、行アドレスデコーダ１６に行
アドレス信号を出力する。ＣＰＵなどの外部装置から出
力される行アドレスストローブ信号＊ＲＡＳは、クロッ
クジェネレータ１８に入力する。クロックジェネレータ
１８は行アドレスデコーダ１６にクロック信号を出力す
る。 行アドレスストローブ信号＊ＲＡＳはローアクティブな
信号で、少なくとも１つのワード線の選択／非選択のタ
イミングを規定する。センスアンプ／入出力ゲート２４
は、列アドレスデコーダ１４及びメモリセルアレイ１０
に接続されている。
【００２８】外部装置からの列アドレスストローブ信号
＊ＣＡＳは、インバータを介してアンドゲート２０に入
力する。クロックジェネレータ１８で生成されたクロッ
ク信号はアンドゲート２０に与えられ、その出力はクロ
ックジェネレータ２２に入力する。＊ＣＡＳ信号に応答
して、クロックジェネレータ２２は、列アドレスデコー
ダに与えられるクロック信号及びアドレスバッファ１２
ａを生成する。クロックジェネレータ２２からのクロッ
クを受信すると、列アドレスデコーダ１４は、対応する
１又はそれ以上のビット線対を選択する。センスアンプ
／入出力ゲート２４は、メモリセルアレイ１０中のビッ
ト線に接続している。入力データＤｉｎを書込むとき、
又はデータＤｏｕｔ を読出すとき、センスアンプでデ
ータを増幅する。
＊ＣＡＳは、インバータを介してアンドゲート２０に入
力する。クロックジェネレータ１８で生成されたクロッ
ク信号はアンドゲート２０に与えられ、その出力はクロ
ックジェネレータ２２に入力する。＊ＣＡＳ信号に応答
して、クロックジェネレータ２２は、列アドレスデコー
ダに与えられるクロック信号及びアドレスバッファ１２
ａを生成する。クロックジェネレータ２２からのクロッ
クを受信すると、列アドレスデコーダ１４は、対応する
１又はそれ以上のビット線対を選択する。センスアンプ
／入出力ゲート２４は、メモリセルアレイ１０中のビッ
ト線に接続している。入力データＤｉｎを書込むとき、
又はデータＤｏｕｔ を読出すとき、センスアンプでデ
ータを増幅する。
【００２９】書込みクロックジェネレータ２６は、クロ
ックジェネレータ２２からのクロック信号と外部装置か
らのライトイネーブル信号＊ＷＥを受信し、書込み信号
を生成する。データ入力バッファ２８は、書込みクロッ
クジェネレータ２６からの書込みクロックで規定される
タイミングで、データＤｉｎを入力する。データ入力バ
ッファ２８からのデータ出力はセンスアンプ／入出力ゲ
ート２４に入力し、メモリセルアレイ１０内に書込まれ
る。センスアンプ／入出力ゲート２４からのデータはデ
ータ出力バッファ３０に出力され、クロックジェネレー
タ２２からのクロック信号に同期してこのデータを出力
する。モードコントローラ３２は、＊ＣＡＳ信号とクロ
ックジェネレータ１８からのクロック信号を受信し、リ
ードモディファイライトモードやＣＡＳ−ｂｅｆｏｒｅ
−ＲＡＳリフレッシュモードなどの所定の動作モードを
指示するモード信号を出力する。モードコントローラ３
２からのモード信号は、リフレッシュアドレスカウンタ
３４に入力する。リフレッシュアドレスカウンタ３４は
、リフレッシュすべきメモリセルを指示するアドレス信
号を生成する。基板バイアスジェネレータ３６は基板バ
イアス電圧（例えば、前述のＶＢＢ）を生成する。
ックジェネレータ２２からのクロック信号と外部装置か
らのライトイネーブル信号＊ＷＥを受信し、書込み信号
を生成する。データ入力バッファ２８は、書込みクロッ
クジェネレータ２６からの書込みクロックで規定される
タイミングで、データＤｉｎを入力する。データ入力バ
ッファ２８からのデータ出力はセンスアンプ／入出力ゲ
ート２４に入力し、メモリセルアレイ１０内に書込まれ
る。センスアンプ／入出力ゲート２４からのデータはデ
ータ出力バッファ３０に出力され、クロックジェネレー
タ２２からのクロック信号に同期してこのデータを出力
する。モードコントローラ３２は、＊ＣＡＳ信号とクロ
ックジェネレータ１８からのクロック信号を受信し、リ
ードモディファイライトモードやＣＡＳ−ｂｅｆｏｒｅ
−ＲＡＳリフレッシュモードなどの所定の動作モードを
指示するモード信号を出力する。モードコントローラ３
２からのモード信号は、リフレッシュアドレスカウンタ
３４に入力する。リフレッシュアドレスカウンタ３４は
、リフレッシュすべきメモリセルを指示するアドレス信
号を生成する。基板バイアスジェネレータ３６は基板バ
イアス電圧（例えば、前述のＶＢＢ）を生成する。
【００３０】内部電圧生成回５００の内部電圧発生器３
７は、本発明に従い構成されている。例えば、内部電圧
発生器３７は図２（ａ），（ｂ）に示す構成を有する。 内部電圧発生器３７は内部電圧ＶＩＮＴ１を生成する。 この内部電圧は、トランジスタＱ３０のゲートにクロッ
ク＊ＣＬＫとして入力する＊ＲＡＳ信号に従い制御され
ている。後述するように、＊ＲＡＳ信号の立下りに同期
するワンショットパルスを生成して、トランジスタＱ３
０のゲートにクロック＊ＣＬＫとして与えられる。内部
電圧ＶＩＮＴ１は、ＲＡＳ系２００に供給される。例え
ば、外部供給電圧ＶＥＸＴ は５Ｖ（＝ＶＣＣ）であり
、内部電圧ＶＩＮＴ１は３．３Ｖである。
７は、本発明に従い構成されている。例えば、内部電圧
発生器３７は図２（ａ），（ｂ）に示す構成を有する。 内部電圧発生器３７は内部電圧ＶＩＮＴ１を生成する。 この内部電圧は、トランジスタＱ３０のゲートにクロッ
ク＊ＣＬＫとして入力する＊ＲＡＳ信号に従い制御され
ている。後述するように、＊ＲＡＳ信号の立下りに同期
するワンショットパルスを生成して、トランジスタＱ３
０のゲートにクロック＊ＣＬＫとして与えられる。内部
電圧ＶＩＮＴ１は、ＲＡＳ系２００に供給される。例え
ば、外部供給電圧ＶＥＸＴ は５Ｖ（＝ＶＣＣ）であり
、内部電圧ＶＩＮＴ１は３．３Ｖである。
【００３１】内部電圧発生器３８は、例えば図２（ａ）
，（ｂ）に示す構成を有し、アドレス変化検出（ＡＴＤ
）信号に従いレギュレートされた内部電圧ＶＩＮＴ１を
生成する。
，（ｂ）に示す構成を有し、アドレス変化検出（ＡＴＤ
）信号に従いレギュレートされた内部電圧ＶＩＮＴ１を
生成する。
【００３２】ＡＴＤ信号はアドレス変化が検出されたと
き、生成される。このためのアドレス変化検出（ＡＴＤ
）回路は、例えばアドレスバッファ１２ａのブロック内
に設けられている。
き、生成される。このためのアドレス変化検出（ＡＴＤ
）回路は、例えばアドレスバッファ１２ａのブロック内
に設けられている。
【００３３】図６は、ＡＴＤ回路を示すブロック図であ
る。図示するように、アドレスビットＡ０ 〜Ａ１０ご
とに設けられたエッジトリガ回路（ＥＴＧ）２７０ 〜
２７１０、ｐチャネルＭＯＳトランジスタＴ０ 〜Ｔ１
０、インバータＩＮＶ、抵抗Ｒ１及びパルス幅コントロ
ーラＰＷＣとを有する。アドレスビットＡ０ 〜Ａ１０
のいずれかにおいてエッジが検出（アドレス変化の検出
）されると、エッジトリガ信号＊ＥＴＧＡ０ 〜＊ＥＴ
ＧＡ１０のうちの対応する１つが対応するトランジスタ
をオンとする。電源電圧ＶＣＣはインバータＩＮＶを介
してパルス幅コントローラＰＷＣに入力する。パルス幅
コントローラＰＷＣは所定のパルス存続期間のＡＴＤ信
号を出力する。
る。図示するように、アドレスビットＡ０ 〜Ａ１０ご
とに設けられたエッジトリガ回路（ＥＴＧ）２７０ 〜
２７１０、ｐチャネルＭＯＳトランジスタＴ０ 〜Ｔ１
０、インバータＩＮＶ、抵抗Ｒ１及びパルス幅コントロ
ーラＰＷＣとを有する。アドレスビットＡ０ 〜Ａ１０
のいずれかにおいてエッジが検出（アドレス変化の検出
）されると、エッジトリガ信号＊ＥＴＧＡ０ 〜＊ＥＴ
ＧＡ１０のうちの対応する１つが対応するトランジスタ
をオンとする。電源電圧ＶＣＣはインバータＩＮＶを介
してパルス幅コントローラＰＷＣに入力する。パルス幅
コントローラＰＷＣは所定のパルス存続期間のＡＴＤ信
号を出力する。
【００３４】図５に戻り、内部電圧発生器３９も同様に
構成される。図７は、センスアンプ／入出力ゲート２４
中のセンスアンプ及び内部電圧発生器３９を含むその周
辺回路を示す。内部電圧発生器３９は前述のオンチップ
電圧制御回路１００Ａ、ワンショットパルス発生器６０
、及び２つのｎチャネルＭＯＳトランジスタＱ４０，Ｑ
４１を有する。直列制御トランジスタＱ１ のゲートは
、トランジスタＱ４０を介してオンチップ電圧制御回路
１００Ａで制御される。トランジスタＱ４１のドレイン
は直列制御トランジスタＱ１ のゲートに接続され、ソ
ースは接地されている。直列制御トランジスタＱ１ の
ソースは、高電位側ライン５１に接続されている。セン
スアンプＳＡは一対のビット線ＢＬ，＊ＢＬに接続され
る。このビット線対ＢＬ，＊ＢＬには、ワード線ＷＬｎ
，ＷＬｎ＋１ にそれぞれ接続されたメモリセルＭＣ
が接続されている。 ワンショットパルス発生器６は、センスアンプ駆動信号
＊φＳ に同期してワンショットのパルス＊ＣＬＫ１を
出力する。より詳しくは、センスアンプ駆動信号＊φＳ
の立下りに同期して、ワンショットパルス＊ＣＬＫ１
はローレベルに変化する。
構成される。図７は、センスアンプ／入出力ゲート２４
中のセンスアンプ及び内部電圧発生器３９を含むその周
辺回路を示す。内部電圧発生器３９は前述のオンチップ
電圧制御回路１００Ａ、ワンショットパルス発生器６０
、及び２つのｎチャネルＭＯＳトランジスタＱ４０，Ｑ
４１を有する。直列制御トランジスタＱ１ のゲートは
、トランジスタＱ４０を介してオンチップ電圧制御回路
１００Ａで制御される。トランジスタＱ４１のドレイン
は直列制御トランジスタＱ１ のゲートに接続され、ソ
ースは接地されている。直列制御トランジスタＱ１ の
ソースは、高電位側ライン５１に接続されている。セン
スアンプＳＡは一対のビット線ＢＬ，＊ＢＬに接続され
る。このビット線対ＢＬ，＊ＢＬには、ワード線ＷＬｎ
，ＷＬｎ＋１ にそれぞれ接続されたメモリセルＭＣ
が接続されている。 ワンショットパルス発生器６は、センスアンプ駆動信号
＊φＳ に同期してワンショットのパルス＊ＣＬＫ１を
出力する。より詳しくは、センスアンプ駆動信号＊φＳ
の立下りに同期して、ワンショットパルス＊ＣＬＫ１
はローレベルに変化する。
【００３５】センスアンプＳＡはまた、高電位側ライン
５１及び低電位側ライン５２に接続れている。ｎチャネ
ルＭＯＳトランジスタＱ４２は、低電位側ライン５２内
に設けられている。センスアンプＳＡが非活性化状態に
ある間は、センスアンプ駆動信号φＳ ，＊φＳ はそ
れぞれロー及びハイレベルにある。従って、トランジス
タＱ４０及びＱ４１はそれぞれオフ及びオンである。こ
の状態では、センスアンプＳＡはライン５１，５２から
切り離されている。他方、センスアンプＳＡが活性化さ
れるとφＳ ，＊φＳ のレベルは反転し、センスアン
プＳＡは動作を始める。
５１及び低電位側ライン５２に接続れている。ｎチャネ
ルＭＯＳトランジスタＱ４２は、低電位側ライン５２内
に設けられている。センスアンプＳＡが非活性化状態に
ある間は、センスアンプ駆動信号φＳ ，＊φＳ はそ
れぞれロー及びハイレベルにある。従って、トランジス
タＱ４０及びＱ４１はそれぞれオフ及びオンである。こ
の状態では、センスアンプＳＡはライン５１，５２から
切り離されている。他方、センスアンプＳＡが活性化さ
れるとφＳ ，＊φＳ のレベルは反転し、センスアン
プＳＡは動作を始める。
【００３６】この時、図８（ａ）に示すように、センス
アンプ駆動信号＊φＳ はハイレベルからローレベルに
変化し、ワンショットパルスＣＬＫ１は立下る。従って
、トランジスタＱ３０はオフし、ゲート電圧ＶＧ１は図
８（ｃ）に示すように高速に立上る。この立上りは多少
オーバーシュートである。もし、ワンショットパルス＊
ＣＬＫ１がなければ、図８（ｃ）に示すように、ゲート
電圧ＶＧ１は除々に立上るであろう。図８（ｄ）に示す
ように、ゲート電圧ＶＧ１の迅速な立上りに応答して、
内部電圧ＶＩＮＴ３はすばやく立上る。他方、もしワン
ショットパルス＊ＣＬＫ１がなければ、内部電圧は除々
に立上るであろう。
アンプ駆動信号＊φＳ はハイレベルからローレベルに
変化し、ワンショットパルスＣＬＫ１は立下る。従って
、トランジスタＱ３０はオフし、ゲート電圧ＶＧ１は図
８（ｃ）に示すように高速に立上る。この立上りは多少
オーバーシュートである。もし、ワンショットパルス＊
ＣＬＫ１がなければ、図８（ｃ）に示すように、ゲート
電圧ＶＧ１は除々に立上るであろう。図８（ｄ）に示す
ように、ゲート電圧ＶＧ１の迅速な立上りに応答して、
内部電圧ＶＩＮＴ３はすばやく立上る。他方、もしワン
ショットパルス＊ＣＬＫ１がなければ、内部電圧は除々
に立上るであろう。
【００３７】上述の説明から、センスアンプＳＡが動作
を開始する状態をセンスアンプ駆動信号＊φＳ から検
出し、これを検出したときに直列制御トランジスタＱ１
のゲート電圧ＶＧ１を増大させる。
を開始する状態をセンスアンプ駆動信号＊φＳ から検
出し、これを検出したときに直列制御トランジスタＱ１
のゲート電圧ＶＧ１を増大させる。
【００３８】尚、ワンショットのパルスに代えて、連続
する複数のパルスをセンスアンプ駆動信号＊φＳ から
生成して、直接制御トランジスタＱ１ に与えることも
できる。上述したように、＊ＲＡＳ信号がローレベルに
ある間は、トランジスタＱ３０は連続的又は間けつ的に
オフに制御される。これにより、直列制御トランジスタ
Ｑ１ のゲート電圧ＶＧ１を増大させる。これにより、
ＲＡＳ系２００が動作を開始した後の内部電圧の降下を
補償することができる。他方、＊ＲＡＳ信号がハイレベ
ルのとき、ＲＡＳ系２００は僅かな電力を消費している
。従って、この間はトランジスタＱ２９をトランジスタ
Ｑ３０で短絡する。ＣＡＳ系３００やセンス系４００も
ＲＡＳ系２００のように制御される。
する複数のパルスをセンスアンプ駆動信号＊φＳ から
生成して、直接制御トランジスタＱ１ に与えることも
できる。上述したように、＊ＲＡＳ信号がローレベルに
ある間は、トランジスタＱ３０は連続的又は間けつ的に
オフに制御される。これにより、直列制御トランジスタ
Ｑ１ のゲート電圧ＶＧ１を増大させる。これにより、
ＲＡＳ系２００が動作を開始した後の内部電圧の降下を
補償することができる。他方、＊ＲＡＳ信号がハイレベ
ルのとき、ＲＡＳ系２００は僅かな電力を消費している
。従って、この間はトランジスタＱ２９をトランジスタ
Ｑ３０で短絡する。ＣＡＳ系３００やセンス系４００も
ＲＡＳ系２００のように制御される。
【００３９】図５の構成では、ＲＡＳ系２００に供給さ
れる内部電圧ＶＩＮＴ１は、ＣＡＳ系３００に供給され
る内部電圧ＶＩＮＴ２とは別々に制御される。これに代
えて、＊ＲＡＳ信号と＊ＣＡＳ信号（もしくは、これら
の信号に対応したチップ内部信号（ここでは単に＊ＲＡ
Ｓ，＊ＣＡＳと表わす））との論理合成に基づいて内部
電圧ＶＩＮＴ１とＶＩＮＴ２を制御することもできる。 図９に示すように、ｎチャネルＭＯＳトランジスタＱ３
１がトランジスタＱ３０に並列に接続されている。＊Ｒ
ＡＳ信号はトランジスタＱ３１のゲートに与えられ、＊
ＣＡＳ信号はトランジスタＱ３０のゲートに与えられる
。＊ＲＡＳ及びＣＡＳの両信号がローレベルにあるとき
、ゲート電圧ＶＧ１を増大させる。通常のＣＡＳ−ｂｅ
ｆｏｒｅ−ＲＡＳリフレッシュモードでは、＊ＲＡＳ信
号がローレベルに変わる前に＊ＣＡＳ信号はローレベル
に変わる。もし、＊ＣＡＳ信号がローレベルになったと
きに内部電圧補償を行なうと、過度に補償が行なわれて
しまう。
れる内部電圧ＶＩＮＴ１は、ＣＡＳ系３００に供給され
る内部電圧ＶＩＮＴ２とは別々に制御される。これに代
えて、＊ＲＡＳ信号と＊ＣＡＳ信号（もしくは、これら
の信号に対応したチップ内部信号（ここでは単に＊ＲＡ
Ｓ，＊ＣＡＳと表わす））との論理合成に基づいて内部
電圧ＶＩＮＴ１とＶＩＮＴ２を制御することもできる。 図９に示すように、ｎチャネルＭＯＳトランジスタＱ３
１がトランジスタＱ３０に並列に接続されている。＊Ｒ
ＡＳ信号はトランジスタＱ３１のゲートに与えられ、＊
ＣＡＳ信号はトランジスタＱ３０のゲートに与えられる
。＊ＲＡＳ及びＣＡＳの両信号がローレベルにあるとき
、ゲート電圧ＶＧ１を増大させる。通常のＣＡＳ−ｂｅ
ｆｏｒｅ−ＲＡＳリフレッシュモードでは、＊ＲＡＳ信
号がローレベルに変わる前に＊ＣＡＳ信号はローレベル
に変わる。もし、＊ＣＡＳ信号がローレベルになったと
きに内部電圧補償を行なうと、過度に補償が行なわれて
しまう。
【００４０】これは、ＣＡＳ−ｂｅｆｏｒｅ−ＲＡＳリ
フレッシュモードでは、ＣＡＳ系３００は動作しないた
めである従って、図９のように、両方の信号がアクティ
ブとなったときに、内部電圧補償（ゲート電圧ＶＧ１の
増大）を行なう。
フレッシュモードでは、ＣＡＳ系３００は動作しないた
めである従って、図９のように、両方の信号がアクティ
ブとなったときに、内部電圧補償（ゲート電圧ＶＧ１の
増大）を行なう。
【００４１】本発明のオンチップ電圧制御回路はＤＲＡ
Ｍに限らず、ＳＲＡＭにも適用できる。この場合、クロ
ック＊ＣＬＫとして、チップイネーブル信号＊ＣＥや出
力イネーブル信号＊ＯＥを用いることができる。またロ
ジック回路などにも適用できる。
Ｍに限らず、ＳＲＡＭにも適用できる。この場合、クロ
ック＊ＣＬＫとして、チップイネーブル信号＊ＣＥや出
力イネーブル信号＊ＯＥを用いることができる。またロ
ジック回路などにも適用できる。
【００４２】
【発明の効果】本発明によれば、チップの消費電流は外
部から入る活性化クロックのサイクルに比例する点を応
用し、消費電流の増大に伴う内部電源電圧の降下を活性
化クロックのサイクルに対応して補償することで常に安
定したチップ内電源電圧が得られる。とくに消費電流が
クロック周波数に比例するＣＭＯＳ回路（ＤＲＡＭ，Ｓ
ＲＡＭ，ロジックＬＳＩ）に応用して好適である。
部から入る活性化クロックのサイクルに比例する点を応
用し、消費電流の増大に伴う内部電源電圧の降下を活性
化クロックのサイクルに対応して補償することで常に安
定したチップ内電源電圧が得られる。とくに消費電流が
クロック周波数に比例するＣＭＯＳ回路（ＤＲＡＭ，Ｓ
ＲＡＭ，ロジックＬＳＩ）に応用して好適である。
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【図３】第２実施例の変形例を示す断面図である。
【図４】他の変形例を示す図である。
【図５】本発明のオンチップ電圧制御回路を用いたＤＲ
ＡＭの構成を示す図である。
ＡＭの構成を示す図である。
【図６】ＡＴＤ回路の構成を示す図である。
【図７】センスアンプ及び内部電圧発生器を含む周辺回
路を示す図である。
路を示す図である。
【図８】図７に示す回路の動作を示す波形図である。
【図９】ＤＲＡＭの他の構成例の要部を示す図である。
【図１０】第１の従来例を示す図である。
【図１１】第２の従来例を示す図である。
１００，１００Ａ オンチップ電圧制御回路Ｑ１
直列制御トランジスタ ＶＥＸＴ 外部供給電圧 ＶＩＮＴ チップ内部電圧
直列制御トランジスタ ＶＥＸＴ 外部供給電圧 ＶＩＮＴ チップ内部電圧
Claims (5)
- 【請求項１】 外部供給電源電圧（ＶＥＸＴ ）を直
列制御トランジスタ（Ｑ１ ）によって電圧降下させて
チップ内部電源電圧（ＶＩＮＴ ）を発生するオンチッ
プ電圧制御回路を具備し、内部回路の活性／非活性を制
御するクロック（＊ＣＬＫ）の状態に応じて前記直列制
御トランジスタの内部抵抗を変え、内部回路の非活性状
態のときと活性状態のときのチップ内部電源電圧の差を
抑制することを特徴とする半導体集積回路装置。 - 【請求項２】 外部供給電源電圧（ＶＥＸＴ ）を降
圧させて内部電源電圧（ＶＩＮＴ ）として内部回路へ
供給するオンチップ電圧制御回路を具備し、前記内部回
路の活性時における該オンチップ電圧制御回路の電流供
給能力が非活性化時に対して大きくなる様に制御されて
いることを特徴とする半導体集積回路装置。 - 【請求項３】 外部供給電源電圧（ＶＥＸＴ ）を降
圧させて内部電源電圧（ＶＩＮＴ ）として内部回路へ
供給するオンチップ電圧制御回路を具備し、該内部回路
の非活性状態から活性状態への切換に応答して、前記オ
ンチップ電圧制御回路の電流供給能力が一時的に増加す
る様に制御されていることを特徴とする半導体集積回路
装置。 - 【請求項４】 ロウアドレスストローブ信号（＊ＲＡ
Ｓ）又はこれに同期して生成される信号に従い動作する
ロウアドレスストローブ系（２００）と、コラムアドレ
スストローブ信号（＊ＣＡＳ）又はこれに同期して生成
される信号に従い動作するコラムアドレスストローブ系
（３００）と、センスアンプ駆動信号（φＳ ，＊φＳ
）又はこれに同期して生成される信号に従い動作する
センス系（４００）と、外部供給電源電圧（ＶＥＸＴ
）を降下させてチップ内部電源電圧（ＶＩＮＴ ）を発
生するオンチップ電圧制御回路とを具備し、該オンチッ
プ電圧制御回路は所定のクロック（＊ＣＬＫ）の状態に
応じて電流供給能力を変化させることを特徴とする半導
体集積回路装置。 - 【請求項５】 前記オンチップ電圧制御回路は、前記
ロウアドレスストローブ信号又はこれに同期して生成さ
れる信号を前記所定のクロックとして入力し、第１の内
部電圧を生成して前記ロウアドレスストローブ系（２０
０）に供給する第１の内部電圧発生手段（３７）と、前
記コラムアドレスストローブ信号又はこれに同期して生
成される信号を前記所定のクロックとして入力し、第２
の内部電圧を生成して前記コラムアドレスストローブ系
（３００）に供給する第２の内部電圧発生手段（３８）
と、前記センスアンプ駆動信号又はこれに同期して生成
される信号を前記所定のクロックとして入力し、第３の
内部電圧を生成して前記センス系（４００）に供給する
第３の内部電圧発生手段（３９）とを有する請求項４記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03055150A JP3124781B2 (ja) | 1990-03-30 | 1991-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-83760 | 1990-03-30 | ||
| JP8376090 | 1990-03-30 | ||
| JP03055150A JP3124781B2 (ja) | 1990-03-30 | 1991-03-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212782A true JPH04212782A (ja) | 1992-08-04 |
| JP3124781B2 JP3124781B2 (ja) | 2001-01-15 |
Family
ID=13811526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03055150A Expired - Lifetime JP3124781B2 (ja) | 1990-03-30 | 1991-03-19 | 半導体集積回路装置 |
Country Status (5)
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|---|---|
| US (1) | US5097303A (ja) |
| EP (1) | EP0449310B1 (ja) |
| JP (1) | JP3124781B2 (ja) |
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| JP2009053984A (ja) * | 2007-08-28 | 2009-03-12 | Nec Electronics Corp | データ処理装置、電源電圧生成回路及びその電源電圧生成方法 |
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- 1991-03-28 EP EP91105071A patent/EP0449310B1/en not_active Expired - Lifetime
- 1991-03-29 US US07/677,560 patent/US5097303A/en not_active Expired - Lifetime
- 1991-03-30 KR KR1019910005205A patent/KR940009835B1/ko not_active IP Right Cessation
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| DE69117784T2 (de) | 1996-10-24 |
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