JP2003249569A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000005513 bias potential Methods 0.000 claims abstract description 51
- 230000003321 amplification Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 9
- 230000008569 process Effects 0.000 abstract description 9
- 230000008859 change Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 46
- 238000006243 chemical reaction Methods 0.000 description 26
- 230000004913 activation Effects 0.000 description 19
- 238000007781 pre-processing Methods 0.000 description 18
- 230000004044 response Effects 0.000 description 17
- 101000855868 Viola biflora Cyclotide vibi-I Proteins 0.000 description 14
- 239000000872 buffer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 14
- 102100037584 FAST kinase domain-containing protein 4 Human genes 0.000 description 11
- 101001028251 Homo sapiens FAST kinase domain-containing protein 4 Proteins 0.000 description 11
- 101100388504 Chlamydomonas reinhardtii ODA4 gene Proteins 0.000 description 10
- 101100389631 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUP45 gene Proteins 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 101100459905 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NCP1 gene Proteins 0.000 description 9
- 101150046305 cpr-1 gene Proteins 0.000 description 9
- 101100119048 Ogataea pini SUP2 gene Proteins 0.000 description 8
- 101100065564 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUP35 gene Proteins 0.000 description 8
- 101000855863 Viola biflora Cyclotide vibi-E Proteins 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 5
- 102220480121 H/ACA ribonucleoprotein complex subunit DKC1_R10A_mutation Human genes 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000037230 mobility Effects 0.000 description 2
- 101100282455 Arabidopsis thaliana AMP1 gene Proteins 0.000 description 1
- 102100036738 Guanine nucleotide-binding protein subunit alpha-11 Human genes 0.000 description 1
- 101100218464 Haloarcula sp. (strain arg-2 / Andes heights) cop2 gene Proteins 0.000 description 1
- 101100283445 Homo sapiens GNA11 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- WLHQHAUOOXYABV-UHFFFAOYSA-N lornoxicam Chemical compound OC=1C=2SC(Cl)=CC=2S(=O)(=O)N(C)C=1C(=O)NC1=CC=CC=N1 WLHQHAUOOXYABV-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
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- Continuous-Control Power Sources That Use Transistors (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 しきい値電圧の変動の影響を受けにくい電圧
降下回路を備えた半導体装置を提供する。 【解決手段】 ＭＯＳトランジスタのしきい値電圧に、
ある一定値をオフセットしたバイアス電位ＶＢＩＡＳを
しきい値補償回路３２が発生する。これにより、しきい
値の変動が補償されたゲート−ソース間電圧がトランジ
スタＮ３に与えられる。トランジスタＮ３を電流源とし
て動作する差動増幅回路４０を構成要素とすることによ
りプロセスばらつきや温度によるしきい値電圧の変動の
影響を受けにくい電圧降下回路２４が実現できる。
降下回路を備えた半導体装置を提供する。 【解決手段】 ＭＯＳトランジスタのしきい値電圧に、
ある一定値をオフセットしたバイアス電位ＶＢＩＡＳを
しきい値補償回路３２が発生する。これにより、しきい
値の変動が補償されたゲート−ソース間電圧がトランジ
スタＮ３に与えられる。トランジスタＮ３を電流源とし
て動作する差動増幅回路４０を構成要素とすることによ
りプロセスばらつきや温度によるしきい値電圧の変動の
影響を受けにくい電圧降下回路２４が実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、電圧降下回路を備えた半導体装置
に関する。
し、より特定的には、電圧降下回路を備えた半導体装置
に関する。
【０００２】
【従来の技術】近年、低コスト化、低消費電力化、高速
化を実現するために半導体装置に含まれるトランジスタ
の微細化が進んでいる。微細化されたトランジスタの信
頼性を確保するために、使用する電源電位の低電圧化が
必要である。
化を実現するために半導体装置に含まれるトランジスタ
の微細化が進んでいる。微細化されたトランジスタの信
頼性を確保するために、使用する電源電位の低電圧化が
必要である。
【０００３】半導体装置は、さまざまな機器にさまざま
な部品と一緒に用いられる基幹部品である。しかしなが
ら、半導体装置が搭載される機器に用いられる他の部品
は低電圧化がまだ進んでいない場合が多い。したがっ
て、他の部品との整合性の問題から、微細化されたトラ
ンジスタを用いた半導体装置も、そのままトランジスタ
に与えると信頼性の問題が生ずるような高い外部電源電
位を受けて動作する必要がある。
な部品と一緒に用いられる基幹部品である。しかしなが
ら、半導体装置が搭載される機器に用いられる他の部品
は低電圧化がまだ進んでいない場合が多い。したがっ
て、他の部品との整合性の問題から、微細化されたトラ
ンジスタを用いた半導体装置も、そのままトランジスタ
に与えると信頼性の問題が生ずるような高い外部電源電
位を受けて動作する必要がある。
【０００４】ここで必要となってくるのが電圧降下回路
である。電圧降下回路は、半導体装置の内部に搭載さ
れ、外部から与えられる高い電源電位を微細化されたト
ランジスタに対して信頼性上問題のない電位まで降圧す
るという役割を果たす。
である。電圧降下回路は、半導体装置の内部に搭載さ
れ、外部から与えられる高い電源電位を微細化されたト
ランジスタに対して信頼性上問題のない電位まで降圧す
るという役割を果たす。
【０００５】図２３は、従来の電圧降下回路５２４の構
成を示した回路図である。図２３を参照して、電圧降下
回路５２４は、基準電位ＶＲＥＦ，ＶＢＧＲを出力する
基準電位発生回路５３４と、基準電位ＶＲＥＦ，ＶＢＧ
Ｒを受けて外部電源電位ＥＸＴＶＤＤを降圧して内部電
源電位ＩＮＴＶＤＤを出力する降圧部５３６とを含む。
内部電源電位ＩＮＴＶＤＤは、負荷回路５２６に供給さ
れる。基準電位発生回路５３４、降圧部５３６は、後に
説明する基準電位発生回路３４Ｅ、降圧部３６とそれぞ
れ同様な構成を有しており、ここではこれらの構成の説
明は行なわない。なお、図中抵抗Ｒ２Ａは、抵抗Ｒ２と
等しい抵抗値を有する。
成を示した回路図である。図２３を参照して、電圧降下
回路５２４は、基準電位ＶＲＥＦ，ＶＢＧＲを出力する
基準電位発生回路５３４と、基準電位ＶＲＥＦ，ＶＢＧ
Ｒを受けて外部電源電位ＥＸＴＶＤＤを降圧して内部電
源電位ＩＮＴＶＤＤを出力する降圧部５３６とを含む。
内部電源電位ＩＮＴＶＤＤは、負荷回路５２６に供給さ
れる。基準電位発生回路５３４、降圧部５３６は、後に
説明する基準電位発生回路３４Ｅ、降圧部３６とそれぞ
れ同様な構成を有しており、ここではこれらの構成の説
明は行なわない。なお、図中抵抗Ｒ２Ａは、抵抗Ｒ２と
等しい抵抗値を有する。
【０００６】降圧部５３６は、外部から供給される外部
電源電位ＥＸＴＶＤＤを受けて、基準電位発生回路５３
４が発生した基準電位ＶＲＥＦを参照して低い内部電源
電位ＩＮＴＶＤＤを発生させる回路である。内部電源電
位は、次の式（１）で与えられる。
電源電位ＥＸＴＶＤＤを受けて、基準電位発生回路５３
４が発生した基準電位ＶＲＥＦを参照して低い内部電源
電位ＩＮＴＶＤＤを発生させる回路である。内部電源電
位は、次の式（１）で与えられる。
【０００７】
【数１】
【０００８】したがって、基準電位ＶＲＥＦが変動する
と、内部電源電位ＩＮＴＶＤＤも同時に変動する。これ
を避けるために、内部電源電位、プロセスばらつき、お
よび温度の変動の影響を基準電位ＶＲＥＦがなるべく受
けないように意図して半導体装置が設計される。
と、内部電源電位ＩＮＴＶＤＤも同時に変動する。これ
を避けるために、内部電源電位、プロセスばらつき、お
よび温度の変動の影響を基準電位ＶＲＥＦがなるべく受
けないように意図して半導体装置が設計される。
【０００９】図２３では、バンドギャップ型基準電位発
生回路５３４が示されている。バンドギャップ型基準電
圧発生回路はbandgap voltage referenceともよばれ、
基準電位ＶＲＥＦの変動が少ない基準電圧発生回路とし
てよく用いられる回路である。
生回路５３４が示されている。バンドギャップ型基準電
圧発生回路はbandgap voltage referenceともよばれ、
基準電位ＶＲＥＦの変動が少ない基準電圧発生回路とし
てよく用いられる回路である。
【００１０】バンドギャップ型基準電位発生回路の発生
する電圧について説明する。一般に、ダイオードに流れ
る電流は次の式（２）のように表わされる。ここでＩｓ
は飽和電流、ｑは電子の電荷量、ｋはボルツマン係数、
Ｔは絶対温度、Ｖｂｅはベース−エミッタ間電圧であ
る。
する電圧について説明する。一般に、ダイオードに流れ
る電流は次の式（２）のように表わされる。ここでＩｓ
は飽和電流、ｑは電子の電荷量、ｋはボルツマン係数、
Ｔは絶対温度、Ｖｂｅはベース−エミッタ間電圧であ
る。
【００１１】
【数２】
【００１２】なお、式（５）を導出する際に、Ｖ（Ｗ１
２）＝Ｖ（Ｗ１３）としている理由は次の通りである。
まず、トランジスタＰ１，Ｐ２のサイズを等しくするこ
とにより、トランジスタＰ１，Ｐ２に流れる電流が等し
くなる。このときに、トランジスタＮ１，Ｎ２のサイズ
を等しくすることにより差動増幅回路３８ＥがＶ（Ｗ１
２）＝Ｖ（Ｗ１３）となるようにトランジスタＰ６のゲ
ートを制御するからである。
２）＝Ｖ（Ｗ１３）としている理由は次の通りである。
まず、トランジスタＰ１，Ｐ２のサイズを等しくするこ
とにより、トランジスタＰ１，Ｐ２に流れる電流が等し
くなる。このときに、トランジスタＮ１，Ｎ２のサイズ
を等しくすることにより差動増幅回路３８ＥがＶ（Ｗ１
２）＝Ｖ（Ｗ１３）となるようにトランジスタＰ６のゲ
ートを制御するからである。
【００１３】以上のように、図２３の基準電位発生回路
５３４が出力する電位ＶＢＧＲ，ＶＲＥＦは、それぞれ
上記の式（７），式（８）で表わされる。
５３４が出力する電位ＶＢＧＲ，ＶＲＥＦは、それぞれ
上記の式（７），式（８）で表わされる。
【００１４】抵抗Ｒ３，Ｒ４の抵抗値を調整することに
より基準電位ＶＲＥＦを調整し、これによって内部電源
電位ＩＮＴＶＤＤのレベルを合わせる。
より基準電位ＶＲＥＦを調整し、これによって内部電源
電位ＩＮＴＶＤＤのレベルを合わせる。
【００１５】また、抵抗Ｒ１と抵抗Ｒ２とは同じ特性の
ばらつき、温度依存性を持つように、同一の材質で構成
される。同様に、抵抗Ｒ３と抵抗Ｒ４とは同じ特性のば
らつき、温度依存性を持つように、同一の材質で構成さ
れる。また同様に、抵抗Ｒ５と抵抗Ｒ６とは同じ特性の
ばらつき、温度依存性を持つように、同一の材質で構成
される。なお、図中の抵抗Ｒ２と抵抗Ｒ２Ａとは、同じ
抵抗値を有し、同一の材質で構成される。
ばらつき、温度依存性を持つように、同一の材質で構成
される。同様に、抵抗Ｒ３と抵抗Ｒ４とは同じ特性のば
らつき、温度依存性を持つように、同一の材質で構成さ
れる。また同様に、抵抗Ｒ５と抵抗Ｒ６とは同じ特性の
ばらつき、温度依存性を持つように、同一の材質で構成
される。なお、図中の抵抗Ｒ２と抵抗Ｒ２Ａとは、同じ
抵抗値を有し、同一の材質で構成される。
【００１６】ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
は、プロセスばらつきが無視できないことが知られてい
る。それに対して、「超ＬＳＩのためのアナログ集積回
路設計技術（下），Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー
共著，培風館発行」第３１０頁に記載されているように
Ｖｂｅは、シリコンなどの材質によってほぼ固有で、ほ
とんどばらつきがない。しかし、約−２ｍＶ／℃の温度
依存性をもつ。したがって、次の式（９）を満たすよう
に抵抗Ｒ１，Ｒ２の値を決定することで∂ＶＢＧＲ／∂
Ｔ＝０となる。
は、プロセスばらつきが無視できないことが知られてい
る。それに対して、「超ＬＳＩのためのアナログ集積回
路設計技術（下），Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー
共著，培風館発行」第３１０頁に記載されているように
Ｖｂｅは、シリコンなどの材質によってほぼ固有で、ほ
とんどばらつきがない。しかし、約−２ｍＶ／℃の温度
依存性をもつ。したがって、次の式（９）を満たすよう
に抵抗Ｒ１，Ｒ２の値を決定することで∂ＶＢＧＲ／∂
Ｔ＝０となる。
【００１７】
【数３】
【００１８】結局、バンドギャップ型の基準電位発生回
路５３４によって発生された電位ＶＢＧＲは電源電圧、
プロセスばらつき、温度の影響をあまり受けない。
路５３４によって発生された電位ＶＢＧＲは電源電圧、
プロセスばらつき、温度の影響をあまり受けない。
【００１９】したがって、基準電位ＶＲＥＦも同様に電
源電圧、プロセスばらつきおよび温度の影響をあまり受
けない。
源電圧、プロセスばらつきおよび温度の影響をあまり受
けない。
【００２０】結局、電源電圧、プロセスばらつきおよび
温度の影響をあまり受けずに内部電源電位ＩＮＴＶＤＤ
を発生させることが可能となる。
温度の影響をあまり受けずに内部電源電位ＩＮＴＶＤＤ
を発生させることが可能となる。
【００２１】
【発明が解決しようとする課題】近年、半導体装置は、
低消費電力化が求められており、スタンバイ時の消費電
流の低減が大きな課題となっている。スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）や、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置
では、スタンバイ状態からアクティブ状態に遷移した後
にいかに速やかに読出、書込などの動作を行なうことが
できるかということが、その半導体記憶装置の価値を決
める大きな指標となっている。
低消費電力化が求められており、スタンバイ時の消費電
流の低減が大きな課題となっている。スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）や、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置
では、スタンバイ状態からアクティブ状態に遷移した後
にいかに速やかに読出、書込などの動作を行なうことが
できるかということが、その半導体記憶装置の価値を決
める大きな指標となっている。
【００２２】しかし、電圧降下回路は巨大な負荷回路を
駆動しなければならないため、低消費電力化のためにス
タンバイ状態において電圧降下回路を停止させ、アクテ
ィブ状態となったときに動作させていたのでは、高速動
作は不可能である。
駆動しなければならないため、低消費電力化のためにス
タンバイ状態において電圧降下回路を停止させ、アクテ
ィブ状態となったときに動作させていたのでは、高速動
作は不可能である。
【００２３】したがって、電圧降下回路は、半導体装置
がスタンバイ状態にあるときから動作をさせておくこと
が求められる。このため、電圧降下回路の消費電流が半
導体装置のスタンバイ電流の大きな部分を占めることに
なる。電圧降下回路の消費電流の中でも大きな部分を占
めるのは、差動増幅回路に流れるバイアス電流Ｉｂｉａ
ｓである。そのため、このバイアス電流Ｉｂｉａｓを極
小化するように回路設計がされる。
がスタンバイ状態にあるときから動作をさせておくこと
が求められる。このため、電圧降下回路の消費電流が半
導体装置のスタンバイ電流の大きな部分を占めることに
なる。電圧降下回路の消費電流の中でも大きな部分を占
めるのは、差動増幅回路に流れるバイアス電流Ｉｂｉａ
ｓである。そのため、このバイアス電流Ｉｂｉａｓを極
小化するように回路設計がされる。
【００２４】しかしながら、「VLSI Memory Chip Desig
n, Kiyoo Ito著」Springer-VerlagTelos発行2001.4、第
２９７頁〜第２９８頁に示されているように、バイアス
電流Ｉｂｉａｓを小さくすると差動増幅回路の応答性が
悪くなり、電圧降下が大きくなってしまうという問題が
ある。
n, Kiyoo Ito著」Springer-VerlagTelos発行2001.4、第
２９７頁〜第２９８頁に示されているように、バイアス
電流Ｉｂｉａｓを小さくすると差動増幅回路の応答性が
悪くなり、電圧降下が大きくなってしまうという問題が
ある。
【００２５】図２４は、バイアス電流を小さくした場合
に問題となる電圧降下を説明するための図である。
に問題となる電圧降下を説明するための図である。
【００２６】図２４を参照して、時刻ｔ１においてスタ
ンバイ状態からアクティブ状態に半導体装置が遷移す
る。バイアス電流Ｉｂｉａｓを小さくすると、差動アン
プの応答性が悪くなり、ノードＷ１７の電位が降下する
のが遅れ、スタンバイ状態からアクティブ状態に遷移し
た直後の内部電源電位ＩＮＴＶＤＤの降下量Ｖｄｒｏｐ
が大きくなってしまう。
ンバイ状態からアクティブ状態に半導体装置が遷移す
る。バイアス電流Ｉｂｉａｓを小さくすると、差動アン
プの応答性が悪くなり、ノードＷ１７の電位が降下する
のが遅れ、スタンバイ状態からアクティブ状態に遷移し
た直後の内部電源電位ＩＮＴＶＤＤの降下量Ｖｄｒｏｐ
が大きくなってしまう。
【００２７】ある程度の電圧降下は許容するとしても、
一定の許容範囲を超えると、降下量Ｖｄｒｏｐは半導体
装置の高速動作に大きな影響を及ぼす。
一定の許容範囲を超えると、降下量Ｖｄｒｏｐは半導体
装置の高速動作に大きな影響を及ぼす。
【００２８】図２３に示した構成では、降圧部５３６の
差動増幅回路４０を構成するＮチャネルＭＯＳトランジ
スタＮ３のしきい値電圧が、プロセスばらつきや温度に
よって変動する。差動増幅回路のバイアス電流Ｉｂｉａ
ｓは、ＮチャネルＭＯＳトランジスタＮ３のＶｇｓ−Ｖ
ｔｈすなわちＶＢＧＲ−Ｖｔｈｎで決定される。先に説
明したようにバンドギャップ型基準電位発生回路によっ
て電位ＶＢＧＲが変動しないように設計されていても、
しきい値電圧Ｖｔｈｎが変動するので、バイアス電流Ｉ
ｂｉａｓが大きく変動してしまう。
差動増幅回路４０を構成するＮチャネルＭＯＳトランジ
スタＮ３のしきい値電圧が、プロセスばらつきや温度に
よって変動する。差動増幅回路のバイアス電流Ｉｂｉａ
ｓは、ＮチャネルＭＯＳトランジスタＮ３のＶｇｓ−Ｖ
ｔｈすなわちＶＢＧＲ−Ｖｔｈｎで決定される。先に説
明したようにバンドギャップ型基準電位発生回路によっ
て電位ＶＢＧＲが変動しないように設計されていても、
しきい値電圧Ｖｔｈｎが変動するので、バイアス電流Ｉ
ｂｉａｓが大きく変動してしまう。
【００２９】つまり、しきい値電圧Ｖｔｈｎが高くなれ
ば、バイアス電流Ｉｂｉａｓが低下し、このため降下量
Ｖｄｒｏｐが大きくなりすぎるという危険性がある。
ば、バイアス電流Ｉｂｉａｓが低下し、このため降下量
Ｖｄｒｏｐが大きくなりすぎるという危険性がある。
【００３０】また逆に、しきい値電圧Ｖｔｈｎが低くな
れば、バイアス電流Ｉｂｉａｓが上昇し、スタンバイ電
流が大幅に増える可能性がある。
れば、バイアス電流Ｉｂｉａｓが上昇し、スタンバイ電
流が大幅に増える可能性がある。
【００３１】この発明の目的は、しきい値電圧の変動に
よってスタンバイ電流の増加や、スタンバイ状態からア
クティブ状態に遷移した直後の内部電源電位ＩＮＴＶＤ
Ｄの電圧降下量が増えすぎるのを抑制した半導体装置を
提供することである。
よってスタンバイ電流の増加や、スタンバイ状態からア
クティブ状態に遷移した直後の内部電源電位ＩＮＴＶＤ
Ｄの電圧降下量が増えすぎるのを抑制した半導体装置を
提供することである。
【００３２】
【課題を解決するための手段】請求項１に記載の半導体
装置は、ＭＯＳトランジスタのしきい値電圧に応じた制
御電位を出力するしきい値補償回路と、第１の入力電位
と第２の入力電位との電位差を増幅する差動増幅回路と
を備え、差動増幅回路は、制御電位をゲートに受け、制
御電位に応じて差動増幅回路のバイアス電流を定める第
１のＭＯＳトランジスタを含む。
装置は、ＭＯＳトランジスタのしきい値電圧に応じた制
御電位を出力するしきい値補償回路と、第１の入力電位
と第２の入力電位との電位差を増幅する差動増幅回路と
を備え、差動増幅回路は、制御電位をゲートに受け、制
御電位に応じて差動増幅回路のバイアス電流を定める第
１のＭＯＳトランジスタを含む。
【００３３】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、負荷回路と、外部
から与えられる第１の電源電位と第２の電源電位との間
に接続され、ゲート電位が差動増幅回路の出力に応じて
制御され、第１の電源電位を降下させた第２の電源電位
を負荷回路に供給する第２のＭＯＳトランジスタとをさ
らに備え、第１の入力電位は、基準電位であり、第２の
入力電位は、第２の電源電位に応じた内部電位である。
に記載の半導体装置の構成に加えて、負荷回路と、外部
から与えられる第１の電源電位と第２の電源電位との間
に接続され、ゲート電位が差動増幅回路の出力に応じて
制御され、第１の電源電位を降下させた第２の電源電位
を負荷回路に供給する第２のＭＯＳトランジスタとをさ
らに備え、第１の入力電位は、基準電位であり、第２の
入力電位は、第２の電源電位に応じた内部電位である。
【００３４】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、負荷回路は、行列
状に配列されるメモリセルを有するメモリアレイを含
む。
に記載の半導体装置の構成に加えて、負荷回路は、行列
状に配列されるメモリセルを有するメモリアレイを含
む。
【００３５】請求項４に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第３のＭＯＳトランジスタと、第３のＭＯＳトラン
ジスタと直列に接続される第１のダイオード回路と、第
３のＭＯＳトランジスタとカレントミラーを形成する第
４のＭＯＳトランジスタと、第４のＭＯＳトランジスタ
と直列に接続される第２のダイオード回路とを含む。
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第３のＭＯＳトランジスタと、第３のＭＯＳトラン
ジスタと直列に接続される第１のダイオード回路と、第
３のＭＯＳトランジスタとカレントミラーを形成する第
４のＭＯＳトランジスタと、第４のＭＯＳトランジスタ
と直列に接続される第２のダイオード回路とを含む。
【００３６】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、第１のダイオード
回路は、第１のダイオード素子を含み、第２のダイオー
ド回路は、互いに並列接続される複数の第２のダイオー
ド素子を含む。
に記載の半導体装置の構成に加えて、第１のダイオード
回路は、第１のダイオード素子を含み、第２のダイオー
ド回路は、互いに並列接続される複数の第２のダイオー
ド素子を含む。
【００３７】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、第１のダイオード
回路は、第１のダイオード素子を含み、第２のダイオー
ド回路は、同一のバイアス電位が印加された場合に第１
のダイオード素子に流れる電流の所定係数倍の電流が流
れるようにｐｎ接合面積が第１のダイオード素子とは異
なる第２のダイオード素子を含む。
に記載の半導体装置の構成に加えて、第１のダイオード
回路は、第１のダイオード素子を含み、第２のダイオー
ド回路は、同一のバイアス電位が印加された場合に第１
のダイオード素子に流れる電流の所定係数倍の電流が流
れるようにｐｎ接合面積が第１のダイオード素子とは異
なる第２のダイオード素子を含む。
【００３８】請求項７に記載の半導体装置は、請求項４
に記載の半導体装置の構成において、第１、第３、第４
のＭＯＳトランジスタは、同じ導電型である。
に記載の半導体装置の構成において、第１、第３、第４
のＭＯＳトランジスタは、同じ導電型である。
【００３９】請求項８に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第１のＭＯＳトランジスタと同じしきい値電圧を有
するように、第１のＭＯＳトランジスタと実質的に同じ
トランジスタサイズを有し第１のＭＯＳトランジスタと
近接配置され、第１のＭＯＳトランジスタと導電型が等
しい複数の第３のＭＯＳトランジスタと、複数の第３の
ＭＯＳトランジスタのドレインを所定の電位に充電する
プリチャージ回路と、複数の第３のＭＯＳトランジスタ
のドレインが所定の電位にプリチャージされた後に、複
数の第３のＭＯＳトランジスタのゲートにそれぞれ異な
る複数の電位を与える電位発生回路と、複数の第３のＭ
ＯＳトランジスタのドレインの電位を観測し、観測結果
に応じて制御電位を決定する論理回路とを含む。
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第１のＭＯＳトランジスタと同じしきい値電圧を有
するように、第１のＭＯＳトランジスタと実質的に同じ
トランジスタサイズを有し第１のＭＯＳトランジスタと
近接配置され、第１のＭＯＳトランジスタと導電型が等
しい複数の第３のＭＯＳトランジスタと、複数の第３の
ＭＯＳトランジスタのドレインを所定の電位に充電する
プリチャージ回路と、複数の第３のＭＯＳトランジスタ
のドレインが所定の電位にプリチャージされた後に、複
数の第３のＭＯＳトランジスタのゲートにそれぞれ異な
る複数の電位を与える電位発生回路と、複数の第３のＭ
ＯＳトランジスタのドレインの電位を観測し、観測結果
に応じて制御電位を決定する論理回路とを含む。
【００４０】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第１の電源電位から複数のバイアス基準電位を出力
する電位発生部と、論理回路の出力に応じて複数のバイ
アス基準電位のうちから制御電位を選択する選択部とを
さらに含む。
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第１の電源電位から複数のバイアス基準電位を出力
する電位発生部と、論理回路の出力に応じて複数のバイ
アス基準電位のうちから制御電位を選択する選択部とを
さらに含む。
【００４１】請求項１０に記載の半導体装置は、請求項
２に記載の半導体装置の構成に加えて、しきい値補償回
路は、第１のＭＯＳトランジスタと同じしきい値電圧を
有するように、第１のＭＯＳトランジスタと実質的に同
じトランジスタサイズを有し第１のＭＯＳトランジスタ
と近接配置され、第１のＭＯＳトランジスタと導電型が
等しい第３のＭＯＳトランジスタと、第３のＭＯＳトラ
ンジスタのドレインを所定の電位に充電するプリチャー
ジ回路と、第３のＭＯＳトランジスタのドレインが所定
の電位にプリチャージされた後に、第３のＭＯＳトラン
ジスタのゲートに逐次複数の異なる電位を与える電位発
生回路と、第３のＭＯＳトランジスタのドレイン電位を
観測し、観測結果に応じて制御電位を決定する論理回路
とを含む。
２に記載の半導体装置の構成に加えて、しきい値補償回
路は、第１のＭＯＳトランジスタと同じしきい値電圧を
有するように、第１のＭＯＳトランジスタと実質的に同
じトランジスタサイズを有し第１のＭＯＳトランジスタ
と近接配置され、第１のＭＯＳトランジスタと導電型が
等しい第３のＭＯＳトランジスタと、第３のＭＯＳトラ
ンジスタのドレインを所定の電位に充電するプリチャー
ジ回路と、第３のＭＯＳトランジスタのドレインが所定
の電位にプリチャージされた後に、第３のＭＯＳトラン
ジスタのゲートに逐次複数の異なる電位を与える電位発
生回路と、第３のＭＯＳトランジスタのドレイン電位を
観測し、観測結果に応じて制御電位を決定する論理回路
とを含む。
【００４２】請求項１１に記載の半導体装置は、請求項
１０に記載の半導体装置の構成に加えて、しきい値補償
回路は、第１の電源電位から複数のバイアス基準電位を
出力する電位発生部と、論理回路の出力に応じて複数の
バイアス基準電位のうちから制御電位を選択する選択部
とをさらに含む。
１０に記載の半導体装置の構成に加えて、しきい値補償
回路は、第１の電源電位から複数のバイアス基準電位を
出力する電位発生部と、論理回路の出力に応じて複数の
バイアス基準電位のうちから制御電位を選択する選択部
とをさらに含む。
【００４３】請求項１２に記載の半導体装置は、請求項
２に記載の半導体装置の構成に加えて、第１のＭＯＳト
ランジスタは第１導電型であり、ソースが接地電位に結
合され、差動増幅回路は、第１の電源電位と接地電位と
の間に第１のＭＯＳトランジスタと直列に接続される第
２導電型の第３のＭＯＳトランジスタと、第３のＭＯＳ
トランジスタとカレントミラー対をなす第２導電型の第
４のＭＯＳトランジスタと、第４のＭＯＳトランジスタ
を介して第１の電源電位から電流が供給され、差動増幅
のための対をなす第５、第６のＭＯＳトランジスタとを
さらに含む。
２に記載の半導体装置の構成に加えて、第１のＭＯＳト
ランジスタは第１導電型であり、ソースが接地電位に結
合され、差動増幅回路は、第１の電源電位と接地電位と
の間に第１のＭＯＳトランジスタと直列に接続される第
２導電型の第３のＭＯＳトランジスタと、第３のＭＯＳ
トランジスタとカレントミラー対をなす第２導電型の第
４のＭＯＳトランジスタと、第４のＭＯＳトランジスタ
を介して第１の電源電位から電流が供給され、差動増幅
のための対をなす第５、第６のＭＯＳトランジスタとを
さらに含む。
【００４４】請求項１３に記載の半導体装置は、請求項
２に記載の半導体装置の構成に加えて、第１のＭＯＳト
ランジスタは第１導電型であり、ソースが接地電位に結
合され、差動増幅回路は、第１導電型であり、各々のソ
ースおよびバックゲートがともに第１のＭＯＳトランジ
スタのドレインに接続され、差動増幅のための対をなす
第３、第４のＭＯＳトランジスタと、それぞれのドレイ
ンが第３、第４のＭＯＳトランジスタのドレインに接続
されカレントミラー対をなす第２導電型の第５、第６の
ＭＯＳトランジスタをさらに含む。
２に記載の半導体装置の構成に加えて、第１のＭＯＳト
ランジスタは第１導電型であり、ソースが接地電位に結
合され、差動増幅回路は、第１導電型であり、各々のソ
ースおよびバックゲートがともに第１のＭＯＳトランジ
スタのドレインに接続され、差動増幅のための対をなす
第３、第４のＭＯＳトランジスタと、それぞれのドレイ
ンが第３、第４のＭＯＳトランジスタのドレインに接続
されカレントミラー対をなす第２導電型の第５、第６の
ＭＯＳトランジスタをさらに含む。
【００４５】請求項１４に記載の半導体装置は、請求項
２に記載の半導体装置の構成に加えて、第２の電源電位
を分圧して内部電位を出力する分圧部をさらに備える。
２に記載の半導体装置の構成に加えて、第２の電源電位
を分圧して内部電位を出力する分圧部をさらに備える。
【００４６】請求項１５に記載の半導体装置は、第１の
入力電位と第２の入力電位との電位差を増幅する差動増
幅回路を備え、差動増幅回路は、制御電位をゲートに受
け、制御電位に応じて差動増幅回路のバイアス電流を定
める第１のＭＯＳトランジスタと、第１のＭＯＳトラン
ジスタよりもしきい値電圧が高く、差動増幅のための対
をなす第２、第３のＭＯＳトランジスタとを含む。
入力電位と第２の入力電位との電位差を増幅する差動増
幅回路を備え、差動増幅回路は、制御電位をゲートに受
け、制御電位に応じて差動増幅回路のバイアス電流を定
める第１のＭＯＳトランジスタと、第１のＭＯＳトラン
ジスタよりもしきい値電圧が高く、差動増幅のための対
をなす第２、第３のＭＯＳトランジスタとを含む。
【００４７】請求項１６に記載の半導体装置は、請求項
１５に記載の半導体装置の構成に加えて、負荷回路と、
外部から与えられる第１の電源電位と第２の電源電位と
の間に接続され、ゲート電位が差動増幅回路の出力に応
じて制御され、第１の電源電位を降下させた第２の電源
電位を負荷回路に供給する第４のＭＯＳトランジスタと
をさらに備え、第１の入力電位は、基準電位であり、第
２の入力電位は、第２の電源電位に応じた内部電位であ
る。
１５に記載の半導体装置の構成に加えて、負荷回路と、
外部から与えられる第１の電源電位と第２の電源電位と
の間に接続され、ゲート電位が差動増幅回路の出力に応
じて制御され、第１の電源電位を降下させた第２の電源
電位を負荷回路に供給する第４のＭＯＳトランジスタと
をさらに備え、第１の入力電位は、基準電位であり、第
２の入力電位は、第２の電源電位に応じた内部電位であ
る。
【００４８】請求項１７に記載の半導体装置は、請求項
１６に記載の半導体装置の構成に加えて、負荷回路は、
第２の電源電位を動作電源電位とする場合に最適動作す
るように調整された第１の種類の第５のＭＯＳトランジ
スタを含み、第２、第３のＭＯＳトランジスタは、第１
の電源電位を動作電源電位とする場合に最適動作するよ
うに調整された第２の種類のＭＯＳトランジスタであ
り、第１のＭＯＳトランジスタは、第１の種類のＭＯＳ
トランジスタである。
１６に記載の半導体装置の構成に加えて、負荷回路は、
第２の電源電位を動作電源電位とする場合に最適動作す
るように調整された第１の種類の第５のＭＯＳトランジ
スタを含み、第２、第３のＭＯＳトランジスタは、第１
の電源電位を動作電源電位とする場合に最適動作するよ
うに調整された第２の種類のＭＯＳトランジスタであ
り、第１のＭＯＳトランジスタは、第１の種類のＭＯＳ
トランジスタである。
【００４９】請求項１８に記載の半導体装置は、請求項
１７に記載の半導体装置の構成に加えて、第１〜第３、
第５のＭＯＳトランジスタは第１導電型であり、第２、
第３のＭＯＳトランジスタのソースはともに第１のＭＯ
Ｓトランジスタのドレインに接続され、第１のＭＯＳト
ランジスタのソースは接地電位に結合され、差動増幅回
路は、それぞれのドレインが第２、第３のＭＯＳトラン
ジスタのドレインに接続されカレントミラー対をなす第
２導電型の第６、第７のＭＯＳトランジスタをさらに含
む。
１７に記載の半導体装置の構成に加えて、第１〜第３、
第５のＭＯＳトランジスタは第１導電型であり、第２、
第３のＭＯＳトランジスタのソースはともに第１のＭＯ
Ｓトランジスタのドレインに接続され、第１のＭＯＳト
ランジスタのソースは接地電位に結合され、差動増幅回
路は、それぞれのドレインが第２、第３のＭＯＳトラン
ジスタのドレインに接続されカレントミラー対をなす第
２導電型の第６、第７のＭＯＳトランジスタをさらに含
む。
【００５０】請求項１９に記載の半導体装置は、請求項
１７に記載の半導体装置の構成に加えて、電圧降下回路
は、第２の電源電位を分圧して内部電位を出力する分圧
部をさらに含む。
１７に記載の半導体装置の構成に加えて、電圧降下回路
は、第２の電源電位を分圧して内部電位を出力する分圧
部をさらに含む。
【００５１】請求項２０に記載の半導体装置は、請求項
１７に記載の半導体装置の構成に加えて、負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを
含む。
１７に記載の半導体装置の構成に加えて、負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを
含む。
【００５２】請求項２１に記載の半導体装置は、外部か
ら与えられる第１の電源電位を動作電源電位として受
け、第１、第２の基準電位を発生する基準電位発生回路
と、第１の基準電位を昇圧して制御電位を出力するレベ
ル変換回路と、第２の基準電位と第１の入力電位との電
位差を増幅する差動増幅回路を備え、差動増幅回路は、
制御電位をゲートに受け、制御電位に応じて差動増幅回
路のバイアス電流を定める第１のＭＯＳトランジスタを
含む。
ら与えられる第１の電源電位を動作電源電位として受
け、第１、第２の基準電位を発生する基準電位発生回路
と、第１の基準電位を昇圧して制御電位を出力するレベ
ル変換回路と、第２の基準電位と第１の入力電位との電
位差を増幅する差動増幅回路を備え、差動増幅回路は、
制御電位をゲートに受け、制御電位に応じて差動増幅回
路のバイアス電流を定める第１のＭＯＳトランジスタを
含む。
【００５３】請求項２２に記載の半導体装置は、請求項
２１に記載の半導体装置の構成に加えて、負荷回路と、
第１の電源電位と第２の電源電位との間に接続され、ゲ
ート電位が差動増幅回路の出力に応じて制御され、第１
の電源電位を降下させた第２の電源電位を負荷回路に供
給する第２のＭＯＳトランジスタとをさらに備え、第１
の入力電位は、第２の電源電位に応じた内部電位であ
る。
２１に記載の半導体装置の構成に加えて、負荷回路と、
第１の電源電位と第２の電源電位との間に接続され、ゲ
ート電位が差動増幅回路の出力に応じて制御され、第１
の電源電位を降下させた第２の電源電位を負荷回路に供
給する第２のＭＯＳトランジスタとをさらに備え、第１
の入力電位は、第２の電源電位に応じた内部電位であ
る。
【００５４】請求項２３に記載の半導体装置は、請求項
２２に記載の半導体装置の構成に加えて、電圧降下回路
は、第２の電源電位を分圧して内部電位を出力する分圧
部をさらに含む。
２２に記載の半導体装置の構成に加えて、電圧降下回路
は、第２の電源電位を分圧して内部電位を出力する分圧
部をさらに含む。
【００５５】請求項２４に記載の半導体装置は、請求項
２２に記載の半導体装置の構成に加えて、負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを
含む。
２２に記載の半導体装置の構成に加えて、負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを
含む。
【００５６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００５７】［実施の形態１］図１は、本発明の半導体
装置２の構成を示した概略ブロック図である。なお、半
導体装置の一例としてダイナミックランダムアクセスメ
モリが示されている。ただし、本発明はＤＲＡＭに限ら
ず電圧降下回路を含む他の半導体装置にも適用が可能で
ある。
装置２の構成を示した概略ブロック図である。なお、半
導体装置の一例としてダイナミックランダムアクセスメ
モリが示されている。ただし、本発明はＤＲＡＭに限ら
ず電圧降下回路を含む他の半導体装置にも適用が可能で
ある。
【００５８】図１を参照して、半導体装置２は、各々が
行列状に配列される複数のメモリセルを有するメモリセ
ルアレイ１４と、アドレス信号Ａ０〜Ａ１２を受け、内
部行アドレスＸ、内部列アドレスＹを出力するアドレス
バッファ５と、制御信号／ＯＥ、／ＲＡＳ、／ＣＡＳ、
／ＷＥを受けて内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺ
ＣＡＳ、ＩＮＴＺＷＥを出力する制御信号入力バッファ
６とを含む。
行列状に配列される複数のメモリセルを有するメモリセ
ルアレイ１４と、アドレス信号Ａ０〜Ａ１２を受け、内
部行アドレスＸ、内部列アドレスＹを出力するアドレス
バッファ５と、制御信号／ＯＥ、／ＲＡＳ、／ＣＡＳ、
／ＷＥを受けて内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺ
ＣＡＳ、ＩＮＴＺＷＥを出力する制御信号入力バッファ
６とを含む。
【００５９】メモリセルアレイ１４は、行列状に配置さ
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図１
では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビ
ット線対ＢＬＰが代表的に示される。
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図１
では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビ
ット線対ＢＬＰが代表的に示される。
【００６０】半導体装置２は、さらに、アドレスバッフ
ァ５から内部アドレス信号を受け、かつ、制御信号入力
バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺ
ＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信号を
出力するコントロール回路８を含む。
ァ５から内部アドレス信号を受け、かつ、制御信号入力
バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮＴＺ
ＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信号を
出力するコントロール回路８を含む。
【００６１】半導体装置２は、さらに、アドレスバッフ
ァ５から与えられた行アドレス信号Ｘをデコードするロ
ウデコーダ１０を含む。ロウデコーダ１０は、メモリセ
ルアレイ１４の内部のアドレス指定された行（ワード
線）を選択状態へ駆動するためのワードドライバを含
む。
ァ５から与えられた行アドレス信号Ｘをデコードするロ
ウデコーダ１０を含む。ロウデコーダ１０は、メモリセ
ルアレイ１４の内部のアドレス指定された行（ワード
線）を選択状態へ駆動するためのワードドライバを含
む。
【００６２】半導体装置２は、さらに、アドレスバッフ
ァ５から与えられた内部列アドレスＹをデコードして列
選択信号を発生するコラムデコーダ１２と、メモリセル
アレイ１４の選択行に接続されるメモリセルＭＣのデー
タの検知および増幅を行なうセンスアンプが複数配置さ
れるセンスアンプ帯１６とを含む。
ァ５から与えられた内部列アドレスＹをデコードして列
選択信号を発生するコラムデコーダ１２と、メモリセル
アレイ１４の選択行に接続されるメモリセルＭＣのデー
タの検知および増幅を行なうセンスアンプが複数配置さ
れるセンスアンプ帯１６とを含む。
【００６３】半導体装置２は、さらに、外部から書込デ
ータを受けて内部書込データを生成する入力バッファ２
２と、入力バッファ２２からの内部書込データを増幅し
て選択メモリセルへ伝達するライトドライバと、選択メ
モリセルから読出されたデータを増幅するプリアンプ
と、このプリアンプからのデータをさらにバッファ処理
して外部に出力する出力バッファ２０とを含む。
ータを受けて内部書込データを生成する入力バッファ２
２と、入力バッファ２２からの内部書込データを増幅し
て選択メモリセルへ伝達するライトドライバと、選択メ
モリセルから読出されたデータを増幅するプリアンプ
と、このプリアンプからのデータをさらにバッファ処理
して外部に出力する出力バッファ２０とを含む。
【００６４】図１では、プリアンプとライトドライバは
１つのブロックとしてブロック１８として示される。
１つのブロックとしてブロック１８として示される。
【００６５】半導体装置２は、さらに、外部から与えら
れる電源電位ＥＸＴＶＤＤを受けて降圧し、内部電源電
位ＩＮＴＶＤＤを出力する電圧降下回路２４を含む。電
源電位ＩＮＴＶＤＤは、負荷回路２６に与えられる。負
荷回路２６には、先に説明したコントロール回路８、ロ
ウデコーダ１０、コラムデコーダ１２、メモリセルアレ
イ１４、センスアンプ帯１６およびブロック１８が含ま
れる。
れる電源電位ＥＸＴＶＤＤを受けて降圧し、内部電源電
位ＩＮＴＶＤＤを出力する電圧降下回路２４を含む。電
源電位ＩＮＴＶＤＤは、負荷回路２６に与えられる。負
荷回路２６には、先に説明したコントロール回路８、ロ
ウデコーダ１０、コラムデコーダ１２、メモリセルアレ
イ１４、センスアンプ帯１６およびブロック１８が含ま
れる。
【００６６】図２は、電圧降下回路２４の構成を示した
回路図である。図２を参照して、電圧降下回路２４は、
起動信号ＳＵＰに応じて活性化して基準電位ＶＲＥＦを
出力する基準電位発生回路３４と、起動信号ＳＵＰに応
じて活性化してバイアス電位ＶＢＩＡＳを出力するしき
い値補償回路３２と、基準電位ＶＲＥＦ、バイアス電位
ＶＢＩＡＳとに基づいて電源電位ＥＸＴＶＤＤを降圧し
て電源電位ＩＮＴＶＤＤを出力する降圧部３６とを含
む。
回路図である。図２を参照して、電圧降下回路２４は、
起動信号ＳＵＰに応じて活性化して基準電位ＶＲＥＦを
出力する基準電位発生回路３４と、起動信号ＳＵＰに応
じて活性化してバイアス電位ＶＢＩＡＳを出力するしき
い値補償回路３２と、基準電位ＶＲＥＦ、バイアス電位
ＶＢＩＡＳとに基づいて電源電位ＥＸＴＶＤＤを降圧し
て電源電位ＩＮＴＶＤＤを出力する降圧部３６とを含
む。
【００６７】基準電位発生回路３４は、ノードＷ１２と
ノードＷ１３との電位を比較してノードＷ１０の電位を
制御する差動増幅回路３８と、電源電位ＥＸＴＶＤＤが
与えられるノードとノードＷ１１との間に接続され、ゲ
ートがＷ１０に接続されるＰチャネルＭＯＳトランジス
タＰ６と、ノードＷ１１とノードＷ１２との間に接続さ
れる抵抗Ｒ２Ａと、ノードＷ１２にエミッタが接続され
接地ノードにベースとコレクタとが接続されるｐｎｐト
ランジスタＱ０とを含む。ＰチャネルＭＯＳトランジス
タＰ６のバックゲートは電源電位ＥＸＴＶＤＤに結合さ
れる。なお、図中抵抗Ｒ２Ａは、抵抗Ｒ２と等しい抵抗
値を有する。
ノードＷ１３との電位を比較してノードＷ１０の電位を
制御する差動増幅回路３８と、電源電位ＥＸＴＶＤＤが
与えられるノードとノードＷ１１との間に接続され、ゲ
ートがＷ１０に接続されるＰチャネルＭＯＳトランジス
タＰ６と、ノードＷ１１とノードＷ１２との間に接続さ
れる抵抗Ｒ２Ａと、ノードＷ１２にエミッタが接続され
接地ノードにベースとコレクタとが接続されるｐｎｐト
ランジスタＱ０とを含む。ＰチャネルＭＯＳトランジス
タＰ６のバックゲートは電源電位ＥＸＴＶＤＤに結合さ
れる。なお、図中抵抗Ｒ２Ａは、抵抗Ｒ２と等しい抵抗
値を有する。
【００６８】基準電位発生回路３４は、さらに、ノード
Ｗ１１とノードＷ１３との間に接続されるＲ２と、ノー
ドＷ１３とノードＷ１４との間に接続される抵抗Ｒ１
と、各々のエミッタがノードＷ１４に接続され、各々の
ベースとコレクタが接地ノードに接続されているｎ個の
ｐｎｐトランジスタＱ１〜Ｑｎと、ノードＷ１１とＷ１
５との間に接続される抵抗Ｒ４と、ノードＷ１５と接地
ノードとの間に接続される抵抗Ｒ３とを含む。
Ｗ１１とノードＷ１３との間に接続されるＲ２と、ノー
ドＷ１３とノードＷ１４との間に接続される抵抗Ｒ１
と、各々のエミッタがノードＷ１４に接続され、各々の
ベースとコレクタが接地ノードに接続されているｎ個の
ｐｎｐトランジスタＱ１〜Ｑｎと、ノードＷ１１とＷ１
５との間に接続される抵抗Ｒ４と、ノードＷ１５と接地
ノードとの間に接続される抵抗Ｒ３とを含む。
【００６９】ＣＭＯＳトランジスタを集積した半導体装
置には、比較的簡単にｐｎｐトランジスタを作りこむこ
とができるので、このような回路はよく用いられる。ｐ
ｎｐトランジスタＱ０〜Ｑｎの各々は、ベースとコレク
タとが接続されているのでダイオードと等価な動作をす
る。また、ｎ個のｐｎｐトランジスタＱ１〜Ｑｎに代え
て、ｐｎｐトランジスタＱ０のｎ個分のｐｎ接合面積を
有する大きなｐｎｐトランジスタ１つを用いてもよい。
置には、比較的簡単にｐｎｐトランジスタを作りこむこ
とができるので、このような回路はよく用いられる。ｐ
ｎｐトランジスタＱ０〜Ｑｎの各々は、ベースとコレク
タとが接続されているのでダイオードと等価な動作をす
る。また、ｎ個のｐｎｐトランジスタＱ１〜Ｑｎに代え
て、ｐｎｐトランジスタＱ０のｎ個分のｐｎ接合面積を
有する大きなｐｎｐトランジスタ１つを用いてもよい。
【００７０】差動増幅回路３８は、電源電位ＥＸＴＶＤ
Ｄにソースとバックゲートとが結合され、ノードＷ７に
ゲートとドレインとが接続されるＰチャネルＭＯＳトラ
ンジスタＰ７と、ノードＷ７と接地ノードとの間に直列
に接続される抵抗Ｒ７およびＮチャネルＭＯＳトランジ
スタＮ６とを含む。ＮチャネルＭＯＳトランジスタＮ６
のゲートには起動信号ＳＵＰが与えられる。
Ｄにソースとバックゲートとが結合され、ノードＷ７に
ゲートとドレインとが接続されるＰチャネルＭＯＳトラ
ンジスタＰ７と、ノードＷ７と接地ノードとの間に直列
に接続される抵抗Ｒ７およびＮチャネルＭＯＳトランジ
スタＮ６とを含む。ＮチャネルＭＯＳトランジスタＮ６
のゲートには起動信号ＳＵＰが与えられる。
【００７１】差動増幅回路３８は、さらに、電源電位Ｅ
ＸＴＶＤＤにソースとバックゲートとが結合されゲート
がノードＷ７に接続されドレインがノードＷ８に接続さ
れるＰチャネルＭＯＳトランジスタＰ８と、ノードＷ８
にバックゲートとソースとが接続されノードＷ９にゲー
トとドレインとが接続されるＰチャネルＭＯＳトランジ
スタＰ４と、ノードＷ９にドレインが接続されノードＷ
１２にゲートが接続され接地ノードにソースが接続され
るＮチャネルＭＯＳトランジスタＮ４と、ノードＷ８に
バックゲートとソースとが接続されノードＷ９にゲート
が接続されノードＷ１０にドレインが接続されるＰチャ
ネルＭＯＳトランジスタＰ５と、ノードＷ１０にドレイ
ンが接続されノードＷ１３にゲートが接続され接地ノー
ドにソースが接続されるＮチャネルＭＯＳトランジスタ
Ｎ５とを含む。
ＸＴＶＤＤにソースとバックゲートとが結合されゲート
がノードＷ７に接続されドレインがノードＷ８に接続さ
れるＰチャネルＭＯＳトランジスタＰ８と、ノードＷ８
にバックゲートとソースとが接続されノードＷ９にゲー
トとドレインとが接続されるＰチャネルＭＯＳトランジ
スタＰ４と、ノードＷ９にドレインが接続されノードＷ
１２にゲートが接続され接地ノードにソースが接続され
るＮチャネルＭＯＳトランジスタＮ４と、ノードＷ８に
バックゲートとソースとが接続されノードＷ９にゲート
が接続されノードＷ１０にドレインが接続されるＰチャ
ネルＭＯＳトランジスタＰ５と、ノードＷ１０にドレイ
ンが接続されノードＷ１３にゲートが接続され接地ノー
ドにソースが接続されるＮチャネルＭＯＳトランジスタ
Ｎ５とを含む。
【００７２】基準電位発生回路３４は、従来例の基準電
位発生回路と同様に、電源電圧、プロセスばらつき、温
度による変動がなるべく基準電位ＶＲＥＦに発生しない
ように意図して設計されている。
位発生回路と同様に、電源電圧、プロセスばらつき、温
度による変動がなるべく基準電位ＶＲＥＦに発生しない
ように意図して設計されている。
【００７３】降圧部３６は、基準電位ＶＲＥＦとノード
Ｗ２０の電位とを比較してノードＷ１７の電位を制御す
る差動増幅回路４０と、電源電位ＥＸＴＶＤＤにソース
およびバックゲートが結合されノードＷ１７にゲートが
接続されノードＷ１９にドレインが接続されるＰチャネ
ルＭＯＳトランジスタＰ３と、ノードＷ１９とノードＷ
２０との間に接続される抵抗Ｒ６と、ノードＷ２０と接
地ノードとの間に接続される抵抗Ｒ５とを含む。
Ｗ２０の電位とを比較してノードＷ１７の電位を制御す
る差動増幅回路４０と、電源電位ＥＸＴＶＤＤにソース
およびバックゲートが結合されノードＷ１７にゲートが
接続されノードＷ１９にドレインが接続されるＰチャネ
ルＭＯＳトランジスタＰ３と、ノードＷ１９とノードＷ
２０との間に接続される抵抗Ｒ６と、ノードＷ２０と接
地ノードとの間に接続される抵抗Ｒ５とを含む。
【００７４】抵抗Ｒ５，Ｒ６によって構成される分圧回
路によって、発生される基準電位が低い場合でも動作可
能な電圧降下回路が実現できる。
路によって、発生される基準電位が低い場合でも動作可
能な電圧降下回路が実現できる。
【００７５】差動増幅回路４０は、電源電位ＥＸＴＶＤ
Ｄにソースおよびバックゲートが結合されノードＷ１６
にゲートおよびドレインが接続されるＰチャネルＭＯＳ
トランジスタＰ１と、ノードＷ１６とノードＷ１８との
間に接続されゲートがノードＷ２０に接続されるＮチャ
ネルＭＯＳトランジスタＮ１と、電源電位ＥＸＴＶＤＤ
にソースおよびバックゲートが結合されノードＷ１６に
ゲートが接続されノードＷ１７にドレインが接続される
ＰチャネルＭＯＳトランジスタＰ２と、ノードＷ１７と
ノードＷ１８との間に接続されゲートに基準電位ＶＲＥ
Ｆを受けるＮチャネルＭＯＳトランジスタＮ２と、ノー
ドＷ１８と接地ノードとの間に接続されゲートにバイア
ス電位ＶＢＩＡＳを受けるＮチャネルＭＯＳトランジス
タＮ３とを含む。
Ｄにソースおよびバックゲートが結合されノードＷ１６
にゲートおよびドレインが接続されるＰチャネルＭＯＳ
トランジスタＰ１と、ノードＷ１６とノードＷ１８との
間に接続されゲートがノードＷ２０に接続されるＮチャ
ネルＭＯＳトランジスタＮ１と、電源電位ＥＸＴＶＤＤ
にソースおよびバックゲートが結合されノードＷ１６に
ゲートが接続されノードＷ１７にドレインが接続される
ＰチャネルＭＯＳトランジスタＰ２と、ノードＷ１７と
ノードＷ１８との間に接続されゲートに基準電位ＶＲＥ
Ｆを受けるＮチャネルＭＯＳトランジスタＮ２と、ノー
ドＷ１８と接地ノードとの間に接続されゲートにバイア
ス電位ＶＢＩＡＳを受けるＮチャネルＭＯＳトランジス
タＮ３とを含む。
【００７６】降圧部３６のノードＷ１９からは電源電位
ＩＮＴＶＤＤが出力される。この電源電位ＩＮＴＶＤＤ
は内部から与えられる電源電位ＥＸＴＶＤＤよりも低い
電源電位であり負荷回路２６に与えられる。
ＩＮＴＶＤＤが出力される。この電源電位ＩＮＴＶＤＤ
は内部から与えられる電源電位ＥＸＴＶＤＤよりも低い
電源電位であり負荷回路２６に与えられる。
【００７７】しきい値補償回路３２は、電源電位ＥＸＴ
ＶＤＤにソースおよびバックゲートが結合されノードＷ
１にゲートおよびドレインが接続されるＰチャネルＭＯ
ＳトランジスタＰ１１と、ノードＷ１と接地ノードとの
間に直列に接続される抵抗Ｒ８およびＮチャネルＭＯＳ
トランジスタＮ９とを含む。ＮチャネルＭＯＳトランジ
スタＮ９のゲートには起動信号ＳＵＰが与えられる。し
きい値補償回路３２は、さらに、電源電位ＥＸＴＶＤＤ
にバックゲートとソースとが結合されノードＷ１にゲー
トが接続されノードＷ２にソースが接続されるＰチャネ
ルＭＯＳトランジスタＰ２と、ノードＷ２にソースとバ
ックゲートとが接続されノードＷ３にゲートとドレイン
とが接続されるＰチャネルＭＯＳトランジスタＰ９と、
ノードＷ３にドレインが接続されノードＷ４にゲートが
接続されノードＷ６にバックゲートおよびソースが接続
されるＮチャネルＭＯＳトランジスタＮ７と、ノードＷ
６にエミッタが接続され接地ノードにベースおよびコレ
クタが接続されるｐｎｐトランジスタＱｎ＋１とを含
む。
ＶＤＤにソースおよびバックゲートが結合されノードＷ
１にゲートおよびドレインが接続されるＰチャネルＭＯ
ＳトランジスタＰ１１と、ノードＷ１と接地ノードとの
間に直列に接続される抵抗Ｒ８およびＮチャネルＭＯＳ
トランジスタＮ９とを含む。ＮチャネルＭＯＳトランジ
スタＮ９のゲートには起動信号ＳＵＰが与えられる。し
きい値補償回路３２は、さらに、電源電位ＥＸＴＶＤＤ
にバックゲートとソースとが結合されノードＷ１にゲー
トが接続されノードＷ２にソースが接続されるＰチャネ
ルＭＯＳトランジスタＰ２と、ノードＷ２にソースとバ
ックゲートとが接続されノードＷ３にゲートとドレイン
とが接続されるＰチャネルＭＯＳトランジスタＰ９と、
ノードＷ３にドレインが接続されノードＷ４にゲートが
接続されノードＷ６にバックゲートおよびソースが接続
されるＮチャネルＭＯＳトランジスタＮ７と、ノードＷ
６にエミッタが接続され接地ノードにベースおよびコレ
クタが接続されるｐｎｐトランジスタＱｎ＋１とを含
む。
【００７８】しきい値補償回路３２は、さらに、ノード
Ｗ２にソースおよびバックゲートが接続されノードＷ３
にゲートが接続されノードＷ４にドレインが接続される
ＰチャネルＭＯＳトランジスタＰ１０と、ノードＷ４に
ゲートおよびドレインが接続されノードＷ５にソースお
よびバックゲートが接続されるＮチャネルＭＯＳトラン
ジスタＮ８と、各々のエミッタがノードＷ５に接続され
各々のベースおよびコレクタが接地ノードに接続される
ｍ個のｐｎｐトランジスタＱｎ＋２〜Ｑｎ＋ｍ＋１とを
含む。
Ｗ２にソースおよびバックゲートが接続されノードＷ３
にゲートが接続されノードＷ４にドレインが接続される
ＰチャネルＭＯＳトランジスタＰ１０と、ノードＷ４に
ゲートおよびドレインが接続されノードＷ５にソースお
よびバックゲートが接続されるＮチャネルＭＯＳトラン
ジスタＮ８と、各々のエミッタがノードＷ５に接続され
各々のベースおよびコレクタが接地ノードに接続される
ｍ個のｐｎｐトランジスタＱｎ＋２〜Ｑｎ＋ｍ＋１とを
含む。
【００７９】次に、しきい値補償回路３２が出力するバ
イアス電位ＶＢＩＡＳの導出について説明する。トラン
ジスタＰ９，Ｐ１０，Ｎ７，Ｎ８は飽和領域で動作させ
る。飽和領域で動作させるＭＯＳトランジスタのドレイ
ン−ソース間電流Ｉｄｓは次の式で表わされる。
イアス電位ＶＢＩＡＳの導出について説明する。トラン
ジスタＰ９，Ｐ１０，Ｎ７，Ｎ８は飽和領域で動作させ
る。飽和領域で動作させるＭＯＳトランジスタのドレイ
ン−ソース間電流Ｉｄｓは次の式で表わされる。
【００８０】
【数４】
【００８１】ここでＰチャネルＭＯＳトランジスタＰ
９，Ｐ１０の移動度は等しく、これをμｐとする。また
両者のしきい値電圧も等しくこれをＶｔｈｐとする。同
様にＮチャネルＭＯＳトランジスタＮ７，Ｎ８のしきい
値および移動度は等しいとし、これらをＶｔｈｎ，μｎ
とする。
９，Ｐ１０の移動度は等しく、これをμｐとする。また
両者のしきい値電圧も等しくこれをＶｔｈｐとする。同
様にＮチャネルＭＯＳトランジスタＮ７，Ｎ８のしきい
値および移動度は等しいとし、これらをＶｔｈｎ，μｎ
とする。
【００８２】またトランジスタＰ９のゲート幅，ゲート
長をそれぞれＷ９，Ｌ９とし、ＰチャネルＭＯＳトラン
ジスタＰ１０のゲート幅、ゲート長をそれぞれＷ１０，
Ｌ１０とする。
長をそれぞれＷ９，Ｌ９とし、ＰチャネルＭＯＳトラン
ジスタＰ１０のゲート幅、ゲート長をそれぞれＷ１０，
Ｌ１０とする。
【００８３】トランジスタＰ９およびＰ１０はカレント
ミラーを構成し、ゲート幅とゲート長の比（以後Ｗ／Ｌ
比と称する）が等しいので、図２においてＩＡ＝ＩＢと
なる。
ミラーを構成し、ゲート幅とゲート長の比（以後Ｗ／Ｌ
比と称する）が等しいので、図２においてＩＡ＝ＩＢと
なる。
【００８４】以上より、次の式（１０）〜（１３）が導
き出される。
き出される。
【００８５】
【数５】
【００８６】ダイオードに流れる電流は先に説明した式
（２）で表わされるので、ダイオード接続されたｐｎｐ
トランジスタＱｎ＋１の飽和電流をＩSAとすれば、次の
式（１４）が求められる。また、ダイオード接続された
ｐｎｐトランジスタＱｎ＋２〜Ｑｎ＋ｍ＋１は、ｐｎｐ
トランジスタＱｎ＋１をｍ個並列に並べたものであるの
で、その飽和電流ＩSBはｍＩSAとなる。したがって、次
の式（１５）が求められる。
（２）で表わされるので、ダイオード接続されたｐｎｐ
トランジスタＱｎ＋１の飽和電流をＩSAとすれば、次の
式（１４）が求められる。また、ダイオード接続された
ｐｎｐトランジスタＱｎ＋２〜Ｑｎ＋ｍ＋１は、ｐｎｐ
トランジスタＱｎ＋１をｍ個並列に並べたものであるの
で、その飽和電流ＩSBはｍＩSAとなる。したがって、次
の式（１５）が求められる。
【００８７】
【数６】
【００８８】以上の式を変形すると次の式（１６），
（１７）が求められる。
（１７）が求められる。
【００８９】
【数７】
【００９０】ここで、ｐｎｐトランジスタＱｎ＋１のベ
ース−エミッタ間電圧Ｖｂｅ１は、ほぼ材質によって決
まる電圧であり、ほとんどばらつきのない電圧であるこ
とが知られている。このため、近年では、バンドギャッ
プ型基準電位発生回路がＭＯＳトランジスタのしきい値
電圧Ｖｔｈを利用したＶｔｈ電圧差型基準電位発生回路
などよりもよく採用される根拠となっている。
ース−エミッタ間電圧Ｖｂｅ１は、ほぼ材質によって決
まる電圧であり、ほとんどばらつきのない電圧であるこ
とが知られている。このため、近年では、バンドギャッ
プ型基準電位発生回路がＭＯＳトランジスタのしきい値
電圧Ｖｔｈを利用したＶｔｈ電圧差型基準電位発生回路
などよりもよく採用される根拠となっている。
【００９１】また、式（１７）の第２項の係数はＷ／Ｌ
比のさらに比の形をとっているので、基本的に製造ばら
つきの影響を受けない。ｋ／ｑは物理定数である。ｍは
ノードＷ５と接地ノードとの間に並列接続されるダイオ
ード接続されたｐｎｐトランジスタの個数であるのでば
らつきようがない。したがって、バイアス電位ＶＢＩＡ
Ｓは温度Ｔの影響を除けばしきい値電圧Ｖｔｈｎのばら
つきの影響のみを受ける。
比のさらに比の形をとっているので、基本的に製造ばら
つきの影響を受けない。ｋ／ｑは物理定数である。ｍは
ノードＷ５と接地ノードとの間に並列接続されるダイオ
ード接続されたｐｎｐトランジスタの個数であるのでば
らつきようがない。したがって、バイアス電位ＶＢＩＡ
Ｓは温度Ｔの影響を除けばしきい値電圧Ｖｔｈｎのばら
つきの影響のみを受ける。
【００９２】次に温度の影響について述べる。式（１
７）を温度Ｔで微分すると、次の式（１８）が求められ
る。
７）を温度Ｔで微分すると、次の式（１８）が求められ
る。
【００９３】
【数８】
【００９４】ここで、電圧Ｖｂｅ１は負の温度特性を持
ち、∂Ｖｂｅ１／∂Ｔはおよそ−２ｍＶ／℃となること
が知られている。また、物理定数ｋ／ｑ＝８．６２５×
１０ -2ｍＶ／℃である。
ち、∂Ｖｂｅ１／∂Ｔはおよそ−２ｍＶ／℃となること
が知られている。また、物理定数ｋ／ｑ＝８．６２５×
１０ -2ｍＶ／℃である。
【００９５】
【数９】
【００９６】以上より式（２０）を満たすようにＷ７／
Ｌ７，Ｗ８／Ｌ８を決定すればよい。
Ｌ７，Ｗ８／Ｌ８を決定すればよい。
【００９７】結局、バイアス電位ＶＢＩＡＳは、しきい
値電圧Ｖｔｈｎに一定値のオフセットがかかった電位と
なり、しきい値電圧Ｖｔｈｎと等しい温度特性を有する
ことになる。ここでトランジスタＮ３の飽和電流は先に
説明したようにＶｇｓ−Ｖｔｈｎの関数である。この値
は、次の式（２１）で示されるように、しきい値電圧Ｖ
ｔｈｎの変動とは無関係になる。
値電圧Ｖｔｈｎに一定値のオフセットがかかった電位と
なり、しきい値電圧Ｖｔｈｎと等しい温度特性を有する
ことになる。ここでトランジスタＮ３の飽和電流は先に
説明したようにＶｇｓ−Ｖｔｈｎの関数である。この値
は、次の式（２１）で示されるように、しきい値電圧Ｖ
ｔｈｎの変動とは無関係になる。
【００９８】
【数１０】
【００９９】したがって、本実施の形態１の発明によれ
ば、しきい値電圧Ｖｔｈｎの変動に起因するバイアス電
流Ｉｂｉａｓの変動を抑制することができる。
ば、しきい値電圧Ｖｔｈｎの変動に起因するバイアス電
流Ｉｂｉａｓの変動を抑制することができる。
【０１００】なお、実施の形態１では、図２の回路にお
いてトランジスタＱ０〜Ｑn+m+1にｐｎｐトランジスタ
を用いたが、これらの代わりにｎｐｎトランジスタをも
ちいてもかまわない。また、図２の回路においてトラン
ジスタＱn+2〜Ｑn+m+1の代わりに、式（１５）が満たさ
れるようにトランジスタＱn+1のｍ倍の接合面積を持っ
た１個のｐｎｐトランジスタを用いてもかまわない。
いてトランジスタＱ０〜Ｑn+m+1にｐｎｐトランジスタ
を用いたが、これらの代わりにｎｐｎトランジスタをも
ちいてもかまわない。また、図２の回路においてトラン
ジスタＱn+2〜Ｑn+m+1の代わりに、式（１５）が満たさ
れるようにトランジスタＱn+1のｍ倍の接合面積を持っ
た１個のｐｎｐトランジスタを用いてもかまわない。
【０１０１】［実施の形態２］図３は、実施の形態２の
電圧降下回路２４Ａの構成を示した回路図である。
電圧降下回路２４Ａの構成を示した回路図である。
【０１０２】図３を参照して、電圧降下回路２４Ａは、
図２に示した電圧降下回路２４の構成において、降圧部
３６に代えて降圧部３６Ａを含む。
図２に示した電圧降下回路２４の構成において、降圧部
３６に代えて降圧部３６Ａを含む。
【０１０３】降圧部３６Ａは、図２に示した降圧部３６
の構成において差動増幅回路４０に代えて差動増幅回路
４０Ａを含む。電圧降下回路２４Ａおよび降圧部３６Ａ
の他の構成は図２で説明した構成と同様であるので説明
は繰返さない。
の構成において差動増幅回路４０に代えて差動増幅回路
４０Ａを含む。電圧降下回路２４Ａおよび降圧部３６Ａ
の他の構成は図２で説明した構成と同様であるので説明
は繰返さない。
【０１０４】差動増幅回路４０Ａは、電源電位ＥＸＴＶ
ＤＤにソースとバックゲートとが結合されノードＷ２１
にゲートおよびドレインが接続されるＰチャネルＭＯＳ
トランジスタＰ１Ａと、ノードＷ２１と接地ノードとの
間に直列に接続される抵抗Ｒ１Ａ，ＮチャネルＭＯＳト
ランジスタＮ３Ａとを含む。ＮチャネルＭＯＳトランジ
スタＮ３Ａのゲートにはバイアス電位ＶＢＩＡＳが与え
られる。
ＤＤにソースとバックゲートとが結合されノードＷ２１
にゲートおよびドレインが接続されるＰチャネルＭＯＳ
トランジスタＰ１Ａと、ノードＷ２１と接地ノードとの
間に直列に接続される抵抗Ｒ１Ａ，ＮチャネルＭＯＳト
ランジスタＮ３Ａとを含む。ＮチャネルＭＯＳトランジ
スタＮ３Ａのゲートにはバイアス電位ＶＢＩＡＳが与え
られる。
【０１０５】差動増幅回路４０Ａは、さらに、電源電位
ＥＸＴＶＤＤにソースおよびバックゲートが結合されノ
ードＷ２１にゲートが接続されノードＷ２２にドレイン
が接続されるＰチャネルＭＯＳトランジスタＰ２Ａと、
ノードＷ２２にソースおよびバックゲートが接続されノ
ードＷ１６にゲートおよびドレインが接続されるＰチャ
ネルＭＯＳトランジスタＰ１と、ノードＷ１６と接地ノ
ードとの間に接続されノードＷ２０にゲートが接続され
るＮチャネルＭＯＳトランジスタＮ１と、ノードＷ２２
にソースおよびバックゲートが接続されノードＷ１６に
ゲートが接続されノードＷ１７にドレインが接続される
ＰチャネルＭＯＳトランジスタＰ２と、ノードＷ１７と
接地ノードとの間に接続されゲートに基準電位ＶＲＥＦ
を受けるＮチャネルＭＯＳトランジスタＮ２とを含む。
ＥＸＴＶＤＤにソースおよびバックゲートが結合されノ
ードＷ２１にゲートが接続されノードＷ２２にドレイン
が接続されるＰチャネルＭＯＳトランジスタＰ２Ａと、
ノードＷ２２にソースおよびバックゲートが接続されノ
ードＷ１６にゲートおよびドレインが接続されるＰチャ
ネルＭＯＳトランジスタＰ１と、ノードＷ１６と接地ノ
ードとの間に接続されノードＷ２０にゲートが接続され
るＮチャネルＭＯＳトランジスタＮ１と、ノードＷ２２
にソースおよびバックゲートが接続されノードＷ１６に
ゲートが接続されノードＷ１７にドレインが接続される
ＰチャネルＭＯＳトランジスタＰ２と、ノードＷ１７と
接地ノードとの間に接続されゲートに基準電位ＶＲＥＦ
を受けるＮチャネルＭＯＳトランジスタＮ２とを含む。
【０１０６】実施の形態１では、図２の差動増幅回路４
０の電流源として働くＮチャネルＭＯＳトランジスタＮ
３がＮチャネルＭＯＳトランジスタＮ１，Ｎ２のソース
側に接続されていた。
０の電流源として働くＮチャネルＭＯＳトランジスタＮ
３がＮチャネルＭＯＳトランジスタＮ１，Ｎ２のソース
側に接続されていた。
【０１０７】実施の形態１のしきい値補償回路３２の効
果を顕著にするためには、ＮチャネルＭＯＳトランジス
タＮ３を飽和領域で動作させることが望ましい。なぜな
ら、先に説明したように飽和領域で動作するとバイアス
電流Ｉｂｉａｓはドレイン電位Ｖｄに依存しなくなりＶ
ｇｓ−Ｖｔｈｎのみで決定されるからである。
果を顕著にするためには、ＮチャネルＭＯＳトランジス
タＮ３を飽和領域で動作させることが望ましい。なぜな
ら、先に説明したように飽和領域で動作するとバイアス
電流Ｉｂｉａｓはドレイン電位Ｖｄに依存しなくなりＶ
ｇｓ−Ｖｔｈｎのみで決定されるからである。
【０１０８】しかしながら、図２の回路ではＮチャネル
ＭＯＳトランジスタＮ３を飽和領域で動作させるとトラ
ンジスタＮ１，Ｎ２のソース電位すなわちノードＷ１８
の電位が高くなってしまう。そのため、基準電位ＶＲＥ
Ｆが低い場合にはトランジスタＮ１，Ｎ２に対する十分
なバイアスレベルが確保できず、応答性が悪化するとい
う問題点がある。特に、電源電位ＥＸＴＶＤＤが低い場
合には高い基準電位ＶＲＥＦを発生させることが困難で
あり、上記の問題が起きやすく、トランジスタＮ３を飽
和領域で動作させにくいことがあった。
ＭＯＳトランジスタＮ３を飽和領域で動作させるとトラ
ンジスタＮ１，Ｎ２のソース電位すなわちノードＷ１８
の電位が高くなってしまう。そのため、基準電位ＶＲＥ
Ｆが低い場合にはトランジスタＮ１，Ｎ２に対する十分
なバイアスレベルが確保できず、応答性が悪化するとい
う問題点がある。特に、電源電位ＥＸＴＶＤＤが低い場
合には高い基準電位ＶＲＥＦを発生させることが困難で
あり、上記の問題が起きやすく、トランジスタＮ３を飽
和領域で動作させにくいことがあった。
【０１０９】図３で示したような構成では、差動増幅回
路の電流源は、トランジスタＰ２Ａとなる。この電流量
は、トランジスタＮ３Ａに与えるバイアス電位で決定す
ることができる。このような構成とすれば、トランジス
タＮ１，Ｎ２のソースは必ず接地電位であるので、差動
増幅回路４０Ａの入力電位が低い場合でもＮチャネルＭ
ＯＳトランジスタＮ３Ａを飽和領域で動作させることが
できる。
路の電流源は、トランジスタＰ２Ａとなる。この電流量
は、トランジスタＮ３Ａに与えるバイアス電位で決定す
ることができる。このような構成とすれば、トランジス
タＮ１，Ｎ２のソースは必ず接地電位であるので、差動
増幅回路４０Ａの入力電位が低い場合でもＮチャネルＭ
ＯＳトランジスタＮ３Ａを飽和領域で動作させることが
できる。
【０１１０】［実施の形態３］図４は、実施の形態３の
電圧降下回路２４Ｂの構成を示す回路図である。
電圧降下回路２４Ｂの構成を示す回路図である。
【０１１１】図４を参照して、電圧降下回路２４Ｂは、
図２に示した電圧降下回路２４の構成において、降圧部
３６に代えて降圧部３６Ｂを含む。降圧部３６Ｂは、図
２に示した降圧部３６の構成において差動増幅回路４０
に代えて差動増幅回路４０Ｂを含む。差動増幅回路４０
Ｂは、差動増幅回路４０の構成において、ＮチャネルＭ
ＯＳトランジスタＮ１，Ｎ２に代えてそれぞれＮチャネ
ルＭＯＳトランジスタＮ１Ｂ，Ｎ２Ｂを含む点が差動増
幅回路４０の構成と異なる。電圧降下回路２４Ｂの他の
構成は、図２で示した電圧降下回路２４と同様であり説
明は繰返さらない。
図２に示した電圧降下回路２４の構成において、降圧部
３６に代えて降圧部３６Ｂを含む。降圧部３６Ｂは、図
２に示した降圧部３６の構成において差動増幅回路４０
に代えて差動増幅回路４０Ｂを含む。差動増幅回路４０
Ｂは、差動増幅回路４０の構成において、ＮチャネルＭ
ＯＳトランジスタＮ１，Ｎ２に代えてそれぞれＮチャネ
ルＭＯＳトランジスタＮ１Ｂ，Ｎ２Ｂを含む点が差動増
幅回路４０の構成と異なる。電圧降下回路２４Ｂの他の
構成は、図２で示した電圧降下回路２４と同様であり説
明は繰返さらない。
【０１１２】ＮチャネルＭＯＳトランジスタＮ１Ｂ，Ｎ
２Ｂの各々は、バックゲートとソースとが接続されてい
る。図２で示した構成では、ＮチャネルＭＯＳトランジ
スタＮ１，Ｎ２のバックゲートは接地電位に結合されて
いた。このため、入力電圧に依存してノードＷ１８の電
位が上昇してしまい、バックゲート効果（基板バイアス
効果）によりＮチャネルＭＯＳトランジスタＮ１，Ｎ２
のしきい値電圧Ｖｔｈｎが上昇してしまうという問題点
があった。これは、実質的に基準電位ＶＲＥＦが低下す
ることと等価であり、実施の形態２と同様の問題を起こ
す場合がある。
２Ｂの各々は、バックゲートとソースとが接続されてい
る。図２で示した構成では、ＮチャネルＭＯＳトランジ
スタＮ１，Ｎ２のバックゲートは接地電位に結合されて
いた。このため、入力電圧に依存してノードＷ１８の電
位が上昇してしまい、バックゲート効果（基板バイアス
効果）によりＮチャネルＭＯＳトランジスタＮ１，Ｎ２
のしきい値電圧Ｖｔｈｎが上昇してしまうという問題点
があった。これは、実質的に基準電位ＶＲＥＦが低下す
ることと等価であり、実施の形態２と同様の問題を起こ
す場合がある。
【０１１３】これを防止するために、実施の形態３で
は、ソースとバックゲートとを接続し、ソース−バック
ゲート間電圧Ｖｂｓ＝０Ｖとしているので、バックゲー
ト効果によるしきい値の変動をなくすことができる。
は、ソースとバックゲートとを接続し、ソース−バック
ゲート間電圧Ｖｂｓ＝０Ｖとしているので、バックゲー
ト効果によるしきい値の変動をなくすことができる。
【０１１４】［実施の形態４］図５は、実施の形態４の
電圧降下回路２４Ｃの構成を示した回路図である。
電圧降下回路２４Ｃの構成を示した回路図である。
【０１１５】図５を参照して、電圧降下回路２４Ｃは、
電源投入時にバイアス電位の補償を指示するためのモー
ド信号ＭＯＤＥＣに応じて制御信号としてデータリセッ
ト信号ＤＲＳＴ、起動信号ＳＵＰ１〜ＳＵＰ３およびプ
リチャージ信号ＰＣを出力する制御部５０と、制御部５
０の出力に応じて選択信号ＶＢＣ０〜ＶＢＣ２，および
誤動作信号ＦＡＩＬを出力する電位選択信号発生部５２
と、起動信号ＳＵＰ３に応じて複数の基準電位を発生
し、電位選択信号ＶＢＣ０〜ＶＢＣ２に応じてこの発生
した基準電位の中からバイアス電位ＶＢＩＡＳを選択し
て出力する基準電位発生回路３２Ｃと、起動信号ＳＵＰ
３に応じて活性化され基準電位ＶＲＥＦ３を出力する基
準電位発生回路３４と、基準電位ＶＲＥＦ３およびバイ
アス電位ＶＢＩＡＳに基づいて電源電位ＥＸＴＶＤＤを
降下させて電源電位ＩＮＴＶＤＤを出力する降下部３６
とを含む。
電源投入時にバイアス電位の補償を指示するためのモー
ド信号ＭＯＤＥＣに応じて制御信号としてデータリセッ
ト信号ＤＲＳＴ、起動信号ＳＵＰ１〜ＳＵＰ３およびプ
リチャージ信号ＰＣを出力する制御部５０と、制御部５
０の出力に応じて選択信号ＶＢＣ０〜ＶＢＣ２，および
誤動作信号ＦＡＩＬを出力する電位選択信号発生部５２
と、起動信号ＳＵＰ３に応じて複数の基準電位を発生
し、電位選択信号ＶＢＣ０〜ＶＢＣ２に応じてこの発生
した基準電位の中からバイアス電位ＶＢＩＡＳを選択し
て出力する基準電位発生回路３２Ｃと、起動信号ＳＵＰ
３に応じて活性化され基準電位ＶＲＥＦ３を出力する基
準電位発生回路３４と、基準電位ＶＲＥＦ３およびバイ
アス電位ＶＢＩＡＳに基づいて電源電位ＥＸＴＶＤＤを
降下させて電源電位ＩＮＴＶＤＤを出力する降下部３６
とを含む。
【０１１６】電位選択信号発生部５２と基準電位発生回
路３２Ｃとによって、図２のしきい値補償回路３２と同
等な補償回路が構成されている。
路３２Ｃとによって、図２のしきい値補償回路３２と同
等な補償回路が構成されている。
【０１１７】なお、降下部３６の構成は、図２で示した
降下部３６と同様であり説明は繰返さない。また基準電
位発生回路３４の構成も、図２で説明した基準電位発生
回路３４と同様であるので説明は繰返さない。
降下部３６と同様であり説明は繰返さない。また基準電
位発生回路３４の構成も、図２で説明した基準電位発生
回路３４と同様であるので説明は繰返さない。
【０１１８】基準電位発生回路３２Ｃは、ノードＷ４２
とノードＷ４３との電位を比較してノードＷ４０の電位
を制御する差動増幅回路５４と、電源電位ＥＸＴＶＤＤ
が与えられるノードとノードＷ４１との間に接続され、
ゲートがＷ４０に接続されるＰチャネルＭＯＳトランジ
スタＰ２６と、ノードＷ４１とノードＷ４２との間に接
続される抵抗Ｒ１０Ａと、ノードＷ４２にエミッタが接
続され接地ノードにベースとコレクタとが接続されるｐ
ｎｐトランジスタＱ０とを含む。ＰチャネルＭＯＳトラ
ンジスタＰ２６のバックゲートは電源電位ＥＸＴＶＤＤ
に結合される。
とノードＷ４３との電位を比較してノードＷ４０の電位
を制御する差動増幅回路５４と、電源電位ＥＸＴＶＤＤ
が与えられるノードとノードＷ４１との間に接続され、
ゲートがＷ４０に接続されるＰチャネルＭＯＳトランジ
スタＰ２６と、ノードＷ４１とノードＷ４２との間に接
続される抵抗Ｒ１０Ａと、ノードＷ４２にエミッタが接
続され接地ノードにベースとコレクタとが接続されるｐ
ｎｐトランジスタＱ０とを含む。ＰチャネルＭＯＳトラ
ンジスタＰ２６のバックゲートは電源電位ＥＸＴＶＤＤ
に結合される。
【０１１９】基準電位発生回路３２Ｃは、さらに、ノー
ドＷ４１とノードＷ４３との間に接続されるＲ１０と、
ノードＷ４３とノードＷ４４との間に接続される抵抗Ｒ
９と、各々のエミッタがノードＷ４４に接続され、各々
のベースとコレクタが接地ノードに接続されているｓ個
のｐｎｐトランジスタＱｊ〜Ｑｊ+ｓとを含む。
ドＷ４１とノードＷ４３との間に接続されるＲ１０と、
ノードＷ４３とノードＷ４４との間に接続される抵抗Ｒ
９と、各々のエミッタがノードＷ４４に接続され、各々
のベースとコレクタが接地ノードに接続されているｓ個
のｐｎｐトランジスタＱｊ〜Ｑｊ+ｓとを含む。
【０１２０】基準電位発生回路３２Ｃは、さらに、ノー
ドＷ４１の電位を分圧するためにノードＷ４１と接地ノ
ードとの間に直列に接続される４つの抵抗Ｒ１１〜Ｒ１
４を含む。抵抗Ｒ１１は、ノードＷ４７と接地ノードと
の間に接続される。抵抗Ｒ１２は、ノードＷ４６とノー
ドＷ４７との間に接続される。抵抗Ｒ１３は、ノードＷ
４５とノードＷ４６との間に接続される。抵抗Ｒ１４
は、ノードＷ４１とノードＷ４５との間に接続される。
ドＷ４１の電位を分圧するためにノードＷ４１と接地ノ
ードとの間に直列に接続される４つの抵抗Ｒ１１〜Ｒ１
４を含む。抵抗Ｒ１１は、ノードＷ４７と接地ノードと
の間に接続される。抵抗Ｒ１２は、ノードＷ４６とノー
ドＷ４７との間に接続される。抵抗Ｒ１３は、ノードＷ
４５とノードＷ４６との間に接続される。抵抗Ｒ１４
は、ノードＷ４１とノードＷ４５との間に接続される。
【０１２１】基準電位発生回路３２Ｃは、さらに、ノー
ドＷ４５とノードＷ４８との間に接続されゲートに選択
信号ＶＢＣ０を受けるＮチャネルＭＯＳトランジスタＮ
２２と、ノードＷ４６とノードＷ４８との間に接続され
ゲートに接続信号ＶＢＣ１を受けるＮチャネルＭＯＳト
ランジスタＮ２３と、ノードＷ４７とノードＷ４８との
間に接続され選択信号ＶＢＣ２をゲートに受けるＮチャ
ネルＭＯＳトランジスタＮ２４と、接地ノードとノード
Ｗ４８との間に接続されゲートに誤動作信号ＦＡＩＬを
受けるＮチャネルＭＯＳトランジスタＮ２５とを含む。
ノードＷ４８からは選択されたバイアス電位ＶＢＩＡＳ
が出力される。
ドＷ４５とノードＷ４８との間に接続されゲートに選択
信号ＶＢＣ０を受けるＮチャネルＭＯＳトランジスタＮ
２２と、ノードＷ４６とノードＷ４８との間に接続され
ゲートに接続信号ＶＢＣ１を受けるＮチャネルＭＯＳト
ランジスタＮ２３と、ノードＷ４７とノードＷ４８との
間に接続され選択信号ＶＢＣ２をゲートに受けるＮチャ
ネルＭＯＳトランジスタＮ２４と、接地ノードとノード
Ｗ４８との間に接続されゲートに誤動作信号ＦＡＩＬを
受けるＮチャネルＭＯＳトランジスタＮ２５とを含む。
ノードＷ４８からは選択されたバイアス電位ＶＢＩＡＳ
が出力される。
【０１２２】差動増幅回路５４は、電源電位ＥＸＴＶＤ
Ｄにソースとバックゲートとが結合され、ノードＷ３７
にゲートとドレインとが接続されるＰチャネルＭＯＳト
ランジスタＰ１６と、ノードＷ３７と接地ノードとの間
に直列に接続される抵抗Ｒ１５およびＮチャネルＭＯＳ
トランジスタＮ１２とを含む。ＮチャネルＭＯＳトラン
ジスタＮ１２のゲートには起動信号ＳＵＰ３が与えられ
る。
Ｄにソースとバックゲートとが結合され、ノードＷ３７
にゲートとドレインとが接続されるＰチャネルＭＯＳト
ランジスタＰ１６と、ノードＷ３７と接地ノードとの間
に直列に接続される抵抗Ｒ１５およびＮチャネルＭＯＳ
トランジスタＮ１２とを含む。ＮチャネルＭＯＳトラン
ジスタＮ１２のゲートには起動信号ＳＵＰ３が与えられ
る。
【０１２３】差動増幅回路５４は、さらに、電源電位Ｅ
ＸＴＶＤＤにソースとバックゲートとが結合されゲート
がノードＷ３７に接続されドレインがノードＷ３８に接
続されるＰチャネルＭＯＳトランジスタＰ１７と、ノー
ドＷ３８にバックゲートとソースとが接続されノードＷ
３９にゲートとドレインとが接続されるＰチャネルＭＯ
ＳトランジスタＰ１３と、ノードＷ３９にドレインが接
続されノードＷ４２にゲートが接続され接地ノードにソ
ースが接続されるＮチャネルＭＯＳトランジスタＮ１０
と、ノードＷ３８にバックゲートとソースとが接続され
ノードＷ３９にゲートが接続されノードＷ４０にドレイ
ンが接続されるＰチャネルＭＯＳトランジスタＰ１４
と、ノードＷ４０にドレインが接続されノードＷ４３に
ゲートが接続され接地ノードにソースが接続されるＮチ
ャネルＭＯＳトランジスタＮ１１とを含む。
ＸＴＶＤＤにソースとバックゲートとが結合されゲート
がノードＷ３７に接続されドレインがノードＷ３８に接
続されるＰチャネルＭＯＳトランジスタＰ１７と、ノー
ドＷ３８にバックゲートとソースとが接続されノードＷ
３９にゲートとドレインとが接続されるＰチャネルＭＯ
ＳトランジスタＰ１３と、ノードＷ３９にドレインが接
続されノードＷ４２にゲートが接続され接地ノードにソ
ースが接続されるＮチャネルＭＯＳトランジスタＮ１０
と、ノードＷ３８にバックゲートとソースとが接続され
ノードＷ３９にゲートが接続されノードＷ４０にドレイ
ンが接続されるＰチャネルＭＯＳトランジスタＰ１４
と、ノードＷ４０にドレインが接続されノードＷ４３に
ゲートが接続され接地ノードにソースが接続されるＮチ
ャネルＭＯＳトランジスタＮ１１とを含む。
【０１２４】基準電位発生回路３２Ｃは、図２の基準電
位発生回路３４と同様に、電源電圧、プロセスばらつ
き、温度による変動がなるべくノードＷ４５〜Ｗ４７の
電位に影響がないように意図して設計されている。出力
電圧はトランジスタＮ２２〜Ｎ２３のいずれか１つが導
通することにより以下のように決定される。
位発生回路３４と同様に、電源電圧、プロセスばらつ
き、温度による変動がなるべくノードＷ４５〜Ｗ４７の
電位に影響がないように意図して設計されている。出力
電圧はトランジスタＮ２２〜Ｎ２３のいずれか１つが導
通することにより以下のように決定される。
【０１２５】
【数１１】
【０１２６】なお、抵抗Ｒ１０Ａ，Ｒ１０，Ｒ９同一の
材質で構成される。また、抵抗Ｒ１０ＡとＲ１０は同一
の抵抗値を有する。また、Ｒ１０／Ｒ９は∂ＶＢＩＡＳ
／∂Ｔ＝０となるように決定される。
材質で構成される。また、抵抗Ｒ１０ＡとＲ１０は同一
の抵抗値を有する。また、Ｒ１０／Ｒ９は∂ＶＢＩＡＳ
／∂Ｔ＝０となるように決定される。
【０１２７】抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４は同
一の材質で構成され、トランジスタＮ２２，Ｎ２３，Ｎ
２４が導通した場合にバイアス電位ＶＢＩＡＳが上記式
を満たして０．９Ｖ，０．８Ｖ，０．７Ｖとなるように
決定される。
一の材質で構成され、トランジスタＮ２２，Ｎ２３，Ｎ
２４が導通した場合にバイアス電位ＶＢＩＡＳが上記式
を満たして０．９Ｖ，０．８Ｖ，０．７Ｖとなるように
決定される。
【０１２８】図６は、図５における電位選択信号発生部
５２の構成を示した回路図である。図６を参照して、電
位選択信号発生部５２は、制御部５０の出力に応じて前
処理を行なう前処理回路６２と、前処理回路６２から出
力される信号ＣＰＯ０〜ＣＰＯ２をそれぞれ受けるレジ
スタ６４，６６，６８と、レジスタ６４，６６，６８か
らそれぞれ出力される信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ
２を受けて、信号ＲＯＵ，ＲＯＬ、誤動作信号ＦＡＩＬ
および選択信号ＶＢＣ０〜ＶＢＣ２を出力する論理回路
７０とを含む。
５２の構成を示した回路図である。図６を参照して、電
位選択信号発生部５２は、制御部５０の出力に応じて前
処理を行なう前処理回路６２と、前処理回路６２から出
力される信号ＣＰＯ０〜ＣＰＯ２をそれぞれ受けるレジ
スタ６４，６６，６８と、レジスタ６４，６６，６８か
らそれぞれ出力される信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ
２を受けて、信号ＲＯＵ，ＲＯＬ、誤動作信号ＦＡＩＬ
および選択信号ＶＢＣ０〜ＶＢＣ２を出力する論理回路
７０とを含む。
【０１２９】前処理回路６２は、起動信号ＳＵＰ１によ
って活性化されて基準電位ＶＲＥＦ１（たとえば１．２
Ｖ）を出力する基準電位発生回路７２と、基準電位ＶＲ
ＥＦ１を受けてレベル変換して電位ＶＲＢ０（たとえば
０．９Ｖ），ＶＢＤ１（たとえば０．８Ｖ），ＶＢＤ２
（たとえば０．７Ｖ）を出力するレベル変換回路７４と
起動信号ＳＵＰ２に応じて活性化され基準電位ＶＲＥＦ
２（たとえば１．５Ｖ）を出力する基準電位発生回路７
６とを含む。
って活性化されて基準電位ＶＲＥＦ１（たとえば１．２
Ｖ）を出力する基準電位発生回路７２と、基準電位ＶＲ
ＥＦ１を受けてレベル変換して電位ＶＲＢ０（たとえば
０．９Ｖ），ＶＢＤ１（たとえば０．８Ｖ），ＶＢＤ２
（たとえば０．７Ｖ）を出力するレベル変換回路７４と
起動信号ＳＵＰ２に応じて活性化され基準電位ＶＲＥＦ
２（たとえば１．５Ｖ）を出力する基準電位発生回路７
６とを含む。
【０１３０】基準電位発生回路７２，７６の構成は、図
２に示した基準電位発生回路３４の構成と同様であり、
抵抗Ｒ３，Ｒ４の比が異なるのみであるので説明は繰返
さない。
２に示した基準電位発生回路３４の構成と同様であり、
抵抗Ｒ３，Ｒ４の比が異なるのみであるので説明は繰返
さない。
【０１３１】前処理回路６２は、さらに、プリチャージ
信号ＰＣをゲートに受け電源電位ＥＸＴＶＤＤが与えら
れるノードとノードＷ５０との間に接続されるＰチャネ
ルＭＯＳトランジスタＰ１８と、ノードＷ５０と接地ノ
ードとの間に接続されるキャパシタＣ１と、ノードＷ５
０と接地ノードとの間に接続されゲートに電位ＶＢＤ０
を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ０とを含
む。なお、キャパシタＣ１は、後に説明するキャパシタ
Ｃ２、Ｃ３と等しい容量値を有する。
信号ＰＣをゲートに受け電源電位ＥＸＴＶＤＤが与えら
れるノードとノードＷ５０との間に接続されるＰチャネ
ルＭＯＳトランジスタＰ１８と、ノードＷ５０と接地ノ
ードとの間に接続されるキャパシタＣ１と、ノードＷ５
０と接地ノードとの間に接続されゲートに電位ＶＢＤ０
を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ０とを含
む。なお、キャパシタＣ１は、後に説明するキャパシタ
Ｃ２、Ｃ３と等しい容量値を有する。
【０１３２】前処理回路６２は、さらに、電源電位ＥＸ
ＴＶＤＤが与えられるノードとノードＷ５１との間に接
続されゲートにプリチャージ信号ＰＣを受けるＰチャネ
ルＭＯＳトランジスタＰ１９と、ノードＷ５１と接地ノ
ードとの間に接続されるキャパシタＣ２と、ノードＷ５
１と接地ノードとの間に接続されゲートに電位ＶＢＤ１
を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ１とを含
む。
ＴＶＤＤが与えられるノードとノードＷ５１との間に接
続されゲートにプリチャージ信号ＰＣを受けるＰチャネ
ルＭＯＳトランジスタＰ１９と、ノードＷ５１と接地ノ
ードとの間に接続されるキャパシタＣ２と、ノードＷ５
１と接地ノードとの間に接続されゲートに電位ＶＢＤ１
を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ１とを含
む。
【０１３３】前処理回路６２は、さらに、電源電位ＥＸ
ＴＶＤＤが与えられるノードとノードＷ５２との間に接
続されゲートにプリチャージ信号ＰＣを受けるＰチャネ
ルＭＯＳトランジスタＰ２０と、ノードＷ５２と接地ノ
ードとの間に接続されるキャパシタＣ３と、ノードＷ５
２と接地ノードとの間に接続されゲートに電位ＶＢＤ２
を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ２とを含
む。
ＴＶＤＤが与えられるノードとノードＷ５２との間に接
続されゲートにプリチャージ信号ＰＣを受けるＰチャネ
ルＭＯＳトランジスタＰ２０と、ノードＷ５２と接地ノ
ードとの間に接続されるキャパシタＣ３と、ノードＷ５
２と接地ノードとの間に接続されゲートに電位ＶＢＤ２
を受けるＮチャネルＭＯＳトランジスタＮ３Ｄ２とを含
む。
【０１３４】前処理回路６２は、さらに、ノードＷ５
０，Ｗ５１，Ｗ５２それぞれをデータリセット信号ＤＲ
ＳＴに応じて接地電位に結合する３つのＮチャネルＭＯ
ＳトランジスタＮ１５と、マイナス入力ノードがノード
Ｗ５０に接続されプラス入力ノードに基準電位ＶＲＥＦ
２を受け信号ＣＰＯ０を出力するコンパレータＣＰ０
と、マイナス入力ノードがノードＷ５１に接続されプラ
ス入力ノードに基準電位ＶＲＥＦ２を受け信号ＣＰＯ１
を出力するコンパレータＣＰ１と，マイナス入力ノード
がノードＷ５２に接続されプラス入力ノードに基準電位
ＶＲＥＦ２を受け信号ＣＰＯ２を出力するコンパレータ
ＣＰ２とを含む。コンパレータＣＰ０〜ＣＰ２は、起動
信号ＳＵＰ２に応じて活性化される。
０，Ｗ５１，Ｗ５２それぞれをデータリセット信号ＤＲ
ＳＴに応じて接地電位に結合する３つのＮチャネルＭＯ
ＳトランジスタＮ１５と、マイナス入力ノードがノード
Ｗ５０に接続されプラス入力ノードに基準電位ＶＲＥＦ
２を受け信号ＣＰＯ０を出力するコンパレータＣＰ０
と、マイナス入力ノードがノードＷ５１に接続されプラ
ス入力ノードに基準電位ＶＲＥＦ２を受け信号ＣＰＯ１
を出力するコンパレータＣＰ１と，マイナス入力ノード
がノードＷ５２に接続されプラス入力ノードに基準電位
ＶＲＥＦ２を受け信号ＣＰＯ２を出力するコンパレータ
ＣＰ２とを含む。コンパレータＣＰ０〜ＣＰ２は、起動
信号ＳＵＰ２に応じて活性化される。
【０１３５】図７は、図６におけるレベル変換回路７４
の構成例を示した回路図である。図７を参照して、レベ
ル変換回路７４は、基準電位ＶＲＥＦ１が与えられるノ
ードＷ６１と電位ＶＢＤ２を出力するノードＷ６２との
間に接続される抵抗Ｒ１８と、ノードＷ６２と電位ＶＢ
Ｄ１を出力するノードＷ６３との間に接続される抵抗Ｒ
１７と、ノードＷ６３と電位ＶＢＤ０を出力するノード
Ｗ６４との間に接続される抵抗Ｒ１６と、ノードＷ６４
と接地ノードとの間に接続される抵抗Ｒ１５とを含む。
抵抗Ｒ１５，Ｒ１６，Ｒ１７，Ｒ１８は、ばらつき、温
度の影響を受けないように同一の材質であることが好ま
しい。
の構成例を示した回路図である。図７を参照して、レベ
ル変換回路７４は、基準電位ＶＲＥＦ１が与えられるノ
ードＷ６１と電位ＶＢＤ２を出力するノードＷ６２との
間に接続される抵抗Ｒ１８と、ノードＷ６２と電位ＶＢ
Ｄ１を出力するノードＷ６３との間に接続される抵抗Ｒ
１７と、ノードＷ６３と電位ＶＢＤ０を出力するノード
Ｗ６４との間に接続される抵抗Ｒ１６と、ノードＷ６４
と接地ノードとの間に接続される抵抗Ｒ１５とを含む。
抵抗Ｒ１５，Ｒ１６，Ｒ１７，Ｒ１８は、ばらつき、温
度の影響を受けないように同一の材質であることが好ま
しい。
【０１３６】図８は、図６におけるコンパレータＣＰ０
の構成を示した回路図である。図８を参照して、電源電
位ＥＸＴＶＤＤが与えられるノードＷ７１にソースおよ
びバックゲートが接続されノードＷ７２にゲートおよび
ドレインが接続されるＰチャネルＭＯＳトランジスタ８
２と、ノードＷ７２とノードＷ７４との間に接続されゲ
ートが入力ノード＋ＩＮに接続されるＮチャネルＭＯＳ
トランジスタ８６と、ノードＷ７１にソースおよびバッ
クゲートが接続されノードＷ７２にゲートが接続されノ
ードＷ７３にドレインが接続されるＰチャネルＭＯＳト
ランジスタ８４と、ノードＷ７３とノードＷ７４との間
に接続されゲートに入力ノード−（マイナス）ＩＮが接
続されるＮチャネルＭＯＳトランジスタ８８と、ノード
Ｗ７４と接地ノードとの間に接続され起動信号ＳＵＰ２
をゲートに受けるＮチャネルＭＯＳトランジスタ９０と
を含む。ノードＷ７３はコンパレータの出力ノードとな
り、ノードＷ７３からは信号ＣＰＯ０が出力される。
の構成を示した回路図である。図８を参照して、電源電
位ＥＸＴＶＤＤが与えられるノードＷ７１にソースおよ
びバックゲートが接続されノードＷ７２にゲートおよび
ドレインが接続されるＰチャネルＭＯＳトランジスタ８
２と、ノードＷ７２とノードＷ７４との間に接続されゲ
ートが入力ノード＋ＩＮに接続されるＮチャネルＭＯＳ
トランジスタ８６と、ノードＷ７１にソースおよびバッ
クゲートが接続されノードＷ７２にゲートが接続されノ
ードＷ７３にドレインが接続されるＰチャネルＭＯＳト
ランジスタ８４と、ノードＷ７３とノードＷ７４との間
に接続されゲートに入力ノード−（マイナス）ＩＮが接
続されるＮチャネルＭＯＳトランジスタ８８と、ノード
Ｗ７４と接地ノードとの間に接続され起動信号ＳＵＰ２
をゲートに受けるＮチャネルＭＯＳトランジスタ９０と
を含む。ノードＷ７３はコンパレータの出力ノードとな
り、ノードＷ７３からは信号ＣＰＯ０が出力される。
【０１３７】なお、図６のコンパレータＣＰ１，ＣＰ２
も、図８に示したコンパレータＣＰ０と同様な構成を有
し、信号ＣＰＯ０に代えて信号ＣＰＯ１，ＣＰＯ２を出
力する回路であるので説明は繰返さない。
も、図８に示したコンパレータＣＰ０と同様な構成を有
し、信号ＣＰＯ０に代えて信号ＣＰＯ１，ＣＰＯ２を出
力する回路であるので説明は繰返さない。
【０１３８】図９は、図６におけるレジスタ６４の構成
を示した回路図である。図９を参照して、レジスタ６４
は、信号ＣＰＯ０を受けるノードＷ７５とノードＷ７６
との間に接続され起動信号ＳＵＰ２をゲートに受けるＮ
チャネルＭＯＳトランジスタ９２と、ノードＷ７６に入
力が接続されノードＷ７７に出力が接続されるインバー
タ９６と、ノードＷ７７に入力が接続されノードＷ７６
に出力が接続されるインバータ９８と、ノードＷ７７に
入力が接続され信号ＣＰＲ０を出力するインバータ１０
０とを含む。
を示した回路図である。図９を参照して、レジスタ６４
は、信号ＣＰＯ０を受けるノードＷ７５とノードＷ７６
との間に接続され起動信号ＳＵＰ２をゲートに受けるＮ
チャネルＭＯＳトランジスタ９２と、ノードＷ７６に入
力が接続されノードＷ７７に出力が接続されるインバー
タ９６と、ノードＷ７７に入力が接続されノードＷ７６
に出力が接続されるインバータ９８と、ノードＷ７７に
入力が接続され信号ＣＰＲ０を出力するインバータ１０
０とを含む。
【０１３９】なお、図６のレジスタ６６，６８も、入出
力信号名は異なるが、内部はレジスタ６４と同様の構成
を有するため、説明は繰返さない。
力信号名は異なるが、内部はレジスタ６４と同様の構成
を有するため、説明は繰返さない。
【０１４０】次に図６における論理回路７０の動作と構
成について説明をする。図１０は、論理回路７０の入出
力値を表わした真理値表を示した図である。
成について説明をする。図１０は、論理回路７０の入出
力値を表わした真理値表を示した図である。
【０１４１】図１０を参照して、論理回路７０は、入力
として（ＣＰＲ２，ＣＰＲ１，ＣＰＲ０）が与えられ、
出力として（ＶＢＣ２，ＶＢＣ１，ＶＢＣ０，ＲＯＵ，
ＲＯＬ，ＦＡＩＬ）を出力する。
として（ＣＰＲ２，ＣＰＲ１，ＣＰＲ０）が与えられ、
出力として（ＶＢＣ２，ＶＢＣ１，ＶＢＣ０，ＲＯＵ，
ＲＯＬ，ＦＡＩＬ）を出力する。
【０１４２】入力として（０００）が与えられると、論
理回路７０は、出力として（００１１００）を出力す
る。同様に、各入力に対する出力は以下のとおりであ
る。
理回路７０は、出力として（００１１００）を出力す
る。同様に、各入力に対する出力は以下のとおりであ
る。
【０１４３】入力（００１）が与えられると、出力（０
０１０００）が出力される。入力（０１０）が与えられ
ると、出力（ＸＸＸＸＸ１）が出力される。
０１０００）が出力される。入力（０１０）が与えられ
ると、出力（ＸＸＸＸＸ１）が出力される。
【０１４４】入力（０１１）が与えられると、出力（Ｘ
ＸＸＸＸ１）が出力される。入力（１００）が与えられ
ると、出力（１０００００）が出力される。
ＸＸＸＸ１）が出力される。入力（１００）が与えられ
ると、出力（１０００００）が出力される。
【０１４５】入力（１０１）が与えられると、出力（Ｘ
ＸＸＸＸ１）が出力される。入力（１１０）が与えられ
ると、出力（０１００００）が出力される。
ＸＸＸＸ１）が出力される。入力（１１０）が与えられ
ると、出力（０１００００）が出力される。
【０１４６】入力（１１１）が与えられると、出力（１
０００１０）が出力される。このような真理値表を満た
せば論理回路７０はどのような構成でもよい。
０００１０）が出力される。このような真理値表を満た
せば論理回路７０はどのような構成でもよい。
【０１４７】また、論理回路７０の真理値表を論理式で
表わすと次のようになる。
表わすと次のようになる。
【０１４８】
【数１２】
【０１４９】図１１は、図１０の真理値表を満たす論理
回路７０の構成の一例を示した回路図である。
回路７０の構成の一例を示した回路図である。
【０１５０】図１１を参照して、論理回路７０は、信号
ＣＰＲ０，ＣＰＲ１，ＣＰＲ２をそれぞれ受けて反転す
るインバータ１０２，１０４，１０６と、インバータ１
０２の出力と信号ＣＰＲ１，ＣＰＲ２を受ける３入力の
ＮＡＮＤ回路１０８と、ＮＡＮＤ回路１０８の出力を受
けて反転し信号ＶＢＣ１を出力するインバータ１１０
と、インバータ１０４の出力とインバータ１０６の出力
とを受けるＮＡＮＤ回路１１２と、ＮＡＮＤ回路１１２
の出力を受けて反転し信号ＶＢＣ０を出力するインバー
タ１１４とを含む。
ＣＰＲ０，ＣＰＲ１，ＣＰＲ２をそれぞれ受けて反転す
るインバータ１０２，１０４，１０６と、インバータ１
０２の出力と信号ＣＰＲ１，ＣＰＲ２を受ける３入力の
ＮＡＮＤ回路１０８と、ＮＡＮＤ回路１０８の出力を受
けて反転し信号ＶＢＣ１を出力するインバータ１１０
と、インバータ１０４の出力とインバータ１０６の出力
とを受けるＮＡＮＤ回路１１２と、ＮＡＮＤ回路１１２
の出力を受けて反転し信号ＶＢＣ０を出力するインバー
タ１１４とを含む。
【０１５１】論理回路７０は、さらに、インバータ１０
２，１０４の出力と信号ＣＰＲ２とを受ける３入力のＮ
ＡＮＤ回路１１６と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ
２を受ける３入力のＮＡＮＤ回路１１８と、ＮＡＮＤ回
路１１６，１１８の出力を受けるＮＯＲ回路１２０と、
ＮＯＲ回路１２０の出力を受けて反転し信号ＶＢＣ２を
出力するインバータ１２２とを含む。
２，１０４の出力と信号ＣＰＲ２とを受ける３入力のＮ
ＡＮＤ回路１１６と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ
２を受ける３入力のＮＡＮＤ回路１１８と、ＮＡＮＤ回
路１１６，１１８の出力を受けるＮＯＲ回路１２０と、
ＮＯＲ回路１２０の出力を受けて反転し信号ＶＢＣ２を
出力するインバータ１２２とを含む。
【０１５２】論理回路７０は、さらに、インバータ１０
２，１０４，１０６の出力を受ける３入力のＮＡＮＤ回
路１２４と、ＮＡＮＤ回路１２４の出力を受けて反転し
信号ＲＯＵを出力するインバータ１２６と、信号ＣＰＲ
０，ＣＰＲ１とインバータ１０６の出力とを受ける３入
力のＮＡＮＤ回路１２８と、ＮＡＮＤ回路１２８の出力
を受けて反転し信号ＲＯＬを出力するインバータ１３０
と、インバータ１０４，１０６の出力を受けるＮＡＮＤ
回路１３２と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２の出
力とを受ける３入力のＮＡＮＤ回路１３４と、ＮＡＮＤ
回路１３２，１３４の出力を受けるＮＯＲ回路１３６
と、ＮＯＲ回路１３６の出力を受けて反転し誤動作信号
ＦＡＩＬを出力するインバータ１３８とを含む。
２，１０４，１０６の出力を受ける３入力のＮＡＮＤ回
路１２４と、ＮＡＮＤ回路１２４の出力を受けて反転し
信号ＲＯＵを出力するインバータ１２６と、信号ＣＰＲ
０，ＣＰＲ１とインバータ１０６の出力とを受ける３入
力のＮＡＮＤ回路１２８と、ＮＡＮＤ回路１２８の出力
を受けて反転し信号ＲＯＬを出力するインバータ１３０
と、インバータ１０４，１０６の出力を受けるＮＡＮＤ
回路１３２と、信号ＣＰＲ０，ＣＰＲ１，ＣＰＲ２の出
力とを受ける３入力のＮＡＮＤ回路１３４と、ＮＡＮＤ
回路１３２，１３４の出力を受けるＮＯＲ回路１３６
と、ＮＯＲ回路１３６の出力を受けて反転し誤動作信号
ＦＡＩＬを出力するインバータ１３８とを含む。
【０１５３】再び図５、図６を参照してバイアス電位Ｖ
ＢＩＡＳの選択動作について説明する。図５の降圧部３
６に含まれているＮチャネルＭＯＳトランジスタＮ３と
同一サイズで、これになるべく近接して配置されＮチャ
ネルＭＯＳトランジスタＮ３と同じ特性を有するように
配慮されたレプリカトランジスタであるトランジスタＮ
３Ｄ０〜Ｎ３Ｄ２を用いるのが実施の形態４の特徴であ
る。
ＢＩＡＳの選択動作について説明する。図５の降圧部３
６に含まれているＮチャネルＭＯＳトランジスタＮ３と
同一サイズで、これになるべく近接して配置されＮチャ
ネルＭＯＳトランジスタＮ３と同じ特性を有するように
配慮されたレプリカトランジスタであるトランジスタＮ
３Ｄ０〜Ｎ３Ｄ２を用いるのが実施の形態４の特徴であ
る。
【０１５４】コンパレータＣＰ０〜ＣＰ２は、一旦プリ
チャージされその後トランジスタＮ３Ｄ０〜Ｎ３Ｄ２に
よってディスチャージされるノードＷ５０，Ｗ５１，Ｗ
５２の電位を基準電位ＶＲＥＦ２と比較する。
チャージされその後トランジスタＮ３Ｄ０〜Ｎ３Ｄ２に
よってディスチャージされるノードＷ５０，Ｗ５１，Ｗ
５２の電位を基準電位ＶＲＥＦ２と比較する。
【０１５５】図１２は、実施の形態４における実行シー
ケンスを示したフローチャートである。
ケンスを示したフローチャートである。
【０１５６】図６、図１２を参照して、ステップＳ１に
おいて電源が投入される。続いてステップＳ２において
バイアス電流補償モードにセットされレプリカトランジ
スタＮ３Ｄ０〜Ｎ３Ｄ２を用いてＮチャネルＭＯＳトラ
ンジスタＮ３のしきい値電圧Ｖｔｈをモニタし、その結
果をレジスタ６４，６６，６８にラッチする。
おいて電源が投入される。続いてステップＳ２において
バイアス電流補償モードにセットされレプリカトランジ
スタＮ３Ｄ０〜Ｎ３Ｄ２を用いてＮチャネルＭＯＳトラ
ンジスタＮ３のしきい値電圧Ｖｔｈをモニタし、その結
果をレジスタ６４，６６，６８にラッチする。
【０１５７】その後ステップＳ３において、消費電力低
減のため、前処理回路６２をオフ状態とする。そしてレ
ジスタ６４〜６８にラッチされたモニタ結果に基づき基
準電位発生回路３２Ｃの出力ＶＢＩＡＳのレベルを制御
する。
減のため、前処理回路６２をオフ状態とする。そしてレ
ジスタ６４〜６８にラッチされたモニタ結果に基づき基
準電位発生回路３２Ｃの出力ＶＢＩＡＳのレベルを制御
する。
【０１５８】その後ステップＳ４において、スタンバイ
／アクティブ状態の切換が受付可能となる。
／アクティブ状態の切換が受付可能となる。
【０１５９】図１３は、実施の形態４の動作を説明する
ための動作波形図である。図５、図１３を参照して、モ
ード信号ＭＯＤＥＣが時刻ｔ１においてＨレベルになる
ことにより、制御部５０が所定の動作を行なう。
ための動作波形図である。図５、図１３を参照して、モ
ード信号ＭＯＤＥＣが時刻ｔ１においてＨレベルになる
ことにより、制御部５０が所定の動作を行なう。
【０１６０】時刻ｔ１〜ｔ２の間においてデータリセッ
ト信号ＤＲＳＴがＨレベルとなり、図６のＮチャネルＭ
ＯＳトランジスタＮ１５が導通状態となり、ノードＷ５
０，Ｗ５１，Ｗ５２が接地電位に結合される。
ト信号ＤＲＳＴがＨレベルとなり、図６のＮチャネルＭ
ＯＳトランジスタＮ１５が導通状態となり、ノードＷ５
０，Ｗ５１，Ｗ５２が接地電位に結合される。
【０１６１】続いて時刻ｔ２においてプリチャージ信号
ＰＣがＬレベルに設定され、トランジスタＰ１８，Ｐ１
９，Ｐ２０が導通状態となり、ノードＷ５０，Ｗ５１，
Ｗ５２をそれぞれ電源電位ＥＸＴＶＤＤにプリチャージ
する。電源電位ＥＸＴＶＤＤはここでは３Ｖであるとし
て説明する。
ＰＣがＬレベルに設定され、トランジスタＰ１８，Ｐ１
９，Ｐ２０が導通状態となり、ノードＷ５０，Ｗ５１，
Ｗ５２をそれぞれ電源電位ＥＸＴＶＤＤにプリチャージ
する。電源電位ＥＸＴＶＤＤはここでは３Ｖであるとし
て説明する。
【０１６２】時刻ｔ３において、起動信号ＳＵＰ１がＨ
レベルに設定されプリチャージ信号ＰＣがＨレベルに設
定される。すなわち時刻ｔ２〜ｔ３の期間がプリチャー
ジ期間として設定される。起動信号ＳＵＰ１がＨレベル
になると、基準電位発生回路７２が活性化され、基準電
位ＶＲＥＦ１（１．２Ｖ）が発生される。レベル変換回
路７４は、基準電位ＶＲＥＦ１をもとに電位ＶＢＤ０
（０．９Ｖ），ＶＢＤ１（０．８Ｖ），電位ＶＢＤ２
（０．７Ｖ）を発生する。このような電位が出力される
ように図７の抵抗Ｒ１５〜Ｒ１８の抵抗値が定められて
いる。
レベルに設定されプリチャージ信号ＰＣがＨレベルに設
定される。すなわち時刻ｔ２〜ｔ３の期間がプリチャー
ジ期間として設定される。起動信号ＳＵＰ１がＨレベル
になると、基準電位発生回路７２が活性化され、基準電
位ＶＲＥＦ１（１．２Ｖ）が発生される。レベル変換回
路７４は、基準電位ＶＲＥＦ１をもとに電位ＶＢＤ０
（０．９Ｖ），ＶＢＤ１（０．８Ｖ），電位ＶＢＤ２
（０．７Ｖ）を発生する。このような電位が出力される
ように図７の抵抗Ｒ１５〜Ｒ１８の抵抗値が定められて
いる。
【０１６３】時刻ｔ３〜ｔ４の期間がディスチャージ期
間として設定される。電位ＶＢＤ０〜ＶＢＤ２をそれぞ
れ受けるレプリカトランジスタＮ３Ｄ０〜Ｎ３Ｄ２のう
ち、ゲート電位がしきい値電圧を超えているトランジス
タが導通状態となり、ノードＷ５０〜Ｗ５２のうち導通
状態となったトランジスタに接続されているノードがデ
ィスチャージされる。
間として設定される。電位ＶＢＤ０〜ＶＢＤ２をそれぞ
れ受けるレプリカトランジスタＮ３Ｄ０〜Ｎ３Ｄ２のう
ち、ゲート電位がしきい値電圧を超えているトランジス
タが導通状態となり、ノードＷ５０〜Ｗ５２のうち導通
状態となったトランジスタに接続されているノードがデ
ィスチャージされる。
【０１６４】時刻ｔ４において起動信号ＳＵＰ２がＨレ
ベルになる。すると基準電位発生回路７６が活性化さ
れ、基準電位ＶＲＥＦ２（１．５Ｖ）が発生される。同
時にコンパレータＣＰ０，ＣＰ１，ＣＰ２が活性化さ
れ、基準電位ＶＲＥＦ２とノードＷ５０，Ｗ５１，Ｗ５
２の電位との比較動作が行なわれる。基準電位ＶＲＥＦ
２以下にディスチャージされたノードに接続されるコン
パレータの出力はＨレベルとなる。
ベルになる。すると基準電位発生回路７６が活性化さ
れ、基準電位ＶＲＥＦ２（１．５Ｖ）が発生される。同
時にコンパレータＣＰ０，ＣＰ１，ＣＰ２が活性化さ
れ、基準電位ＶＲＥＦ２とノードＷ５０，Ｗ５１，Ｗ５
２の電位との比較動作が行なわれる。基準電位ＶＲＥＦ
２以下にディスチャージされたノードに接続されるコン
パレータの出力はＨレベルとなる。
【０１６５】図１３では、しきい値電圧Ｖｔｈｎが０．
８Ｖとモニタされる場合について説明している。
８Ｖとモニタされる場合について説明している。
【０１６６】この場合ノードＷ５１，Ｗ５２はディスチ
ャージされ、ノードＷ５０はプリチャージ状態のまま維
持される。これに対応してコンパレータＣＰ１，ＣＰ２
の出力する信号ＣＰＯ１，ＣＰＯ２はともにＨレベルに
変化する。信号ＣＰＯ０〜ＣＰＯ２は、図６に示すレジ
スタ６４，６６，６８に入力され信号ＣＰＲ０〜ＣＰＲ
２は、信号ＣＰＯ０〜ＣＯＰ２と同様に変化する。
ャージされ、ノードＷ５０はプリチャージ状態のまま維
持される。これに対応してコンパレータＣＰ１，ＣＰ２
の出力する信号ＣＰＯ１，ＣＰＯ２はともにＨレベルに
変化する。信号ＣＰＯ０〜ＣＰＯ２は、図６に示すレジ
スタ６４，６６，６８に入力され信号ＣＰＲ０〜ＣＰＲ
２は、信号ＣＰＯ０〜ＣＯＰ２と同様に変化する。
【０１６７】時刻ｔ５において、起動信号ＳＵＰ１およ
び起動信号ＳＵＰ２がＬレベルに設定され、前処理回路
６２がオフ状態にされる。このとき、レジスタ６４，６
６，６８の入力部分に配置されているＮチャネルＭＯＳ
トランジスタが非導通状態となるので、信号ＣＰＲ０〜
ＣＰＲ２の値はラッチされており破壊されない。
び起動信号ＳＵＰ２がＬレベルに設定され、前処理回路
６２がオフ状態にされる。このとき、レジスタ６４，６
６，６８の入力部分に配置されているＮチャネルＭＯＳ
トランジスタが非導通状態となるので、信号ＣＰＲ０〜
ＣＰＲ２の値はラッチされており破壊されない。
【０１６８】論理回路７０は、図１０に示した真理値表
に従って信号ＣＰＲ０〜ＣＰＲ２から信号ＶＢＣ０〜Ｖ
ＢＣ２，ＲＯＵ，ＲＯＬ，ＦＡＩＬを出力する。信号Ｒ
ＯＵはオーバーレンジアッパーの信号で、どのコンパレ
ータもＨレベルを出力しなかった場合に活性化される。
このときバイアス電位ＶＢＩＡＳは最大の値となるよう
に信号ＶＢＣ０がＨレベルに設定される。一方、信号Ｒ
ＯＬはオーバーレンジアンダーの信号で、どのコンパレ
ータもＨレベルを出力した場合に活性化される。このと
き、バイアス電位ＶＢＩＡＳが最小の値に設定されるよ
うに、信号ＶＢＣ２がＨレベルに設定される。
に従って信号ＣＰＲ０〜ＣＰＲ２から信号ＶＢＣ０〜Ｖ
ＢＣ２，ＲＯＵ，ＲＯＬ，ＦＡＩＬを出力する。信号Ｒ
ＯＵはオーバーレンジアッパーの信号で、どのコンパレ
ータもＨレベルを出力しなかった場合に活性化される。
このときバイアス電位ＶＢＩＡＳは最大の値となるよう
に信号ＶＢＣ０がＨレベルに設定される。一方、信号Ｒ
ＯＬはオーバーレンジアンダーの信号で、どのコンパレ
ータもＨレベルを出力した場合に活性化される。このと
き、バイアス電位ＶＢＩＡＳが最小の値に設定されるよ
うに、信号ＶＢＣ２がＨレベルに設定される。
【０１６９】また、誤動作信号ＦＡＩＬは、信号ＣＰＲ
１，ＣＰＲ２がともにＬレベルで、かつ、信号ＣＰＲ０
がＨレベルである場合のように、このモードが正常に動
作しておればあり得ないような場合に活性化される信号
である。信号ＦＡＩＬにより一旦システムがリセットさ
れた後にバイアス電流補償モードが再実行される。
１，ＣＰＲ２がともにＬレベルで、かつ、信号ＣＰＲ０
がＨレベルである場合のように、このモードが正常に動
作しておればあり得ないような場合に活性化される信号
である。信号ＦＡＩＬにより一旦システムがリセットさ
れた後にバイアス電流補償モードが再実行される。
【０１７０】信号ＦＡＩＬがＨレベルになると、図５の
トランジスタＮ２５が導通状態となり、バイアス電位Ｖ
ＢＩＡＳは接地電位となる。
トランジスタＮ２５が導通状態となり、バイアス電位Ｖ
ＢＩＡＳは接地電位となる。
【０１７１】今ここでは、信号ＣＰＲ１，ＣＰＲ２がと
もにＨレベルで、かつ、信号ＣＰＲ０がＬレベルの場合
を説明しているので、信号ＲＯＵ，ＲＯＬ，ＦＡＩＬは
活性化されない。結局、信号ＶＢＣ１がＨレベルとな
り、トランジスタＮ２３が導通状態となる。
もにＨレベルで、かつ、信号ＣＰＲ０がＬレベルの場合
を説明しているので、信号ＲＯＵ，ＲＯＬ，ＦＡＩＬは
活性化されない。結局、信号ＶＢＣ１がＨレベルとな
り、トランジスタＮ２３が導通状態となる。
【０１７２】時刻ｔ６で、起動信号ＳＵＰ３がＨレベル
に設定され、基準電位発生回路３２Ｃが活性化される。
この基準電位発生回路３２Ｃは図２の基準電位発生回路
３４と本質的には同じ物であり、出力部分にセレクタが
追加されているものである。
に設定され、基準電位発生回路３２Ｃが活性化される。
この基準電位発生回路３２Ｃは図２の基準電位発生回路
３４と本質的には同じ物であり、出力部分にセレクタが
追加されているものである。
【０１７３】また、基準電位発生回路３４が活性化され
基準電位ＶＲＥＦ３（０．９Ｖ）が発生される。
基準電位ＶＲＥＦ３（０．９Ｖ）が発生される。
【０１７４】信号ＶＢＣ０〜ＶＢＣ２のいずれがＨレベ
ルになるかによって基準電位発生回路３２Ｃの出力抵抗
比が選択され、バイアス電位ＶＢＩＡＳのレベルが変更
される。ここでは、説明の簡単のためバイアス電位ＶＢ
ＩＡＳは、図６のレベル変換回路７４が出力する電位Ｖ
ＢＤ０〜ＶＢＤ２のいずれかと同一となるように調整さ
れる例を説明する。
ルになるかによって基準電位発生回路３２Ｃの出力抵抗
比が選択され、バイアス電位ＶＢＩＡＳのレベルが変更
される。ここでは、説明の簡単のためバイアス電位ＶＢ
ＩＡＳは、図６のレベル変換回路７４が出力する電位Ｖ
ＢＤ０〜ＶＢＤ２のいずれかと同一となるように調整さ
れる例を説明する。
【０１７５】時刻ｔ６においてＮチャネルＭＯＳトラン
ジスタＮ２３が導通状態となると、バイアス電位ＶＢＩ
ＡＳは０．８Ｖに設定される。もしこの場合よりもしき
い値電圧Ｖｔｈｎが０．１Ｖだけ低くモニタされた場合
には、図６の信号ＣＰＲ２がＨレベルで、かつ、信号Ｃ
ＰＲ０，ＣＰＲ１がともにＬレベルとなる。そして信号
ＶＢＣ２がＨレベルとなり、ＮチャネルＭＯＳトランジ
スタＮ２４が導通状態となる。その結果バイアス電位Ｖ
ＢＩＡＳとして０．７Ｖが発生される。
ジスタＮ２３が導通状態となると、バイアス電位ＶＢＩ
ＡＳは０．８Ｖに設定される。もしこの場合よりもしき
い値電圧Ｖｔｈｎが０．１Ｖだけ低くモニタされた場合
には、図６の信号ＣＰＲ２がＨレベルで、かつ、信号Ｃ
ＰＲ０，ＣＰＲ１がともにＬレベルとなる。そして信号
ＶＢＣ２がＨレベルとなり、ＮチャネルＭＯＳトランジ
スタＮ２４が導通状態となる。その結果バイアス電位Ｖ
ＢＩＡＳとして０．７Ｖが発生される。
【０１７６】逆に、しきい値電圧Ｖｔｈｎが０．１Ｖだ
け高くモニタされた場合には、信号ＣＰＲ０〜ＣＰＲ２
がすべてＬレベルとなる。そして、信号ＶＢＣ０がＨレ
ベルとなり、ＮチャネルＭＯＳトランジスタＮ２４が導
通状態となる。その結果バイアス電位ＶＢＩＡＳとして
０．９Ｖが発生される。
け高くモニタされた場合には、信号ＣＰＲ０〜ＣＰＲ２
がすべてＬレベルとなる。そして、信号ＶＢＣ０がＨレ
ベルとなり、ＮチャネルＭＯＳトランジスタＮ２４が導
通状態となる。その結果バイアス電位ＶＢＩＡＳとして
０．９Ｖが発生される。
【０１７７】図６では、レベル変換回路７４の出力が３
本しかないためにしきい値電圧Ｖｔｈｎが０．１Ｖ上昇
したか、あるいは０．２Ｖ上昇したかはわからないが、
それはレベル変換回路７４の出力をもっと多くしてそれ
に対応する構成を設けることにより解決される。要する
にしきい値電圧Ｖｔｈｎの変動に応じてバイアス電位Ｖ
ＢＩＡＳのレベルを変えることができる。
本しかないためにしきい値電圧Ｖｔｈｎが０．１Ｖ上昇
したか、あるいは０．２Ｖ上昇したかはわからないが、
それはレベル変換回路７４の出力をもっと多くしてそれ
に対応する構成を設けることにより解決される。要する
にしきい値電圧Ｖｔｈｎの変動に応じてバイアス電位Ｖ
ＢＩＡＳのレベルを変えることができる。
【０１７８】実施の形態４では、バイアス電位ＶＢＩＡ
Ｓのレベルは電位ＶＢＤ０〜ＶＢＤ２のいずれかと同一
レベルに調整される例を説明したが、これに限定される
必要はなく両者の間に何らかのオフセットや係数がかか
っていてもよい。また、ここではプリチャージレベルを
電源電位ＥＸＴＶＤＤとしているが、これに限定される
必要はなく、何らかの中間電位であってもかまわない。
Ｓのレベルは電位ＶＢＤ０〜ＶＢＤ２のいずれかと同一
レベルに調整される例を説明したが、これに限定される
必要はなく両者の間に何らかのオフセットや係数がかか
っていてもよい。また、ここではプリチャージレベルを
電源電位ＥＸＴＶＤＤとしているが、これに限定される
必要はなく、何らかの中間電位であってもかまわない。
【０１７９】このように適切なバイアス電位ＶＢＩＡＳ
が発生され、その結果しきい値電圧Ｖｔｈｎの影響を受
けないバイアス電流Ｉｂｉａｓが降圧部３６の差動増幅
回路４０に流れることにより、電源電位ＩＮＴＶＤＤは
１．８Ｖとなる。なお、この場合は抵抗値Ｒ６／Ｒ５＝
１である。
が発生され、その結果しきい値電圧Ｖｔｈｎの影響を受
けないバイアス電流Ｉｂｉａｓが降圧部３６の差動増幅
回路４０に流れることにより、電源電位ＩＮＴＶＤＤは
１．８Ｖとなる。なお、この場合は抵抗値Ｒ６／Ｒ５＝
１である。
【０１８０】［実施の形態５］実施の形態４では、複数
のレプリカトランジスタを用意する必要があるため、面
積が増えるという問題や、トランジスタＮ３およびその
レプリカトランジスタ間のマッチングの問題が起きる可
能性がある。
のレプリカトランジスタを用意する必要があるため、面
積が増えるという問題や、トランジスタＮ３およびその
レプリカトランジスタ間のマッチングの問題が起きる可
能性がある。
【０１８１】そのため、レプリカトランジスタを１個に
し、時系列的にしきい値電圧Ｖｔｈｎをモニタすること
によりこの問題を解決する。
し、時系列的にしきい値電圧Ｖｔｈｎをモニタすること
によりこの問題を解決する。
【０１８２】図１４は、実施の形態５の電圧降下回路２
４Ｄの構成を示した回路図である。図１４を参照して、
電圧降下回路２４Ｄは、モード信号ＭＯＤＥＣに応じて
信号ＴＣＬＫ，ＰＣ，ＳＵＰ１〜ＳＵＰ３を出力する制
御部５０Ｄと、制御部５０Ｄの出力を受けて選択信号Ｖ
ＢＣ０〜ＶＢＣ２および信号ＲＯを出力し、制御部５０
Ｄに信号ＣＰＲを出力する電位選択信号発生部５２Ｄ
と、信号ＳＵＰ３に応じて活性化され選択信号ＶＢＣ０
〜ＶＢＣ２に応じたバイアス電位ＶＢＩＡＳを出力する
基準電位発生回路３２Ｄと、信号ＳＵＰ３に応じて活性
化され基準電位ＶＲＥＦ３を出力する基準電位発生回路
３４と、基準電位ＶＲＥＦ３およびバイアス電位ＶＢＩ
ＡＳに応じて電源電位ＥＸＴＶＤＤを降下させて電源電
位ＩＮＴＶＤＤを出力する降圧部３６とを含む。
４Ｄの構成を示した回路図である。図１４を参照して、
電圧降下回路２４Ｄは、モード信号ＭＯＤＥＣに応じて
信号ＴＣＬＫ，ＰＣ，ＳＵＰ１〜ＳＵＰ３を出力する制
御部５０Ｄと、制御部５０Ｄの出力を受けて選択信号Ｖ
ＢＣ０〜ＶＢＣ２および信号ＲＯを出力し、制御部５０
Ｄに信号ＣＰＲを出力する電位選択信号発生部５２Ｄ
と、信号ＳＵＰ３に応じて活性化され選択信号ＶＢＣ０
〜ＶＢＣ２に応じたバイアス電位ＶＢＩＡＳを出力する
基準電位発生回路３２Ｄと、信号ＳＵＰ３に応じて活性
化され基準電位ＶＲＥＦ３を出力する基準電位発生回路
３４と、基準電位ＶＲＥＦ３およびバイアス電位ＶＢＩ
ＡＳに応じて電源電位ＥＸＴＶＤＤを降下させて電源電
位ＩＮＴＶＤＤを出力する降圧部３６とを含む。
【０１８３】図１４の場合でも図５の場合と同様に、電
位選択信号発生部５２Ｄと基準電位発生回路３２Ｄとに
よって、図１のしきい値補償回路３２と同等な補償回路
が構成されている。
位選択信号発生部５２Ｄと基準電位発生回路３２Ｄとに
よって、図１のしきい値補償回路３２と同等な補償回路
が構成されている。
【０１８４】降圧部３６は、図２で示した降圧部３６と
同様な構成であるので説明は繰返さない。また基準電位
発生回路３４は図２で説明した基準電位発生回路３４と
同様な構成であるので説明は繰返さない。また、基準電
位発生回路３２Ｄは、図５で説明した基準電位発生回路
３２Ｃの構成においてトランジスタＮ２５が設けられて
いない点が異なっているが他の構成は基準電位発生回路
３２Ｃと同様であるので説明は繰返さない。
同様な構成であるので説明は繰返さない。また基準電位
発生回路３４は図２で説明した基準電位発生回路３４と
同様な構成であるので説明は繰返さない。また、基準電
位発生回路３２Ｄは、図５で説明した基準電位発生回路
３２Ｃの構成においてトランジスタＮ２５が設けられて
いない点が異なっているが他の構成は基準電位発生回路
３２Ｃと同様であるので説明は繰返さない。
【０１８５】図１５は、図１４における基準選択信号発
生部５２Ｄの構成を示した回路図である。
生部５２Ｄの構成を示した回路図である。
【０１８６】図１５を参照して、電位選択信号発生部５
２Ｄは、電源投入時に所定の期間動作してバイアス電位
ＶＢＩＡＳの補償のためのモニタ動作を行なう前処理回
路１４２と、前処理回路１４２の出力する信号ＣＰＯ
０，ＣＯＵＮＴ１，ＣＯＵＮＴ０をそれぞれ受けて保持
するレジスタ１４４，１４６，１４８と、レジスタ１４
４，１４６，１４８の出力する信号ＣＰＲ，ＣＯＵＮＴ
１Ｒ，ＣＯＵＮＴ０Ｒを受けて選択信号ＶＢＣ０〜ＶＢ
Ｃ２および信号ＲＯを出力する論理回路１５０とを含
む。
２Ｄは、電源投入時に所定の期間動作してバイアス電位
ＶＢＩＡＳの補償のためのモニタ動作を行なう前処理回
路１４２と、前処理回路１４２の出力する信号ＣＰＯ
０，ＣＯＵＮＴ１，ＣＯＵＮＴ０をそれぞれ受けて保持
するレジスタ１４４，１４６，１４８と、レジスタ１４
４，１４６，１４８の出力する信号ＣＰＲ，ＣＯＵＮＴ
１Ｒ，ＣＯＵＮＴ０Ｒを受けて選択信号ＶＢＣ０〜ＶＢ
Ｃ２および信号ＲＯを出力する論理回路１５０とを含
む。
【０１８７】前処理回路１４２は、図６で説明した前処
理回路６２の構成において、レプリカトランジスタおよ
びコンパレータを１系統とした回路であり、これらを逐
次比較するように用いる構成となっている。
理回路６２の構成において、レプリカトランジスタおよ
びコンパレータを１系統とした回路であり、これらを逐
次比較するように用いる構成となっている。
【０１８８】具体的には、前処理回路１４２は、起動信
号ＳＵＰ１に応じて活性化され基準電位ＶＲＥＦ１（た
とえば１．２Ｖ）を出力する基準電位発生回路７２と、
基準電位ＶＲＥＦ１をレベル変換して電位ＶＢＤを出力
するレベル変換回路１５４と、信号ＴＣＬＫに応じてカ
ウント値を変化させるカウンタ１５８と、起動信号ＳＵ
Ｐ２に応じて活性化され基準電位ＶＲＥＦ２を出力する
基準電位発生回路７６とを含む。
号ＳＵＰ１に応じて活性化され基準電位ＶＲＥＦ１（た
とえば１．２Ｖ）を出力する基準電位発生回路７２と、
基準電位ＶＲＥＦ１をレベル変換して電位ＶＢＤを出力
するレベル変換回路１５４と、信号ＴＣＬＫに応じてカ
ウント値を変化させるカウンタ１５８と、起動信号ＳＵ
Ｐ２に応じて活性化され基準電位ＶＲＥＦ２を出力する
基準電位発生回路７６とを含む。
【０１８９】前処理回路１４２は、さらに、電源電位Ｅ
ＸＴＶＤＤが与えられるノードとノードＷ５０との間に
接続されゲートにプリチャージ信号ＰＣを受けるＰチャ
ネルＭＯＳトランジスタＰ１８と、ノードＷ５０と接地
ノードとの間に接続されるキャパシタＣ１と、ノードＷ
５０と接地ノードとの間に接続されゲートにデータリセ
ット信号ＤＲＳＴを受けるＮチャネルＭＯＳトランジス
タＮ１５と、ノードＷ５０と接地ノードとの間に接続さ
れ電位ＶＢＤをゲートに受けるＮチャネルＭＯＳトラン
ジスタＮ３Ｄ０と、起動信号ＳＵＰ２に応じて活性化さ
れ基準電位ＶＲＥＦとノードＷ５０の電位とを比較して
信号ＣＰＯ０を出力するコンパレータＣＰ０を含む。
ＸＴＶＤＤが与えられるノードとノードＷ５０との間に
接続されゲートにプリチャージ信号ＰＣを受けるＰチャ
ネルＭＯＳトランジスタＰ１８と、ノードＷ５０と接地
ノードとの間に接続されるキャパシタＣ１と、ノードＷ
５０と接地ノードとの間に接続されゲートにデータリセ
ット信号ＤＲＳＴを受けるＮチャネルＭＯＳトランジス
タＮ１５と、ノードＷ５０と接地ノードとの間に接続さ
れ電位ＶＢＤをゲートに受けるＮチャネルＭＯＳトラン
ジスタＮ３Ｄ０と、起動信号ＳＵＰ２に応じて活性化さ
れ基準電位ＶＲＥＦとノードＷ５０の電位とを比較して
信号ＣＰＯ０を出力するコンパレータＣＰ０を含む。
【０１９０】ＮチャネルＭＯＳトランジスタＮ３Ｄ０
は、図１４における降圧部３６の電流源となるＮチャネ
ルＭＯＳトランジスタＮ３のレプリカトランジスタであ
る。したがって、ＮチャネルＭＯＳトランジスタＮ３Ｄ
０およびＮ３は近接して配置され、同じ特性を有するよ
うにサイズも等しくされている。
は、図１４における降圧部３６の電流源となるＮチャネ
ルＭＯＳトランジスタＮ３のレプリカトランジスタであ
る。したがって、ＮチャネルＭＯＳトランジスタＮ３Ｄ
０およびＮ３は近接して配置され、同じ特性を有するよ
うにサイズも等しくされている。
【０１９１】図１６は、図１５におけるレベル変換回路
１５４の構成を示した回路図である。
１５４の構成を示した回路図である。
【０１９２】図１６を参照して、レベル変換回路１５４
は、図７で説明したレベル変換回路７４の出力電位を信
号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒに応じて選択して出
力する構成となっている。
は、図７で説明したレベル変換回路７４の出力電位を信
号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒに応じて選択して出
力する構成となっている。
【０１９３】具体的には、レベル変換回路１５４は、ノ
ードＷ６１とノードＷ６２との間に接続される抵抗Ｒ１
８と、ノードＷ６２とノードＷ６３との間に接続される
抵抗Ｒ１７と、ノードＷ６３とノードＷ６４との間に接
続される抵抗Ｒ１６と、ノードＷ６４と接地ノードとの
間に接続される抵抗Ｒ１５とを含む。抵抗Ｒ１５，Ｒ１
６，Ｒ１７，Ｒ１８は、ばらつき、温度の影響を受けな
いように同一の材質であることが好ましい。
ードＷ６１とノードＷ６２との間に接続される抵抗Ｒ１
８と、ノードＷ６２とノードＷ６３との間に接続される
抵抗Ｒ１７と、ノードＷ６３とノードＷ６４との間に接
続される抵抗Ｒ１６と、ノードＷ６４と接地ノードとの
間に接続される抵抗Ｒ１５とを含む。抵抗Ｒ１５，Ｒ１
６，Ｒ１７，Ｒ１８は、ばらつき、温度の影響を受けな
いように同一の材質であることが好ましい。
【０１９４】レベル変換回路１５４は、さらに、信号Ｃ
ＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒをそれぞれ受けて反転す
るインバータ１６２，１６４と、信号ＣＯＵＮＴ０Ｒ，
ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路１６６と、ＮＡＮ
Ｄ回路１６６の出力を受けて反転するインバータ１６８
と、インバータ１６２の出力と信号ＣＯＵＮＴ１Ｒとを
受けるＮＡＮＤ回路１７０と、ＮＡＮＤ回路１７０の出
力を受けて反転するインバータ１７２と、信号ＣＯＵＮ
Ｔ０Ｒとインバータ１６４の出力とを受けるＮＡＮＤ回
路１７４と、ＮＡＮＤ回路１７４の出力を受けて反転す
るインバータ１７６とを含む。
ＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒをそれぞれ受けて反転す
るインバータ１６２，１６４と、信号ＣＯＵＮＴ０Ｒ，
ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路１６６と、ＮＡＮ
Ｄ回路１６６の出力を受けて反転するインバータ１６８
と、インバータ１６２の出力と信号ＣＯＵＮＴ１Ｒとを
受けるＮＡＮＤ回路１７０と、ＮＡＮＤ回路１７０の出
力を受けて反転するインバータ１７２と、信号ＣＯＵＮ
Ｔ０Ｒとインバータ１６４の出力とを受けるＮＡＮＤ回
路１７４と、ＮＡＮＤ回路１７４の出力を受けて反転す
るインバータ１７６とを含む。
【０１９５】レベル変換回路１５４は、さらに、ノード
Ｗ６２とノードＷ８２との間に接続されゲートにインバ
ータ１６８の出力を受けるＮチャネルＭＯＳトランジス
タＮ３５と、ノードＷ６３とノードＷ８２との間に接続
されゲートにインバータ１７２の出力を受けるＮチャネ
ルＭＯＳトランジスタＮ３４と、ノードＷ６４とノード
Ｗ８２との間に接続されゲートにインバータ１７６の出
力を受けるＮチャネルＭＯＳトランジスタＮ３３を含
む。そして、ノードＷ８２からは電位ＶＢＤが出力され
る。
Ｗ６２とノードＷ８２との間に接続されゲートにインバ
ータ１６８の出力を受けるＮチャネルＭＯＳトランジス
タＮ３５と、ノードＷ６３とノードＷ８２との間に接続
されゲートにインバータ１７２の出力を受けるＮチャネ
ルＭＯＳトランジスタＮ３４と、ノードＷ６４とノード
Ｗ８２との間に接続されゲートにインバータ１７６の出
力を受けるＮチャネルＭＯＳトランジスタＮ３３を含
む。そして、ノードＷ８２からは電位ＶＢＤが出力され
る。
【０１９６】図１７は、図１５における論理回路１５０
の入力に対する出力の値を示した真理値表を表わした図
である。
の入力に対する出力の値を示した真理値表を表わした図
である。
【０１９７】図１７を参照して、論理回路１５０は、入
力として（ＣＯＵＮＴ１Ｒ，ＣＯＵＮＴ０Ｒ，ＣＰＲ）
を受け、出力として（ＶＢＣ０，ＶＢＣ１，ＶＢＣ２，
ＲＯ）を出力する。入力と出力の関係は以下のとおりで
ある。
力として（ＣＯＵＮＴ１Ｒ，ＣＯＵＮＴ０Ｒ，ＣＰＲ）
を受け、出力として（ＶＢＣ０，ＶＢＣ１，ＶＢＣ２，
ＲＯ）を出力する。入力と出力の関係は以下のとおりで
ある。
【０１９８】入力（０００）が与えられると、出力（０
０００）が出力される。入力（００１）が与えられる
と、出力（００００）が出力される。
０００）が出力される。入力（００１）が与えられる
と、出力（００００）が出力される。
【０１９９】入力（０１０）が与えられると、出力（０
０１０）が出力される。入力（０１１）が与えられる
と、出力（００１０）が出力される。
０１０）が出力される。入力（０１１）が与えられる
と、出力（００１０）が出力される。
【０２００】入力（１００）が与えられると、出力（０
１００）が出力される。入力（１０１）が与えられる
と、出力（０１００）が出力される。
１００）が出力される。入力（１０１）が与えられる
と、出力（０１００）が出力される。
【０２０１】入力（１１０）が与えられると、出力（１
００１）が出力される。入力（１１１）が与えられる
と、出力（１０００）が出力される。
００１）が出力される。入力（１１１）が与えられる
と、出力（１０００）が出力される。
【０２０２】図１８は、論理回路１５０の構成の一例を
示した回路図である。図１８を参照して、論理回路１５
０は、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒをそれぞれ
受けて反転するインバータ１８２，１８４と、信号ＣＯ
ＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路１８
６と、ＮＡＮＤ回路１８６の出力を受けて反転し信号Ｖ
ＢＣ０を出力するインバータ２００とを含む。
示した回路図である。図１８を参照して、論理回路１５
０は、信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒをそれぞれ
受けて反転するインバータ１８２，１８４と、信号ＣＯ
ＵＮＴ０Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路１８
６と、ＮＡＮＤ回路１８６の出力を受けて反転し信号Ｖ
ＢＣ０を出力するインバータ２００とを含む。
【０２０３】論理回路１５０は、さらに、インバータ１
８２の出力と信号ＣＯＵＮＴ１Ｒとを受けるＮＡＮＤ回
路２０２と、ＮＡＮＤ回路２０２の出力を受けて反転し
信号ＶＢＣ１を出力するインバータ２０６とを含む。
８２の出力と信号ＣＯＵＮＴ１Ｒとを受けるＮＡＮＤ回
路２０２と、ＮＡＮＤ回路２０２の出力を受けて反転し
信号ＶＢＣ１を出力するインバータ２０６とを含む。
【０２０４】論理回路１５０は、さらに、インバータ１
８４の出力と信号ＣＯＵＮＴ０Ｒとを受けるＮＡＮＤ回
路２０８と、ＮＡＮＤ回路２０８の出力を受けて反転し
信号ＶＢＣ２を出力するインバータ２１２とを含む。
８４の出力と信号ＣＯＵＮＴ０Ｒとを受けるＮＡＮＤ回
路２０８と、ＮＡＮＤ回路２０８の出力を受けて反転し
信号ＶＢＣ２を出力するインバータ２１２とを含む。
【０２０５】論理回路１５０は、さらに、信号ＣＰＲを
受けて反転するインバータ２１４と、信号ＣＯＵＮＴ０
Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路２１６と、Ｎ
ＡＮＤ回路２１６の出力を受けて反転するインバータ２
１８と、インバータ２１４，２１８の出力を受けるＮＡ
ＮＤ回路２２０と、ＮＡＮＤ回路２２０の出力を受けて
反転し信号ＲＯを出力するインバータ２２２とを含む。
受けて反転するインバータ２１４と、信号ＣＯＵＮＴ０
Ｒ，ＣＯＵＮＴ１Ｒを受けるＮＡＮＤ回路２１６と、Ｎ
ＡＮＤ回路２１６の出力を受けて反転するインバータ２
１８と、インバータ２１４，２１８の出力を受けるＮＡ
ＮＤ回路２２０と、ＮＡＮＤ回路２２０の出力を受けて
反転し信号ＲＯを出力するインバータ２２２とを含む。
【０２０６】図１９は、実施の形態５の動作を説明する
ための動作波形図である。図１５、図１９を参照して、
時刻ｔ１において信号ＭＯＤＥＣがＨレベルに設定され
ることによりバイアス電流補償モードに設定される。以
降図５の制御部５０が所定の制御動作を行なう。
ための動作波形図である。図１５、図１９を参照して、
時刻ｔ１において信号ＭＯＤＥＣがＨレベルに設定され
ることによりバイアス電流補償モードに設定される。以
降図５の制御部５０が所定の制御動作を行なう。
【０２０７】時刻ｔ１〜ｔ２の間でデータリセット信号
ＤＲＳＴがＨレベルに設定されトランジスタＮ１５が導
通状態となりノードＷ５０が接地電位に結合される。
ＤＲＳＴがＨレベルに設定されトランジスタＮ１５が導
通状態となりノードＷ５０が接地電位に結合される。
【０２０８】時刻ｔ２においてプリチャージ信号ＰＣが
Ｌレベルに設定され、トランジスタＰ１８が導通状態と
なりノードＷ５０を電源電位ＥＸＴＶＤＤに結合する。
電源電位ＥＸＴＶＤＤはここでは３Ｖであるとして説明
をする。
Ｌレベルに設定され、トランジスタＰ１８が導通状態と
なりノードＷ５０を電源電位ＥＸＴＶＤＤに結合する。
電源電位ＥＸＴＶＤＤはここでは３Ｖであるとして説明
をする。
【０２０９】続いて時刻ｔ３において起動信号ＳＵＰ１
がＨレベルに活性化され、またプリチャージ信号ＰＣが
Ｈレベルに非活性化される。すなわち時刻ｔ２〜ｔ３の
期間がプリチャージ期間として設定される。
がＨレベルに活性化され、またプリチャージ信号ＰＣが
Ｈレベルに非活性化される。すなわち時刻ｔ２〜ｔ３の
期間がプリチャージ期間として設定される。
【０２１０】起動信号ＳＵＰ１がＨレベルに活性化され
ると基準電位発生回路７２が活性化され基準電位ＶＲＥ
Ｆ１（１．２Ｖ）が発生される。図１６に示したレベル
変換回路１５４は、基準電位ＶＲＥＦ１をもとにレジス
タ１４６，１４８がそれぞれ出力する信号ＣＯＵＮＴ１
Ｒ，ＣＯＵＮＴ０Ｒに基づいて逐次的に階段状の電位と
なる電位ＶＢＤを出力する。
ると基準電位発生回路７２が活性化され基準電位ＶＲＥ
Ｆ１（１．２Ｖ）が発生される。図１６に示したレベル
変換回路１５４は、基準電位ＶＲＥＦ１をもとにレジス
タ１４６，１４８がそれぞれ出力する信号ＣＯＵＮＴ１
Ｒ，ＣＯＵＮＴ０Ｒに基づいて逐次的に階段状の電位と
なる電位ＶＢＤを出力する。
【０２１１】時刻ｔ４において起動信号ＳＵＰ２がＨレ
ベルに活性化されると基準電位発生回路７６が活性化さ
れ基準電位ＶＲＥＦ２（１．５Ｖ）が発生される。これ
と同時にカウンタ１５８，レジスタ１４６，１４８およ
びコンパレータＣＰ０が活性化される。その後周期的な
タイマ信号である信号ＴＣＬＫが発生される。
ベルに活性化されると基準電位発生回路７６が活性化さ
れ基準電位ＶＲＥＦ２（１．５Ｖ）が発生される。これ
と同時にカウンタ１５８，レジスタ１４６，１４８およ
びコンパレータＣＰ０が活性化される。その後周期的な
タイマ信号である信号ＴＣＬＫが発生される。
【０２１２】カウンタ１５８は信号ＴＣＬＫの立上がり
エッジでカウントアップ動作を行ない出力信号ＣＯＵＮ
Ｔ０，ＣＯＵＮＴ１…を順次インクリメントさせてい
く。信号ＣＯＵＮＴ０，ＣＯＵＮＴ１はそれぞれレジス
タ１４８，１４６に入力される。レジスタ１４８，１４
６は入力された信号をそれぞれ信号ＣＯＵＮＴ０Ｒ，Ｃ
ＯＵＮＴ１Ｒとして出力する。
エッジでカウントアップ動作を行ない出力信号ＣＯＵＮ
Ｔ０，ＣＯＵＮＴ１…を順次インクリメントさせてい
く。信号ＣＯＵＮＴ０，ＣＯＵＮＴ１はそれぞれレジス
タ１４８，１４６に入力される。レジスタ１４８，１４
６は入力された信号をそれぞれ信号ＣＯＵＮＴ０Ｒ，Ｃ
ＯＵＮＴ１Ｒとして出力する。
【０２１３】このように、信号ＣＯＵＮＴ０Ｒ，ＣＯＵ
ＮＴ１Ｒが変化することで電位ＶＢＤが階段状に０．７
Ｖ、０．８Ｖ、０．９Ｖと順に変わっていく。その間に
電位ＶＢＤがしきい値電圧Ｖｔｈｎを超えるとノードＷ
５０のディスチャージが急激に起こる。するとノードＷ
５０の電位は基準電位ＶＲＥＦの１．５Ｖ以下になる。
ＮＴ１Ｒが変化することで電位ＶＢＤが階段状に０．７
Ｖ、０．８Ｖ、０．９Ｖと順に変わっていく。その間に
電位ＶＢＤがしきい値電圧Ｖｔｈｎを超えるとノードＷ
５０のディスチャージが急激に起こる。するとノードＷ
５０の電位は基準電位ＶＲＥＦの１．５Ｖ以下になる。
【０２１４】図１９ではしきい値電圧Ｖｔｈｎが０．８
Ｖであるとモニタされる場合が図示されている。その結
果、時刻ｔ６において信号ＣＰＯ０がＨレベルとなり、
応じてレジスタ１４４の出力する信号ＣＰＲがＨレベル
となる。信号ＣＰＲは図１４の制御部５０Ｄに入力され
ており、制御部５０Ｄは起動信号ＳＵＰ１およびＳＵＰ
２をＬレベルに設定し、前処理回路１４２を非活性化さ
せる。このとき信号ＣＯＵＮＴ０，ＣＯＵＮＴ１，ＣＰ
Ｒの情報はレジスタ１４８，１４６および１４４にそれ
ぞれラッチされており失われることはない。また図１
７、図１８で説明した論理回路１５０は、信号ＣＯＵＮ
Ｔ０，ＣＯＵＮＴ１，ＣＰＲから信号ＲＯ，ＶＣＢ０〜
ＶＣＢ２を出力する。信号ＲＯはレンジオーバー信号で
カウンタが最終までカウントアップしても信号ＣＰＲが
Ｈレベルとならなかった場合に活性化される信号であ
る。図１９の波形図では、信号ＣＯＵＮＴ０ＲがＬレベ
ルで、信号ＣＯＵＮＴ１Ｒおよび信号ＣＰＲはともにＨ
レベルであるので、その結果信号ＶＢＣ１はＨレベルと
なる。
Ｖであるとモニタされる場合が図示されている。その結
果、時刻ｔ６において信号ＣＰＯ０がＨレベルとなり、
応じてレジスタ１４４の出力する信号ＣＰＲがＨレベル
となる。信号ＣＰＲは図１４の制御部５０Ｄに入力され
ており、制御部５０Ｄは起動信号ＳＵＰ１およびＳＵＰ
２をＬレベルに設定し、前処理回路１４２を非活性化さ
せる。このとき信号ＣＯＵＮＴ０，ＣＯＵＮＴ１，ＣＰ
Ｒの情報はレジスタ１４８，１４６および１４４にそれ
ぞれラッチされており失われることはない。また図１
７、図１８で説明した論理回路１５０は、信号ＣＯＵＮ
Ｔ０，ＣＯＵＮＴ１，ＣＰＲから信号ＲＯ，ＶＣＢ０〜
ＶＣＢ２を出力する。信号ＲＯはレンジオーバー信号で
カウンタが最終までカウントアップしても信号ＣＰＲが
Ｈレベルとならなかった場合に活性化される信号であ
る。図１９の波形図では、信号ＣＯＵＮＴ０ＲがＬレベ
ルで、信号ＣＯＵＮＴ１Ｒおよび信号ＣＰＲはともにＨ
レベルであるので、その結果信号ＶＢＣ１はＨレベルと
なる。
【０２１５】時刻ｔ９において起動信号ＳＵＰ３がＨレ
ベルに設定され基準電位発生回路３４および基準電位発
生回路３２Ｄが活性化される。応じて基準電位ＶＲＥＦ
３として０．９Ｖが発生される。
ベルに設定され基準電位発生回路３４および基準電位発
生回路３２Ｄが活性化される。応じて基準電位ＶＲＥＦ
３として０．９Ｖが発生される。
【０２１６】また、信号ＶＢＣ１はＨレベルであるの
で、図１４のトランジスタＮ２４が導通状態となり、基
準電位発生回路３２Ｄはバイアス電位ＶＢＩＡＳとして
０．８Ｖを発生する。
で、図１４のトランジスタＮ２４が導通状態となり、基
準電位発生回路３２Ｄはバイアス電位ＶＢＩＡＳとして
０．８Ｖを発生する。
【０２１７】ここでは、説明の簡単のためバイアス電位
ＶＢＩＡＳのレベルは図１５のノードＷ５０がディスチ
ャージされたときの電位ＶＢＤと同一レベルに調整され
る例を説明する。
ＶＢＩＡＳのレベルは図１５のノードＷ５０がディスチ
ャージされたときの電位ＶＢＤと同一レベルに調整され
る例を説明する。
【０２１８】ここでしきい値電圧Ｖｔｈｎが０．１Ｖだ
け低くなった場合には、カウンタ値が１つ少ない値でレ
ジスタにラッチされる。すると信号ＣＯＵＮＴ０Ｒ，Ｃ
ＯＵＮＴ１Ｒ，ＣＰＲはそれぞれＨ，Ｌ，Ｈレベルとな
り、信号ＶＢＣ２がＨレベルになり図１４のトランジス
タＮ１４が導通状態となる。その結果バイアス電位ＶＢ
ＩＡＳとして０．７Ｖが発生される。
け低くなった場合には、カウンタ値が１つ少ない値でレ
ジスタにラッチされる。すると信号ＣＯＵＮＴ０Ｒ，Ｃ
ＯＵＮＴ１Ｒ，ＣＰＲはそれぞれＨ，Ｌ，Ｈレベルとな
り、信号ＶＢＣ２がＨレベルになり図１４のトランジス
タＮ１４が導通状態となる。その結果バイアス電位ＶＢ
ＩＡＳとして０．７Ｖが発生される。
【０２１９】逆に、しきい値電圧Ｖｔｈｎが０．１Ｖだ
け高くなった場合には信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ
１Ｒ，ＣＰＲはそれぞれＨ，Ｈ，Ｈレベルとなり、信号
ＶＢＣ０がＨレベルとなるので図１４のトランジスタＮ
２２が導通状態となる。その結果バイアス電位ＶＢＩＡ
Ｓとして０．９Ｖが発生される。図１５ではカウンタ出
力が２ビットしかないためにしきい値電圧Ｖｔｈｎが
０．１Ｖ上昇したか０．２Ｖ上昇したかがわからない
が、それはビット数をもっと多くすれば解決される。要
するにしきい値電圧Ｖｔｈｎの変動に応じてバイアス電
位ＶＢＩＡＳのレベルを変えることができる。
け高くなった場合には信号ＣＯＵＮＴ０Ｒ，ＣＯＵＮＴ
１Ｒ，ＣＰＲはそれぞれＨ，Ｈ，Ｈレベルとなり、信号
ＶＢＣ０がＨレベルとなるので図１４のトランジスタＮ
２２が導通状態となる。その結果バイアス電位ＶＢＩＡ
Ｓとして０．９Ｖが発生される。図１５ではカウンタ出
力が２ビットしかないためにしきい値電圧Ｖｔｈｎが
０．１Ｖ上昇したか０．２Ｖ上昇したかがわからない
が、それはビット数をもっと多くすれば解決される。要
するにしきい値電圧Ｖｔｈｎの変動に応じてバイアス電
位ＶＢＩＡＳのレベルを変えることができる。
【０２２０】実施の形態５ではバイアス電位ＶＢＩＡＳ
のレベルは電位ＶＢＤと同一レベルに調整される例を説
明したが、これに限定される必要はない。両者の間に何
らかのオフセットがあったり係数がかかっていたりして
もかまわない。また、ここではプリチャージレベルを電
源電位ＥＸＴＶＤＤとしているが、これに限定される必
要はなく、何らかの中間電位であってもかまわない。
のレベルは電位ＶＢＤと同一レベルに調整される例を説
明したが、これに限定される必要はない。両者の間に何
らかのオフセットがあったり係数がかかっていたりして
もかまわない。また、ここではプリチャージレベルを電
源電位ＥＸＴＶＤＤとしているが、これに限定される必
要はなく、何らかの中間電位であってもかまわない。
【０２２１】以上説明したように、実施の形態５の電圧
降下回路を用いることにより適切なバイアス電位ＶＢＩ
ＡＳが発生されしきい値電圧Ｖｔｈｎの影響を受けない
バイアス電流Ｉｂｉａｓが差動増幅回路に流れ電源電位
ＩＮＴＶＤＤは１．８Ｖとなる。このときは抵抗値はＲ
６／Ｒ５＝１となるようにに設定されている。
降下回路を用いることにより適切なバイアス電位ＶＢＩ
ＡＳが発生されしきい値電圧Ｖｔｈｎの影響を受けない
バイアス電流Ｉｂｉａｓが差動増幅回路に流れ電源電位
ＩＮＴＶＤＤは１．８Ｖとなる。このときは抵抗値はＲ
６／Ｒ５＝１となるようにに設定されている。
【０２２２】［実施の形態６］図２０は、実施の形態６
の電圧降下回路２４Ｅの構成を示した回路図である。
の電圧降下回路２４Ｅの構成を示した回路図である。
【０２２３】図２０を参照して、電圧降下回路２４Ｅ
は、基準電位ＶＲＥＦとバイアス電位ＶＢＧＲとを出力
する基準電位発生回路３４Ｅと、基準電位ＶＲＥＦおよ
びバイアス電位ＶＢＧＲとを受けてこれらに応じて電源
電位ＥＸＴＶＤＤを降下させて電源電位ＩＮＴＶＤＤを
出力する降圧部３６Ｅとを含む。
は、基準電位ＶＲＥＦとバイアス電位ＶＢＧＲとを出力
する基準電位発生回路３４Ｅと、基準電位ＶＲＥＦおよ
びバイアス電位ＶＢＧＲとを受けてこれらに応じて電源
電位ＥＸＴＶＤＤを降下させて電源電位ＩＮＴＶＤＤを
出力する降圧部３６Ｅとを含む。
【０２２４】基準電位発生回路３４Ｅは、図２に示した
基準電位発生回路３４の構成において差動増幅回路３８
に代えて差動増幅回路３８Ｅを含み、ノードＷ１１から
バイアス電位ＶＢＧＲを出力する点が基準電位発生回路
３４と異なる。基準電位発生回路３４Ｅの他の構成は基
準電位発生回路３４と同様であるので説明は繰り返さな
い。
基準電位発生回路３４の構成において差動増幅回路３８
に代えて差動増幅回路３８Ｅを含み、ノードＷ１１から
バイアス電位ＶＢＧＲを出力する点が基準電位発生回路
３４と異なる。基準電位発生回路３４Ｅの他の構成は基
準電位発生回路３４と同様であるので説明は繰り返さな
い。
【０２２５】降圧部３６Ｅは、図２で示した降圧部３６
の構成において差動増幅回路４０に代えて差動増幅回路
４０Ｅを含む。差動増幅回路４０Ｅの構成は、トランジ
スタＮ３に代えてトランジスタＮ３Ｅが用いられる点が
差動増幅回路４０の構成と異なる。降圧部３６Ｅの他の
構成は、図２で説明した降圧部３６と同様であるので説
明は繰返さない。
の構成において差動増幅回路４０に代えて差動増幅回路
４０Ｅを含む。差動増幅回路４０Ｅの構成は、トランジ
スタＮ３に代えてトランジスタＮ３Ｅが用いられる点が
差動増幅回路４０の構成と異なる。降圧部３６Ｅの他の
構成は、図２で説明した降圧部３６と同様であるので説
明は繰返さない。
【０２２６】ＮチャネルＭＯＳトランジスタＮ３Ｅは、
降圧された内部電源電位である電源電位ＩＮＴＶＤＤの
負荷回路２６で用いられているＮチャネルＭＯＳトラン
ジスタＮ１００と同様に低圧用トランジスタである。低
圧用トランジスタは、酸化膜が薄く最小ゲート長の短い
トランジスタであり、低い電源電圧で高速動作が可能な
ようにしきい値電圧が低く調整されている場合が多い。
負荷回路は図２０では例としてＰチャネルＭＯＳトラン
ジスタＰ１００とＮチャネルＭＯＳトランジスタＮ１０
０からなるインバータが内部回路の例として示されてい
る。
降圧された内部電源電位である電源電位ＩＮＴＶＤＤの
負荷回路２６で用いられているＮチャネルＭＯＳトラン
ジスタＮ１００と同様に低圧用トランジスタである。低
圧用トランジスタは、酸化膜が薄く最小ゲート長の短い
トランジスタであり、低い電源電圧で高速動作が可能な
ようにしきい値電圧が低く調整されている場合が多い。
負荷回路は図２０では例としてＰチャネルＭＯＳトラン
ジスタＰ１００とＮチャネルＭＯＳトランジスタＮ１０
０からなるインバータが内部回路の例として示されてい
る。
【０２２７】このような内部回路は電源電圧がたとえば
１．８Ｖで駆動される。電圧降下回路２４ＥのＮチャネ
ルＭＯＳトランジスタのうちトランジスタＮ３Ｅを除く
ＮチャネルＭＯＳトランジスタは３ボルト系の高圧用ト
ランジスタである。３ボルト系の高圧用トランジスタに
比べ低圧用トランジスタはより低い電源電位で動作でき
なければならないため、しきい値電圧のばらつきはより
厳しく管理されしきい値電圧のばらつきの絶対値は３ボ
ルト系のトランジスタのしきい値のばらつきの絶対値よ
りも小さい。
１．８Ｖで駆動される。電圧降下回路２４ＥのＮチャネ
ルＭＯＳトランジスタのうちトランジスタＮ３Ｅを除く
ＮチャネルＭＯＳトランジスタは３ボルト系の高圧用ト
ランジスタである。３ボルト系の高圧用トランジスタに
比べ低圧用トランジスタはより低い電源電位で動作でき
なければならないため、しきい値電圧のばらつきはより
厳しく管理されしきい値電圧のばらつきの絶対値は３ボ
ルト系のトランジスタのしきい値のばらつきの絶対値よ
りも小さい。
【０２２８】したがって、しきい値電圧Ｖｔｈｎが小さ
いので同じバイアス電位ＶＢＧＲに対してＶｇｓ−Ｖｔ
ｈｎの絶対値が大きいくなり、相対的にしきい値電圧Ｖ
ｔｈｎのばらつきの影響は小さくなる。またしきい値電
圧のばらつきも小さく管理されているのでＶｇｓ−Ｖｔ
ｈｎの変化量はさらに小さくできる。つまり図２３で示
した従来の電圧降下回路５２４のＮチャネルＭＯＳトラ
ンジスタＮ３を低圧トランジスタに代えることにより従
来の回路よりもバイアス電流Ｉｂｉａｓの変動を小さく
できる。
いので同じバイアス電位ＶＢＧＲに対してＶｇｓ−Ｖｔ
ｈｎの絶対値が大きいくなり、相対的にしきい値電圧Ｖ
ｔｈｎのばらつきの影響は小さくなる。またしきい値電
圧のばらつきも小さく管理されているのでＶｇｓ−Ｖｔ
ｈｎの変化量はさらに小さくできる。つまり図２３で示
した従来の電圧降下回路５２４のＮチャネルＭＯＳトラ
ンジスタＮ３を低圧トランジスタに代えることにより従
来の回路よりもバイアス電流Ｉｂｉａｓの変動を小さく
できる。
【０２２９】［実施の形態７］図２１は、実施の形態７
の電圧降下回路２４Ｆの構成を示した回路図である。
の電圧降下回路２４Ｆの構成を示した回路図である。
【０２３０】図２１を参照して、電圧降下回路２４Ｆ
は、基準電位ＶＲＥＦ（たとえば０．９Ｖ）およびバイ
アス電位ＶＢＧＲ（たとえば１．２Ｖ）を出力する基準
電位発生回路３４Ｅと、バイアス電位ＶＢＧＲをレベル
変換してバイアス電位ＶＢＩＡＳ（たとえば１．８Ｖ）
を出力するレベル変換回路３００と、バイアス電位ＶＢ
ＩＡＳおよび基準電位ＶＲＥＦに応じて電源電位ＥＸＴ
ＶＤＤを降下させて電源電位ＩＮＴＶＤＤを出力する降
圧部３６とを含む。
は、基準電位ＶＲＥＦ（たとえば０．９Ｖ）およびバイ
アス電位ＶＢＧＲ（たとえば１．２Ｖ）を出力する基準
電位発生回路３４Ｅと、バイアス電位ＶＢＧＲをレベル
変換してバイアス電位ＶＢＩＡＳ（たとえば１．８Ｖ）
を出力するレベル変換回路３００と、バイアス電位ＶＢ
ＩＡＳおよび基準電位ＶＲＥＦに応じて電源電位ＥＸＴ
ＶＤＤを降下させて電源電位ＩＮＴＶＤＤを出力する降
圧部３６とを含む。
【０２３１】基準電位発生回路３４Ｅの構成は、図２０
で説明したため説明は繰返さない。また降圧部３６の構
成は、図２で説明しているので説明は繰返さない。
で説明したため説明は繰返さない。また降圧部３６の構
成は、図２で説明しているので説明は繰返さない。
【０２３２】図２２は、図２１におけるレベル変換回路
３００の構成を示した回路図である。
３００の構成を示した回路図である。
【０２３３】図２２を参照して、レベル変換回路３００
は、外部電源電位ＥＸＴＶＤＤにソースおよびバックゲ
ートが結合されノードＷ７６にゲートおよびドレインが
接続されるＰチャネルＭＯＳトランジスタＰ２１と、ノ
ードＷ７６とノードＷ７８との間に接続されゲートがノ
ードＷ８０に接続されるＮチャネルＭＯＳトランジスタ
Ｎ１６と、電源電位ＥＸＴＶＤＤにソースおよびバック
ゲートが結合されノードＷ７６にゲートが接続されノー
ドＷ７７にドレインが接続されるＰチャネルＭＯＳトラ
ンジスタＰ２２と、ノードＷ７７とノードＷ７８との間
に接続されゲートにバイアス電位ＶＢＧＲを受けるＮチ
ャネルＭＯＳトランジスタＮ１７と、ノードＷ７８と接
地ノードとの間に接続されゲートにバイアス電位ＶＢＧ
Ｒを受けるＮチャネルＭＯＳトランジスタＮ１８とを含
む。
は、外部電源電位ＥＸＴＶＤＤにソースおよびバックゲ
ートが結合されノードＷ７６にゲートおよびドレインが
接続されるＰチャネルＭＯＳトランジスタＰ２１と、ノ
ードＷ７６とノードＷ７８との間に接続されゲートがノ
ードＷ８０に接続されるＮチャネルＭＯＳトランジスタ
Ｎ１６と、電源電位ＥＸＴＶＤＤにソースおよびバック
ゲートが結合されノードＷ７６にゲートが接続されノー
ドＷ７７にドレインが接続されるＰチャネルＭＯＳトラ
ンジスタＰ２２と、ノードＷ７７とノードＷ７８との間
に接続されゲートにバイアス電位ＶＢＧＲを受けるＮチ
ャネルＭＯＳトランジスタＮ１７と、ノードＷ７８と接
地ノードとの間に接続されゲートにバイアス電位ＶＢＧ
Ｒを受けるＮチャネルＭＯＳトランジスタＮ１８とを含
む。
【０２３４】レベル変換回路３００は、さらに、電源電
位ＥＸＴＶＤＤにソースおよびバックゲートが結合され
ノードＷ７７にゲートが接続されノードＷ７９にドレイ
ンが接続されるＰチャネルＭＯＳトランジスタＰ２３
と、ノードＷ７９とノードＷ８０との間に接続される抵
抗Ｒ１６と、ノードＷ８０と接地ノードとの間に接続さ
れる抵抗Ｒ１５とを含む。ノードＷ７９からはバイアス
電位ＶＢＩＡＳが出力される。
位ＥＸＴＶＤＤにソースおよびバックゲートが結合され
ノードＷ７７にゲートが接続されノードＷ７９にドレイ
ンが接続されるＰチャネルＭＯＳトランジスタＰ２３
と、ノードＷ７９とノードＷ８０との間に接続される抵
抗Ｒ１６と、ノードＷ８０と接地ノードとの間に接続さ
れる抵抗Ｒ１５とを含む。ノードＷ７９からはバイアス
電位ＶＢＩＡＳが出力される。
【０２３５】実施の形態７では、実施の形態６の場合と
同様な原理に基づき、今度はバイアス電位ＶＢＩＡＳを
レベル変換回路３００により１．８Ｖ程度に昇圧してゲ
ート電位ＶＧを上げることによりＶｇｓ−Ｖｔｈｎの絶
対値を大きくすることを狙ったものである。
同様な原理に基づき、今度はバイアス電位ＶＢＩＡＳを
レベル変換回路３００により１．８Ｖ程度に昇圧してゲ
ート電位ＶＧを上げることによりＶｇｓ−Ｖｔｈｎの絶
対値を大きくすることを狙ったものである。
【０２３６】レベル変換回路３００の出力するバイアス
電位ＶＢＩＡＳはトランジスタＮ３のゲートを駆動する
だけでよい。したがって外部に対して負荷電流は流れな
い。そこでトランジスタＰ２１，Ｐ２２，Ｐ２３，Ｎ１
６，Ｎ１７，Ｎ１８のサイズは、消費電流が極小になる
ように意図的に小さく決定される。
電位ＶＢＩＡＳはトランジスタＮ３のゲートを駆動する
だけでよい。したがって外部に対して負荷電流は流れな
い。そこでトランジスタＰ２１，Ｐ２２，Ｐ２３，Ｎ１
６，Ｎ１７，Ｎ１８のサイズは、消費電流が極小になる
ように意図的に小さく決定される。
【０２３７】
【数１３】
【０２３８】したがってＲ１５：Ｒ１６＝２：１となる
ように抵抗比が決定される。このように、バイアス電位
をレベル変換して昇圧しトランジスタＮ３に与えること
により余分な電流消費をすることなくバイアス電流Ｉｂ
ｉａｓの変動をより小さくすることができる。
ように抵抗比が決定される。このように、バイアス電位
をレベル変換して昇圧しトランジスタＮ３に与えること
により余分な電流消費をすることなくバイアス電流Ｉｂ
ｉａｓの変動をより小さくすることができる。
【０２３９】実施の形態１〜７では、しきい値電圧に依
存しないバイアス電流を有する差動増幅回路に本発明を
適用する場合を示しているが、これに限定される必要は
なく、差動増幅回路はさまざまな半導体装置（たとえば
センスアンプ、コンパレータ等）に用いられる回路であ
り、それらに対しても本発明は有用であることをここに
明記する。
存しないバイアス電流を有する差動増幅回路に本発明を
適用する場合を示しているが、これに限定される必要は
なく、差動増幅回路はさまざまな半導体装置（たとえば
センスアンプ、コンパレータ等）に用いられる回路であ
り、それらに対しても本発明は有用であることをここに
明記する。
【０２４０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２４１】
【発明の効果】請求項１に記載の半導体装置は、しきい
値電圧が変動した場合でも、差動増幅器のバイアス電流
が変動しないので、消費電流が少なくてすみ、かつ、応
答速度が速い差動増幅回路が実現できる。
値電圧が変動した場合でも、差動増幅器のバイアス電流
が変動しないので、消費電流が少なくてすみ、かつ、応
答速度が速い差動増幅回路が実現できる。
【０２４２】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、差動増幅回
路を用いて内部電源電位を発生する電圧降下回路が実現
できる。
に記載の半導体装置の奏する効果に加えて、差動増幅回
路を用いて内部電源電位を発生する電圧降下回路が実現
できる。
【０２４３】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の奏する効果に加えて、メモリアレ
イ部分に電圧降下回路の出力が供給された半導体装置を
実現できる。
に記載の半導体装置の奏する効果に加えて、メモリアレ
イ部分に電圧降下回路の出力が供給された半導体装置を
実現できる。
【０２４４】請求項４〜７に記載の半導体装置は、請求
項２に記載の半導体装置の奏する効果に加えて、しきい
値電圧の変化に追従する制御電位の発生が実現できる。
項２に記載の半導体装置の奏する効果に加えて、しきい
値電圧の変化に追従する制御電位の発生が実現できる。
【０２４５】請求項８〜１１に記載の半導体装置は、請
求項２に記載の半導体装置の奏する効果に加えて、しき
い値をモニタして適切な制御電位を定めることができ
る。
求項２に記載の半導体装置の奏する効果に加えて、しき
い値をモニタして適切な制御電位を定めることができ
る。
【０２４６】請求項１２、１３に記載の半導体装置は、
請求項２に記載の半導体装置の奏する効果に加えて、差
動増幅の対をなすトランジスタに対するバイアスレベル
の確保が可能である。
請求項２に記載の半導体装置の奏する効果に加えて、差
動増幅の対をなすトランジスタに対するバイアスレベル
の確保が可能である。
【０２４７】請求項１４に記載の半導体装置は、請求項
２に記載の半導体装置の奏する効果に加えて、発生され
る基準電位がより低い場合でも動作可能な電圧降下回路
が実現できる。
２に記載の半導体装置の奏する効果に加えて、発生され
る基準電位がより低い場合でも動作可能な電圧降下回路
が実現できる。
【０２４８】請求項１５〜１８に記載の半導体装置は、
高圧用と低圧用の２種類のトランジスタを含む場合に、
バイアス電流を定める電流源となるトランジスタに低圧
用トランジスタを使用することで、バイアス電流の変動
を小さく抑えることができ、消費電流が少なくてすみ、
かつ、応答速度が速い内部電源電位が得られる。
高圧用と低圧用の２種類のトランジスタを含む場合に、
バイアス電流を定める電流源となるトランジスタに低圧
用トランジスタを使用することで、バイアス電流の変動
を小さく抑えることができ、消費電流が少なくてすみ、
かつ、応答速度が速い内部電源電位が得られる。
【０２４９】請求項１９に記載の半導体装置は、請求項
１７に記載の半導体装置の奏する効果に加えて、発生さ
れる基準電位がより低い場合でも動作可能な電圧降下回
路が実現できる。
１７に記載の半導体装置の奏する効果に加えて、発生さ
れる基準電位がより低い場合でも動作可能な電圧降下回
路が実現できる。
【０２５０】請求項２０に記載の半導体装置は、請求項
１７に記載の半導体装置の奏する効果に加えて、メモリ
アレイ部分に電圧降下回路の出力が供給された半導体装
置を実現できる。
１７に記載の半導体装置の奏する効果に加えて、メモリ
アレイ部分に電圧降下回路の出力が供給された半導体装
置を実現できる。
【０２５１】請求項２１、２２に記載の半導体装置は、
バイアス電流を定める電流源となるトランジスタのゲー
トに基準電位を昇圧して与えることにより、バイアス電
流の変動を小さく抑えることができ、消費電流が少なく
てすみ、かつ、応答速度が速い内部電源電位が得られ
る。
バイアス電流を定める電流源となるトランジスタのゲー
トに基準電位を昇圧して与えることにより、バイアス電
流の変動を小さく抑えることができ、消費電流が少なく
てすみ、かつ、応答速度が速い内部電源電位が得られ
る。
【０２５２】請求項２３に記載の半導体装置は、請求項
２２に記載の半導体装置の奏する効果に加えて、発生さ
れる基準電位がより低い場合でも動作可能な電圧降下回
路が実現できる。
２２に記載の半導体装置の奏する効果に加えて、発生さ
れる基準電位がより低い場合でも動作可能な電圧降下回
路が実現できる。
【０２５３】請求項２４に記載の半導体装置は、請求項
２２に記載の半導体装置の奏する効果に加えて、メモリ
アレイ部分に電圧降下回路の出力が供給された半導体装
置を実現できる。
２２に記載の半導体装置の奏する効果に加えて、メモリ
アレイ部分に電圧降下回路の出力が供給された半導体装
置を実現できる。
【図１】 本発明の半導体装置２の構成を示した概略ブ
ロック図である。
ロック図である。
【図２】 電圧降下回路２４の構成を示した回路図であ
る。
る。
【図３】 実施の形態２の電圧降下回路２４Ａの構成を
示した回路図である。
示した回路図である。
【図４】 実施の形態３の電圧降下回路２４Ｂの構成を
示す回路図である。
示す回路図である。
【図５】 実施の形態４の電圧降下回路２４Ｃの構成を
示した回路図である。
示した回路図である。
【図６】 図５における電位選択信号発生部５２の構成
を示した回路図である。
を示した回路図である。
【図７】 図６におけるレベル変換回路７４の構成例を
示した回路図である。
示した回路図である。
【図８】 図６におけるコンパレータＣＰ０の構成を示
した回路図である。
した回路図である。
【図９】 図６におけるレジスタ６４の構成を示した回
路図である。
路図である。
【図１０】 論理回路７０の入出力値を表わした真理値
表を示した図である。
表を示した図である。
【図１１】 図１０の真理値表を満たす論理回路７０の
構成の一例を示した回路図である。
構成の一例を示した回路図である。
【図１２】 実施の形態４における実行シーケンスを示
したフローチャートである。
したフローチャートである。
【図１３】 実施の形態４の動作を説明するための動作
波形図である。
波形図である。
【図１４】 実施の形態５の電圧降下回路２４Ｄの構成
を示した回路図である。
を示した回路図である。
【図１５】 図１４における基準選択信号発生部５２Ｄ
の構成を示した回路図である。
の構成を示した回路図である。
【図１６】 図１５におけるレベル変換回路１５４の構
成を示した回路図である。
成を示した回路図である。
【図１７】 図１５における論理回路１５０の入力に対
する出力の値を示した真理値表を表わした図である。
する出力の値を示した真理値表を表わした図である。
【図１８】 論理回路１５０の構成の一例を示した回路
図である。
図である。
【図１９】 実施の形態５の動作を説明するための動作
波形図である。
波形図である。
【図２０】 実施の形態６の電圧降下回路２４Ｅの構成
を示した回路図である。
を示した回路図である。
【図２１】 実施の形態７の電圧降下回路２４Ｆの構成
を示した回路図である。
を示した回路図である。
【図２２】 図２１におけるレベル変換回路３００の構
成を示した回路図である。
成を示した回路図である。
【図２３】 従来の電圧降下回路５２４の構成を示した
回路図である。
回路図である。
【図２４】 バイアス電流を小さくした場合に問題とな
る電圧降下を説明するための図である。
る電圧降下を説明するための図である。
２ 半導体装置、５ アドレスバッファ、６ 制御信号
入力バッファ、８ コントロール回路、１０ ロウデコ
ーダ、１２ コラムデコーダ、１４ メモリセルアレ
イ、１６ センスアンプ帯、１８ ブロック、２０ 出
力バッファ、２２入力バッファ、２４，２４Ａ〜２４Ｆ
電圧降下回路、２６ 負荷回路、３２Ｃ，３２Ｄ，３
４，３４Ｅ，７２，７６ 基準電位発生回路、３２ し
きい値補償回路、３６，３６Ａ，３６Ｂ，３６Ｅ 降圧
部、３８，３８Ｅ，４０，４０Ａ，４０Ｂ，４０Ｅ，５
４ 差動増幅回路、５０，５０Ｄ 制御部、５２，５２
Ｄ電位選択信号発生部、６２，１４２ 前処理回路、７
０，１５０ 論理回路、７４，１５４，３００ レベル
変換回路、１５８ カウンタ、６４，６６，６８，１４
４，１４６，１４８ レジスタ、ＢＬＰ ビット線対、
Ｒ１〜Ｒ１８，Ｒ１Ａ，Ｒ２Ａ，Ｒ１０Ａ 抵抗、Ｃ１
〜Ｃ３ キャパシタ、ＣＰ０〜ＣＰ２ コンパレータ、
ＭＣ メモリセル、Ｎ１〜Ｎ１００，Ｎ３Ａ，Ｎ１Ｂ，
Ｎ２Ｂ，Ｎ３Ｄ０〜Ｎ３Ｄ２，Ｎ３Ｅ ＮチャネルＭＯ
Ｓトランジスタ、Ｐ１〜Ｐ１００，Ｐ１Ａ，Ｐ２Ａ Ｐ
チャネルＭＯＳトランジスタ、Ｑ０〜Ｑｊ+ｓ ｐｎｐ
トランジスタ、ＷＬ ワード線。
入力バッファ、８ コントロール回路、１０ ロウデコ
ーダ、１２ コラムデコーダ、１４ メモリセルアレ
イ、１６ センスアンプ帯、１８ ブロック、２０ 出
力バッファ、２２入力バッファ、２４，２４Ａ〜２４Ｆ
電圧降下回路、２６ 負荷回路、３２Ｃ，３２Ｄ，３
４，３４Ｅ，７２，７６ 基準電位発生回路、３２ し
きい値補償回路、３６，３６Ａ，３６Ｂ，３６Ｅ 降圧
部、３８，３８Ｅ，４０，４０Ａ，４０Ｂ，４０Ｅ，５
４ 差動増幅回路、５０，５０Ｄ 制御部、５２，５２
Ｄ電位選択信号発生部、６２，１４２ 前処理回路、７
０，１５０ 論理回路、７４，１５４，３００ レベル
変換回路、１５８ カウンタ、６４，６６，６８，１４
４，１４６，１４８ レジスタ、ＢＬＰ ビット線対、
Ｒ１〜Ｒ１８，Ｒ１Ａ，Ｒ２Ａ，Ｒ１０Ａ 抵抗、Ｃ１
〜Ｃ３ キャパシタ、ＣＰ０〜ＣＰ２ コンパレータ、
ＭＣ メモリセル、Ｎ１〜Ｎ１００，Ｎ３Ａ，Ｎ１Ｂ，
Ｎ２Ｂ，Ｎ３Ｄ０〜Ｎ３Ｄ２，Ｎ３Ｅ ＮチャネルＭＯ
Ｓトランジスタ、Ｐ１〜Ｐ１００，Ｐ１Ａ，Ｐ２Ａ Ｐ
チャネルＭＯＳトランジスタ、Ｑ０〜Ｑｊ+ｓ ｐｎｐ
トランジスタ、ＷＬ ワード線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３５４Ｆ ５Ｍ０２４
27/092 ３３５Ａ
27/10 ４８１
Ｆターム(参考） 5B015 HH04 JJ07 KB64 KB65 KB73
QQ10
5F038 BB02 BB04 BB05 BB08 DF05
EZ20
5F048 AA07 AB01 AB03 AB08 AB10
AC03 AC05 AC10
5F083 GA01 GA05 GA11 LA03 LA08
LA09 LA10 LA27 ZA09 ZA12
5H430 BB01 BB05 BB09 BB11 EE04
FF04 FF13 GG08 HH03 LA21
LA22 LB05
5M024 AA20 BB29 BB37 FF02 FF23
HH09 PP01 PP02 PP03 PP07
Claims (24)
- 【請求項１】 ＭＯＳトランジスタのしきい値電圧に応
じた制御電位を出力するしきい値補償回路と、 第１の入力電位と第２の入力電位との電位差を増幅する
差動増幅回路とを備え、 前記差動増幅回路は、前記制御電位をゲートに受け、前
記制御電位に応じて前記差動増幅回路のバイアス電流を
定める第１のＭＯＳトランジスタを含む、半導体装置。 - 【請求項２】 負荷回路と、 外部から与えられる第１の電源電位と第２の電源電位と
の間に接続され、ゲート電位が前記差動増幅回路の出力
に応じて制御され、前記第１の電源電位を降下させた前
記第２の電源電位を前記負荷回路に供給する第２のＭＯ
Ｓトランジスタとをさらに備え、 前記第１の入力電位は、基準電位であり、 前記第２の入力電位は、前記第２の電源電位に応じた内
部電位である、請求項１に記載の半導体装置。 - 【請求項３】 前記負荷回路は、 行列状に配列されるメモリセルを有するメモリアレイを
含む、請求項２に記載の半導体装置。 - 【請求項４】 前記しきい値補償回路は、 第３のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタと直列に接続される第１
のダイオード回路と、前記第３のＭＯＳトランジスタと
カレントミラーを形成する第４のＭＯＳトランジスタ
と、 前記第４のＭＯＳトランジスタと直列に接続される第２
のダイオード回路とを含む、請求項２に記載の半導体装
置。 - 【請求項５】 前記第１のダイオード回路は、 第１のダイオード素子を含み、 前記第２のダイオード回路は、 互いに並列接続される複数の第２のダイオード素子を含
む、請求項４に記載の半導体装置。 - 【請求項６】 前記第１のダイオード回路は、 第１のダイオード素子を含み、 前記第２のダイオード回路は、 同一のバイアス電位が印加された場合に前記第１のダイ
オード素子に流れる電流の所定係数倍の電流が流れるよ
うにｐｎ接合面積が前記第１のダイオード素子とは異な
る第２のダイオード素子を含む、請求項４に記載の半導
体装置。 - 【請求項７】 前記第１、第３、第４のＭＯＳトランジ
スタは、同じ導電型である、請求項４に記載の半導体装
置。 - 【請求項８】 前記しきい値補償回路は、 前記第１のＭＯＳトランジスタと同じしきい値電圧を有
するように、前記第１のＭＯＳトランジスタと実質的に
同じトランジスタサイズを有し前記第１のＭＯＳトラン
ジスタと近接配置され、前記第１のＭＯＳトランジスタ
と導電型が等しい複数の第３のＭＯＳトランジスタと、 前記複数の第３のＭＯＳトランジスタのドレインを所定
の電位に充電するプリチャージ回路と、 前記複数の第３のＭＯＳトランジスタのドレインが前記
所定の電位にプリチャージされた後に、前記複数の第３
のＭＯＳトランジスタのゲートにそれぞれ異なる複数の
電位を与える電位発生回路と、 前記複数の第３のＭＯＳトランジスタのドレインの電位
を観測し、観測結果に応じて前記制御電位を決定する論
理回路とを含む、請求項２に記載の半導体装置。 - 【請求項９】 前記しきい値補償回路は、 前記第１の電源電位から複数のバイアス基準電位を出力
する電位発生部と、 前記論理回路の出力に応じて前記複数のバイアス基準電
位のうちから前記制御電位を選択する選択部とをさらに
含む、請求項８に記載の半導体装置。 - 【請求項１０】 前記しきい値補償回路は、 前記第１のＭＯＳトランジスタと同じしきい値電圧を有
するように、前記第１のＭＯＳトランジスタと実質的に
同じトランジスタサイズを有し前記第１のＭＯＳトラン
ジスタと近接配置され、前記第１のＭＯＳトランジスタ
と導電型が等しい第３のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタのドレインを所定の電位
に充電するプリチャージ回路と、 前記第３のＭＯＳトランジスタのドレインが前記所定の
電位にプリチャージされた後に、前記第３のＭＯＳトラ
ンジスタのゲートに逐次複数の異なる電位を与える電位
発生回路と、 前記第３のＭＯＳトランジスタのドレイン電位を観測
し、観測結果に応じて前記制御電位を決定する論理回路
とを含む、請求項２に記載の半導体装置。 - 【請求項１１】 前記しきい値補償回路は、 前記第１の電源電位から複数のバイアス基準電位を出力
する電位発生部と、 前記論理回路の出力に応じて前記複数のバイアス基準電
位のうちから前記制御電位を選択する選択部とをさらに
含む、請求項１０に記載の半導体装置。 - 【請求項１２】 前記第１のＭＯＳトランジスタは第１
導電型であり、ソースが接地電位に結合され、 前記差動増幅回路は、 第１の電源電位と接地電位との間に前記第１のＭＯＳト
ランジスタと直列に接続される第２導電型の第３のＭＯ
Ｓトランジスタと、 前記第３のＭＯＳトランジスタとカレントミラー対をな
す前記第２導電型の第４のＭＯＳトランジスタと、 前記第４のＭＯＳトランジスタを介して前記第１の電源
電位から電流が供給され、差動増幅のための対をなす第
５、第６のＭＯＳトランジスタとをさらに含む、請求項
２に記載の半導体装置。 - 【請求項１３】 前記第１のＭＯＳトランジスタは第１
導電型であり、ソースが接地電位に結合され、 前記差動増幅回路は、 前記第１導電型であり、各々のソースおよびバックゲー
トがともに前記第１のＭＯＳトランジスタのドレインに
接続され、差動増幅のための対をなす第３、第４のＭＯ
Ｓトランジスタと、 それぞれのドレインが前記第３、第４のＭＯＳトランジ
スタのドレインに接続されカレントミラー対をなす第２
導電型の第５、第６のＭＯＳトランジスタをさらに含
む、請求項２に記載の半導体装置。 - 【請求項１４】 前記第２の電源電位を分圧して前記内
部電位を出力する分圧部をさらに備える、請求項２に記
載の半導体装置。 - 【請求項１５】 第１の入力電位と第２の入力電位との
電位差を増幅する差動増幅回路を備え、 前記差動増幅回路は、 制御電位をゲートに受け、前記制御電位に応じて前記差
動増幅回路のバイアス電流を定める第１のＭＯＳトラン
ジスタと、 前記第１のＭＯＳトランジスタよりもしきい値電圧が高
く、差動増幅のための対をなす第２、第３のＭＯＳトラ
ンジスタとを含む、半導体装置。 - 【請求項１６】 負荷回路と、 外部から与えられる第１の電源電位と第２の電源電位と
の間に接続され、ゲート電位が前記差動増幅回路の出力
に応じて制御され、前記第１の電源電位を降下させた前
記第２の電源電位を前記負荷回路に供給する第４のＭＯ
Ｓトランジスタとをさらに備え、 前記第１の入力電位は、基準電位であり、 前記第２の入力電位は、前記第２の電源電位に応じた内
部電位である、請求項１５に記載の半導体装置。 - 【請求項１７】 前記負荷回路は、 前記第２の電源電位を動作電源電位とする場合に最適動
作するように調整された第１の種類の第５のＭＯＳトラ
ンジスタを含み、 前記第２、第３のＭＯＳトランジスタは、前記第１の電
源電位を動作電源電位とする場合に最適動作するように
調整された第２の種類のＭＯＳトランジスタであり、 前記第１のＭＯＳトランジスタは、前記第１の種類のＭ
ＯＳトランジスタである、請求項１６に記載の半導体装
置。 - 【請求項１８】 前記第１〜第３、第５のＭＯＳトラン
ジスタは第１導電型であり、 前記第２、第３のＭＯＳトランジスタのソースはともに
前記第１のＭＯＳトランジスタのドレインに接続され、 前記第１のＭＯＳトランジスタのソースは接地電位に結
合され、 前記差動増幅回路は、 それぞれのドレインが前記第２、第３のＭＯＳトランジ
スタのドレインに接続されカレントミラー対をなす第２
導電型の第６、第７のＭＯＳトランジスタをさらに含
む、請求項１７に記載の半導体装置。 - 【請求項１９】 前記電圧降下回路は、 前記第２の電源電位を分圧して前記内部電位を出力する
分圧部をさらに含む、請求項１７に記載の半導体装置。 - 【請求項２０】 前記負荷回路は、 行列状に配列されるメモリセルを有するメモリアレイを
含む、請求項１７に記載の半導体装置。 - 【請求項２１】 外部から与えられる第１の電源電位を
動作電源電位として受け、第１、第２の基準電位を発生
する基準電位発生回路と、 前記第１の基準電位を昇圧して制御電位を出力するレベ
ル変換回路と、 前記第２の基準電位と第１の入力電位との電位差を増幅
する差動増幅回路を備え、 前記差動増幅回路は、 前記制御電位をゲートに受け、前記制御電位に応じて前
記差動増幅回路のバイアス電流を定める第１のＭＯＳト
ランジスタを含む、半導体装置。 - 【請求項２２】 負荷回路と、 前記第１の電源電位と第２の電源電位との間に接続さ
れ、ゲート電位が前記差動増幅回路の出力に応じて制御
され、前記第１の電源電位を降下させた前記第２の電源
電位を前記負荷回路に供給する第２のＭＯＳトランジス
タとをさらに備え、 前記第１の入力電位は、前記第２の電源電位に応じた内
部電位である、請求項２１に記載の半導体装置。 - 【請求項２３】 前記電圧降下回路は、 前記第２の電源電位を分圧して前記内部電位を出力する
分圧部をさらに含む、請求項２２に記載の半導体装置。 - 【請求項２４】 前記負荷回路は、 行列状に配列されるメモリセルを有するメモリアレイを
含む、請求項２２に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049685A JP4301760B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置 |
| US10/222,998 US6771117B2 (en) | 2002-02-26 | 2002-08-19 | Semiconductor device less susceptible to variation in threshold voltage |
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| US10/883,807 US7106129B2 (en) | 2002-02-26 | 2004-07-06 | Semiconductor device less susceptible to variation in threshold voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049685A JP4301760B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003249569A true JP2003249569A (ja) | 2003-09-05 |
| JP2003249569A5 JP2003249569A5 (ja) | 2005-08-25 |
| JP4301760B2 JP4301760B2 (ja) | 2009-07-22 |
Family
ID=27750802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049685A Expired - Fee Related JP4301760B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6771117B2 (ja) |
| JP (1) | JP4301760B2 (ja) |
| DE (1) | DE10245139A1 (ja) |
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- 2002-09-27 DE DE10245139A patent/DE10245139A1/de not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030160649A1 (en) | 2003-08-28 |
| US6771117B2 (en) | 2004-08-03 |
| US20040238875A1 (en) | 2004-12-02 |
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| DE10245139A1 (de) | 2003-09-11 |
| JP4301760B2 (ja) | 2009-07-22 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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