JP2003249569A - 半導体装置 - Google Patents
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Abstract
降下回路を備えた半導体装置を提供する。 【解決手段】 MOSトランジスタのしきい値電圧に、
ある一定値をオフセットしたバイアス電位VBIASを
しきい値補償回路32が発生する。これにより、しきい
値の変動が補償されたゲート−ソース間電圧がトランジ
スタN3に与えられる。トランジスタN3を電流源とし
て動作する差動増幅回路40を構成要素とすることによ
りプロセスばらつきや温度によるしきい値電圧の変動の
影響を受けにくい電圧降下回路24が実現できる。
Description
し、より特定的には、電圧降下回路を備えた半導体装置
に関する。
化を実現するために半導体装置に含まれるトランジスタ
の微細化が進んでいる。微細化されたトランジスタの信
頼性を確保するために、使用する電源電位の低電圧化が
必要である。
な部品と一緒に用いられる基幹部品である。しかしなが
ら、半導体装置が搭載される機器に用いられる他の部品
は低電圧化がまだ進んでいない場合が多い。したがっ
て、他の部品との整合性の問題から、微細化されたトラ
ンジスタを用いた半導体装置も、そのままトランジスタ
に与えると信頼性の問題が生ずるような高い外部電源電
位を受けて動作する必要がある。
である。電圧降下回路は、半導体装置の内部に搭載さ
れ、外部から与えられる高い電源電位を微細化されたト
ランジスタに対して信頼性上問題のない電位まで降圧す
るという役割を果たす。
成を示した回路図である。図23を参照して、電圧降下
回路524は、基準電位VREF,VBGRを出力する
基準電位発生回路534と、基準電位VREF,VBG
Rを受けて外部電源電位EXTVDDを降圧して内部電
源電位INTVDDを出力する降圧部536とを含む。
内部電源電位INTVDDは、負荷回路526に供給さ
れる。基準電位発生回路534、降圧部536は、後に
説明する基準電位発生回路34E、降圧部36とそれぞ
れ同様な構成を有しており、ここではこれらの構成の説
明は行なわない。なお、図中抵抗R2Aは、抵抗R2と
等しい抵抗値を有する。
電源電位EXTVDDを受けて、基準電位発生回路53
4が発生した基準電位VREFを参照して低い内部電源
電位INTVDDを発生させる回路である。内部電源電
位は、次の式(1)で与えられる。
と、内部電源電位INTVDDも同時に変動する。これ
を避けるために、内部電源電位、プロセスばらつき、お
よび温度の変動の影響を基準電位VREFがなるべく受
けないように意図して半導体装置が設計される。
生回路534が示されている。バンドギャップ型基準電
圧発生回路はbandgap voltage referenceともよばれ、
基準電位VREFの変動が少ない基準電圧発生回路とし
てよく用いられる回路である。
する電圧について説明する。一般に、ダイオードに流れ
る電流は次の式(2)のように表わされる。ここでIs
は飽和電流、qは電子の電荷量、kはボルツマン係数、
Tは絶対温度、Vbeはベース−エミッタ間電圧であ
る。
2)=V(W13)としている理由は次の通りである。
まず、トランジスタP1,P2のサイズを等しくするこ
とにより、トランジスタP1,P2に流れる電流が等し
くなる。このときに、トランジスタN1,N2のサイズ
を等しくすることにより差動増幅回路38EがV(W1
2)=V(W13)となるようにトランジスタP6のゲ
ートを制御するからである。
534が出力する電位VBGR,VREFは、それぞれ
上記の式(7),式(8)で表わされる。
より基準電位VREFを調整し、これによって内部電源
電位INTVDDのレベルを合わせる。
ばらつき、温度依存性を持つように、同一の材質で構成
される。同様に、抵抗R3と抵抗R4とは同じ特性のば
らつき、温度依存性を持つように、同一の材質で構成さ
れる。また同様に、抵抗R5と抵抗R6とは同じ特性の
ばらつき、温度依存性を持つように、同一の材質で構成
される。なお、図中の抵抗R2と抵抗R2Aとは、同じ
抵抗値を有し、同一の材質で構成される。
は、プロセスばらつきが無視できないことが知られてい
る。それに対して、「超LSIのためのアナログ集積回
路設計技術(下),P.R.グレイ/R.G.メイヤー
共著,培風館発行」第310頁に記載されているように
Vbeは、シリコンなどの材質によってほぼ固有で、ほ
とんどばらつきがない。しかし、約−2mV/℃の温度
依存性をもつ。したがって、次の式(9)を満たすよう
に抵抗R1,R2の値を決定することで∂VBGR/∂
T=0となる。
路534によって発生された電位VBGRは電源電圧、
プロセスばらつき、温度の影響をあまり受けない。
源電圧、プロセスばらつきおよび温度の影響をあまり受
けない。
温度の影響をあまり受けずに内部電源電位INTVDD
を発生させることが可能となる。
低消費電力化が求められており、スタンバイ時の消費電
流の低減が大きな課題となっている。スタティックラン
ダムアクセスメモリ(SRAM)や、ダイナミックラン
ダムアクセスメモリ(DRAM)などの半導体記憶装置
では、スタンバイ状態からアクティブ状態に遷移した後
にいかに速やかに読出、書込などの動作を行なうことが
できるかということが、その半導体記憶装置の価値を決
める大きな指標となっている。
駆動しなければならないため、低消費電力化のためにス
タンバイ状態において電圧降下回路を停止させ、アクテ
ィブ状態となったときに動作させていたのでは、高速動
作は不可能である。
がスタンバイ状態にあるときから動作をさせておくこと
が求められる。このため、電圧降下回路の消費電流が半
導体装置のスタンバイ電流の大きな部分を占めることに
なる。電圧降下回路の消費電流の中でも大きな部分を占
めるのは、差動増幅回路に流れるバイアス電流Ibia
sである。そのため、このバイアス電流Ibiasを極
小化するように回路設計がされる。
n, Kiyoo Ito著」Springer-VerlagTelos発行2001.4、第
297頁〜第298頁に示されているように、バイアス
電流Ibiasを小さくすると差動増幅回路の応答性が
悪くなり、電圧降下が大きくなってしまうという問題が
ある。
に問題となる電圧降下を説明するための図である。
ンバイ状態からアクティブ状態に半導体装置が遷移す
る。バイアス電流Ibiasを小さくすると、差動アン
プの応答性が悪くなり、ノードW17の電位が降下する
のが遅れ、スタンバイ状態からアクティブ状態に遷移し
た直後の内部電源電位INTVDDの降下量Vdrop
が大きくなってしまう。
一定の許容範囲を超えると、降下量Vdropは半導体
装置の高速動作に大きな影響を及ぼす。
差動増幅回路40を構成するNチャネルMOSトランジ
スタN3のしきい値電圧が、プロセスばらつきや温度に
よって変動する。差動増幅回路のバイアス電流Ibia
sは、NチャネルMOSトランジスタN3のVgs−V
thすなわちVBGR−Vthnで決定される。先に説
明したようにバンドギャップ型基準電位発生回路によっ
て電位VBGRが変動しないように設計されていても、
しきい値電圧Vthnが変動するので、バイアス電流I
biasが大きく変動してしまう。
ば、バイアス電流Ibiasが低下し、このため降下量
Vdropが大きくなりすぎるという危険性がある。
れば、バイアス電流Ibiasが上昇し、スタンバイ電
流が大幅に増える可能性がある。
よってスタンバイ電流の増加や、スタンバイ状態からア
クティブ状態に遷移した直後の内部電源電位INTVD
Dの電圧降下量が増えすぎるのを抑制した半導体装置を
提供することである。
装置は、MOSトランジスタのしきい値電圧に応じた制
御電位を出力するしきい値補償回路と、第1の入力電位
と第2の入力電位との電位差を増幅する差動増幅回路と
を備え、差動増幅回路は、制御電位をゲートに受け、制
御電位に応じて差動増幅回路のバイアス電流を定める第
1のMOSトランジスタを含む。
に記載の半導体装置の構成に加えて、負荷回路と、外部
から与えられる第1の電源電位と第2の電源電位との間
に接続され、ゲート電位が差動増幅回路の出力に応じて
制御され、第1の電源電位を降下させた第2の電源電位
を負荷回路に供給する第2のMOSトランジスタとをさ
らに備え、第1の入力電位は、基準電位であり、第2の
入力電位は、第2の電源電位に応じた内部電位である。
に記載の半導体装置の構成に加えて、負荷回路は、行列
状に配列されるメモリセルを有するメモリアレイを含
む。
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第3のMOSトランジスタと、第3のMOSトラン
ジスタと直列に接続される第1のダイオード回路と、第
3のMOSトランジスタとカレントミラーを形成する第
4のMOSトランジスタと、第4のMOSトランジスタ
と直列に接続される第2のダイオード回路とを含む。
に記載の半導体装置の構成に加えて、第1のダイオード
回路は、第1のダイオード素子を含み、第2のダイオー
ド回路は、互いに並列接続される複数の第2のダイオー
ド素子を含む。
に記載の半導体装置の構成に加えて、第1のダイオード
回路は、第1のダイオード素子を含み、第2のダイオー
ド回路は、同一のバイアス電位が印加された場合に第1
のダイオード素子に流れる電流の所定係数倍の電流が流
れるようにpn接合面積が第1のダイオード素子とは異
なる第2のダイオード素子を含む。
に記載の半導体装置の構成において、第1、第3、第4
のMOSトランジスタは、同じ導電型である。
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第1のMOSトランジスタと同じしきい値電圧を有
するように、第1のMOSトランジスタと実質的に同じ
トランジスタサイズを有し第1のMOSトランジスタと
近接配置され、第1のMOSトランジスタと導電型が等
しい複数の第3のMOSトランジスタと、複数の第3の
MOSトランジスタのドレインを所定の電位に充電する
プリチャージ回路と、複数の第3のMOSトランジスタ
のドレインが所定の電位にプリチャージされた後に、複
数の第3のMOSトランジスタのゲートにそれぞれ異な
る複数の電位を与える電位発生回路と、複数の第3のM
OSトランジスタのドレインの電位を観測し、観測結果
に応じて制御電位を決定する論理回路とを含む。
に記載の半導体装置の構成に加えて、しきい値補償回路
は、第1の電源電位から複数のバイアス基準電位を出力
する電位発生部と、論理回路の出力に応じて複数のバイ
アス基準電位のうちから制御電位を選択する選択部とを
さらに含む。
2に記載の半導体装置の構成に加えて、しきい値補償回
路は、第1のMOSトランジスタと同じしきい値電圧を
有するように、第1のMOSトランジスタと実質的に同
じトランジスタサイズを有し第1のMOSトランジスタ
と近接配置され、第1のMOSトランジスタと導電型が
等しい第3のMOSトランジスタと、第3のMOSトラ
ンジスタのドレインを所定の電位に充電するプリチャー
ジ回路と、第3のMOSトランジスタのドレインが所定
の電位にプリチャージされた後に、第3のMOSトラン
ジスタのゲートに逐次複数の異なる電位を与える電位発
生回路と、第3のMOSトランジスタのドレイン電位を
観測し、観測結果に応じて制御電位を決定する論理回路
とを含む。
10に記載の半導体装置の構成に加えて、しきい値補償
回路は、第1の電源電位から複数のバイアス基準電位を
出力する電位発生部と、論理回路の出力に応じて複数の
バイアス基準電位のうちから制御電位を選択する選択部
とをさらに含む。
2に記載の半導体装置の構成に加えて、第1のMOSト
ランジスタは第1導電型であり、ソースが接地電位に結
合され、差動増幅回路は、第1の電源電位と接地電位と
の間に第1のMOSトランジスタと直列に接続される第
2導電型の第3のMOSトランジスタと、第3のMOS
トランジスタとカレントミラー対をなす第2導電型の第
4のMOSトランジスタと、第4のMOSトランジスタ
を介して第1の電源電位から電流が供給され、差動増幅
のための対をなす第5、第6のMOSトランジスタとを
さらに含む。
2に記載の半導体装置の構成に加えて、第1のMOSト
ランジスタは第1導電型であり、ソースが接地電位に結
合され、差動増幅回路は、第1導電型であり、各々のソ
ースおよびバックゲートがともに第1のMOSトランジ
スタのドレインに接続され、差動増幅のための対をなす
第3、第4のMOSトランジスタと、それぞれのドレイ
ンが第3、第4のMOSトランジスタのドレインに接続
されカレントミラー対をなす第2導電型の第5、第6の
MOSトランジスタをさらに含む。
2に記載の半導体装置の構成に加えて、第2の電源電位
を分圧して内部電位を出力する分圧部をさらに備える。
入力電位と第2の入力電位との電位差を増幅する差動増
幅回路を備え、差動増幅回路は、制御電位をゲートに受
け、制御電位に応じて差動増幅回路のバイアス電流を定
める第1のMOSトランジスタと、第1のMOSトラン
ジスタよりもしきい値電圧が高く、差動増幅のための対
をなす第2、第3のMOSトランジスタとを含む。
15に記載の半導体装置の構成に加えて、負荷回路と、
外部から与えられる第1の電源電位と第2の電源電位と
の間に接続され、ゲート電位が差動増幅回路の出力に応
じて制御され、第1の電源電位を降下させた第2の電源
電位を負荷回路に供給する第4のMOSトランジスタと
をさらに備え、第1の入力電位は、基準電位であり、第
2の入力電位は、第2の電源電位に応じた内部電位であ
る。
16に記載の半導体装置の構成に加えて、負荷回路は、
第2の電源電位を動作電源電位とする場合に最適動作す
るように調整された第1の種類の第5のMOSトランジ
スタを含み、第2、第3のMOSトランジスタは、第1
の電源電位を動作電源電位とする場合に最適動作するよ
うに調整された第2の種類のMOSトランジスタであ
り、第1のMOSトランジスタは、第1の種類のMOS
トランジスタである。
17に記載の半導体装置の構成に加えて、第1〜第3、
第5のMOSトランジスタは第1導電型であり、第2、
第3のMOSトランジスタのソースはともに第1のMO
Sトランジスタのドレインに接続され、第1のMOSト
ランジスタのソースは接地電位に結合され、差動増幅回
路は、それぞれのドレインが第2、第3のMOSトラン
ジスタのドレインに接続されカレントミラー対をなす第
2導電型の第6、第7のMOSトランジスタをさらに含
む。
17に記載の半導体装置の構成に加えて、電圧降下回路
は、第2の電源電位を分圧して内部電位を出力する分圧
部をさらに含む。
17に記載の半導体装置の構成に加えて、負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを
含む。
ら与えられる第1の電源電位を動作電源電位として受
け、第1、第2の基準電位を発生する基準電位発生回路
と、第1の基準電位を昇圧して制御電位を出力するレベ
ル変換回路と、第2の基準電位と第1の入力電位との電
位差を増幅する差動増幅回路を備え、差動増幅回路は、
制御電位をゲートに受け、制御電位に応じて差動増幅回
路のバイアス電流を定める第1のMOSトランジスタを
含む。
21に記載の半導体装置の構成に加えて、負荷回路と、
第1の電源電位と第2の電源電位との間に接続され、ゲ
ート電位が差動増幅回路の出力に応じて制御され、第1
の電源電位を降下させた第2の電源電位を負荷回路に供
給する第2のMOSトランジスタとをさらに備え、第1
の入力電位は、第2の電源電位に応じた内部電位であ
る。
22に記載の半導体装置の構成に加えて、電圧降下回路
は、第2の電源電位を分圧して内部電位を出力する分圧
部をさらに含む。
22に記載の半導体装置の構成に加えて、負荷回路は、
行列状に配列されるメモリセルを有するメモリアレイを
含む。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
装置2の構成を示した概略ブロック図である。なお、半
導体装置の一例としてダイナミックランダムアクセスメ
モリが示されている。ただし、本発明はDRAMに限ら
ず電圧降下回路を含む他の半導体装置にも適用が可能で
ある。
行列状に配列される複数のメモリセルを有するメモリセ
ルアレイ14と、アドレス信号A0〜A12を受け、内
部行アドレスX、内部列アドレスYを出力するアドレス
バッファ5と、制御信号/OE、/RAS、/CAS、
/WEを受けて内部制御信号INTZRAS、INTZ
CAS、INTZWEを出力する制御信号入力バッファ
6とを含む。
れたメモリセルMCと、メモリセルMCの行に対応して
設けられる複数のワード線WLと、メモリセルMCの列
に対応して設けられるビット線対BLPとを含む。図1
では、各1つのメモリセルMC、ワード線WLおよびビ
ット線対BLPが代表的に示される。
ァ5から内部アドレス信号を受け、かつ、制御信号入力
バッファ6から内部制御信号INTZRAS、INTZ
CAS、INTZWEを受けて各ブロックに制御信号を
出力するコントロール回路8を含む。
ァ5から与えられた行アドレス信号Xをデコードするロ
ウデコーダ10を含む。ロウデコーダ10は、メモリセ
ルアレイ14の内部のアドレス指定された行(ワード
線)を選択状態へ駆動するためのワードドライバを含
む。
ァ5から与えられた内部列アドレスYをデコードして列
選択信号を発生するコラムデコーダ12と、メモリセル
アレイ14の選択行に接続されるメモリセルMCのデー
タの検知および増幅を行なうセンスアンプが複数配置さ
れるセンスアンプ帯16とを含む。
ータを受けて内部書込データを生成する入力バッファ2
2と、入力バッファ22からの内部書込データを増幅し
て選択メモリセルへ伝達するライトドライバと、選択メ
モリセルから読出されたデータを増幅するプリアンプ
と、このプリアンプからのデータをさらにバッファ処理
して外部に出力する出力バッファ20とを含む。
1つのブロックとしてブロック18として示される。
れる電源電位EXTVDDを受けて降圧し、内部電源電
位INTVDDを出力する電圧降下回路24を含む。電
源電位INTVDDは、負荷回路26に与えられる。負
荷回路26には、先に説明したコントロール回路8、ロ
ウデコーダ10、コラムデコーダ12、メモリセルアレ
イ14、センスアンプ帯16およびブロック18が含ま
れる。
回路図である。図2を参照して、電圧降下回路24は、
起動信号SUPに応じて活性化して基準電位VREFを
出力する基準電位発生回路34と、起動信号SUPに応
じて活性化してバイアス電位VBIASを出力するしき
い値補償回路32と、基準電位VREF、バイアス電位
VBIASとに基づいて電源電位EXTVDDを降圧し
て電源電位INTVDDを出力する降圧部36とを含
む。
ノードW13との電位を比較してノードW10の電位を
制御する差動増幅回路38と、電源電位EXTVDDが
与えられるノードとノードW11との間に接続され、ゲ
ートがW10に接続されるPチャネルMOSトランジス
タP6と、ノードW11とノードW12との間に接続さ
れる抵抗R2Aと、ノードW12にエミッタが接続され
接地ノードにベースとコレクタとが接続されるpnpト
ランジスタQ0とを含む。PチャネルMOSトランジス
タP6のバックゲートは電源電位EXTVDDに結合さ
れる。なお、図中抵抗R2Aは、抵抗R2と等しい抵抗
値を有する。
W11とノードW13との間に接続されるR2と、ノー
ドW13とノードW14との間に接続される抵抗R1
と、各々のエミッタがノードW14に接続され、各々の
ベースとコレクタが接地ノードに接続されているn個の
pnpトランジスタQ1〜Qnと、ノードW11とW1
5との間に接続される抵抗R4と、ノードW15と接地
ノードとの間に接続される抵抗R3とを含む。
置には、比較的簡単にpnpトランジスタを作りこむこ
とができるので、このような回路はよく用いられる。p
npトランジスタQ0〜Qnの各々は、ベースとコレク
タとが接続されているのでダイオードと等価な動作をす
る。また、n個のpnpトランジスタQ1〜Qnに代え
て、pnpトランジスタQ0のn個分のpn接合面積を
有する大きなpnpトランジスタ1つを用いてもよい。
Dにソースとバックゲートとが結合され、ノードW7に
ゲートとドレインとが接続されるPチャネルMOSトラ
ンジスタP7と、ノードW7と接地ノードとの間に直列
に接続される抵抗R7およびNチャネルMOSトランジ
スタN6とを含む。NチャネルMOSトランジスタN6
のゲートには起動信号SUPが与えられる。
XTVDDにソースとバックゲートとが結合されゲート
がノードW7に接続されドレインがノードW8に接続さ
れるPチャネルMOSトランジスタP8と、ノードW8
にバックゲートとソースとが接続されノードW9にゲー
トとドレインとが接続されるPチャネルMOSトランジ
スタP4と、ノードW9にドレインが接続されノードW
12にゲートが接続され接地ノードにソースが接続され
るNチャネルMOSトランジスタN4と、ノードW8に
バックゲートとソースとが接続されノードW9にゲート
が接続されノードW10にドレインが接続されるPチャ
ネルMOSトランジスタP5と、ノードW10にドレイ
ンが接続されノードW13にゲートが接続され接地ノー
ドにソースが接続されるNチャネルMOSトランジスタ
N5とを含む。
位発生回路と同様に、電源電圧、プロセスばらつき、温
度による変動がなるべく基準電位VREFに発生しない
ように意図して設計されている。
W20の電位とを比較してノードW17の電位を制御す
る差動増幅回路40と、電源電位EXTVDDにソース
およびバックゲートが結合されノードW17にゲートが
接続されノードW19にドレインが接続されるPチャネ
ルMOSトランジスタP3と、ノードW19とノードW
20との間に接続される抵抗R6と、ノードW20と接
地ノードとの間に接続される抵抗R5とを含む。
路によって、発生される基準電位が低い場合でも動作可
能な電圧降下回路が実現できる。
Dにソースおよびバックゲートが結合されノードW16
にゲートおよびドレインが接続されるPチャネルMOS
トランジスタP1と、ノードW16とノードW18との
間に接続されゲートがノードW20に接続されるNチャ
ネルMOSトランジスタN1と、電源電位EXTVDD
にソースおよびバックゲートが結合されノードW16に
ゲートが接続されノードW17にドレインが接続される
PチャネルMOSトランジスタP2と、ノードW17と
ノードW18との間に接続されゲートに基準電位VRE
Fを受けるNチャネルMOSトランジスタN2と、ノー
ドW18と接地ノードとの間に接続されゲートにバイア
ス電位VBIASを受けるNチャネルMOSトランジス
タN3とを含む。
INTVDDが出力される。この電源電位INTVDD
は内部から与えられる電源電位EXTVDDよりも低い
電源電位であり負荷回路26に与えられる。
VDDにソースおよびバックゲートが結合されノードW
1にゲートおよびドレインが接続されるPチャネルMO
SトランジスタP11と、ノードW1と接地ノードとの
間に直列に接続される抵抗R8およびNチャネルMOS
トランジスタN9とを含む。NチャネルMOSトランジ
スタN9のゲートには起動信号SUPが与えられる。し
きい値補償回路32は、さらに、電源電位EXTVDD
にバックゲートとソースとが結合されノードW1にゲー
トが接続されノードW2にソースが接続されるPチャネ
ルMOSトランジスタP2と、ノードW2にソースとバ
ックゲートとが接続されノードW3にゲートとドレイン
とが接続されるPチャネルMOSトランジスタP9と、
ノードW3にドレインが接続されノードW4にゲートが
接続されノードW6にバックゲートおよびソースが接続
されるNチャネルMOSトランジスタN7と、ノードW
6にエミッタが接続され接地ノードにベースおよびコレ
クタが接続されるpnpトランジスタQn+1とを含
む。
W2にソースおよびバックゲートが接続されノードW3
にゲートが接続されノードW4にドレインが接続される
PチャネルMOSトランジスタP10と、ノードW4に
ゲートおよびドレインが接続されノードW5にソースお
よびバックゲートが接続されるNチャネルMOSトラン
ジスタN8と、各々のエミッタがノードW5に接続され
各々のベースおよびコレクタが接地ノードに接続される
m個のpnpトランジスタQn+2〜Qn+m+1とを
含む。
イアス電位VBIASの導出について説明する。トラン
ジスタP9,P10,N7,N8は飽和領域で動作させ
る。飽和領域で動作させるMOSトランジスタのドレイ
ン−ソース間電流Idsは次の式で表わされる。
9,P10の移動度は等しく、これをμpとする。また
両者のしきい値電圧も等しくこれをVthpとする。同
様にNチャネルMOSトランジスタN7,N8のしきい
値および移動度は等しいとし、これらをVthn,μn
とする。
長をそれぞれW9,L9とし、PチャネルMOSトラン
ジスタP10のゲート幅、ゲート長をそれぞれW10,
L10とする。
ミラーを構成し、ゲート幅とゲート長の比(以後W/L
比と称する)が等しいので、図2においてIA=IBと
なる。
き出される。
(2)で表わされるので、ダイオード接続されたpnp
トランジスタQn+1の飽和電流をISAとすれば、次の
式(14)が求められる。また、ダイオード接続された
pnpトランジスタQn+2〜Qn+m+1は、pnp
トランジスタQn+1をm個並列に並べたものであるの
で、その飽和電流ISBはmISAとなる。したがって、次
の式(15)が求められる。
(17)が求められる。
ース−エミッタ間電圧Vbe1は、ほぼ材質によって決
まる電圧であり、ほとんどばらつきのない電圧であるこ
とが知られている。このため、近年では、バンドギャッ
プ型基準電位発生回路がMOSトランジスタのしきい値
電圧Vthを利用したVth電圧差型基準電位発生回路
などよりもよく採用される根拠となっている。
比のさらに比の形をとっているので、基本的に製造ばら
つきの影響を受けない。k/qは物理定数である。mは
ノードW5と接地ノードとの間に並列接続されるダイオ
ード接続されたpnpトランジスタの個数であるのでば
らつきようがない。したがって、バイアス電位VBIA
Sは温度Tの影響を除けばしきい値電圧Vthnのばら
つきの影響のみを受ける。
7)を温度Tで微分すると、次の式(18)が求められ
る。
ち、∂Vbe1/∂Tはおよそ−2mV/℃となること
が知られている。また、物理定数k/q=8.625×
10 -2mV/℃である。
L7,W8/L8を決定すればよい。
値電圧Vthnに一定値のオフセットがかかった電位と
なり、しきい値電圧Vthnと等しい温度特性を有する
ことになる。ここでトランジスタN3の飽和電流は先に
説明したようにVgs−Vthnの関数である。この値
は、次の式(21)で示されるように、しきい値電圧V
thnの変動とは無関係になる。
ば、しきい値電圧Vthnの変動に起因するバイアス電
流Ibiasの変動を抑制することができる。
いてトランジスタQ0〜Qn+m+1にpnpトランジスタ
を用いたが、これらの代わりにnpnトランジスタをも
ちいてもかまわない。また、図2の回路においてトラン
ジスタQn+2〜Qn+m+1の代わりに、式(15)が満たさ
れるようにトランジスタQn+1のm倍の接合面積を持っ
た1個のpnpトランジスタを用いてもかまわない。
電圧降下回路24Aの構成を示した回路図である。
図2に示した電圧降下回路24の構成において、降圧部
36に代えて降圧部36Aを含む。
の構成において差動増幅回路40に代えて差動増幅回路
40Aを含む。電圧降下回路24Aおよび降圧部36A
の他の構成は図2で説明した構成と同様であるので説明
は繰返さない。
DDにソースとバックゲートとが結合されノードW21
にゲートおよびドレインが接続されるPチャネルMOS
トランジスタP1Aと、ノードW21と接地ノードとの
間に直列に接続される抵抗R1A,NチャネルMOSト
ランジスタN3Aとを含む。NチャネルMOSトランジ
スタN3Aのゲートにはバイアス電位VBIASが与え
られる。
EXTVDDにソースおよびバックゲートが結合されノ
ードW21にゲートが接続されノードW22にドレイン
が接続されるPチャネルMOSトランジスタP2Aと、
ノードW22にソースおよびバックゲートが接続されノ
ードW16にゲートおよびドレインが接続されるPチャ
ネルMOSトランジスタP1と、ノードW16と接地ノ
ードとの間に接続されノードW20にゲートが接続され
るNチャネルMOSトランジスタN1と、ノードW22
にソースおよびバックゲートが接続されノードW16に
ゲートが接続されノードW17にドレインが接続される
PチャネルMOSトランジスタP2と、ノードW17と
接地ノードとの間に接続されゲートに基準電位VREF
を受けるNチャネルMOSトランジスタN2とを含む。
0の電流源として働くNチャネルMOSトランジスタN
3がNチャネルMOSトランジスタN1,N2のソース
側に接続されていた。
果を顕著にするためには、NチャネルMOSトランジス
タN3を飽和領域で動作させることが望ましい。なぜな
ら、先に説明したように飽和領域で動作するとバイアス
電流Ibiasはドレイン電位Vdに依存しなくなりV
gs−Vthnのみで決定されるからである。
MOSトランジスタN3を飽和領域で動作させるとトラ
ンジスタN1,N2のソース電位すなわちノードW18
の電位が高くなってしまう。そのため、基準電位VRE
Fが低い場合にはトランジスタN1,N2に対する十分
なバイアスレベルが確保できず、応答性が悪化するとい
う問題点がある。特に、電源電位EXTVDDが低い場
合には高い基準電位VREFを発生させることが困難で
あり、上記の問題が起きやすく、トランジスタN3を飽
和領域で動作させにくいことがあった。
路の電流源は、トランジスタP2Aとなる。この電流量
は、トランジスタN3Aに与えるバイアス電位で決定す
ることができる。このような構成とすれば、トランジス
タN1,N2のソースは必ず接地電位であるので、差動
増幅回路40Aの入力電位が低い場合でもNチャネルM
OSトランジスタN3Aを飽和領域で動作させることが
できる。
電圧降下回路24Bの構成を示す回路図である。
図2に示した電圧降下回路24の構成において、降圧部
36に代えて降圧部36Bを含む。降圧部36Bは、図
2に示した降圧部36の構成において差動増幅回路40
に代えて差動増幅回路40Bを含む。差動増幅回路40
Bは、差動増幅回路40の構成において、NチャネルM
OSトランジスタN1,N2に代えてそれぞれNチャネ
ルMOSトランジスタN1B,N2Bを含む点が差動増
幅回路40の構成と異なる。電圧降下回路24Bの他の
構成は、図2で示した電圧降下回路24と同様であり説
明は繰返さらない。
2Bの各々は、バックゲートとソースとが接続されてい
る。図2で示した構成では、NチャネルMOSトランジ
スタN1,N2のバックゲートは接地電位に結合されて
いた。このため、入力電圧に依存してノードW18の電
位が上昇してしまい、バックゲート効果(基板バイアス
効果)によりNチャネルMOSトランジスタN1,N2
のしきい値電圧Vthnが上昇してしまうという問題点
があった。これは、実質的に基準電位VREFが低下す
ることと等価であり、実施の形態2と同様の問題を起こ
す場合がある。
は、ソースとバックゲートとを接続し、ソース−バック
ゲート間電圧Vbs=0Vとしているので、バックゲー
ト効果によるしきい値の変動をなくすことができる。
電圧降下回路24Cの構成を示した回路図である。
電源投入時にバイアス電位の補償を指示するためのモー
ド信号MODECに応じて制御信号としてデータリセッ
ト信号DRST、起動信号SUP1〜SUP3およびプ
リチャージ信号PCを出力する制御部50と、制御部5
0の出力に応じて選択信号VBC0〜VBC2,および
誤動作信号FAILを出力する電位選択信号発生部52
と、起動信号SUP3に応じて複数の基準電位を発生
し、電位選択信号VBC0〜VBC2に応じてこの発生
した基準電位の中からバイアス電位VBIASを選択し
て出力する基準電位発生回路32Cと、起動信号SUP
3に応じて活性化され基準電位VREF3を出力する基
準電位発生回路34と、基準電位VREF3およびバイ
アス電位VBIASに基づいて電源電位EXTVDDを
降下させて電源電位INTVDDを出力する降下部36
とを含む。
路32Cとによって、図2のしきい値補償回路32と同
等な補償回路が構成されている。
降下部36と同様であり説明は繰返さない。また基準電
位発生回路34の構成も、図2で説明した基準電位発生
回路34と同様であるので説明は繰返さない。
とノードW43との電位を比較してノードW40の電位
を制御する差動増幅回路54と、電源電位EXTVDD
が与えられるノードとノードW41との間に接続され、
ゲートがW40に接続されるPチャネルMOSトランジ
スタP26と、ノードW41とノードW42との間に接
続される抵抗R10Aと、ノードW42にエミッタが接
続され接地ノードにベースとコレクタとが接続されるp
npトランジスタQ0とを含む。PチャネルMOSトラ
ンジスタP26のバックゲートは電源電位EXTVDD
に結合される。
ドW41とノードW43との間に接続されるR10と、
ノードW43とノードW44との間に接続される抵抗R
9と、各々のエミッタがノードW44に接続され、各々
のベースとコレクタが接地ノードに接続されているs個
のpnpトランジスタQj〜Qj+sとを含む。
ドW41の電位を分圧するためにノードW41と接地ノ
ードとの間に直列に接続される4つの抵抗R11〜R1
4を含む。抵抗R11は、ノードW47と接地ノードと
の間に接続される。抵抗R12は、ノードW46とノー
ドW47との間に接続される。抵抗R13は、ノードW
45とノードW46との間に接続される。抵抗R14
は、ノードW41とノードW45との間に接続される。
ドW45とノードW48との間に接続されゲートに選択
信号VBC0を受けるNチャネルMOSトランジスタN
22と、ノードW46とノードW48との間に接続され
ゲートに接続信号VBC1を受けるNチャネルMOSト
ランジスタN23と、ノードW47とノードW48との
間に接続され選択信号VBC2をゲートに受けるNチャ
ネルMOSトランジスタN24と、接地ノードとノード
W48との間に接続されゲートに誤動作信号FAILを
受けるNチャネルMOSトランジスタN25とを含む。
ノードW48からは選択されたバイアス電位VBIAS
が出力される。
Dにソースとバックゲートとが結合され、ノードW37
にゲートとドレインとが接続されるPチャネルMOSト
ランジスタP16と、ノードW37と接地ノードとの間
に直列に接続される抵抗R15およびNチャネルMOS
トランジスタN12とを含む。NチャネルMOSトラン
ジスタN12のゲートには起動信号SUP3が与えられ
る。
XTVDDにソースとバックゲートとが結合されゲート
がノードW37に接続されドレインがノードW38に接
続されるPチャネルMOSトランジスタP17と、ノー
ドW38にバックゲートとソースとが接続されノードW
39にゲートとドレインとが接続されるPチャネルMO
SトランジスタP13と、ノードW39にドレインが接
続されノードW42にゲートが接続され接地ノードにソ
ースが接続されるNチャネルMOSトランジスタN10
と、ノードW38にバックゲートとソースとが接続され
ノードW39にゲートが接続されノードW40にドレイ
ンが接続されるPチャネルMOSトランジスタP14
と、ノードW40にドレインが接続されノードW43に
ゲートが接続され接地ノードにソースが接続されるNチ
ャネルMOSトランジスタN11とを含む。
位発生回路34と同様に、電源電圧、プロセスばらつ
き、温度による変動がなるべくノードW45〜W47の
電位に影響がないように意図して設計されている。出力
電圧はトランジスタN22〜N23のいずれか1つが導
通することにより以下のように決定される。
材質で構成される。また、抵抗R10AとR10は同一
の抵抗値を有する。また、R10/R9は∂VBIAS
/∂T=0となるように決定される。
一の材質で構成され、トランジスタN22,N23,N
24が導通した場合にバイアス電位VBIASが上記式
を満たして0.9V,0.8V,0.7Vとなるように
決定される。
52の構成を示した回路図である。図6を参照して、電
位選択信号発生部52は、制御部50の出力に応じて前
処理を行なう前処理回路62と、前処理回路62から出
力される信号CPO0〜CPO2をそれぞれ受けるレジ
スタ64,66,68と、レジスタ64,66,68か
らそれぞれ出力される信号CPR0,CPR1,CPR
2を受けて、信号ROU,ROL、誤動作信号FAIL
および選択信号VBC0〜VBC2を出力する論理回路
70とを含む。
って活性化されて基準電位VREF1(たとえば1.2
V)を出力する基準電位発生回路72と、基準電位VR
EF1を受けてレベル変換して電位VRB0(たとえば
0.9V),VBD1(たとえば0.8V),VBD2
(たとえば0.7V)を出力するレベル変換回路74と
起動信号SUP2に応じて活性化され基準電位VREF
2(たとえば1.5V)を出力する基準電位発生回路7
6とを含む。
2に示した基準電位発生回路34の構成と同様であり、
抵抗R3,R4の比が異なるのみであるので説明は繰返
さない。
信号PCをゲートに受け電源電位EXTVDDが与えら
れるノードとノードW50との間に接続されるPチャネ
ルMOSトランジスタP18と、ノードW50と接地ノ
ードとの間に接続されるキャパシタC1と、ノードW5
0と接地ノードとの間に接続されゲートに電位VBD0
を受けるNチャネルMOSトランジスタN3D0とを含
む。なお、キャパシタC1は、後に説明するキャパシタ
C2、C3と等しい容量値を有する。
TVDDが与えられるノードとノードW51との間に接
続されゲートにプリチャージ信号PCを受けるPチャネ
ルMOSトランジスタP19と、ノードW51と接地ノ
ードとの間に接続されるキャパシタC2と、ノードW5
1と接地ノードとの間に接続されゲートに電位VBD1
を受けるNチャネルMOSトランジスタN3D1とを含
む。
TVDDが与えられるノードとノードW52との間に接
続されゲートにプリチャージ信号PCを受けるPチャネ
ルMOSトランジスタP20と、ノードW52と接地ノ
ードとの間に接続されるキャパシタC3と、ノードW5
2と接地ノードとの間に接続されゲートに電位VBD2
を受けるNチャネルMOSトランジスタN3D2とを含
む。
0,W51,W52それぞれをデータリセット信号DR
STに応じて接地電位に結合する3つのNチャネルMO
SトランジスタN15と、マイナス入力ノードがノード
W50に接続されプラス入力ノードに基準電位VREF
2を受け信号CPO0を出力するコンパレータCP0
と、マイナス入力ノードがノードW51に接続されプラ
ス入力ノードに基準電位VREF2を受け信号CPO1
を出力するコンパレータCP1と,マイナス入力ノード
がノードW52に接続されプラス入力ノードに基準電位
VREF2を受け信号CPO2を出力するコンパレータ
CP2とを含む。コンパレータCP0〜CP2は、起動
信号SUP2に応じて活性化される。
の構成例を示した回路図である。図7を参照して、レベ
ル変換回路74は、基準電位VREF1が与えられるノ
ードW61と電位VBD2を出力するノードW62との
間に接続される抵抗R18と、ノードW62と電位VB
D1を出力するノードW63との間に接続される抵抗R
17と、ノードW63と電位VBD0を出力するノード
W64との間に接続される抵抗R16と、ノードW64
と接地ノードとの間に接続される抵抗R15とを含む。
抵抗R15,R16,R17,R18は、ばらつき、温
度の影響を受けないように同一の材質であることが好ま
しい。
の構成を示した回路図である。図8を参照して、電源電
位EXTVDDが与えられるノードW71にソースおよ
びバックゲートが接続されノードW72にゲートおよび
ドレインが接続されるPチャネルMOSトランジスタ8
2と、ノードW72とノードW74との間に接続されゲ
ートが入力ノード+INに接続されるNチャネルMOS
トランジスタ86と、ノードW71にソースおよびバッ
クゲートが接続されノードW72にゲートが接続されノ
ードW73にドレインが接続されるPチャネルMOSト
ランジスタ84と、ノードW73とノードW74との間
に接続されゲートに入力ノード−(マイナス)INが接
続されるNチャネルMOSトランジスタ88と、ノード
W74と接地ノードとの間に接続され起動信号SUP2
をゲートに受けるNチャネルMOSトランジスタ90と
を含む。ノードW73はコンパレータの出力ノードとな
り、ノードW73からは信号CPO0が出力される。
も、図8に示したコンパレータCP0と同様な構成を有
し、信号CPO0に代えて信号CPO1,CPO2を出
力する回路であるので説明は繰返さない。
を示した回路図である。図9を参照して、レジスタ64
は、信号CPO0を受けるノードW75とノードW76
との間に接続され起動信号SUP2をゲートに受けるN
チャネルMOSトランジスタ92と、ノードW76に入
力が接続されノードW77に出力が接続されるインバー
タ96と、ノードW77に入力が接続されノードW76
に出力が接続されるインバータ98と、ノードW77に
入力が接続され信号CPR0を出力するインバータ10
0とを含む。
力信号名は異なるが、内部はレジスタ64と同様の構成
を有するため、説明は繰返さない。
成について説明をする。図10は、論理回路70の入出
力値を表わした真理値表を示した図である。
として(CPR2,CPR1,CPR0)が与えられ、
出力として(VBC2,VBC1,VBC0,ROU,
ROL,FAIL)を出力する。
理回路70は、出力として(001100)を出力す
る。同様に、各入力に対する出力は以下のとおりであ
る。
01000)が出力される。入力(010)が与えられ
ると、出力(XXXXX1)が出力される。
XXXX1)が出力される。入力(100)が与えられ
ると、出力(100000)が出力される。
XXXX1)が出力される。入力(110)が与えられ
ると、出力(010000)が出力される。
00010)が出力される。このような真理値表を満た
せば論理回路70はどのような構成でもよい。
表わすと次のようになる。
回路70の構成の一例を示した回路図である。
CPR0,CPR1,CPR2をそれぞれ受けて反転す
るインバータ102,104,106と、インバータ1
02の出力と信号CPR1,CPR2を受ける3入力の
NAND回路108と、NAND回路108の出力を受
けて反転し信号VBC1を出力するインバータ110
と、インバータ104の出力とインバータ106の出力
とを受けるNAND回路112と、NAND回路112
の出力を受けて反転し信号VBC0を出力するインバー
タ114とを含む。
2,104の出力と信号CPR2とを受ける3入力のN
AND回路116と、信号CPR0,CPR1,CPR
2を受ける3入力のNAND回路118と、NAND回
路116,118の出力を受けるNOR回路120と、
NOR回路120の出力を受けて反転し信号VBC2を
出力するインバータ122とを含む。
2,104,106の出力を受ける3入力のNAND回
路124と、NAND回路124の出力を受けて反転し
信号ROUを出力するインバータ126と、信号CPR
0,CPR1とインバータ106の出力とを受ける3入
力のNAND回路128と、NAND回路128の出力
を受けて反転し信号ROLを出力するインバータ130
と、インバータ104,106の出力を受けるNAND
回路132と、信号CPR0,CPR1,CPR2の出
力とを受ける3入力のNAND回路134と、NAND
回路132,134の出力を受けるNOR回路136
と、NOR回路136の出力を受けて反転し誤動作信号
FAILを出力するインバータ138とを含む。
BIASの選択動作について説明する。図5の降圧部3
6に含まれているNチャネルMOSトランジスタN3と
同一サイズで、これになるべく近接して配置されNチャ
ネルMOSトランジスタN3と同じ特性を有するように
配慮されたレプリカトランジスタであるトランジスタN
3D0〜N3D2を用いるのが実施の形態4の特徴であ
る。
チャージされその後トランジスタN3D0〜N3D2に
よってディスチャージされるノードW50,W51,W
52の電位を基準電位VREF2と比較する。
ケンスを示したフローチャートである。
おいて電源が投入される。続いてステップS2において
バイアス電流補償モードにセットされレプリカトランジ
スタN3D0〜N3D2を用いてNチャネルMOSトラ
ンジスタN3のしきい値電圧Vthをモニタし、その結
果をレジスタ64,66,68にラッチする。
減のため、前処理回路62をオフ状態とする。そしてレ
ジスタ64〜68にラッチされたモニタ結果に基づき基
準電位発生回路32Cの出力VBIASのレベルを制御
する。
/アクティブ状態の切換が受付可能となる。
ための動作波形図である。図5、図13を参照して、モ
ード信号MODECが時刻t1においてHレベルになる
ことにより、制御部50が所定の動作を行なう。
ト信号DRSTがHレベルとなり、図6のNチャネルM
OSトランジスタN15が導通状態となり、ノードW5
0,W51,W52が接地電位に結合される。
PCがLレベルに設定され、トランジスタP18,P1
9,P20が導通状態となり、ノードW50,W51,
W52をそれぞれ電源電位EXTVDDにプリチャージ
する。電源電位EXTVDDはここでは3Vであるとし
て説明する。
レベルに設定されプリチャージ信号PCがHレベルに設
定される。すなわち時刻t2〜t3の期間がプリチャー
ジ期間として設定される。起動信号SUP1がHレベル
になると、基準電位発生回路72が活性化され、基準電
位VREF1(1.2V)が発生される。レベル変換回
路74は、基準電位VREF1をもとに電位VBD0
(0.9V),VBD1(0.8V),電位VBD2
(0.7V)を発生する。このような電位が出力される
ように図7の抵抗R15〜R18の抵抗値が定められて
いる。
間として設定される。電位VBD0〜VBD2をそれぞ
れ受けるレプリカトランジスタN3D0〜N3D2のう
ち、ゲート電位がしきい値電圧を超えているトランジス
タが導通状態となり、ノードW50〜W52のうち導通
状態となったトランジスタに接続されているノードがデ
ィスチャージされる。
ベルになる。すると基準電位発生回路76が活性化さ
れ、基準電位VREF2(1.5V)が発生される。同
時にコンパレータCP0,CP1,CP2が活性化さ
れ、基準電位VREF2とノードW50,W51,W5
2の電位との比較動作が行なわれる。基準電位VREF
2以下にディスチャージされたノードに接続されるコン
パレータの出力はHレベルとなる。
8Vとモニタされる場合について説明している。
ャージされ、ノードW50はプリチャージ状態のまま維
持される。これに対応してコンパレータCP1,CP2
の出力する信号CPO1,CPO2はともにHレベルに
変化する。信号CPO0〜CPO2は、図6に示すレジ
スタ64,66,68に入力され信号CPR0〜CPR
2は、信号CPO0〜COP2と同様に変化する。
び起動信号SUP2がLレベルに設定され、前処理回路
62がオフ状態にされる。このとき、レジスタ64,6
6,68の入力部分に配置されているNチャネルMOS
トランジスタが非導通状態となるので、信号CPR0〜
CPR2の値はラッチされており破壊されない。
に従って信号CPR0〜CPR2から信号VBC0〜V
BC2,ROU,ROL,FAILを出力する。信号R
OUはオーバーレンジアッパーの信号で、どのコンパレ
ータもHレベルを出力しなかった場合に活性化される。
このときバイアス電位VBIASは最大の値となるよう
に信号VBC0がHレベルに設定される。一方、信号R
OLはオーバーレンジアンダーの信号で、どのコンパレ
ータもHレベルを出力した場合に活性化される。このと
き、バイアス電位VBIASが最小の値に設定されるよ
うに、信号VBC2がHレベルに設定される。
1,CPR2がともにLレベルで、かつ、信号CPR0
がHレベルである場合のように、このモードが正常に動
作しておればあり得ないような場合に活性化される信号
である。信号FAILにより一旦システムがリセットさ
れた後にバイアス電流補償モードが再実行される。
トランジスタN25が導通状態となり、バイアス電位V
BIASは接地電位となる。
もにHレベルで、かつ、信号CPR0がLレベルの場合
を説明しているので、信号ROU,ROL,FAILは
活性化されない。結局、信号VBC1がHレベルとな
り、トランジスタN23が導通状態となる。
に設定され、基準電位発生回路32Cが活性化される。
この基準電位発生回路32Cは図2の基準電位発生回路
34と本質的には同じ物であり、出力部分にセレクタが
追加されているものである。
基準電位VREF3(0.9V)が発生される。
ルになるかによって基準電位発生回路32Cの出力抵抗
比が選択され、バイアス電位VBIASのレベルが変更
される。ここでは、説明の簡単のためバイアス電位VB
IASは、図6のレベル変換回路74が出力する電位V
BD0〜VBD2のいずれかと同一となるように調整さ
れる例を説明する。
ジスタN23が導通状態となると、バイアス電位VBI
ASは0.8Vに設定される。もしこの場合よりもしき
い値電圧Vthnが0.1Vだけ低くモニタされた場合
には、図6の信号CPR2がHレベルで、かつ、信号C
PR0,CPR1がともにLレベルとなる。そして信号
VBC2がHレベルとなり、NチャネルMOSトランジ
スタN24が導通状態となる。その結果バイアス電位V
BIASとして0.7Vが発生される。
け高くモニタされた場合には、信号CPR0〜CPR2
がすべてLレベルとなる。そして、信号VBC0がHレ
ベルとなり、NチャネルMOSトランジスタN24が導
通状態となる。その結果バイアス電位VBIASとして
0.9Vが発生される。
本しかないためにしきい値電圧Vthnが0.1V上昇
したか、あるいは0.2V上昇したかはわからないが、
それはレベル変換回路74の出力をもっと多くしてそれ
に対応する構成を設けることにより解決される。要する
にしきい値電圧Vthnの変動に応じてバイアス電位V
BIASのレベルを変えることができる。
Sのレベルは電位VBD0〜VBD2のいずれかと同一
レベルに調整される例を説明したが、これに限定される
必要はなく両者の間に何らかのオフセットや係数がかか
っていてもよい。また、ここではプリチャージレベルを
電源電位EXTVDDとしているが、これに限定される
必要はなく、何らかの中間電位であってもかまわない。
が発生され、その結果しきい値電圧Vthnの影響を受
けないバイアス電流Ibiasが降圧部36の差動増幅
回路40に流れることにより、電源電位INTVDDは
1.8Vとなる。なお、この場合は抵抗値R6/R5=
1である。
のレプリカトランジスタを用意する必要があるため、面
積が増えるという問題や、トランジスタN3およびその
レプリカトランジスタ間のマッチングの問題が起きる可
能性がある。
し、時系列的にしきい値電圧Vthnをモニタすること
によりこの問題を解決する。
4Dの構成を示した回路図である。図14を参照して、
電圧降下回路24Dは、モード信号MODECに応じて
信号TCLK,PC,SUP1〜SUP3を出力する制
御部50Dと、制御部50Dの出力を受けて選択信号V
BC0〜VBC2および信号ROを出力し、制御部50
Dに信号CPRを出力する電位選択信号発生部52D
と、信号SUP3に応じて活性化され選択信号VBC0
〜VBC2に応じたバイアス電位VBIASを出力する
基準電位発生回路32Dと、信号SUP3に応じて活性
化され基準電位VREF3を出力する基準電位発生回路
34と、基準電位VREF3およびバイアス電位VBI
ASに応じて電源電位EXTVDDを降下させて電源電
位INTVDDを出力する降圧部36とを含む。
位選択信号発生部52Dと基準電位発生回路32Dとに
よって、図1のしきい値補償回路32と同等な補償回路
が構成されている。
同様な構成であるので説明は繰返さない。また基準電位
発生回路34は図2で説明した基準電位発生回路34と
同様な構成であるので説明は繰返さない。また、基準電
位発生回路32Dは、図5で説明した基準電位発生回路
32Cの構成においてトランジスタN25が設けられて
いない点が異なっているが他の構成は基準電位発生回路
32Cと同様であるので説明は繰返さない。
生部52Dの構成を示した回路図である。
2Dは、電源投入時に所定の期間動作してバイアス電位
VBIASの補償のためのモニタ動作を行なう前処理回
路142と、前処理回路142の出力する信号CPO
0,COUNT1,COUNT0をそれぞれ受けて保持
するレジスタ144,146,148と、レジスタ14
4,146,148の出力する信号CPR,COUNT
1R,COUNT0Rを受けて選択信号VBC0〜VB
C2および信号ROを出力する論理回路150とを含
む。
理回路62の構成において、レプリカトランジスタおよ
びコンパレータを1系統とした回路であり、これらを逐
次比較するように用いる構成となっている。
号SUP1に応じて活性化され基準電位VREF1(た
とえば1.2V)を出力する基準電位発生回路72と、
基準電位VREF1をレベル変換して電位VBDを出力
するレベル変換回路154と、信号TCLKに応じてカ
ウント値を変化させるカウンタ158と、起動信号SU
P2に応じて活性化され基準電位VREF2を出力する
基準電位発生回路76とを含む。
XTVDDが与えられるノードとノードW50との間に
接続されゲートにプリチャージ信号PCを受けるPチャ
ネルMOSトランジスタP18と、ノードW50と接地
ノードとの間に接続されるキャパシタC1と、ノードW
50と接地ノードとの間に接続されゲートにデータリセ
ット信号DRSTを受けるNチャネルMOSトランジス
タN15と、ノードW50と接地ノードとの間に接続さ
れ電位VBDをゲートに受けるNチャネルMOSトラン
ジスタN3D0と、起動信号SUP2に応じて活性化さ
れ基準電位VREFとノードW50の電位とを比較して
信号CPO0を出力するコンパレータCP0を含む。
は、図14における降圧部36の電流源となるNチャネ
ルMOSトランジスタN3のレプリカトランジスタであ
る。したがって、NチャネルMOSトランジスタN3D
0およびN3は近接して配置され、同じ特性を有するよ
うにサイズも等しくされている。
154の構成を示した回路図である。
は、図7で説明したレベル変換回路74の出力電位を信
号COUNT0R,COUNT1Rに応じて選択して出
力する構成となっている。
ードW61とノードW62との間に接続される抵抗R1
8と、ノードW62とノードW63との間に接続される
抵抗R17と、ノードW63とノードW64との間に接
続される抵抗R16と、ノードW64と接地ノードとの
間に接続される抵抗R15とを含む。抵抗R15,R1
6,R17,R18は、ばらつき、温度の影響を受けな
いように同一の材質であることが好ましい。
OUNT0R,COUNT1Rをそれぞれ受けて反転す
るインバータ162,164と、信号COUNT0R,
COUNT1Rを受けるNAND回路166と、NAN
D回路166の出力を受けて反転するインバータ168
と、インバータ162の出力と信号COUNT1Rとを
受けるNAND回路170と、NAND回路170の出
力を受けて反転するインバータ172と、信号COUN
T0Rとインバータ164の出力とを受けるNAND回
路174と、NAND回路174の出力を受けて反転す
るインバータ176とを含む。
W62とノードW82との間に接続されゲートにインバ
ータ168の出力を受けるNチャネルMOSトランジス
タN35と、ノードW63とノードW82との間に接続
されゲートにインバータ172の出力を受けるNチャネ
ルMOSトランジスタN34と、ノードW64とノード
W82との間に接続されゲートにインバータ176の出
力を受けるNチャネルMOSトランジスタN33を含
む。そして、ノードW82からは電位VBDが出力され
る。
の入力に対する出力の値を示した真理値表を表わした図
である。
力として(COUNT1R,COUNT0R,CPR)
を受け、出力として(VBC0,VBC1,VBC2,
RO)を出力する。入力と出力の関係は以下のとおりで
ある。
000)が出力される。入力(001)が与えられる
と、出力(0000)が出力される。
010)が出力される。入力(011)が与えられる
と、出力(0010)が出力される。
100)が出力される。入力(101)が与えられる
と、出力(0100)が出力される。
001)が出力される。入力(111)が与えられる
と、出力(1000)が出力される。
示した回路図である。図18を参照して、論理回路15
0は、信号COUNT0R,COUNT1Rをそれぞれ
受けて反転するインバータ182,184と、信号CO
UNT0R,COUNT1Rを受けるNAND回路18
6と、NAND回路186の出力を受けて反転し信号V
BC0を出力するインバータ200とを含む。
82の出力と信号COUNT1Rとを受けるNAND回
路202と、NAND回路202の出力を受けて反転し
信号VBC1を出力するインバータ206とを含む。
84の出力と信号COUNT0Rとを受けるNAND回
路208と、NAND回路208の出力を受けて反転し
信号VBC2を出力するインバータ212とを含む。
受けて反転するインバータ214と、信号COUNT0
R,COUNT1Rを受けるNAND回路216と、N
AND回路216の出力を受けて反転するインバータ2
18と、インバータ214,218の出力を受けるNA
ND回路220と、NAND回路220の出力を受けて
反転し信号ROを出力するインバータ222とを含む。
ための動作波形図である。図15、図19を参照して、
時刻t1において信号MODECがHレベルに設定され
ることによりバイアス電流補償モードに設定される。以
降図5の制御部50が所定の制御動作を行なう。
DRSTがHレベルに設定されトランジスタN15が導
通状態となりノードW50が接地電位に結合される。
Lレベルに設定され、トランジスタP18が導通状態と
なりノードW50を電源電位EXTVDDに結合する。
電源電位EXTVDDはここでは3Vであるとして説明
をする。
がHレベルに活性化され、またプリチャージ信号PCが
Hレベルに非活性化される。すなわち時刻t2〜t3の
期間がプリチャージ期間として設定される。
ると基準電位発生回路72が活性化され基準電位VRE
F1(1.2V)が発生される。図16に示したレベル
変換回路154は、基準電位VREF1をもとにレジス
タ146,148がそれぞれ出力する信号COUNT1
R,COUNT0Rに基づいて逐次的に階段状の電位と
なる電位VBDを出力する。
ベルに活性化されると基準電位発生回路76が活性化さ
れ基準電位VREF2(1.5V)が発生される。これ
と同時にカウンタ158,レジスタ146,148およ
びコンパレータCP0が活性化される。その後周期的な
タイマ信号である信号TCLKが発生される。
エッジでカウントアップ動作を行ない出力信号COUN
T0,COUNT1…を順次インクリメントさせてい
く。信号COUNT0,COUNT1はそれぞれレジス
タ148,146に入力される。レジスタ148,14
6は入力された信号をそれぞれ信号COUNT0R,C
OUNT1Rとして出力する。
NT1Rが変化することで電位VBDが階段状に0.7
V、0.8V、0.9Vと順に変わっていく。その間に
電位VBDがしきい値電圧Vthnを超えるとノードW
50のディスチャージが急激に起こる。するとノードW
50の電位は基準電位VREFの1.5V以下になる。
Vであるとモニタされる場合が図示されている。その結
果、時刻t6において信号CPO0がHレベルとなり、
応じてレジスタ144の出力する信号CPRがHレベル
となる。信号CPRは図14の制御部50Dに入力され
ており、制御部50Dは起動信号SUP1およびSUP
2をLレベルに設定し、前処理回路142を非活性化さ
せる。このとき信号COUNT0,COUNT1,CP
Rの情報はレジスタ148,146および144にそれ
ぞれラッチされており失われることはない。また図1
7、図18で説明した論理回路150は、信号COUN
T0,COUNT1,CPRから信号RO,VCB0〜
VCB2を出力する。信号ROはレンジオーバー信号で
カウンタが最終までカウントアップしても信号CPRが
Hレベルとならなかった場合に活性化される信号であ
る。図19の波形図では、信号COUNT0RがLレベ
ルで、信号COUNT1Rおよび信号CPRはともにH
レベルであるので、その結果信号VBC1はHレベルと
なる。
ベルに設定され基準電位発生回路34および基準電位発
生回路32Dが活性化される。応じて基準電位VREF
3として0.9Vが発生される。
で、図14のトランジスタN24が導通状態となり、基
準電位発生回路32Dはバイアス電位VBIASとして
0.8Vを発生する。
VBIASのレベルは図15のノードW50がディスチ
ャージされたときの電位VBDと同一レベルに調整され
る例を説明する。
け低くなった場合には、カウンタ値が1つ少ない値でレ
ジスタにラッチされる。すると信号COUNT0R,C
OUNT1R,CPRはそれぞれH,L,Hレベルとな
り、信号VBC2がHレベルになり図14のトランジス
タN14が導通状態となる。その結果バイアス電位VB
IASとして0.7Vが発生される。
け高くなった場合には信号COUNT0R,COUNT
1R,CPRはそれぞれH,H,Hレベルとなり、信号
VBC0がHレベルとなるので図14のトランジスタN
22が導通状態となる。その結果バイアス電位VBIA
Sとして0.9Vが発生される。図15ではカウンタ出
力が2ビットしかないためにしきい値電圧Vthnが
0.1V上昇したか0.2V上昇したかがわからない
が、それはビット数をもっと多くすれば解決される。要
するにしきい値電圧Vthnの変動に応じてバイアス電
位VBIASのレベルを変えることができる。
のレベルは電位VBDと同一レベルに調整される例を説
明したが、これに限定される必要はない。両者の間に何
らかのオフセットがあったり係数がかかっていたりして
もかまわない。また、ここではプリチャージレベルを電
源電位EXTVDDとしているが、これに限定される必
要はなく、何らかの中間電位であってもかまわない。
降下回路を用いることにより適切なバイアス電位VBI
ASが発生されしきい値電圧Vthnの影響を受けない
バイアス電流Ibiasが差動増幅回路に流れ電源電位
INTVDDは1.8Vとなる。このときは抵抗値はR
6/R5=1となるようにに設定されている。
の電圧降下回路24Eの構成を示した回路図である。
は、基準電位VREFとバイアス電位VBGRとを出力
する基準電位発生回路34Eと、基準電位VREFおよ
びバイアス電位VBGRとを受けてこれらに応じて電源
電位EXTVDDを降下させて電源電位INTVDDを
出力する降圧部36Eとを含む。
基準電位発生回路34の構成において差動増幅回路38
に代えて差動増幅回路38Eを含み、ノードW11から
バイアス電位VBGRを出力する点が基準電位発生回路
34と異なる。基準電位発生回路34Eの他の構成は基
準電位発生回路34と同様であるので説明は繰り返さな
い。
の構成において差動増幅回路40に代えて差動増幅回路
40Eを含む。差動増幅回路40Eの構成は、トランジ
スタN3に代えてトランジスタN3Eが用いられる点が
差動増幅回路40の構成と異なる。降圧部36Eの他の
構成は、図2で説明した降圧部36と同様であるので説
明は繰返さない。
降圧された内部電源電位である電源電位INTVDDの
負荷回路26で用いられているNチャネルMOSトラン
ジスタN100と同様に低圧用トランジスタである。低
圧用トランジスタは、酸化膜が薄く最小ゲート長の短い
トランジスタであり、低い電源電圧で高速動作が可能な
ようにしきい値電圧が低く調整されている場合が多い。
負荷回路は図20では例としてPチャネルMOSトラン
ジスタP100とNチャネルMOSトランジスタN10
0からなるインバータが内部回路の例として示されてい
る。
1.8Vで駆動される。電圧降下回路24EのNチャネ
ルMOSトランジスタのうちトランジスタN3Eを除く
NチャネルMOSトランジスタは3ボルト系の高圧用ト
ランジスタである。3ボルト系の高圧用トランジスタに
比べ低圧用トランジスタはより低い電源電位で動作でき
なければならないため、しきい値電圧のばらつきはより
厳しく管理されしきい値電圧のばらつきの絶対値は3ボ
ルト系のトランジスタのしきい値のばらつきの絶対値よ
りも小さい。
いので同じバイアス電位VBGRに対してVgs−Vt
hnの絶対値が大きいくなり、相対的にしきい値電圧V
thnのばらつきの影響は小さくなる。またしきい値電
圧のばらつきも小さく管理されているのでVgs−Vt
hnの変化量はさらに小さくできる。つまり図23で示
した従来の電圧降下回路524のNチャネルMOSトラ
ンジスタN3を低圧トランジスタに代えることにより従
来の回路よりもバイアス電流Ibiasの変動を小さく
できる。
の電圧降下回路24Fの構成を示した回路図である。
は、基準電位VREF(たとえば0.9V)およびバイ
アス電位VBGR(たとえば1.2V)を出力する基準
電位発生回路34Eと、バイアス電位VBGRをレベル
変換してバイアス電位VBIAS(たとえば1.8V)
を出力するレベル変換回路300と、バイアス電位VB
IASおよび基準電位VREFに応じて電源電位EXT
VDDを降下させて電源電位INTVDDを出力する降
圧部36とを含む。
で説明したため説明は繰返さない。また降圧部36の構
成は、図2で説明しているので説明は繰返さない。
300の構成を示した回路図である。
は、外部電源電位EXTVDDにソースおよびバックゲ
ートが結合されノードW76にゲートおよびドレインが
接続されるPチャネルMOSトランジスタP21と、ノ
ードW76とノードW78との間に接続されゲートがノ
ードW80に接続されるNチャネルMOSトランジスタ
N16と、電源電位EXTVDDにソースおよびバック
ゲートが結合されノードW76にゲートが接続されノー
ドW77にドレインが接続されるPチャネルMOSトラ
ンジスタP22と、ノードW77とノードW78との間
に接続されゲートにバイアス電位VBGRを受けるNチ
ャネルMOSトランジスタN17と、ノードW78と接
地ノードとの間に接続されゲートにバイアス電位VBG
Rを受けるNチャネルMOSトランジスタN18とを含
む。
位EXTVDDにソースおよびバックゲートが結合され
ノードW77にゲートが接続されノードW79にドレイ
ンが接続されるPチャネルMOSトランジスタP23
と、ノードW79とノードW80との間に接続される抵
抗R16と、ノードW80と接地ノードとの間に接続さ
れる抵抗R15とを含む。ノードW79からはバイアス
電位VBIASが出力される。
同様な原理に基づき、今度はバイアス電位VBIASを
レベル変換回路300により1.8V程度に昇圧してゲ
ート電位VGを上げることによりVgs−Vthnの絶
対値を大きくすることを狙ったものである。
電位VBIASはトランジスタN3のゲートを駆動する
だけでよい。したがって外部に対して負荷電流は流れな
い。そこでトランジスタP21,P22,P23,N1
6,N17,N18のサイズは、消費電流が極小になる
ように意図的に小さく決定される。
ように抵抗比が決定される。このように、バイアス電位
をレベル変換して昇圧しトランジスタN3に与えること
により余分な電流消費をすることなくバイアス電流Ib
iasの変動をより小さくすることができる。
存しないバイアス電流を有する差動増幅回路に本発明を
適用する場合を示しているが、これに限定される必要は
なく、差動増幅回路はさまざまな半導体装置(たとえば
センスアンプ、コンパレータ等)に用いられる回路であ
り、それらに対しても本発明は有用であることをここに
明記する。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
値電圧が変動した場合でも、差動増幅器のバイアス電流
が変動しないので、消費電流が少なくてすみ、かつ、応
答速度が速い差動増幅回路が実現できる。
に記載の半導体装置の奏する効果に加えて、差動増幅回
路を用いて内部電源電位を発生する電圧降下回路が実現
できる。
に記載の半導体装置の奏する効果に加えて、メモリアレ
イ部分に電圧降下回路の出力が供給された半導体装置を
実現できる。
項2に記載の半導体装置の奏する効果に加えて、しきい
値電圧の変化に追従する制御電位の発生が実現できる。
求項2に記載の半導体装置の奏する効果に加えて、しき
い値をモニタして適切な制御電位を定めることができ
る。
請求項2に記載の半導体装置の奏する効果に加えて、差
動増幅の対をなすトランジスタに対するバイアスレベル
の確保が可能である。
2に記載の半導体装置の奏する効果に加えて、発生され
る基準電位がより低い場合でも動作可能な電圧降下回路
が実現できる。
高圧用と低圧用の2種類のトランジスタを含む場合に、
バイアス電流を定める電流源となるトランジスタに低圧
用トランジスタを使用することで、バイアス電流の変動
を小さく抑えることができ、消費電流が少なくてすみ、
かつ、応答速度が速い内部電源電位が得られる。
17に記載の半導体装置の奏する効果に加えて、発生さ
れる基準電位がより低い場合でも動作可能な電圧降下回
路が実現できる。
17に記載の半導体装置の奏する効果に加えて、メモリ
アレイ部分に電圧降下回路の出力が供給された半導体装
置を実現できる。
バイアス電流を定める電流源となるトランジスタのゲー
トに基準電位を昇圧して与えることにより、バイアス電
流の変動を小さく抑えることができ、消費電流が少なく
てすみ、かつ、応答速度が速い内部電源電位が得られ
る。
22に記載の半導体装置の奏する効果に加えて、発生さ
れる基準電位がより低い場合でも動作可能な電圧降下回
路が実現できる。
22に記載の半導体装置の奏する効果に加えて、メモリ
アレイ部分に電圧降下回路の出力が供給された半導体装
置を実現できる。
ロック図である。
る。
示した回路図である。
示す回路図である。
示した回路図である。
を示した回路図である。
示した回路図である。
した回路図である。
路図である。
表を示した図である。
構成の一例を示した回路図である。
したフローチャートである。
波形図である。
を示した回路図である。
の構成を示した回路図である。
成を示した回路図である。
する出力の値を示した真理値表を表わした図である。
図である。
波形図である。
を示した回路図である。
を示した回路図である。
成を示した回路図である。
回路図である。
る電圧降下を説明するための図である。
入力バッファ、8 コントロール回路、10 ロウデコ
ーダ、12 コラムデコーダ、14 メモリセルアレ
イ、16 センスアンプ帯、18 ブロック、20 出
力バッファ、22入力バッファ、24,24A〜24F
電圧降下回路、26 負荷回路、32C,32D,3
4,34E,72,76 基準電位発生回路、32 し
きい値補償回路、36,36A,36B,36E 降圧
部、38,38E,40,40A,40B,40E,5
4 差動増幅回路、50,50D 制御部、52,52
D電位選択信号発生部、62,142 前処理回路、7
0,150 論理回路、74,154,300 レベル
変換回路、158 カウンタ、64,66,68,14
4,146,148 レジスタ、BLP ビット線対、
R1〜R18,R1A,R2A,R10A 抵抗、C1
〜C3 キャパシタ、CP0〜CP2 コンパレータ、
MC メモリセル、N1〜N100,N3A,N1B,
N2B,N3D0〜N3D2,N3E NチャネルMO
Sトランジスタ、P1〜P100,P1A,P2A P
チャネルMOSトランジスタ、Q0〜Qj+s pnp
トランジスタ、WL ワード線。
Claims (24)
- 【請求項1】 MOSトランジスタのしきい値電圧に応
じた制御電位を出力するしきい値補償回路と、 第1の入力電位と第2の入力電位との電位差を増幅する
差動増幅回路とを備え、 前記差動増幅回路は、前記制御電位をゲートに受け、前
記制御電位に応じて前記差動増幅回路のバイアス電流を
定める第1のMOSトランジスタを含む、半導体装置。 - 【請求項2】 負荷回路と、 外部から与えられる第1の電源電位と第2の電源電位と
の間に接続され、ゲート電位が前記差動増幅回路の出力
に応じて制御され、前記第1の電源電位を降下させた前
記第2の電源電位を前記負荷回路に供給する第2のMO
Sトランジスタとをさらに備え、 前記第1の入力電位は、基準電位であり、 前記第2の入力電位は、前記第2の電源電位に応じた内
部電位である、請求項1に記載の半導体装置。 - 【請求項3】 前記負荷回路は、 行列状に配列されるメモリセルを有するメモリアレイを
含む、請求項2に記載の半導体装置。 - 【請求項4】 前記しきい値補償回路は、 第3のMOSトランジスタと、 前記第3のMOSトランジスタと直列に接続される第1
のダイオード回路と、前記第3のMOSトランジスタと
カレントミラーを形成する第4のMOSトランジスタ
と、 前記第4のMOSトランジスタと直列に接続される第2
のダイオード回路とを含む、請求項2に記載の半導体装
置。 - 【請求項5】 前記第1のダイオード回路は、 第1のダイオード素子を含み、 前記第2のダイオード回路は、 互いに並列接続される複数の第2のダイオード素子を含
む、請求項4に記載の半導体装置。 - 【請求項6】 前記第1のダイオード回路は、 第1のダイオード素子を含み、 前記第2のダイオード回路は、 同一のバイアス電位が印加された場合に前記第1のダイ
オード素子に流れる電流の所定係数倍の電流が流れるよ
うにpn接合面積が前記第1のダイオード素子とは異な
る第2のダイオード素子を含む、請求項4に記載の半導
体装置。 - 【請求項7】 前記第1、第3、第4のMOSトランジ
スタは、同じ導電型である、請求項4に記載の半導体装
置。 - 【請求項8】 前記しきい値補償回路は、 前記第1のMOSトランジスタと同じしきい値電圧を有
するように、前記第1のMOSトランジスタと実質的に
同じトランジスタサイズを有し前記第1のMOSトラン
ジスタと近接配置され、前記第1のMOSトランジスタ
と導電型が等しい複数の第3のMOSトランジスタと、 前記複数の第3のMOSトランジスタのドレインを所定
の電位に充電するプリチャージ回路と、 前記複数の第3のMOSトランジスタのドレインが前記
所定の電位にプリチャージされた後に、前記複数の第3
のMOSトランジスタのゲートにそれぞれ異なる複数の
電位を与える電位発生回路と、 前記複数の第3のMOSトランジスタのドレインの電位
を観測し、観測結果に応じて前記制御電位を決定する論
理回路とを含む、請求項2に記載の半導体装置。 - 【請求項9】 前記しきい値補償回路は、 前記第1の電源電位から複数のバイアス基準電位を出力
する電位発生部と、 前記論理回路の出力に応じて前記複数のバイアス基準電
位のうちから前記制御電位を選択する選択部とをさらに
含む、請求項8に記載の半導体装置。 - 【請求項10】 前記しきい値補償回路は、 前記第1のMOSトランジスタと同じしきい値電圧を有
するように、前記第1のMOSトランジスタと実質的に
同じトランジスタサイズを有し前記第1のMOSトラン
ジスタと近接配置され、前記第1のMOSトランジスタ
と導電型が等しい第3のMOSトランジスタと、 前記第3のMOSトランジスタのドレインを所定の電位
に充電するプリチャージ回路と、 前記第3のMOSトランジスタのドレインが前記所定の
電位にプリチャージされた後に、前記第3のMOSトラ
ンジスタのゲートに逐次複数の異なる電位を与える電位
発生回路と、 前記第3のMOSトランジスタのドレイン電位を観測
し、観測結果に応じて前記制御電位を決定する論理回路
とを含む、請求項2に記載の半導体装置。 - 【請求項11】 前記しきい値補償回路は、 前記第1の電源電位から複数のバイアス基準電位を出力
する電位発生部と、 前記論理回路の出力に応じて前記複数のバイアス基準電
位のうちから前記制御電位を選択する選択部とをさらに
含む、請求項10に記載の半導体装置。 - 【請求項12】 前記第1のMOSトランジスタは第1
導電型であり、ソースが接地電位に結合され、 前記差動増幅回路は、 第1の電源電位と接地電位との間に前記第1のMOSト
ランジスタと直列に接続される第2導電型の第3のMO
Sトランジスタと、 前記第3のMOSトランジスタとカレントミラー対をな
す前記第2導電型の第4のMOSトランジスタと、 前記第4のMOSトランジスタを介して前記第1の電源
電位から電流が供給され、差動増幅のための対をなす第
5、第6のMOSトランジスタとをさらに含む、請求項
2に記載の半導体装置。 - 【請求項13】 前記第1のMOSトランジスタは第1
導電型であり、ソースが接地電位に結合され、 前記差動増幅回路は、 前記第1導電型であり、各々のソースおよびバックゲー
トがともに前記第1のMOSトランジスタのドレインに
接続され、差動増幅のための対をなす第3、第4のMO
Sトランジスタと、 それぞれのドレインが前記第3、第4のMOSトランジ
スタのドレインに接続されカレントミラー対をなす第2
導電型の第5、第6のMOSトランジスタをさらに含
む、請求項2に記載の半導体装置。 - 【請求項14】 前記第2の電源電位を分圧して前記内
部電位を出力する分圧部をさらに備える、請求項2に記
載の半導体装置。 - 【請求項15】 第1の入力電位と第2の入力電位との
電位差を増幅する差動増幅回路を備え、 前記差動増幅回路は、 制御電位をゲートに受け、前記制御電位に応じて前記差
動増幅回路のバイアス電流を定める第1のMOSトラン
ジスタと、 前記第1のMOSトランジスタよりもしきい値電圧が高
く、差動増幅のための対をなす第2、第3のMOSトラ
ンジスタとを含む、半導体装置。 - 【請求項16】 負荷回路と、 外部から与えられる第1の電源電位と第2の電源電位と
の間に接続され、ゲート電位が前記差動増幅回路の出力
に応じて制御され、前記第1の電源電位を降下させた前
記第2の電源電位を前記負荷回路に供給する第4のMO
Sトランジスタとをさらに備え、 前記第1の入力電位は、基準電位であり、 前記第2の入力電位は、前記第2の電源電位に応じた内
部電位である、請求項15に記載の半導体装置。 - 【請求項17】 前記負荷回路は、 前記第2の電源電位を動作電源電位とする場合に最適動
作するように調整された第1の種類の第5のMOSトラ
ンジスタを含み、 前記第2、第3のMOSトランジスタは、前記第1の電
源電位を動作電源電位とする場合に最適動作するように
調整された第2の種類のMOSトランジスタであり、 前記第1のMOSトランジスタは、前記第1の種類のM
OSトランジスタである、請求項16に記載の半導体装
置。 - 【請求項18】 前記第1〜第3、第5のMOSトラン
ジスタは第1導電型であり、 前記第2、第3のMOSトランジスタのソースはともに
前記第1のMOSトランジスタのドレインに接続され、 前記第1のMOSトランジスタのソースは接地電位に結
合され、 前記差動増幅回路は、 それぞれのドレインが前記第2、第3のMOSトランジ
スタのドレインに接続されカレントミラー対をなす第2
導電型の第6、第7のMOSトランジスタをさらに含
む、請求項17に記載の半導体装置。 - 【請求項19】 前記電圧降下回路は、 前記第2の電源電位を分圧して前記内部電位を出力する
分圧部をさらに含む、請求項17に記載の半導体装置。 - 【請求項20】 前記負荷回路は、 行列状に配列されるメモリセルを有するメモリアレイを
含む、請求項17に記載の半導体装置。 - 【請求項21】 外部から与えられる第1の電源電位を
動作電源電位として受け、第1、第2の基準電位を発生
する基準電位発生回路と、 前記第1の基準電位を昇圧して制御電位を出力するレベ
ル変換回路と、 前記第2の基準電位と第1の入力電位との電位差を増幅
する差動増幅回路を備え、 前記差動増幅回路は、 前記制御電位をゲートに受け、前記制御電位に応じて前
記差動増幅回路のバイアス電流を定める第1のMOSト
ランジスタを含む、半導体装置。 - 【請求項22】 負荷回路と、 前記第1の電源電位と第2の電源電位との間に接続さ
れ、ゲート電位が前記差動増幅回路の出力に応じて制御
され、前記第1の電源電位を降下させた前記第2の電源
電位を前記負荷回路に供給する第2のMOSトランジス
タとをさらに備え、 前記第1の入力電位は、前記第2の電源電位に応じた内
部電位である、請求項21に記載の半導体装置。 - 【請求項23】 前記電圧降下回路は、 前記第2の電源電位を分圧して前記内部電位を出力する
分圧部をさらに含む、請求項22に記載の半導体装置。 - 【請求項24】 前記負荷回路は、 行列状に配列されるメモリセルを有するメモリアレイを
含む、請求項22に記載の半導体装置。
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