KR100549938B1 - 반도체 메모리 장치의 내부 전압 변환회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 변환회로를 공개한다. 그 회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호 발생하기 위한 차동 증폭기, 레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 일정한 레벨의 전압을 발생하기 위한 제1레벨 쉬프트된 기준전압 발생수단, 및 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 온도 변화에 무관하고 상기 외부 전원전압의 증가에 따라 증가하는 상기 레벨 쉬프트된 기준전압을 발생하기 위한 제2레벨 쉬프트된 기준전압 발생수단으로 구성되어 있다. 따라서, 반도체 메모리 장치의 번-인 테스트시에 온도의 증가에 따라 내부 전압이 계속적으로 증가하지 않게 됨으로써 파워 버스트를 방지할 수 있다.

Description

반도체 메모리 장치의 내부 전압 변환회로{Internal voltage converter of a semiconductor memory device}
도1은 종래의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.
도2는 도1에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.
도3은 종래의 일실시예의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.
도4는 도3에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.
도5는 종래의 다른 실시예의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.
도6은 도5에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.
도7은 본 발명의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.
도8은 도7에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도의 변화에 따른 내부 전압 레벨의 변화가 없는 반도체 메모리 장치의 내부 전압 변환회로에 관한 것이다.
종래의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압의 변화에 상관없이 내부에 일정한 전압을 공급하는 회로로서, 온도 변화에 대해서도 안정한 내부 전압을 발생하여야 한다.
도1은 반도체 메모리 장치의 내부 전압 변환회로의 블록도로서, 기준전압 발생회로(10), 레벨 쉬프터(20), 및 내부 전압(IVC) 구동회로(30)로 구성되어 있다.
기준전압 발생회로(10)는 기준전압(REF0)을 발생한다. 레벨 쉬프터(20)는 기준전압(REF0)과 전압(SREF)을 비교하여 전압(SREF)의 레벨이 기준전압(REF0)의 레벨보다 낮은 경우에는 전압(SREF)의 레벨을 높이고 전압(SREF)의 레벨이 기준전압(REF0)의 레벨보다 높은 경우에는 전압(SREF)의 레벨을 낮게한다. IVC구동회로(30)는 전압(SREF)의 전류 구동 능력보다 보다 큰 전류 구동 능력을 가진 내부 전압(IVC)을 발생한다.
도2는 도1에 나타낸 종래의 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 레벨 쉬프터의 출력전압(SREF)의 변화를 나타내는 것이다.
도2로부터, 외부 전원전압(VEXT)이 4.2V이하에는 외부 전원전압(VEXT)의 증 가에 따라 전압(SREF)이 증가하고, 외부 전원전압(VEXT)이 4.2V에서 6.2V사이에서는 전압(SREF)이 3.4V로 일정하고, 외부 전원전압(VEXT)이 6.2V이상에서는 외부 전원전압(VEXT)의 증가에 따라 전압(SREF)이 증가함을 알 수 있다.
그런데, 종래의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압의 증가에 따라 내부 전압의 레벨이 증가하는 구간에서, 온도 변화에 따라서 내부 전압 레벨의 변화가 달라지게 된다는 문제점이 있었다.
따라서, 번 인(burn in)시에 내부 전압의 레벨을 계속적으로 상승하여 칩의 파워 버스트(burst)를 유발하게 된다는 문제점이 있었다.
본 발명의 목적은 온도의 변화에 따른 내부 전압의 변화가 없는 반도체 메모리 장치의 내부 전압 변환회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호 발생하기 위한 차동 증폭기, 레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 일정한 레벨의 전압을 발생하기 위한 제1레벨 쉬프트된 기준전압 발생수단, 및 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 온도 변화에 무관하고 상기 외부 전원전압의 증가에 따라 증가하는 상기 레벨 쉬프트된 기준전압을 발생하기 위 한 제2레벨 쉬프트된 기준전압 발생수단을 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전압 변환회로를 설명하기 전에 종래의 반도체 메모리 장치의 내부 전압 변환회로를 설명하면 다음과 같다.
도3은 종래의 반도체 메모리 장치의 내부 전압 변환회로의 일실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 저항들(R1, R2), 및 NPN트랜지스터들(Q1, Q2, Q3)로 구성되어 있다.
도3의 구성에서, PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2, N3)은 차동 증폭기를 구성한다.
상술한 바와 같이 구성된 내부 전압 변환회로의 동작을 설명하면 다음과 같다.
기준전압(REF0)은 기준전압 발생회로(10)로부터 발생되는 일정한 레벨의 전압이다. 먼저, 전압(REF0M)의 레벨이 기준전압(REF0)의 레벨보다 높아지면 차동 증폭기의 전압(REF0MD)의 레벨이 낮아지게 된다. 이에 따라, PMOS트랜지스터(P1)가 온되어 PMOS트랜지스터(P1)를 통하여 흐르는 전류가 증가하게 된다. 따라서, 전압(REF0D)의 레벨은 높아지게 된다. 이에 따라, PMOS트랜지스터(P3)를 통하여 흐르는 전류가 감소하게 되고, 따라서, 전압(REF0M)의 레벨은 낮아지게 된다. 따라서, 기준전압(REF0)의 레벨로 동일하게 된다. 반대로, 전압(REF0M)의 레벨이 기준전압(REF0)의 레벨보다 낮아지면 차동 증폭기의 전압(REF0MD)의 레벨이 높아지고, NMOS트랜지스터(N1)가 온되어 전압(REF0D)이 레벨이 낮아지게 된다. 이에 따라, PMOS트랜지스터(P3)를 통하여 흐르는 전류가 증가하게 되고, 따라서, 전압(REF0D)의 레벨은 높아지게 된다. 따라서, 기준전압(REF0)의 레벨로 동일하게 된다.
그런데, 전압(SREF)이 외부 전원전압(VEXT)을 따라서 증가하는 구간에서는 전압(SREF)과 외부 전원전압(VEXT)의 전압 차이가 NPN트랜지스터들의 베이스-에미터간 전압(Vbe)의 3배이상 차이가 나게 되면 외부 전원전압(VEXT)에서 NPN트랜지스터들(Q1, Q2, Q3)로 구성된 다이오우드를 통하여 전류가 흐르게 되어 전압(SREF)의 레벨은 외부 전원전압(VEXT)의 증가에 따라 증가하게 된다. 그러나, NPN트랜지스터들의 베이스-에미터간 전압(Vbe)은 온도가 증가함에 따라 감소하기 때문에 온도가 증가할수록 전압(SREF)의 증가가 커지게 된다.
이러한 문제는 반도체 메모리 장치의 번-인 테스트시에 내부 전압의 레벨을 계속 상승시켜 파워 버스트를 유발하게 된다.
도4는 도3에 나타낸 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 전압(SREF)의 변화를 나타내는 그래프이다.
도4로부터, 외부 전원전압(VEXT)이 전압(SREF)보다 일정 전압이상 크게 될 때, 전압(SREF)의 레벨이 외부 전원전압(VEXT)의 증가에 따라 증가함을 알 수 있다. 그러나, NPN트랜지스터의 베이스-에미터사이의 전압(Vbe)이 온도가 -10℃에서 125℃로 증가함에 따라 감소하기 때문에 외부 전원전압(VEXT)이 증가할수록 전압(SREF)이 낮은 레벨에서 증가함을 알 수 있다.
따라서, 상술한 바와 같이 반도체 메모리 장치의 번-인 테스트시에 내부 전 압의 레벨을 계속 상승시켜 반도체 메모리 장치의 파워 버스트를 유발하게 된다는 문제점이 있었다.
도5는 종래의 반도체 메모리 장치의 내부 전압 변환회로의 다른 실시예의 회로도로서, 도3에 나타낸 회로의 구성과 동일하며 단지 3개의 NPN트랜지스터들(Q1, Q2, Q3)대신에 다이오우드 구성의 PMOS트랜지스터들(P4, P5, P6)로 구성되어 있다.
도5에 나타낸 내부 전압 변환회로의 동작은 도3에 나타낸 회로의 동작과 동일하다.
단지, 전압(SREF)이 외부 전원전압(VEXT)을 따라서 증가하는 구간에서는 전압(SREF)과 외부 전원전압(VEXT)의 전압 차이가 PMOS트랜지스터들의 문턱전압(Vt)의 3배이상 차이가 나게 되면 외부 전원전압(VEXT)에서 PMOS트랜지스터들(P1, P2, P3)로 구성된 다이오우드를 통하여 전류가 흐르게 되어 전압(SREF)의 레벨은 외부 전원전압(VEXT)의 증가에 따라 증가하게 된다.
도6은 도5에 나타낸 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 전압(SREF)의 변화를 나타내는 그래프이다.
도6으로부터, 외부 전원전압(VEXT)이 전압(SREF)보다 일정 전압이상 크게 될 때, 전압(SREF)의 레벨이 외부 전원전압(VEXT)의 증가에 따라 증가함을 알 수 있다. 그러나, PMOS트랜지스터의 문턱전압(Vt)이 온도가 -10℃에서 125℃로 증가함에 따라 감소하기 때문에 외부 전원전압(VEXT)이 증가할수록 전압(SREF)이 낮은 레벨에서 증가함을 알 수 있다.
따라서, 종래의 반도체 메모리 장치의 내부 전압 변환회로는 온도의 증가에 따라 내부 전압의 레벨을 계속적으로 증가시켜 번-인시에 파워 버스트를 유발하게 된다는 문제점이 있었다.
도7은 본 발명의 반도체 메모리 장치의 내부 전압 변환회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 및 저항들(R1, R2)의 구성은 도5에 나타낸 회로의 구성과 동일하고, 도5에 나타낸 다이오우드 구성의 PMOS트랜지스터들(P4, P5, P6)대신에 PMOS트랜지스터들(P7, P8, P9)을 외부 전원전압(VEXT)과 전압(SREF) 발생단자사이에 직렬로 연결하고, PMOS트랜지스터들(P7, P8, P9)의 게이트로 내부 전압(IVC), 또는 전압(SREF)이 인가되도록 구성되어 있다. 그리고, 도시하지는 않았지만 내부 전압(IVC), 또는 전압(SREF)대신에 소정 레벨의 기준전압을 인가하여도 상관없다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 및 저항들(R1, R2)의 동작은 도3에 나타낸 회로의 동작과 동일하므로 도3의 동작 설명을 참고하면 될 것이다. PMOS트랜지스터들(P7, P8, P9)은 외부 전원전압(VEXT)과 내부 전압(IVC)의 차이가 PMOS트랜지스터들의 문턱전압이상이 PMOS트랜지스터들이 온된다. 그러면, 전압(SREF)의 레벨은 외부 전원전압(VEXT)에서 PMOS트랜지스터들(P7, P8, P9)에 의한 드레인-소스간 전압(Vds)에 의한 전압 강하만큼 감소한 레벨이 된다. 따라서, 전압(SREF)의 레벨은 PMOS트랜지스터들(P7, P8, P9)의 드레인-소스간 전압(Vds)의 강하를 이용하여 전압(SREF)의 레벨의 변화가 외부 전원전압(VEXT)의 레벨의 변화를 따라 증가하게 된다.
즉, 도7에서는 온도 변화에 따라서 변화하지 않는 PMOS트랜지스터들(P7, P8, P9)의 드레인-소스간 전압(Vds)의 강하를 이용하기 때문에 온도 변화에 따라 내부 전압(IVC)의 변화가 동일하게 된다.
도8은 도7에 나타낸 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 전압(SREF)의 변화를 나타내는 그래프이다.
도8로부터, 외부 전원전압(VEXT)의 레벨의 증가에 따라 전압(SREF)의 레벨이 증가하는 구간에서 온도 변화에 따라 전압(SREF)의 레벨의 증가에 변화가 없음을 알 수 있다. 즉, 도5로부터, 온도가 -10℃, 25℃, 및 125℃로 변화하더라도 내부 전압(IVC)의 변화 그래프가 거의 동일함을 알 수 있다.
따라서, 본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 온도 변화에 따라 변화하지 않는 PMOS트랜지스터의 드레인-소스간 전압 차를 이용하여 전압(SREF)을 발생하기 때문에 내부 전압이 온도 변화에 따라 거의 일정하게 된다.
상술한 실시예에서는 3개의 PMOS트랜지스터들(P7, P8, P9)을 직렬 연결한 구성을 나타내었지만 PMOS트랜지스터들의 개수에는 제한이 없다. 즉, 3개보다 작은 수도 있고 3개보다 많을 수도 있다.
본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압과 내부 전압과의 레벨 차이가 소정 레벨이상이 되더라도 온도 변화에 따라 내부 전압의 레벨이 변화하지 않도록 함으로써 반도체 메모리 장치의 번-인 테스트시에 파워 버스트를 방지할 수 있다.

Claims (3)

  1. 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호를 발생하기 위한 차동 증폭기;
    레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배부;
    상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 상기 레벨 쉬프트된 기준전압을 발생하기 위한 제1 기준전압 발생부; 및
    상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 상기 외부 전원전압의 증가에 따라 상기 레벨 쉬프트된 기준 전압이 증가하도록 하며, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압 발생단자사이에 직렬 연결되고 상기 레벨 쉬프트된 기준전압이 인가되는 게이트를 가진 소정수의 PMOS트랜지스터들을 갖는 제2 기준전압 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환회로.
  2. (삭제)
  3. (삭제)
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