KR100452323B1 - 반도체 메모리 장치의 기준전압 선택회로 및 그 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에서 복수의 기준전압 발생기를 구비하여 서로 다른 기준전압을 선택함에 따라 내부 전원전압이나 고전압을 변화시킬 수 있는 반도체 장치의 기준전압 선택회로 및 그 방법에 관한 것이다.
본 발명은 복수의 기준전압을 선택적으로 공급하여 내부 전원전압(IVC)와 고전압(VPP)을 각각 변경할 수 있도록 하기 위해, 제 1 및 제2 기준전압을 생성하는 복수의 기준전압 발생기와, 상기 제 1 또는 제2 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와, 상기 제1 또는 제2 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기를 구비하여 외부로부터 입력되는 기준전압 선택신호에 따라 상기 제1 및 제 2 기준전압 중에 하나의 기준전압이 상기 고전압 발생기로 입력되도록 선택하거나 상기 제1 및 제 2 기준전압 중에 하나의 기준전압이 내부 전원전압 발생기로 입력되도록 한다.
Description
본 발명은 반도체 장치의 기준전압 선택회로에 관한 것으로, 특히 반도체 메모리 장치에서 복수의 기준전압 발생기를 구비하여 서로 다른 기준전압을 선택함에 따라 내부 전원전압(IVC)이나 고전압(VPP)을 변화시킬 수 있는 반도체 장치의 기준전압 선택회로 및 그 방법에 관한 것이다.
최근들어 반도체 메모리장치는 일반적으로 저전압, 저소비 전력화를 위하여, 외부 전원 전압을 입력하여 이보다 낮은 내부 전압을 발생하는 내부 전압 발생 회로를 채용하고 있다. 예를 들어, EDO DRAM과 같은 반도체 메모리 장치에서 내부 전압 발생 회로는 3.3 V의 외부 전원 전압을 약 2.8V의 내부 전원 전압으로 낮추는 역할을 한다.
이렇게 반도체 메모리장치에서 내부전압 발생회로는 외부에서 공급되는 전원레벨을 임의의 레벨로 낮추어 칩 내부의 전원으로 공급해 주는 회로를 나타낸다. 상기 내부전압 발생회로는 외부 전원전압 변동 시 칩 내부로 안정된 전원공급을 보장할 수 있을 뿐 만 아니라 온도나 공정조건에 따른 변동에 대해서도 능동적인 대처를 하도록 하여 칩의 일정한 성능을 담보할 수 있다.
도 1은 종래의 내부 전원전압과 고전압을 생성하기 위한 전압발생기들의 연결관계를 나타낸 반도체 메모리 장치의 구성도이다.
기준 전압 발생기(10)는 외부 전원전압(EVC: External Voltage Source)을 인가 받아 소정의 기준전압(VREF)을 발생하여 내부 전원전압 발생기(12)로 인가한다. 내부 전원전압 발생기(12)는 기준 전압 발생기(10)로부터 출력된 소정의 기준전압(VREF)을 입력하여 일정레벨의 내부 전원전압(IVC: Internal Voltage Source)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 상기 고전압 발생기(14)는 상기 기준전압 발생기(10)로부터 발생된 소정의 기준전압(VREF)을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하여 워드라인의 게이트 전압으로 인가한다. 이때 반도체 메모리 장치는 상기 고전압(VPP)을 높이면 속도가 빨라지나 전류소모가 많아지고, 고전압(VPP)을 낮추면 속도는 떨어지나 전류소모를 줄일 수 있다.
상기와 같은 반도체 메모리 장치는 메모리 셀 테스트 시나 반도체 메모리 장치의 속도를 빠르게 하거나 전류소모를 줄이고자할 경우 내부 전원전압(IVC) 혹은 고전압(VPP)을 변경하여야 한다. 그런데 내부 전원전압(IVC) 혹은 고전압(VPP)을 변경하기 위해서는 내부 전원전압(IVC)을 생성하기 위한 기준전압(VREF)과 고전압을 생성하기 위한 기준전압(VREF)을 변경시켜야 한다.
그러나 상기와 같은 반도체 메모리 장치는 기준전압 발생기(10)로부터 출력되는 기준전압(VREF)을 공용으로 사용하여 내부 전원전압(IVC)과 고전압(VPP)을 생성하도록 하기 때문에 메모리 셀 테스트 시나 반도체 메모리 장치의 속도를 빠르게 하거나 전류소모를 줄이고자할 경우 즉, 내부 전원전압(IVC) 혹은 고전압(VPP)을 변경할 수 없다.
또한 내부 전원전압(IVC) 혹은 고전압(VPP)을 각각 변경하고자 할 경우 기준전압(VREF)이 동일하여 내부 전원전압(IVC)과 고전압(VPP)이 연동하여 발생되므로 내부 전원전압(IVC)과 고전압(VPP)을 각각 변경하는 것이 불가능하였다.
따라서, 본 발명의 목적은 복수의 기준전압을 선택적으로 공급하여 내부 전원전압(IVC)와 고전압(VPP)을 각각 변경할 수 있는 반도체 메모리장치의 기준전압 선택회로 및 그 방법을 제공함에 있다.
본 발명의 다른 목적은 복수의 기준전압 중에 선택된 하나의 기준전압에 대응하는 전원전압(IVC)과 고전압(VPP)을 각각 생성할 수 있는 반도체 메모리장치의 기준전압 선택회로 및 그 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준 전압 선택 회로는, 기준전압을 입력하여 일정레벨의 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와, 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기와, 외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하는 제1 기준 전압 발생기와, 외부 전원 전압의 공급에 응답하여 미리 설정된 제2기준전압을 발생하는 제2 기준 전압 발생기와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부와, 상기 제어부의 제1 기준전압 스위칭 선택신호에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압(VREF1)을 상기 고전압발생기로 공급하기 위한 제1 스위치와, 상기 제어부의 제2 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압(VREF2)을 상기 고전압발생기로 공급하기 위한 제2 스위치를 포함함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준 전압 선택 회로는, 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와, 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기와, 외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하는 제1 기준 전압 발생기와, 외부 전원 전압의 공급에 응답하여 미리 설정된 제2기준전압을 발생하는 제2 기준 전압 발생기와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부와, 상기 제어부로부터 출력되는 제1 기준전압 스위칭 선택신호에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압을 상기 내부 전원전압 발생기로 공급하기 위한 제1 스위치와, 상기 제어부의 제2 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 상기 내부 전원 전압 발생기로 공급하기 위한 제2 스위치를 포함함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준 전압 선택 회로는, 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와, 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기와, 외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하는 제1 기준 전압 발생기와, 외부 전원 전압의 공급에 응답하여 미리 설정된 제2기준전압을 발생하는 제2 기준 전압 발생기와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 제1 또는 제2 기준전압을 선택하기 위한 제1 내지 제4 스위칭 선택신호를 출력하는 제어부와, 상기 제어부의 제1 스위칭 선택신호(S1)에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압을 상기 내부 전원전압 발생기로 공급하기 위한 제1 스위치와, 상기 제어부의 제2 스위칭 선택신호(S2)에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 상기 내부 전원전압 발생기로 공급하기 위한 제2 스위치와, 상기 제어부로부터 출력되는 제3 스위칭 선택신호에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압을 상기 고전압 발생기로 공급하기 위한 제3 스위치와, 상기 제어부의 제4 스위칭 선택신호(S4)에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 상기 고전압 발생기로 공급하기 위한 제4 스위치를 포함함을 특징으로 한다.
상기 제어부는 패드를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 한다.
상기 제어부는 퓨즈회로를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 한다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 기준 전압 선택 방법은 제 1 및 제2 기준전압을 생성하는 복수의 기준전압 발생기와, 상기 제 1 또는 제2 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와, 상기 제1 또는 제2 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기를 구비하여,
외부로부터 입력되는 기준전압 선택신호에 따라 상기 제1 및 제 2 기준전압 중에 하나의 기준전압이 상기 고전압 발생기로 입력되도록 선택함을 특징으로 한다.
도 1은 종래의 내부 전원전압과 고전압을 생성하기 위한 전압발생기들의 연결관계를 나타낸 반도체 메모리 장치의 구성도
도 2는 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치의 내부 전원전압과 고전압을 생성하기 위한 회로도
도 3은 본 발명의 바람직한 제2 실시 예에 따른 반도체 메모리 장치의 내부 전원전압과 고전압을 생성하기 위한 회로도
도 4는 본 발명의 바람직한 제3 실시 예에 따른 반도체 메모리 장치의 내부 전원전압과 고전압을 생성하기 위한 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10: 기준전압 발생기 12: 내부 전원전압 발생기
14: 고전압 발생기
20, 40, 60: 제1 기준전압 발생기 22, 42, 62: 제2 기준전압발생기
24, 44: 제1 스위치 26, 46: 제2스위치
28, 48, 72: 내부 전원전압 발생기
30, 50, 74: 고전압 발생기 32, 52, 76: 제어부
64, 66, 68, 70: 제1 내지 제4 스위치
이하 본 발명의 바람직한 실시 예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시 예에 제한되지 않음을 이해하여야 한다. 하기의 실시 예는 설명을 위한 것이라는 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략됨에 유의하여야 한다.
도 2는 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치의 내부 전원전압과 고전압을 생성하기 위한 회로도이다.
외부 전원전압(EVC: External Voltage Source)을 인가 받아 소정의 제1 기준전압(VREF1)을 발생하여 출력하는 제1 기준 전압 발생기(20)와, 외부 전원전압(EVC)을 인가 받아 소정의 제2 기준전압(VREF2)을 발생하여 출력하는 제2 기준 전압 발생기(22)와, 상기 제1 기준 전압 발생기(20)로부터 출력된 소정의 제1 기준전압(VREF1)을 입력하여 일정레벨 내부 전원전압(IVC: Internal Voltage Source)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가하는 내부 전원전압 발생기(28)와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호(S1, S2)를 출력하는 제어부(32)와, 상기 제어부(32)의 제1 기준전압 스위칭 선택신호(S1)에 의해 상기 제1 기준전압 발생기(20)로부터 출력된 제1 기준전압(VREF1)을 상기 고압발생기(30)로 공급하기 위한 제1 스위치(24)와, 상기 제어부(32)의 제2 기준전압 스위칭 선택신호(S2)에 의해 상기 제2 기준전압 발생기(22)로부터 출력된 제2 기준전압(VREF2)을 상기 고압발생기(30)로 공급하기 위한 제2 스위치(26)와, 상기 제1 및 제2 스위치(24, 26)를 통해 스위칭 선택된 제1 기준전압(VREF1) 또는 제2 기준전압(VREF2)을 받아 승압하여 소정 레벨의 제1 고전압(VPP1) 또는 제2 고전압(VPP2)을 생성하여 워드라인의 게이트 전압으로 인가하는 상기 고전압 발생기(30)로 구성되어 있다.
상술한 도 2를 참조하여 본 발명의 바람직한 일 실시 예의 동작을 상세히 설명한다.
제1 기준 전압 발생기(20)는 외부 전원전압(EVC: External Voltage Source)을 인가 받아 소정의 제1 기준전압(VREF1)을 발생하여 출력한다. 제2 기준 전압 발생기(22)는 외부 전원전압(EVC)을 인가 받아 소정의 제2 기준전압(VREF2)을 발생하여 출력한다.
이때 정상동작 모드일 경우 제어부(32)는 제1 기준전압 스위칭 선택신호(S1)를 하이신호로 출력하고 제2기준전압 스위칭 선택신호(S2)를 로우신호로 출력하여 제1 및 제2 스위치(24, 26)의 선택단자로 인가한다. 이로 인해 제1 스위치(24)는 스위칭 온 되고, 제2스위치(26)는 스위칭 오프 된다. 따라서 제1 기준전압 발생기(20)로부터 출력된 제1 기준전압(VREF1)은 내부 전원 전압 발생기(28)와 고전압 발생기(30)로 인가된다. 내부 전원 전압 발생기(28)는 상기 제1 기준전압 발생기(20)로부터 출력된 제1 기준전압 (VREF1)을 입력하여 일정레벨의 내부 전원전압(IVC: Internal Voltage Source)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(30)는 상기 제1 스위치(24)를 통해 스위칭 선택된 제1 기준전압(VREF1)을 받아 승압하여 소정 레벨의 제1 고전압(VPP1)을 생성하여 워드라인의 게이트 전압으로 인가한다.
그러나 외부로부터 패드 또는 E-FUSE를 통해 고전압(VPP)을 변경하기 위한 모드신호가 입력될 경우 제어부(32)는 제1 기준전압 스위칭 선택신호(S1)를 로우신호로 출력하고 제2기준전압 스위칭 선택신호(S2)를 하이신호로 출력하여 제1 및 제2 스위치(24, 26)의 선택단자로 인가한다. 이로 인해 제1 스위치(24)는 스위칭 오프 되고, 제2스위치(26)는 스위칭 온 된다. 따라서 제1 기준전압 발생기(20)로부터 출력된 제1 기준전압(VREF1)은 내부 전원 전압 발생기(28)로 인가되고, 제2기준 전압 발생기(22)로부터 출력된 제2 기준전압(VREF2)은 고전압 발생기(30)로 인가된다. 이때 내부 전원 전압 발생기(28)는 상기 제1 기준전압 발생기(20)로부터 출력된 제1 기준전압 (VREF1)을 입력하여 일정레벨의 내부 전원전압(IVC: Internal Voltage Source)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(30)는 상기 제1 스위치(26)를 통해 스위칭 선택된 제2 기준전압(VREF2)을 받아 승압하여 소정 레벨의 제2 고전압(VPP2)을 생성하여 워드라인의 게이트 전압으로 인가한다.도 3은 본 발명의 바람직한 제2 실시 예에 따른 반도체 메모리 장치의 내부 전원전압과 고전압을 생성하기 위한 회로도이다.
외부 전원전압(EVC)을 인가 받아 소정의 제1 기준전압(VREF1)을 발생하여 출력하는 제1 기준 전압 발생기(40)와, 외부 전원전압(EVC)을 인가 받아 소정의 제2 기준전압(VREF2)을 발생하여 출력하는 제2 기준 전압 발생기(42)와, 상기 제2 기준 전압 발생기(42)로부터 발생된 제2 기준전압(VREF2)을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하여 워드라인의 게이트 전압으로 인가하는 고전압 발생기(50)와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부(52)와, 상기 제어부(52)로부터 출력되는 제1 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기(42)로부터 출력된 제1 기준전압(VREF1)을 상기 내부 전원전압 발생기(48)로 공급하기 위한 제1 스위치(44)와, 상기 제어부(52)의 제2 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기(42)로부터 출력된 제2 기준전압(VREF2)을 상기 내부 전원 전압 발생기(48)로 공급하기 위한 제2 스위치(46)와, 상기 제1 및 제2 스위치(44, 46)를 통해 스위칭 선택된 제1 기준전압(VREF1) 또는 제2 기준전압(VREF2)을 받아 일정레벨 내부 제1 전원전압(IVC1) 또는 제2 전원전압(IVC2)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가하는 내부 전원전압 발생기(48)로 구성되어 있다.
상술한 도 3을 참조하여 본 발명의 바람직한 제2 실시 예의 동작을 상세히 설명한다.
제1 기준 전압 발생기(40)는 외부 전원전압(EVC)을 인가 받아 소정의 제1 기준전압(VREF1)을 발생하여 출력한다. 제2 기준 전압 발생기(42)는 외부 전원전압(EVC)을 인가 받아 소정의 제2 기준전압(VREF2)을 발생하여 출력한다.
이때 정상동작 모드일 경우 제어부(32)는 제1 기준전압 스위칭 선택신호(S1)를 로우신호로 출력하고 제2기준전압 스위칭 선택신호(S2)를 하이신호로 출력하여 제1 및 제2 스위치(44, 46)의 선택단자로 인가한다. 이로 인해 제1 스위치(44)는 스위칭 오프 되고, 제2스위치(46)는 스위칭 온 된다. 따라서 제1 기준전압 발생기(40)로부터 출력된 제2 기준전압(VREF2)은 내부 전원 전압 발생기(48)와 고전압 발생기(50)로 인가된다. 내부 전원 전압 발생기(48)는 상기 제2 기준전압 발생기(40)로부터 출력된 제2 기준전압(VREF2)을 입력하여 일정레벨의 제1 내부 전원전압(IVC1)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(50)는 상기 제2 기준전압 발생기(42)로부터 출력된 제2 기준전압(VREF2)을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하여 워드라인의 게이트 전압으로 인가한다.
그러나 외부로부터 패드 또는 E-FUSE를 통해 내부전원 전압(IVC)을 변경하기 위한 모드신호가 입력될 경우 제어부(52)는 제1 기준전압 스위칭 선택신호(S1)를 하이신호로 출력하고 제2기준전압 스위칭 선택신호(S2)를 로우신호로 출력하여 제1 및 제2 스위치(44, 46)의 선택단자로 인가한다. 이로 인해 제1 스위치(44)는 스위칭 온 되고, 제2스위치(26)는 스위칭 오프 된다. 따라서 제1 기준전압 발생기(40)로부터 출력된 제1 기준전압(VREF1)은 내부 전원 전압 발생기(48)로 인가되고, 제2기준 전압 발생기(42)로부터 출력된 제2 기준전압(VREF2)은 고전압 발생기(50)로 인가된다. 이때 내부 전원 전압 발생기(48)는 상기 제1 기준전압 발생기(40)로부터 출력된 제1 기준전압 (VREF1)을 입력하여 일정레벨의 내부 전원전압(IVC2)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(50)는 상기 제2 기준전압 발생기(42)로부터 출력된 기준전압(VREF2)을 받아 승압하여 소정 레벨의 제2 고전압(VPP)을 생성하여 워드라인의 게이트 전압으로 인가한다.
도 4는 본 발명의 바람직한 제3 실시 예에 따른 반도체 메모리 장치의 내부 전원전압과 고전압을 생성하기 위한 회로도이다.
외부 전원전압(EVC)을 인가 받아 소정의 제1 기준전압(VREF1)을 발생하여 출력하는 제1 기준 전압 발생기(60)와, 외부 전원전압(EVC)을 인가 받아 소정의 제2 기준전압(VREF2)을 발생하여 출력하는 제2 기준 전압 발생기(62)와, 외부로부터 입력되는 기준전압 선택신호에 대응하여 제1 또는 제2 기준전압을 선택하기 위한 제1 내지 제4 스위칭 선택신호를 출력하는 제어부(76)와, 상기 제어부(76)의 제1 스위칭 선택신호(S1)에 의해 상기 제1 기준전압 발생기(60)로부터 출력된 제1 기준전압(VREF1)을 상기 내부 전원전압 발생기(72)로 공급하기 위한 제1 스위치(64)와, 상기 제어부(76)의 제2 스위칭 선택신호(S2)에 의해 상기 제2 기준전압 발생기(62)로부터 출력된 제2 기준전압(VREF2)을 상기 내부 전원전압 발생기(72)로 공급하기 위한 제2 스위치(66)와, 상기 제어부(76)로부터 출력되는 제3 스위칭 선택신호(S3)에 의해 상기 제1 기준전압 발생기(60)로부터 출력된 제1 기준전압(VREF1)을 상기 고전압 발생기(74)로 공급하기 위한 제3 스위치(68)와, 상기 제어부(76)의 제4 스위칭 선택신호(S4)에 의해 상기 제2 기준전압 발생기(62)로부터 출력된 제2 기준전압(VREF2)을 상기 고전압 발생기(74)로 공급하기 위한 제4 스위치(70)와, 상기 제1 스위치(64) 또는 제3 스위치(68)을 통해 입력되는 소정의 제1 기준전압(VREF1) 또는 제2 기준전압(VREF2)을 입력하여 일정레벨 제1 내부 전원전압(IVC1) 또는 제2 내부 전원전압(IVC2)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가하는 내부 전원전압 발생기(72)와, 상기 제3 또는 제4 스위치(68, 70)를 통해 스위칭 선택된 제1 기준전압(VREF1) 또는 제2 기준전압(VREF2)을 받아 승압하여 소정 레벨의 제1 고전압(VPP1) 또는 제2 고전압(VPP2)을 생성하여 워드라인의 게이트 전압으로 인가하는 상기 고전압 발생기(74)로 구성되어 있다.
상술한 도 4를 참조하여 본 발명의 바람직한 제3 실시 예의 동작을 상세히 설명한다.
제1 기준 전압 발생기(60)는 외부 전원전압(EVC)을 인가 받아 소정의 제1 기준전압(VREF1)을 발생하여 출력한다. 제2 기준 전압 발생기(62)는 외부 전원전압(EVC)을 인가 받아 소정의 제2 기준전압(VREF2)을 발생하여 출력한다.
이때 정상동작 모드일 경우 제어부(76)는 제1 및 제3 스위칭 선택신호(S1, S3)를 하이신호로 출력하고 제2 및 제3 스위칭 선택신호(S2, S4)를 로우호로 출력하여 제1 내지 제4 스위치(64, 66, 68, 70)의 선택단자로 인가한다. 이로 인해 제1 및 제3 스위치(64, 68)는 스위칭 온 되고, 제2 및 제4 스위치(66, 70)는 스위칭 오프 된다. 따라서 제1 기준전압 발생기(40)로부터 출력된 제1 기준전압(VREF1)은 내부 전원 전압 발생기(72)와 고전압 발생기(74)로 인가된다. 내부 전원 전압 발생기(72)는 상기 제1 기준전압 발생기(40)로부터 출력된 제1 기준전압(VREF1)을 입력하여 일정레벨의 제1 내부 전원전압(IVC1)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(74)는 상기 제1 기준전압 발생기(60)로부터 출력된 제1 기준전압(VREF1)을 받아 승압하여 소정 레벨의 고전압(VPP1)을 생성하여 워드라인의 게이트 전압으로 인가한다.
그러나 외부로부터 패드 또는 E-FUSE 혹은 모드 레지스터 셋(MODE REGISTER SET)단자를 통해 내부전원 전압(IVC)을 변경하기 위한 모드신호가 입력될 경우 제어부(76)는 제1 및 제4 스위칭 선택신호(S1, S4)를 로우신호로 출력하고, 제2 및 제3 스위칭 선택신호(S2, S3)를 하이신호로 출력하여 제1 내지 제4 스위치(64, 66, 68, 70)의 선택단자로 인가한다. 이로 인해 제1 및 제4 스위치(64, 70)는 스위칭 오프 되고, 제2 및 제3 스위치(66, 68)는 스위칭 온 된다. 따라서 제1 기준전압 발생기(60)로부터 출력된 제1 기준전압(VREF1)은 고전압 발생기(74)로 인가되고, 제2기준 전압 발생기(62)로부터 출력된 제2 기준전압(VREF2)은 내부 전원전압 발생기(72)로 인가된다. 이때 내부 전원 전압 발생기(72)는 상기 제2 기준전압 발생기(62)로부터 출력된 제2 기준전압 (VREF2)을 입력하여 일정레벨의 내부 전원전압(IVC2)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(74)는 상기 제1 기준전압 발생기(60)로부터 출력된 제1기준전압(VREF1)을 받아 승압하여 소정 레벨의 제1 고전압(VPP1)을 생성하여 워드라인의 게이트 전압으로 인가한다.
한편 외부로부터 패드 또는 E-FUSE를 통해 고전압(VPP)을 변경하기 위한 모드신호가 입력될 경우 제어부(76)는 제1 및 제4 스위칭 선택신호(S1, S4)를 하이신호로 출력하고, 제2 및 제3 스위칭 선택신호(S2, S3)를 로우신호로 출력하여 제1 내지 제4 스위치(64, 66, 68, 70)의 선택단자로 인가한다. 이로 인해 제1 및 제4 스위치(64, 70)는 스위칭 온 되고, 제2 및 제3 스위치(66, 68)는 스위칭 오프 된다. 따라서 제1 기준전압 발생기(60)로부터 출력된 제1 기준전압(VREF1)은 내부 전원전압 발생기(72)로 인가되고, 제2기준 전압 발생기(62)로부터 출력된 제2 기준전압(VREF2)은 고전압 발생기(74)로 인가된다. 이때 내부 전원 전압 발생기(72)는 상기 제1 기준전압 발생기(62)로부터 출력된 제1 기준전압 (VREF1)을 입력하여 일정레벨의 내부 전원전압(IVC1)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(74)는 상기 제2 기준전압 발생기(60)로부터 출력된 제2기준전압(VREF2)을 받아 승압하여 소정 레벨의 제2 고전압(VPP2)을 생성하여 워드라인의 게이트 전압으로 인가한다.
또한 외부로부터 패드 또는 E-FUSE를 통해 내부 전원전압(IVC)과 고전압(VPP)을 모두 변경하기 위한 모드신호가 입력될 경우 제어부(52)는 제1 및 제3 스위칭 선택신호(S1, S3)를 로우신호로 출력하고, 제2 및 제4 스위칭 선택신호(S2, S4)를 하이신호로 출력하여 제1 내지 제4 스위치(64, 66, 68, 70)의 선택단자로 인가한다. 이로 인해 제2 및 제4 스위치(66, 68)는 스위칭 온 되고, 제1 및 제3 스위치(64, 68)는 스위칭 오프 된다. 따라서 제1 기준전압 발생기(60)로부터 출력된 제2 기준전압(VREF2)은 내부 전원전압 발생기(72)와 고전압 발생기(74)로 인가된다. 이때 내부 전원 전압 발생기(72)는 상기 제2 기준전압 발생기(62)로부터 출력된 제2 기준전압 (VREF2)을 입력하여 일정레벨의 내부 전원전압(IVC2)을 발생하여 메모리 셀의 어레이 전압이나 패리용 전압으로 인가한다. 그리고 고전압 발생기(74)는 상기 제2 기준전압 발생기(62)로부터 출력된 제2기준전압(VREF2)을 받아 승압하여 소정 레벨의 제2 고전압(VPP2)을 생성하여 워드라인의 게이트 전압으로 인가한다.
본 발명의 제1 내지 제3 실시 예에서는 서로 다른 제1 및 제2 기준전압을 발생하는 2개의 기준전압 발생기를 구비하여 서로 다른 기준전압으로 내부 전원전압(IVC)과 고전압(VPP)을 변경하도록 하였으나, 기준전압 발생기를 2개이상 구비하여 그 2개이상의 기준전압 중 하나가 내부 전원전압 발생기나 고전압 발생기로 입력되도록 선택하는 것도 본 발명의 범위를 벗어나지 않고 구현 가능하다.
상술한 바와 같이 본 발명은, 반도체 메모리 장치에서 2개의 기준 전압 발생기를 구비하여 테스트 시나 내부 전원전압이나 고전압을 각각 변경하고자할 때 패드나 E-FUSE회로를 통해 외부에서 기준전압 변경모드 신호를 입력시켜 기준전압을 선택함에 의해 내부 전원전압이나 고전압을 변경하여 내부 전원전압과 고전압의 연계성을 분리하여 각각에 대항하는 고유의 결함을 스크린할 수 있는 이점을 갖는다.
또한 본 발명은 반도체 메모리장치에서 기준전압의 변경으로 내부 전원전압이나 고전압을 변화시킬 수 있어 테스트 환경의 강화로 생산비나 개발기간을 단축할 수 있는 효과가 있다.
Claims (15)
- 반도체 메모리 장치의 기준 전압 선택 회로에 있어서,외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하는 제1 기준 전압 발생기와,외부 전원 전압의 공급에 응답하여 미리 설정된 제2기준전압을 발생하는 제2 기준 전압 발생기와,외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부와,상기 제어부의 제1 기준전압 스위칭 선택신호에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압을 스위칭 출력하는 제1 스위치와,상기 제어부의 제2 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 스위칭 출력하는 제2 스위치와,상기 제1 기준전압 발생로부터 출력된 제1 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와,상기 제1 스위치로부터 스위칭 출력된 제1 기준전압 또는 제2 기준전압 발생기로부터 스위칭 출력된 제2 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하고 고전압 발생기를 포함함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제1항에 있어서,상기 제어부는 패드를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제1항에 있어서,상기 제어부는 퓨즈회로를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 반도체 메모리 장치의 기준 전압 선택 회로에 있어서,외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하는 제1 기준 전압 발생기와,외부 전원 전압의 공급에 응답하여 미리 설정된 제2기준전압을 발생하는 제2 기준 전압 발생기와,외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부와,상기 제어부로부터 출력되는 제1 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기로부터 출력된 제1 기준전압을 스위칭 출력하는 제1 스위치와,상기 제어부의 제2 기준전압 스위칭 선택신호에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 스위칭 출력하는 제2 스위치와,상기 제1 스위치 또는 제2 스위치로부터 스위칭 출력된 제1 기준전압 또는 제2 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와,상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기를 포함함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제4항에 있어서,상기 제어부는 패드를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제4항에 있어서,상기 제어부는 퓨즈회로를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 반도체 메모리 장치의 기준 전압 선택 회로에 있어서,외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하는 제1 기준 전압 발생기와,외부 전원 전압의 공급에 응답하여 미리 설정된 제2기준전압을 발생하는 제2 기준 전압 발생기와,외부로부터 입력되는 기준전압 선택신호에 대응하여 기준전압을 선택하기 위한 제1 및 제2 기준전압 스위칭 선택신호를 출력하는 제어부와,외부로부터 입력되는 기준전압 선택신호에 대응하여 제1 또는 제2 기준전압을 선택하기 위한 제1 내지 제4 스위칭 선택신호(S1~S4)를 출력하는 제어부와,상기 제어부의 제1 스위칭 선택신호(S1)에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압을 스위칭 출력하는 제1 스위치와,상기 제어부의 제2 스위칭 선택신호(S2)에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 스위칭 출력하는 제2 스위치와,상기 제어부로부터 출력되는 제3 스위칭 선택신호에 의해 상기 제1 기준전압 발생기로부터 출력된 제1 기준전압을 스위칭 출력하는 제3 스위치와,상기 제어부의 제4 스위칭 선택신호(S4)에 의해 상기 제2 기준전압 발생기로부터 출력된 제2 기준전압을 상기 고전압 발생기로 공급하기 위한 제4 스위치와,상기 제1 스위치로부터 스위칭 출력된 제1 기준전압 또는 제2 스위치로부터 스위칭 출력된 제2 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와,상기 제3 스위치로부터 스위칭 출력된 제1 기준전압 또는 제4 스위치로부터 스위칭 출력된 제2 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기를 포함함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제7항에 있어서,상기 제어부는 패드를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제7항에 있어서,상기 제어부는 퓨즈회로를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제7항에 있어서,상기 제어부는 모드 레지스터 셋단자를 통해 외부로부터 기준전압 선택신호를 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택회로.
- 제 1 및 제2 기준전압을 생성하는 복수의 기준전압 발생기와, 상기 제 1 또는 제2 기준전압을 입력하여 일정레벨 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기와, 상기 제1 또는 제2 기준전압을 받아 승압하여 소정 레벨의 고전압(VPP)을 생성하는 고전압 발생기를 구비한 반도체 메모리 장치의 기준 전압 선택 방법에 있어서,외부로부터 입력되는 기준전압 선택신호에 따라 상기 제1 및 제 2 기준전압 중에 하나의 기준전압이 상기 고전압 발생기로 입력되도록 선택하는 단계와,상기 제1 및 제 2 기준전압 중에 하나의 기준전압이 상기 내부 전원 전압 발생기로 입력되도록 선택하는 단계로 이루어짐을 특징으로 하는 반도체 메모리 장치의 기준 전압 선택방법.
- 삭제
- 제11항에 있어서,상기 외부로부터 입력되는 기준전압 선택신호는 패드를 통해 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택방법.
- 제11항에 있어서,상기 외부로부터 입력되는 기준전압 선택신호는 퓨즈회로를 통해 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택방법.
- 제11항에 있어서,상기 외부로부터 입력되는 기준전압 선택신호는 모드 레지스터 셋단자를 통해 입력함을 특징으로 하는 반도체 메모리 장치의 기준전압 선택방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0038009A KR100452323B1 (ko) | 2002-07-02 | 2002-07-02 | 반도체 메모리 장치의 기준전압 선택회로 및 그 방법 |
US10/612,593 US6876585B2 (en) | 2002-07-02 | 2003-07-01 | Circuit and method for selecting reference voltages in semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0038009A KR100452323B1 (ko) | 2002-07-02 | 2002-07-02 | 반도체 메모리 장치의 기준전압 선택회로 및 그 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040003339A KR20040003339A (ko) | 2004-01-13 |
KR100452323B1 true KR100452323B1 (ko) | 2004-10-12 |
Family
ID=29997419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0038009A KR100452323B1 (ko) | 2002-07-02 | 2002-07-02 | 반도체 메모리 장치의 기준전압 선택회로 및 그 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6876585B2 (ko) |
KR (1) | KR100452323B1 (ko) |
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Publication number | Publication date |
---|---|
US6876585B2 (en) | 2005-04-05 |
US20040004876A1 (en) | 2004-01-08 |
KR20040003339A (ko) | 2004-01-13 |
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E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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