JP2550597B2 - ２乗器 - Google Patents
２乗器Info
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- JP2550597B2 JP2550597B2 JP62213351A JP21335187A JP2550597B2 JP 2550597 B2 JP2550597 B2 JP 2550597B2 JP 62213351 A JP62213351 A JP 62213351A JP 21335187 A JP21335187 A JP 21335187A JP 2550597 B2 JP2550597 B2 JP 2550597B2
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- rom
- value
- input signal
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- adder
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、音響信号の符号化における距離（ユークリ
ツド距離）計算等の長語長のデイジタル値の２乗算に使
用して好適な２乗器に関する。
ツド距離）計算等の長語長のデイジタル値の２乗算に使
用して好適な２乗器に関する。
本発明は２乗器に関し、入力信号の上位ビツトと下位
ビツトを分割して演算を行うことにより、全体の回路規
模を従来のものより縮小できるようにしたものである。
ビツトを分割して演算を行うことにより、全体の回路規
模を従来のものより縮小できるようにしたものである。
例えば音響信号の符号化において距離（ユークリツド
距離）計算を行う場合には、10〜16ビツトの２乗算が用
いられる。その場合に従来のｎビツトのデイジタル値の
２乗算を行う方法としては一般に （１） ｎ×ｎビツトの乗算器 （２） 2nワード、2nビツト幅のROM を用いる方法が知られている。
距離）計算を行う場合には、10〜16ビツトの２乗算が用
いられる。その場合に従来のｎビツトのデイジタル値の
２乗算を行う方法としては一般に （１） ｎ×ｎビツトの乗算器 （２） 2nワード、2nビツト幅のROM を用いる方法が知られている。
これらの方法において、例えば（１）における回路規
模は、 C1・n2（C1は定数） で求められ、一方（２）における回路規模は、 C2・2n・2n（C2は定数） で求められる。ここでC1,C2の値はデバイスの種類によ
つて異なるが、一般的にｎが小のときは（２）の方式が
有利であり、ｎが大きくなるにつれて（１）の方式が有
利になるとされている。
模は、 C1・n2（C1は定数） で求められ、一方（２）における回路規模は、 C2・2n・2n（C2は定数） で求められる。ここでC1,C2の値はデバイスの種類によ
つて異なるが、一般的にｎが小のときは（２）の方式が
有利であり、ｎが大きくなるにつれて（１）の方式が有
利になるとされている。
しかしながら上述の方法では、ｎがさらに大きくなる
と、（１）の方式であつても回路規模が相当に大きくな
り、装置の構成上の問題点になつていた。
と、（１）の方式であつても回路規模が相当に大きくな
り、装置の構成上の問題点になつていた。
本発明は、入力信号に対して２乗演算を実行する２乗
器において、上記入力信号の上位ビットを上記上位ビッ
トの２乗値に変換する第１のROM（２）と、上記入力信
号の下位ビットを上記下位ビットの２乗値に変換する第
２のROM（３）と、上記入力信号の上位ビットと上記入
力信号の下位ビットとの乗算を行う乗算器（４）と、入
力信号を２乗値を得るように、上記第１のROM、上記第
２のROM及び上記乗算器からの出力値を加算する加算器
（７）とからなることを特徴とする２乗器、あるいは入
力信号に対して２乗演算を実行する２乗器において、上
記入力信号の上位ビットを第１のシフト量を補正した値
が与えられた上記上位ビットの２乗値に変換する第１の
ROM（12）と、上記入力信号の下位ビットを上記第１の
シフト量を補正した値が与えられた上記下位ビットの２
乗値に変換する第２のROM（13）と、上記入力信号の上
位ビットと上記入力信号の下位ビットとの加算を行う第
１の加算器（14）と、上記第１の加算器からの出力値を
上記第１の加算器からの出力値の２乗値に変換する第３
のROM（15）と、入力信号を２乗値を得るように、上記
第１のROM、上記第２のROM及び上記第３のROMからの出
力値を第２のシフト量だけシフト（回路（16）（17））
して加算する第２の加算器（19）とからなることを特徴
とする２乗器である。
器において、上記入力信号の上位ビットを上記上位ビッ
トの２乗値に変換する第１のROM（２）と、上記入力信
号の下位ビットを上記下位ビットの２乗値に変換する第
２のROM（３）と、上記入力信号の上位ビットと上記入
力信号の下位ビットとの乗算を行う乗算器（４）と、入
力信号を２乗値を得るように、上記第１のROM、上記第
２のROM及び上記乗算器からの出力値を加算する加算器
（７）とからなることを特徴とする２乗器、あるいは入
力信号に対して２乗演算を実行する２乗器において、上
記入力信号の上位ビットを第１のシフト量を補正した値
が与えられた上記上位ビットの２乗値に変換する第１の
ROM（12）と、上記入力信号の下位ビットを上記第１の
シフト量を補正した値が与えられた上記下位ビットの２
乗値に変換する第２のROM（13）と、上記入力信号の上
位ビットと上記入力信号の下位ビットとの加算を行う第
１の加算器（14）と、上記第１の加算器からの出力値を
上記第１の加算器からの出力値の２乗値に変換する第３
のROM（15）と、入力信号を２乗値を得るように、上記
第１のROM、上記第２のROM及び上記第３のROMからの出
力値を第２のシフト量だけシフト（回路（16）（17））
して加算する第２の加算器（19）とからなることを特徴
とする２乗器である。
これによれば、ROM方式及び乗算器方式の長所が調和
して取入れられているので、必要な語長範囲で回路規模
を従来のものより縮小することができる。
して取入れられているので、必要な語長範囲で回路規模
を従来のものより縮小することができる。
本願の２乗器において、まず入力されるｎビツトのデ
イジタル値Ｘが、上位m1ビツトの値Ａと下位m2ビツトの
値Ｂとに分割される。ここでｎが偶数のときは であり、ｎが奇数のときは、 である。また で表わされる。
イジタル値Ｘが、上位m1ビツトの値Ａと下位m2ビツトの
値Ｂとに分割される。ここでｎが偶数のときは であり、ｎが奇数のときは、 である。また で表わされる。
そこで第１図は第１の実施例を示し、この図におい
て、入力レジスタ（１）に供給されたデイジタル値Ｘの
上位の値Ａと下位の値Ｂとがそれぞれ２乗算を行うROM
（２）（３）に供給されると共に、値ＡとＢとが乗算器
（４）に供給される。このROM（２）の出力値A2が のシフト回路（５）に供給され、乗算器（４）の出力値
Ａ・Ｂが のシフト回路（６）に供給される。そしてこのシフト回
路（５）の出力値 と、シフト回路（６）の出力値 と、ROM（３）の出力値B2とが加算器（７）に供給さ
れ、これらの加算値が出力レジスタ（８）に出力され
る。
て、入力レジスタ（１）に供給されたデイジタル値Ｘの
上位の値Ａと下位の値Ｂとがそれぞれ２乗算を行うROM
（２）（３）に供給されると共に、値ＡとＢとが乗算器
（４）に供給される。このROM（２）の出力値A2が のシフト回路（５）に供給され、乗算器（４）の出力値
Ａ・Ｂが のシフト回路（６）に供給される。そしてこのシフト回
路（５）の出力値 と、シフト回路（６）の出力値 と、ROM（３）の出力値B2とが加算器（７）に供給さ
れ、これらの加算値が出力レジスタ（８）に出力され
る。
従つてこの回路において、加算器（７）からは が出力され、出力レジスタ（８）には入力デイジタル値
Ｘの２乗値X2が取出される。
Ｘの２乗値X2が取出される。
そしてこの回路において、ROM（２）の回路規模は、 ROM（３）の回路規模は、 乗算器（４）の回路規模は、 C1・m1・m2 加算器（７）の回路規模は C3・（m1＋m2）（C3は定数） であり、ここで とすると、 全体の回路規模は、 となり、この場合に語長によつて回路規模が大幅に増大
されるROMの語長が短くされているので全体の回路規模
を縮小することができる。
されるROMの語長が短くされているので全体の回路規模
を縮小することができる。
さらに第２図は第２の実施例を示す。すなわちこの例
においては入力レジスタ（11）に供給されたデイジタル
値Ｘの上位の値Ａと下位の値Ｂとがそれぞれ２乗算を行
うROM（12）（13）に供給されると共に値ＡとＢとが加
算器（14）に供給され、さらにこの加算値Ａ＋Ｂが２乗
算を行うROM（15）に供給される。そしてROM（12）から
は ROM（13）からは ROM（15）からは（Ａ＋Ｂ）２が取出される。このROM
（12）（15）がそれぞれ のシフト回路（16）（17）に供給され、このシフト回路
（16）の出力値 と、シフト回路（17）の出力値 と、ROM（13）の出力値 とが加減算器（18）に供給され、この加減算値 が出力レジスタ（19）に出力される。
においては入力レジスタ（11）に供給されたデイジタル
値Ｘの上位の値Ａと下位の値Ｂとがそれぞれ２乗算を行
うROM（12）（13）に供給されると共に値ＡとＢとが加
算器（14）に供給され、さらにこの加算値Ａ＋Ｂが２乗
算を行うROM（15）に供給される。そしてROM（12）から
は ROM（13）からは ROM（15）からは（Ａ＋Ｂ）２が取出される。このROM
（12）（15）がそれぞれ のシフト回路（16）（17）に供給され、このシフト回路
（16）の出力値 と、シフト回路（17）の出力値 と、ROM（13）の出力値 とが加減算器（18）に供給され、この加減算値 が出力レジスタ（19）に出力される。
従つてこの回路において、加減算器（18）から出力さ
れる値を変形すると、 となり、出力レジスタ（19）には入力デイジタル値Ｘの
２乗値X2が取出される。
れる値を変形すると、 となり、出力レジスタ（19）には入力デイジタル値Ｘの
２乗値X2が取出される。
そしてこの回路において、ROM（12）の回路規模は、 ROM（13）の回路規模は、 ROM（15）の回路規模は、 加算器（14）（18）の回路規模は、それぞれ C3・（m1＋m2） であり、ここで とすると、全体の回路規模は、 となり、ROMの語長が短くされると共に、乗算器が削除
されて、全体の回路規模が縮小される。
されて、全体の回路規模が縮小される。
こうして上述の回路によれば、ROM方式及び乗算器方
式の長所が調和して取入れられているので、必要な語長
範囲で回路規模を従来のものより縮小することができ
る。
式の長所が調和して取入れられているので、必要な語長
範囲で回路規模を従来のものより縮小することができ
る。
なお上述の回路において、C1,C2,C3の値はデバイスの
種類によつて異なるが、一例としてC1＝８、C2＝0.05、
C3＝15とした場合には、入力デイジタル値の語長ｎ（８
〜16ビツト）に応じてそれぞれ乗算器、ROM、第１の実
施例、第２の実施例の回路規模は第３図の表に示すよう
になる。従つてこの表から明らかなように語長が８ビツ
トのときはROMの回路規模が小さいが、語長が10〜16ビ
ツトでは上述の第１、第２の実施例の回路規模が小さく
なつている。ただし上述のC1〜C3の値はデバイスの種類
によつて異なるものであり、本願が有効なｎの値は使用
されるデバイスによつて異動するものである。
種類によつて異なるが、一例としてC1＝８、C2＝0.05、
C3＝15とした場合には、入力デイジタル値の語長ｎ（８
〜16ビツト）に応じてそれぞれ乗算器、ROM、第１の実
施例、第２の実施例の回路規模は第３図の表に示すよう
になる。従つてこの表から明らかなように語長が８ビツ
トのときはROMの回路規模が小さいが、語長が10〜16ビ
ツトでは上述の第１、第２の実施例の回路規模が小さく
なつている。ただし上述のC1〜C3の値はデバイスの種類
によつて異なるものであり、本願が有効なｎの値は使用
されるデバイスによつて異動するものである。
この発明によれば、ROM方式及び乗算器方式の長所が
調和して取入れられているので、必要な語長範囲で回路
規模を従来のものより縮小することができるようになつ
た。
調和して取入れられているので、必要な語長範囲で回路
規模を従来のものより縮小することができるようになつ
た。
第１図は本発明の一例の構成図、第２図は他の例の構成
図、第３図は説明のための図である。 （１）（11）は入力レジスタ、（２）（３）（12）（1
3）（15）はROM、（４）は乗算器、（５）（６）（16）
（17）はシフト回路、（７）（14）（18）は加算器、
（８）（19）は出力レジスタである。
図、第３図は説明のための図である。 （１）（11）は入力レジスタ、（２）（３）（12）（1
3）（15）はROM、（４）は乗算器、（５）（６）（16）
（17）はシフト回路、（７）（14）（18）は加算器、
（８）（19）は出力レジスタである。
Claims (2)
- 【請求項１】入力信号に対して２乗演算を実行する２乗
器において、 上記入力信号の上位ビットを上記上位ビットの２乗値に
変換する第１のROMと、 上記入力信号の下位ビットを上記上位ビットの２乗値に
変換する第２のROMと、 上記入力信号の上位ビットと上記入力信号の下位ビット
との乗算を行う乗算器と、 入力信号を２乗値を得るように、上記第１のROM、上記
第２のROM及び上記乗算器からの出力値を加算する加算
器と からなることを特徴とする２乗器。 - 【請求項２】入力信号に対して２乗演算を実行する２乗
器において、 上記入力信号の上位ビットを第１のシフト量を補正した
値が与えられた上記上位ビットの２乗値に変換する第１
のROMと、 上記入力信号の下位ビットを上記第１のシフト量を補正
した値が与えられた上記下位ビットの２乗値に変換する
第２のROMと、 上記入力信号の上位ビットと上記入力信号の下位ビット
との加算を行う第１の加算器と、 上記第１の加算器からの出力値を上記第１の加算器から
の出力値の２乗値に変換する第３のROMと、 入力信号を２乗値を得るように、上記第１のROM、上記
第２のROM及び上記第３のROMからの出力値を第２のシフ
ト量だけシフトして加算する第２の加算器と からなることを特徴とする２乗器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62213351A JP2550597B2 (ja) | 1987-08-27 | 1987-08-27 | ２乗器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62213351A JP2550597B2 (ja) | 1987-08-27 | 1987-08-27 | ２乗器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457332A JPS6457332A (en) | 1989-03-03 |
| JP2550597B2 true JP2550597B2 (ja) | 1996-11-06 |
Family
ID=16637724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62213351A Expired - Fee Related JP2550597B2 (ja) | 1987-08-27 | 1987-08-27 | ２乗器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550597B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644228B2 (ja) * | 1989-01-20 | 1994-06-08 | 日本電気株式会社 | ２乗演算装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313174A (en) * | 1980-03-17 | 1982-01-26 | Rockwell International Corporation | ROM-Based parallel digital arithmetic device |
| JPS62147526A (ja) * | 1985-12-23 | 1987-07-01 | Nec Corp | 乗算器 |
-
1987
- 1987-08-27 JP JP62213351A patent/JP2550597B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457332A (en) | 1989-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |