JPH09325955A - 二乗和の平方根演算回路 - Google Patents
二乗和の平方根演算回路Info
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- JPH09325955A JPH09325955A JP8142696A JP14269696A JPH09325955A JP H09325955 A JPH09325955 A JP H09325955A JP 8142696 A JP8142696 A JP 8142696A JP 14269696 A JP14269696 A JP 14269696A JP H09325955 A JPH09325955 A JP H09325955A
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Abstract
(57)【要約】
【課題】 ２数の二乗和の平方根の算出を簡単で部品点
数の少ない回路規模で、しかも高速演算を実行できる演
算回路を提供するものである。 【解決手段】 絶対値演算器１及び２で求めた各入力デ
ータＳin1，Ｓin2の絶対値の大小を絶対値比較器３で比
較し、その結果を選択信号としてＮビットマルチプレク
サ４及び５の出力を切り替えて、マルチプレクサ４にて
小さい方の絶対値を、又マルチプレクサ５にて大きい方
の絶対値を選択して出力し、小さい方の絶対値について
２ビット右シフタ６及び３ビット右シフタ７で夫々求め
た値をＮ−２ビット加算器８にて加算した値とマルチプ
レクサ５の出力である大きい方の絶対値とをＮビット加
算器９にて加算し、上記入力データＳin1，Ｓin2の二乗
和の平方根の近似値を演算する。
数の少ない回路規模で、しかも高速演算を実行できる演
算回路を提供するものである。 【解決手段】 絶対値演算器１及び２で求めた各入力デ
ータＳin1，Ｓin2の絶対値の大小を絶対値比較器３で比
較し、その結果を選択信号としてＮビットマルチプレク
サ４及び５の出力を切り替えて、マルチプレクサ４にて
小さい方の絶対値を、又マルチプレクサ５にて大きい方
の絶対値を選択して出力し、小さい方の絶対値について
２ビット右シフタ６及び３ビット右シフタ７で夫々求め
た値をＮ−２ビット加算器８にて加算した値とマルチプ
レクサ５の出力である大きい方の絶対値とをＮビット加
算器９にて加算し、上記入力データＳin1，Ｓin2の二乗
和の平方根の近似値を演算する。
Description
【０００１】
【発明の属する技術分野】本発明はデイジタル信号処理
分野等において、２数の二乗和平方根を演算する回路に
関するものである。
分野等において、２数の二乗和平方根を演算する回路に
関するものである。
【０００２】
【従来の技術】デイジタル無線通信におけるデイジタル
相関器等、デイジタル信号処理において、２つの信号の
夫々二乗したものの和の平方根を求める場合が多い。こ
のような二乗和の平方根を求める演算回路を実現する従
来の演算回路について以下に説明する。
相関器等、デイジタル信号処理において、２つの信号の
夫々二乗したものの和の平方根を求める場合が多い。こ
のような二乗和の平方根を求める演算回路を実現する従
来の演算回路について以下に説明する。
【０００３】従来例〔Ｉ〕 図５に従来例の１つを示すが、この例では、二乗和の平
方根演算回路は、入力データＳin1及びＳin2の夫々の二
乗の値を算出する（Ｎ＋１）ビット乗算器２１，２２
と、これらの乗算器２１，２２からの二乗値を加算する
２Ｎビット加算器２３と、その加算結果の平方根を算出
し二乗和の平方根の演算結果Ｓoutを出力する２Ｎ＋１
ビット開平演算器２４とから構成されている。
方根演算回路は、入力データＳin1及びＳin2の夫々の二
乗の値を算出する（Ｎ＋１）ビット乗算器２１，２２
と、これらの乗算器２１，２２からの二乗値を加算する
２Ｎビット加算器２３と、その加算結果の平方根を算出
し二乗和の平方根の演算結果Ｓoutを出力する２Ｎ＋１
ビット開平演算器２４とから構成されている。
【０００４】そして、このような回路構成において、Ｎ
＋１ビット（Ｎビット＋符号ビット）入力データ
Ｓin1，Ｓin2が夫々Ｎ＋１ビット乗算器２１，２２に入
力され乗算されると、その乗算結果であるＳin1，Ｓin2
の二乗の値は正数であるため、そのビット数は２Ｎビッ
トとなる。これら二乗結果の値Ｓin1 2，Ｓin2 2が２Ｎビ
ット加算器２３に入力されて加算され、２Ｎ＋１ビット
のＳin1 2＋Ｓin2 2が得られる。更に、この加算器結果が
上記２Ｎ＋１ビット開平演算器２４に入力され、入力デ
ータＳin1とＳin2の二乗和平方根（Ｓin1 2＋Ｓin2 2）
1/2の演算結果Ｓoutが得られる。以後、この演算回路を
従来例〔Ｉ〕という。
＋１ビット（Ｎビット＋符号ビット）入力データ
Ｓin1，Ｓin2が夫々Ｎ＋１ビット乗算器２１，２２に入
力され乗算されると、その乗算結果であるＳin1，Ｓin2
の二乗の値は正数であるため、そのビット数は２Ｎビッ
トとなる。これら二乗結果の値Ｓin1 2，Ｓin2 2が２Ｎビ
ット加算器２３に入力されて加算され、２Ｎ＋１ビット
のＳin1 2＋Ｓin2 2が得られる。更に、この加算器結果が
上記２Ｎ＋１ビット開平演算器２４に入力され、入力デ
ータＳin1とＳin2の二乗和平方根（Ｓin1 2＋Ｓin2 2）
1/2の演算結果Ｓoutが得られる。以後、この演算回路を
従来例〔Ｉ〕という。
【０００５】従来例〔II〕 図６は従来例〔II〕の二乗和平方根を求める演算回路を
示し、この例では二乗和平方根を近似計算で求める。図
において、この例の演算回路は入力データＳin1及びＳ
in2の絶対値を算出するＮビット絶対値演算器２５，２
６と、それら絶対値｜Ｓin1｜，｜Ｓin2｜を比較するＮ
ビット絶対値比較器２７と、この比較結果を選択信号と
するＮビットマルチプレクサ２８，２９と、固定値を乗
算するＮビット固定値乗算器３０と、その乗算結果とＮ
ビットマルチプレクサ２９の出力を加算し演算結果Ｓ
outを出力するＮビット加算器３１とから構成されてい
る。このような回路構成において、この従来例〔II〕の
演算回路では、上記２つの入力データＳin1，Ｓin2の二
乗和の平方根を次式（数式３）によって近似計算する。
示し、この例では二乗和平方根を近似計算で求める。図
において、この例の演算回路は入力データＳin1及びＳ
in2の絶対値を算出するＮビット絶対値演算器２５，２
６と、それら絶対値｜Ｓin1｜，｜Ｓin2｜を比較するＮ
ビット絶対値比較器２７と、この比較結果を選択信号と
するＮビットマルチプレクサ２８，２９と、固定値を乗
算するＮビット固定値乗算器３０と、その乗算結果とＮ
ビットマルチプレクサ２９の出力を加算し演算結果Ｓ
outを出力するＮビット加算器３１とから構成されてい
る。このような回路構成において、この従来例〔II〕の
演算回路では、上記２つの入力データＳin1，Ｓin2の二
乗和の平方根を次式（数式３）によって近似計算する。
【０００６】
【数１】
【０００７】上記回路において、入力データＳin1，Ｓ
in2は夫々Ｎビット絶対値演算器２５，２６に入力され
る。その結果である絶対値｜Ｓin1｜，｜Ｓin2｜はＮビ
ット絶対値比較器２７に入力され、それら値の大小を判
定する。次いで、Ｎビットマルチプレクサ２８ではその
判定結果を選択信号として｜Ｓin1｜，｜Ｓin2｜の小さ
い方を選択し、Ｎビットマルチプレクサ２９では大きい
方を選択する。
in2は夫々Ｎビット絶対値演算器２５，２６に入力され
る。その結果である絶対値｜Ｓin1｜，｜Ｓin2｜はＮビ
ット絶対値比較器２７に入力され、それら値の大小を判
定する。次いで、Ｎビットマルチプレクサ２８ではその
判定結果を選択信号として｜Ｓin1｜，｜Ｓin2｜の小さ
い方を選択し、Ｎビットマルチプレクサ２９では大きい
方を選択する。
【０００８】この時、Ｎビットマルチプレクサ２８の出
力である小さい方の絶対値はＮビット固定値演算器３０
で（２1/2−１）を乗ぜられ、その結果がＮビット加算
器３１によりＮビットマルチプレクサ２９の出力である
大きい方の絶対値と加算され、入力データＳin1，Ｓin2
の二乗和の平方根の近似演算結果Ｓoutとして出力され
る。
力である小さい方の絶対値はＮビット固定値演算器３０
で（２1/2−１）を乗ぜられ、その結果がＮビット加算
器３１によりＮビットマルチプレクサ２９の出力である
大きい方の絶対値と加算され、入力データＳin1，Ｓin2
の二乗和の平方根の近似演算結果Ｓoutとして出力され
る。
【０００９】従来例〔III〕 上記（数式３）に基づく従来の他の演算回路として、特
開平７−４４５３０号に開示されたものがある。この演
算回路では、計算式は上記従来例〔II〕と同じく（数式
３）に基づいているが、実際には（２1/2−１）を更に
（１＋２2＋２4＋２5）／２7＝０.４１４０６２５で近
似したもので、ビットシフトによりこれらを計算してい
る。従って、乗算器が不要で回路規模は小さくて良い
が、演算結果が得られるまで複数クロックを必要とす
る。
開平７−４４５３０号に開示されたものがある。この演
算回路では、計算式は上記従来例〔II〕と同じく（数式
３）に基づいているが、実際には（２1/2−１）を更に
（１＋２2＋２4＋２5）／２7＝０.４１４０６２５で近
似したもので、ビットシフトによりこれらを計算してい
る。従って、乗算器が不要で回路規模は小さくて良い
が、演算結果が得られるまで複数クロックを必要とす
る。
【００１０】従来例〔IV〕 この例は上記従来例〔II〕と同様に二乗和の平方根の近
似値を求めるものであり、図７はその具体的回路を示
す。図に示されるように、この回路では、先ず、入力デ
ータＳin1及びＳin2の絶対値を算出するＮビット絶対値
演算器３２，３３と、それら絶対値｜Ｓin1｜，｜Ｓin2
｜を比較するＮビット絶対値比較器３４と、この比較結
果を選択信号とするＮビットマルチプレクサ３５，３６
と、１ビット右シフトする１ビット右シフタ３７と、そ
のシフト結果と上記Ｎビットマルチプレクサ３６の出力
を加算するＮビット加算器３８とから構成される。
似値を求めるものであり、図７はその具体的回路を示
す。図に示されるように、この回路では、先ず、入力デ
ータＳin1及びＳin2の絶対値を算出するＮビット絶対値
演算器３２，３３と、それら絶対値｜Ｓin1｜，｜Ｓin2
｜を比較するＮビット絶対値比較器３４と、この比較結
果を選択信号とするＮビットマルチプレクサ３５，３６
と、１ビット右シフトする１ビット右シフタ３７と、そ
のシフト結果と上記Ｎビットマルチプレクサ３６の出力
を加算するＮビット加算器３８とから構成される。
【００１１】このような構成において、この従来回路で
は、２つの入力データＳin1とＳin2の二乗和の平方根を
次式（数式４）によって近似計算する（Ｓtanford Tele
communication,Inc.製デジタルマッチドフィルタＳＴＥ
Ｌ−３３４０のカタログより）。
は、２つの入力データＳin1とＳin2の二乗和の平方根を
次式（数式４）によって近似計算する（Ｓtanford Tele
communication,Inc.製デジタルマッチドフィルタＳＴＥ
Ｌ−３３４０のカタログより）。
【００１２】
【数２】
【００１３】図７の回路において、先ず、入力データＳ
in1，Ｓin2は夫々Ｎビット絶対値演算器３２，３３に入
力される。該絶対値演算器３２，３３で演算された絶対
値｜Ｓin1｜，｜Ｓin2｜がＮビット絶対値比較器３４に
入力され、それら絶対値の大小を判定する。この判定結
果を選択信号として、Ｎビットマルチプレクサ３５では
｜Ｓin1｜,｜Ｓin2｜の小さい方を、又Ｎビットマルチ
プレクサ３６では大きい方を夫々選択する。
in1，Ｓin2は夫々Ｎビット絶対値演算器３２，３３に入
力される。該絶対値演算器３２，３３で演算された絶対
値｜Ｓin1｜，｜Ｓin2｜がＮビット絶対値比較器３４に
入力され、それら絶対値の大小を判定する。この判定結
果を選択信号として、Ｎビットマルチプレクサ３５では
｜Ｓin1｜,｜Ｓin2｜の小さい方を、又Ｎビットマルチ
プレクサ３６では大きい方を夫々選択する。
【００１４】Ｎビットマルチプレクサ３５の出力である
小さい方の絶対値は、１ビット右シフタ３７で１ビット
右シフトされ、この右シフトされた値と上記Ｎビットマ
ルチプレクサ３６の出力である大きい方の絶対値がＮビ
ット加算器３８で加算される。この加算器３８より、入
力データＳin1，Ｓin2の二乗和の平方根の近似値Ｓout
が得られる。
小さい方の絶対値は、１ビット右シフタ３７で１ビット
右シフトされ、この右シフトされた値と上記Ｎビットマ
ルチプレクサ３６の出力である大きい方の絶対値がＮビ
ット加算器３８で加算される。この加算器３８より、入
力データＳin1，Ｓin2の二乗和の平方根の近似値Ｓout
が得られる。
【００１５】
【発明が解決しようとする課題】しかし乍ら、上記各従
来の演算回路では夫々次のような問題点があった。上記
従来例〔Ｉ〕の演算回路では、乗算器及び開平演算器の
ゲート数が入力データのビット数Ｍの二乗に比例して大
きくなるため回路規模が非常に大きくなると言う問題点
を有している。更に、乗算器では各桁毎の乗算結果を桁
数分加算するため遅延時間が非常に大きく、又、開平演
算器も桁数の２分の１の段数の加算器と、その段数分の
クロック数で演算する順序回路となるため、演算速度が
遅いと云う問題点も有している。
来の演算回路では夫々次のような問題点があった。上記
従来例〔Ｉ〕の演算回路では、乗算器及び開平演算器の
ゲート数が入力データのビット数Ｍの二乗に比例して大
きくなるため回路規模が非常に大きくなると言う問題点
を有している。更に、乗算器では各桁毎の乗算結果を桁
数分加算するため遅延時間が非常に大きく、又、開平演
算器も桁数の２分の１の段数の加算器と、その段数分の
クロック数で演算する順序回路となるため、演算速度が
遅いと云う問題点も有している。
【００１６】又、上記従来例〔II〕の演算回路では、近
似演算を用いることで上記従来例〔Ｉ〕の演算回路より
はゲート数が縮小されるが、入力データのビット数Ｍの
二乗に比例しており（ビット数Ｍの二乗の係数は従来例
〔Ｉ〕より小さい）、依然として回路規模は大きい。ゲ
ート数はビット数Ｍが８の場合で従来例〔Ｉ〕の演算回
路の約半分程度である。又、演算速度は従来例〔Ｉ〕に
比べて高速である。
似演算を用いることで上記従来例〔Ｉ〕の演算回路より
はゲート数が縮小されるが、入力データのビット数Ｍの
二乗に比例しており（ビット数Ｍの二乗の係数は従来例
〔Ｉ〕より小さい）、依然として回路規模は大きい。ゲ
ート数はビット数Ｍが８の場合で従来例〔Ｉ〕の演算回
路の約半分程度である。又、演算速度は従来例〔Ｉ〕に
比べて高速である。
【００１７】又、上記従来例〔III〕の演算回路では、
上記従来例〔II〕の近似演算をより少ないゲート数で実
現できるが、演算結果が得られるまでに複数クロックを
必要とする（ビット数Ｍ＝８の場合で２０数クロッ
ク）。このためリアルタイム性を必要とする場合には使
用することはできない。
上記従来例〔II〕の近似演算をより少ないゲート数で実
現できるが、演算結果が得られるまでに複数クロックを
必要とする（ビット数Ｍ＝８の場合で２０数クロッ
ク）。このためリアルタイム性を必要とする場合には使
用することはできない。
【００１８】更に、上記従来例〔IV〕の演算回路では、
更に、簡略化した近似演算を用いることで、上記従来例
〔Ｉ〕，〔II〕の演算回路よりも大幅にゲート数が減
り、ビット数Ｍに比例となり、ビット数Ｍ＝８の場合で
は従来例〔II〕の演算回路の約３分の１に縮小される。
又、乗算器や開平演算器が不要であるため演算速度も大
幅に高速化される。しかし乍ら、この従来例〔IV〕の演
算回路では近似の誤差が大きく、演算精度が悪いと云う
問題点を有している。
更に、簡略化した近似演算を用いることで、上記従来例
〔Ｉ〕，〔II〕の演算回路よりも大幅にゲート数が減
り、ビット数Ｍに比例となり、ビット数Ｍ＝８の場合で
は従来例〔II〕の演算回路の約３分の１に縮小される。
又、乗算器や開平演算器が不要であるため演算速度も大
幅に高速化される。しかし乍ら、この従来例〔IV〕の演
算回路では近似の誤差が大きく、演算精度が悪いと云う
問題点を有している。
【００１９】図８は従来例〔II〕と〔IV〕の２つの近似
演算の誤差を示す図である。この図８は２つの入力デー
タの内、Ｓin2を５０に固定してＳin1を０から１００ま
で変化させたときの理論値からの誤差を示すものであ
る。これから解るように、従来の二乗和の平方根の近似
演算回路では、近似の誤差の小さい従来例〔II〕は回路
規模が大きく、回路規模の小さい従来例〔IV〕は近似の
誤差が大きくなっており、作用効果の上で、両従来例は
両立できなかった。又、従来例〔II〕と同じ精度の従来
例〔III〕の演算回路では回路規模は小さくなったが、
演算結果が得られるまで複数クロックを必要とするた
め、リアルタイム処理には使用できなかった。
演算の誤差を示す図である。この図８は２つの入力デー
タの内、Ｓin2を５０に固定してＳin1を０から１００ま
で変化させたときの理論値からの誤差を示すものであ
る。これから解るように、従来の二乗和の平方根の近似
演算回路では、近似の誤差の小さい従来例〔II〕は回路
規模が大きく、回路規模の小さい従来例〔IV〕は近似の
誤差が大きくなっており、作用効果の上で、両従来例は
両立できなかった。又、従来例〔II〕と同じ精度の従来
例〔III〕の演算回路では回路規模は小さくなったが、
演算結果が得られるまで複数クロックを必要とするた
め、リアルタイム処理には使用できなかった。
【００２０】
【課題を解決するための手段】本発明は上記従来技術の
問題点を解決するためになされたものであり、請求項１
の発明の二乗和の平方根演算回路は、夫々入力信号の絶
対値の計算を行う第１及び第２絶対値演算器と、これら
２つの信号の絶対値の大小比較を行う絶対値比較器と、
該絶対値比較器の比較結果を選択信号として利用し上記
第１及び第２絶対値演算器の小さい方の絶対値を出力す
る第１マルチプレクサと、上記絶対値比較器の比較結果
を選択信号として利用し上記第１及び第２絶対値演算器
の大きい方の絶対値を出力する第２マルチプレクサと、
上記第１マルチプレクサの出力に対して（１／２）のＮ
乗の乗算を行う複数の乗算手段と、これら複数の乗算手
段の出力を加算する第１加算器と、該第１加算器の出力
と上記第２マルチプレクサの出力を加算する第２加算器
とを備えたことを特徴としている。
問題点を解決するためになされたものであり、請求項１
の発明の二乗和の平方根演算回路は、夫々入力信号の絶
対値の計算を行う第１及び第２絶対値演算器と、これら
２つの信号の絶対値の大小比較を行う絶対値比較器と、
該絶対値比較器の比較結果を選択信号として利用し上記
第１及び第２絶対値演算器の小さい方の絶対値を出力す
る第１マルチプレクサと、上記絶対値比較器の比較結果
を選択信号として利用し上記第１及び第２絶対値演算器
の大きい方の絶対値を出力する第２マルチプレクサと、
上記第１マルチプレクサの出力に対して（１／２）のＮ
乗の乗算を行う複数の乗算手段と、これら複数の乗算手
段の出力を加算する第１加算器と、該第１加算器の出力
と上記第２マルチプレクサの出力を加算する第２加算器
とを備えたことを特徴としている。
【００２１】この構成によれば、乗算手段は単なるビッ
トシフト操作で実現され、更にこのビットシフト操作は
実際には配線の変更のみで実現できる。その結果、演算
時間は配線の遅延のみであり、クロック数０で実現でき
る。従って、従来例、特に図６で示した従来例〔II〕と
比較して同等以上の誤差特性を保ちながら、Ｎビット固
定値乗算器が不要であるため、回路規模が小さく抑えら
れ、かつ演算速度も大幅に改善される。
トシフト操作で実現され、更にこのビットシフト操作は
実際には配線の変更のみで実現できる。その結果、演算
時間は配線の遅延のみであり、クロック数０で実現でき
る。従って、従来例、特に図６で示した従来例〔II〕と
比較して同等以上の誤差特性を保ちながら、Ｎビット固
定値乗算器が不要であるため、回路規模が小さく抑えら
れ、かつ演算速度も大幅に改善される。
【００２２】又、請求項２の発明の二乗和の平方根演算
回路は、請求項１の二乗和の平方根演算回路において、
上記複数の乗算手段が乗算結果の下位Ｎビットを切り捨
てることによって近似値計算することを特徴としてい
る。この構成によれば、乗算手段が下位Ｎビットを切り
捨てることになる。従って、この発明では、乗算手段が
従来例に比較して誤差特性を落とす事なく、計算速度を
高めることができる。
回路は、請求項１の二乗和の平方根演算回路において、
上記複数の乗算手段が乗算結果の下位Ｎビットを切り捨
てることによって近似値計算することを特徴としてい
る。この構成によれば、乗算手段が下位Ｎビットを切り
捨てることになる。従って、この発明では、乗算手段が
従来例に比較して誤差特性を落とす事なく、計算速度を
高めることができる。
【００２３】請求項３の発明の二乗和の平方根演算回路
は、夫々入力信号の絶対値の計算を行う第１及び第２絶
対値演算器と、これら２つの信号の絶対値の大小比較を
行う絶対値比較器と、該絶対値比較器の比較結果を選択
信号として利用し上記第１及び第２絶対値演算器の小さ
い方の絶対値を出力する第１マルチプレクサと、上記絶
対値比較器の比較結果を選択信号として利用し上記第１
及び第２絶対値演算器の大きい方の絶対値を出力する第
２マルチプレクサと、上記第１マルチプレクサの出力に
対して（１／２）のＮ乗の乗算を行う複数の乗算手段
と、上記第１マルチプレクサの出力の内、上記（１／
２）のＮ乗の乗算を行う最大のＮに対応して、上記第１
マルチプレクサの出力の下位Ｎビットの任意の組み合わ
せについて夫々乗算すると共に各乗算結果を加算して誤
差調整項を求める積和演算手段と、上記複数の乗算手段
の出力と積和演算手段の出力を加算する第１加算器と、
該第１加算器の出力と上記第２マルチプレクサの出力を
加算する第２の加算器とを備えたことを特徴としてい
る。
は、夫々入力信号の絶対値の計算を行う第１及び第２絶
対値演算器と、これら２つの信号の絶対値の大小比較を
行う絶対値比較器と、該絶対値比較器の比較結果を選択
信号として利用し上記第１及び第２絶対値演算器の小さ
い方の絶対値を出力する第１マルチプレクサと、上記絶
対値比較器の比較結果を選択信号として利用し上記第１
及び第２絶対値演算器の大きい方の絶対値を出力する第
２マルチプレクサと、上記第１マルチプレクサの出力に
対して（１／２）のＮ乗の乗算を行う複数の乗算手段
と、上記第１マルチプレクサの出力の内、上記（１／
２）のＮ乗の乗算を行う最大のＮに対応して、上記第１
マルチプレクサの出力の下位Ｎビットの任意の組み合わ
せについて夫々乗算すると共に各乗算結果を加算して誤
差調整項を求める積和演算手段と、上記複数の乗算手段
の出力と積和演算手段の出力を加算する第１加算器と、
該第１加算器の出力と上記第２マルチプレクサの出力を
加算する第２の加算器とを備えたことを特徴としてい
る。
【００２４】この構成によれば、上記請求項１の発明の
二乗和の平方根演算回路と同様に、乗算手段は単なるビ
ットシフト操作で実現され、更にこのビットシフト操作
は実際には配線の変更のみで実現できる。又、積和演算
手段を付加したことにより入力データの絶対値が共に小
さい場合の誤差を更に小さく抑えることができる。その
結果、従来例に比較して誤差特性を落とす事なく、計算
速度を高めることができる。又、積和演算手段はＡＮＤ
回路及びＯＲ回路のみで実現できるため、演算時間はゲ
ート遅延のみで、クロック数０で実現できる。
二乗和の平方根演算回路と同様に、乗算手段は単なるビ
ットシフト操作で実現され、更にこのビットシフト操作
は実際には配線の変更のみで実現できる。又、積和演算
手段を付加したことにより入力データの絶対値が共に小
さい場合の誤差を更に小さく抑えることができる。その
結果、従来例に比較して誤差特性を落とす事なく、計算
速度を高めることができる。又、積和演算手段はＡＮＤ
回路及びＯＲ回路のみで実現できるため、演算時間はゲ
ート遅延のみで、クロック数０で実現できる。
【００２５】
【発明の実施の形態】以下本発明の実施の形態を添付図
面に従って詳細に説明する。図１は本発明の第１の実施
の形態に係る二乗和の平方根演算回路を示すブロック的
電気回路図である。この二乗和の平方根演算回路は入力
データＳin1，Ｓin2の絶対値を算出する第１及び第２Ｎ
ビット絶対値演算器１及び２と、これら演算器１及び２
の出力する絶対値｜Ｓin1｜，｜Ｓin2｜を比較するＮビ
ット絶対値比較器３と、この比較器３の比較結果を選択
信号とする第１及び第２Ｎビットマルチプレクサ４及び
５と、これらマルチプレクサの一方のＮビットマルチプ
レクサ４の出力を２ビット右シフトする２ビット右シフ
タ６及び３ビット右シフトする３ビット右シフタ７と、
これら２つのシフト結果を加算するＮ−２ビット加算器
８と、該加算器８による加算結果と第２Ｎビットマルチ
プレクサ５の出力を加算し、その加算結果を演算結果Ｓ
outとして出力するＮビット加算器９とから構成されて
いる。
面に従って詳細に説明する。図１は本発明の第１の実施
の形態に係る二乗和の平方根演算回路を示すブロック的
電気回路図である。この二乗和の平方根演算回路は入力
データＳin1，Ｓin2の絶対値を算出する第１及び第２Ｎ
ビット絶対値演算器１及び２と、これら演算器１及び２
の出力する絶対値｜Ｓin1｜，｜Ｓin2｜を比較するＮビ
ット絶対値比較器３と、この比較器３の比較結果を選択
信号とする第１及び第２Ｎビットマルチプレクサ４及び
５と、これらマルチプレクサの一方のＮビットマルチプ
レクサ４の出力を２ビット右シフトする２ビット右シフ
タ６及び３ビット右シフトする３ビット右シフタ７と、
これら２つのシフト結果を加算するＮ−２ビット加算器
８と、該加算器８による加算結果と第２Ｎビットマルチ
プレクサ５の出力を加算し、その加算結果を演算結果Ｓ
outとして出力するＮビット加算器９とから構成されて
いる。
【００２６】本発明の第１の実施の形態に係る二乗和の
平方根演算回路は上記のように構成されるものであり、
以下にその動作について説明する。先ず、入力端子より
データＳin1，Ｓin2が夫々第１及び第２Ｎビット絶対値
演算器１および２に入力されると、これら演算器１およ
び２はそれら入力データの絶対値を演算して絶対値｜Ｓ
in1｜，｜Ｓin2｜を出力する。するとＮビット絶対値比
較器３は、それら絶対値を受けて比較し、その大小を判
定する。
平方根演算回路は上記のように構成されるものであり、
以下にその動作について説明する。先ず、入力端子より
データＳin1，Ｓin2が夫々第１及び第２Ｎビット絶対値
演算器１および２に入力されると、これら演算器１およ
び２はそれら入力データの絶対値を演算して絶対値｜Ｓ
in1｜，｜Ｓin2｜を出力する。するとＮビット絶対値比
較器３は、それら絶対値を受けて比較し、その大小を判
定する。
【００２７】この時第１及び第２Ｎビットマルチプレク
サ４及び５は、その判定結果を選択信号として受け、一
方のＮビットマルチプレクサ４は｜Ｓin1｜，｜Ｓin2｜
の小さい方の絶対値を、又他方Ｎビットマルチプレクサ
５は大きい方の絶対値を夫々選択する。第１Ｎビットマ
ルチプレクサ４の出力である小さい方の絶対値は２ビッ
ト右シフタ６で２ビット右シフトされて１／２の二乗、
即ち１／４倍の値となる。
サ４及び５は、その判定結果を選択信号として受け、一
方のＮビットマルチプレクサ４は｜Ｓin1｜，｜Ｓin2｜
の小さい方の絶対値を、又他方Ｎビットマルチプレクサ
５は大きい方の絶対値を夫々選択する。第１Ｎビットマ
ルチプレクサ４の出力である小さい方の絶対値は２ビッ
ト右シフタ６で２ビット右シフトされて１／２の二乗、
即ち１／４倍の値となる。
【００２８】又、同様に３ビット右シフタ７で３ビット
右シフトされて１／２の三乗、即ち１／８倍の値とな
る。これら２つのシフト結果をＮ−２ビット加算器８で
加算し、更にその加算結果とＮビットマルチプレクサ５
の出力である大きい方の絶対値とをＮビット加算器９で
加算する。このＮビット加算器９より、入力データＳ
in1，Ｓin2の二乗和の平方根の近似演算結果Ｓoutが得
られる。上記第１の実施の形態の平方根演算回路は結果
的に次の計算式（数式１）で表される演算を実行するこ
とになる。尚、上記第１の実施形態では、（数式１）中
のＫは０である。
右シフトされて１／２の三乗、即ち１／８倍の値とな
る。これら２つのシフト結果をＮ−２ビット加算器８で
加算し、更にその加算結果とＮビットマルチプレクサ５
の出力である大きい方の絶対値とをＮビット加算器９で
加算する。このＮビット加算器９より、入力データＳ
in1，Ｓin2の二乗和の平方根の近似演算結果Ｓoutが得
られる。上記第１の実施の形態の平方根演算回路は結果
的に次の計算式（数式１）で表される演算を実行するこ
とになる。尚、上記第１の実施形態では、（数式１）中
のＫは０である。
【００２９】
【数３】
【００３０】次に本発明の第２の実施の形態を説明す
る。図２はその実施の形態を示すもので、図１の実施の
形態と異なる点は、第１Ｎビットマルチプレクサ４の出
力の下位３ビットを入力とするＫ演算器１０を設け、そ
の演算結果をＮ−２ビット加算器８キャリーイン入力端
子に入力して２ビット右シフタ６と３ビット右シフタ７
との和に加算する点である。上記Ｋ演算器１０は図３に
示すようにＮビットマルチプレクサ４の出力の最下位ビ
ット（第０ビット）と第１ビットの論理積と、第１ビッ
トと第２ビットの論理積と、第０ビットと第２ビットの
論理積を夫々求め、かつ、それら３つの論理積の結果の
論理和を演算して出力するものである。
る。図２はその実施の形態を示すもので、図１の実施の
形態と異なる点は、第１Ｎビットマルチプレクサ４の出
力の下位３ビットを入力とするＫ演算器１０を設け、そ
の演算結果をＮ−２ビット加算器８キャリーイン入力端
子に入力して２ビット右シフタ６と３ビット右シフタ７
との和に加算する点である。上記Ｋ演算器１０は図３に
示すようにＮビットマルチプレクサ４の出力の最下位ビ
ット（第０ビット）と第１ビットの論理積と、第１ビッ
トと第２ビットの論理積と、第０ビットと第２ビットの
論理積を夫々求め、かつ、それら３つの論理積の結果の
論理和を演算して出力するものである。
【００３１】本発明の第２の実施の形態に係る二乗和の
平方根演算回路は上記のように構成されるものであり、
以下にその動作を図１の実施の形態と異なる点について
説明する。基本的動作は図１の実施の形態と同じであ
る。第２の実施の形態において、Ｋ演算器１０は第１Ｎ
ビットマルチプレクサ４の出力である小さい方の絶対値
の下位３ビットを入力し、上記（数式１）の誤差調整項
Ｋを上記（数式２）に従って演算する。そして、Ｋ演算
器１０の（数式２）に従った演算結果と２ビット右シフ
タ６及び３ビット右シフタ７の演算結果をＮ−２ビット
加算器８で加算する。この点が、上記第１の実施の形態
の動作に新たに加わる点である。
平方根演算回路は上記のように構成されるものであり、
以下にその動作を図１の実施の形態と異なる点について
説明する。基本的動作は図１の実施の形態と同じであ
る。第２の実施の形態において、Ｋ演算器１０は第１Ｎ
ビットマルチプレクサ４の出力である小さい方の絶対値
の下位３ビットを入力し、上記（数式１）の誤差調整項
Ｋを上記（数式２）に従って演算する。そして、Ｋ演算
器１０の（数式２）に従った演算結果と２ビット右シフ
タ６及び３ビット右シフタ７の演算結果をＮ−２ビット
加算器８で加算する。この点が、上記第１の実施の形態
の動作に新たに加わる点である。
【００３２】上記第２の実施の形態において、上記（数
式１）中のＫは上記式中のmin|Ｓin1|,|Ｓin2|の下位か
ら3ビットをｂ0，ｂ1，ｂ2とすると、次式（数式２）で
表される。但し、（数式２）中の２項演算子「・」，
「＋」は夫々論理積と論理和を表す。 Ｋ＝ｂ2・ｂ1＋ｂ1・ｂ0＋ｂ0・ｂ2 （数式２）
式１）中のＫは上記式中のmin|Ｓin1|,|Ｓin2|の下位か
ら3ビットをｂ0，ｂ1，ｂ2とすると、次式（数式２）で
表される。但し、（数式２）中の２項演算子「・」，
「＋」は夫々論理積と論理和を表す。 Ｋ＝ｂ2・ｂ1＋ｂ1・ｂ0＋ｂ0・ｂ2 （数式２）
【００３３】尚、上記（数式１）における誤差調整項Ｋ
は、特にＳin1，Ｓin2の絶対値が共に小さい場合に理論
値との誤差を縮小する項であり、目的に応じて追加す
る。
は、特にＳin1，Ｓin2の絶対値が共に小さい場合に理論
値との誤差を縮小する項であり、目的に応じて追加す
る。
【００３４】尚、上記誤差調整項Ｋは２ビット右シフタ
６及び３ビット右シフタ７の演算によって失われる、即
ち切り捨てられる下位ビットの大小によって０または１
をとるものである。又、具体的に（数式２）の誤差調整
項Ｋは絶対値の小さい方の値を（１／２2）で乗じたと
きの小数点部（２ビット右シフタ６で失われる下位２に
相当）と、（１／２3）で乗じたときの小数点部（３ビ
ット右シフタ７で失われる下位３に相当）との和が０．
５を超える場合に“１”、又それ以下では“０”とな
る。
６及び３ビット右シフタ７の演算によって失われる、即
ち切り捨てられる下位ビットの大小によって０または１
をとるものである。又、具体的に（数式２）の誤差調整
項Ｋは絶対値の小さい方の値を（１／２2）で乗じたと
きの小数点部（２ビット右シフタ６で失われる下位２に
相当）と、（１／２3）で乗じたときの小数点部（３ビ
ット右シフタ７で失われる下位３に相当）との和が０．
５を超える場合に“１”、又それ以下では“０”とな
る。
【００３５】以上で述べた、本発明の平方根演算回路に
おける（１／２）のＮ乗の乗算を行う乗算回路は単なる
ビットシフト操作で実現される。更に、このビットシフ
ト操作は実際には配線の変更のみで実現できるため、演
算時間は配線の遅延のみであり、クロック数０、ゲート
数０で実現できる。
おける（１／２）のＮ乗の乗算を行う乗算回路は単なる
ビットシフト操作で実現される。更に、このビットシフ
ト操作は実際には配線の変更のみで実現できるため、演
算時間は配線の遅延のみであり、クロック数０、ゲート
数０で実現できる。
【００３６】又、誤差調整項Ｋを求める積和演算回路も
ＡＮＤ及びＯＲ回路のみで実現できるため、演算時間は
ゲート遅延のみで、しかもクロック数０で実現できる。
図４は、上述した従来の２つの近似演算の誤差と、本発
明の近似演算の誤差を示している。又、図４は２つの入
力データの内、Ｓin2を５０に固定してＳin1を０から１
００まで変化させたときの理論値からの誤差である。
ＡＮＤ及びＯＲ回路のみで実現できるため、演算時間は
ゲート遅延のみで、しかもクロック数０で実現できる。
図４は、上述した従来の２つの近似演算の誤差と、本発
明の近似演算の誤差を示している。又、図４は２つの入
力データの内、Ｓin2を５０に固定してＳin1を０から１
００まで変化させたときの理論値からの誤差である。
【００３７】本発明の平方根演算回路は、従来例IIと比
較した場合、誤差特性は同等以上であるが、Ｎビット固
定値乗算器が不要であるため回路規模を小さく抑えるこ
とができ、かつ演算速度も大幅に改善される。ゲート数
についてはビット数Ｍが８の場合で約４割に縮小されて
いる。
較した場合、誤差特性は同等以上であるが、Ｎビット固
定値乗算器が不要であるため回路規模を小さく抑えるこ
とができ、かつ演算速度も大幅に改善される。ゲート数
についてはビット数Ｍが８の場合で約４割に縮小されて
いる。
【００３８】又、従来例〔III〕の演算回路と比較した
場合、演算結果が得られるまで数十クロック必要とする
特開平７−４４５３０号の演算回路に対して、本発明で
はクロック数０で実現でき、高速である。
場合、演算結果が得られるまで数十クロック必要とする
特開平７−４４５３０号の演算回路に対して、本発明で
はクロック数０で実現でき、高速である。
【００３９】従来例〔IV〕と比較した場合、誤差特性が
大幅に改善されている。更に、回路規模の増加は最小限
に抑えられており、特に、ゲート数は第２の実施の形態
と従来例〔IV〕を比較すると、固定ビット数のシフタが
実質的にはゲートを使用しないため、増加分はＮ−２ビ
ット加算器８とＫ演算器１０のみとなり、Ｍ＝８の場合
で約６分の１程度の増加に留めることができる。
大幅に改善されている。更に、回路規模の増加は最小限
に抑えられており、特に、ゲート数は第２の実施の形態
と従来例〔IV〕を比較すると、固定ビット数のシフタが
実質的にはゲートを使用しないため、増加分はＮ−２ビ
ット加算器８とＫ演算器１０のみとなり、Ｍ＝８の場合
で約６分の１程度の増加に留めることができる。
【００４０】
【発明の効果】本発明は上述のように構成されるもので
あり、請求項１の発明の二乗和の平方根演算回路は、夫
々入力信号の絶対値の計算を行う第１及び第２絶対値演
算器と、これら２つの信号の絶対値の大小比較を行う絶
対値比較器と、該絶対値比較器の比較結果を選択信号と
して利用し上記第１及び第２絶対値演算器の小さい方の
絶対値を出力する第１マルチプレクサと、上記絶対値比
較器の比較結果を選択信号として利用し上記第１及び第
２絶対値演算器の大きい方の絶対値を出力する第２マル
チプレクサと、上記第１マルチプレクサの出力に対して
（１／２）のＮ乗の乗算を行う複数の乗算手段と、これ
ら複数の乗算手段の出力を加算する第１加算器と、該第
１加算器の出力と上記第２マルチプレクサの出力を加算
する第２加算器とを備えた構成となっている。
あり、請求項１の発明の二乗和の平方根演算回路は、夫
々入力信号の絶対値の計算を行う第１及び第２絶対値演
算器と、これら２つの信号の絶対値の大小比較を行う絶
対値比較器と、該絶対値比較器の比較結果を選択信号と
して利用し上記第１及び第２絶対値演算器の小さい方の
絶対値を出力する第１マルチプレクサと、上記絶対値比
較器の比較結果を選択信号として利用し上記第１及び第
２絶対値演算器の大きい方の絶対値を出力する第２マル
チプレクサと、上記第１マルチプレクサの出力に対して
（１／２）のＮ乗の乗算を行う複数の乗算手段と、これ
ら複数の乗算手段の出力を加算する第１加算器と、該第
１加算器の出力と上記第２マルチプレクサの出力を加算
する第２加算器とを備えた構成となっている。
【００４１】従って、この構成によれば、乗算手段は単
なるビットシフト操作で実現され、更にこのビットシフ
ト操作は実際には配線の変更のみで実現できることか
ら、演算時間は配線の遅延のみであり、クロック数０で
実現できる。その結果、従来例、特に図６で示した従来
例〔II〕と比較して同等以上の誤差特性を保ちながら、
Ｎビット固定値乗算器が不要であるため、回路規模が小
さく抑えられ、かつ演算速度も大幅に改善される。
なるビットシフト操作で実現され、更にこのビットシフ
ト操作は実際には配線の変更のみで実現できることか
ら、演算時間は配線の遅延のみであり、クロック数０で
実現できる。その結果、従来例、特に図６で示した従来
例〔II〕と比較して同等以上の誤差特性を保ちながら、
Ｎビット固定値乗算器が不要であるため、回路規模が小
さく抑えられ、かつ演算速度も大幅に改善される。
【００４２】又、請求項２の発明の二乗和の平方根演算
回路は、請求項１の二乗和の平方根演算回路において、
上記複数の乗算手段が乗算結果の下位Ｎビットを切り捨
てることによって近似値計算する構成となっている。従
って、この構成によれば、乗算手段が下位Ｎビットを切
り捨てることになり、乗算手段が従来例に比較して誤差
特性を落とす事なく、計算速度を高めることができる。
回路は、請求項１の二乗和の平方根演算回路において、
上記複数の乗算手段が乗算結果の下位Ｎビットを切り捨
てることによって近似値計算する構成となっている。従
って、この構成によれば、乗算手段が下位Ｎビットを切
り捨てることになり、乗算手段が従来例に比較して誤差
特性を落とす事なく、計算速度を高めることができる。
【００４３】又、請求項３の発明の二乗和の平方根演算
回路は、夫々入力信号の絶対値の計算を行う第１及び第
２絶対値演算器と、これら２つの信号の絶対値の大小比
較を行う絶対値比較器と、該絶対値比較器の比較結果を
選択信号として利用し上記第１及び第２絶対値演算器の
小さい方の絶対値を出力する第１マルチプレクサと、上
記絶対値比較器の比較結果を選択信号として利用し上記
第１及び第２絶対値演算器の大きい方の絶対値を出力す
る第２マルチプレクサと、該第１マルチプレクサの出力
に対して（１／２）のＮ乗の乗算を行う複数の乗算手段
と、上記第１マルチプレクサの出力の内、上記（１／
２）のＮ乗の乗算を行う最大のＮに対応して、上記第１
マルチプレクサの出力の下位Ｎビットの任意の組み合わ
せについて夫々乗算すると共に各乗算結果を加算して誤
差調整項を求める積和演算手段と、上記複数の乗算手段
の出力と積和演算手段の出力を加算する第１加算器と、
該第１加算器の出力と上記第２マルチプレクサの出力を
加算する第２の加算器とを備えた構成となっている。
回路は、夫々入力信号の絶対値の計算を行う第１及び第
２絶対値演算器と、これら２つの信号の絶対値の大小比
較を行う絶対値比較器と、該絶対値比較器の比較結果を
選択信号として利用し上記第１及び第２絶対値演算器の
小さい方の絶対値を出力する第１マルチプレクサと、上
記絶対値比較器の比較結果を選択信号として利用し上記
第１及び第２絶対値演算器の大きい方の絶対値を出力す
る第２マルチプレクサと、該第１マルチプレクサの出力
に対して（１／２）のＮ乗の乗算を行う複数の乗算手段
と、上記第１マルチプレクサの出力の内、上記（１／
２）のＮ乗の乗算を行う最大のＮに対応して、上記第１
マルチプレクサの出力の下位Ｎビットの任意の組み合わ
せについて夫々乗算すると共に各乗算結果を加算して誤
差調整項を求める積和演算手段と、上記複数の乗算手段
の出力と積和演算手段の出力を加算する第１加算器と、
該第１加算器の出力と上記第２マルチプレクサの出力を
加算する第２の加算器とを備えた構成となっている。
【００４４】従って、この構成によれば、上記請求項１
の発明の二乗和の平方根演算回路と同様に、乗算手段は
単なるビットシフト操作で実現され、更にこのビットシ
フト操作は実際には配線の変更のみで実現できる。又、
積和演算手段を付加したことにより入力データの絶対値
が共に小さい場合の誤差を更に小さく抑えることができ
る。
の発明の二乗和の平方根演算回路と同様に、乗算手段は
単なるビットシフト操作で実現され、更にこのビットシ
フト操作は実際には配線の変更のみで実現できる。又、
積和演算手段を付加したことにより入力データの絶対値
が共に小さい場合の誤差を更に小さく抑えることができ
る。
【００４５】その結果、回路規模を小さくすることがで
きる上に、近似の誤差を小さく抑え、従来例に比較して
誤差特性を落とす事なく、計算速度を高めることができ
る。又、積和演算手段はＡＮＤ回路及びＯＲ回路のみで
実現できるため、演算時間はゲート遅延のみで、クロッ
ク数０で実現できる。
きる上に、近似の誤差を小さく抑え、従来例に比較して
誤差特性を落とす事なく、計算速度を高めることができ
る。又、積和演算手段はＡＮＤ回路及びＯＲ回路のみで
実現できるため、演算時間はゲート遅延のみで、クロッ
ク数０で実現できる。
【図１】本発明の第１の実施の形態における二乗和の平
方根演算回路を示すブロック的電気回路図である。
方根演算回路を示すブロック的電気回路図である。
【図２】本発明の第２の実施の形態における二乗和の平
方根演算回路を示すブロック的電気回路図である。
方根演算回路を示すブロック的電気回路図である。
【図３】上記第２の実施の形態における二乗和の平方根
演算回路のＫ演算器を示す電気回路図である。
演算回路のＫ演算器を示す電気回路図である。
【図４】本発明の二乗和の平方根演算回路によって実行
される近似計算に基づく誤差と従来の平方根演算回路に
おける誤差の比較結果をグラフ化して示す誤差比較説明
図である。
される近似計算に基づく誤差と従来の平方根演算回路に
おける誤差の比較結果をグラフ化して示す誤差比較説明
図である。
【図５】従来の二乗和の平方根演算回路を示すブロック
的電気回路図である。
的電気回路図である。
【図６】従来の二乗和の平方根演算回路の他の例を示す
ブロック的電気回路図である。
ブロック的電気回路図である。
【図７】従来の二乗和の平方根演算回路の更に他の例を
示すブロック的電気回路図である。
示すブロック的電気回路図である。
【図８】従来例〔II〕と〔IV〕の二乗和の平方根演算回
路によって実行される近似計算に基づく誤差の比較結果
をグラフ化して示す誤差比較説明図である。
路によって実行される近似計算に基づく誤差の比較結果
をグラフ化して示す誤差比較説明図である。
１ Ｎビット絶対値演算器 ２ Ｎビット絶対値演算器 ３ Ｎビット絶対値比較器 ４ Ｎビットマルチプレクサ ５ Ｎビットマルチプレクサ ６ ２ビット右シフタ ７ ３ビット右シフタ ８ Ｎ−２ビット加算器 ９ Ｎビット加算器 １０ Ｋ演算器
Claims (3)
- 【請求項１】 夫々入力信号の絶対値の計算を行う第１
及び第２絶対値演算器と、これら２つの信号の絶対値の
大小比較を行う絶対値比較器と、該絶対値比較器の比較
結果を選択信号として利用し上記第１及び第２絶対値演
算器の小さい方の絶対値を出力する第１マルチプレクサ
と、上記絶対値比較器の比較結果を選択信号として利用
し上記第１及び第２絶対値演算器の大きい方の絶対値を
出力する第２マルチプレクサと、上記第１マルチプレク
サの出力に対して（１／２）のＮ乗の乗算を行う複数の
乗算手段と、これら複数の乗算手段の出力を加算する第
１加算器と、該第１加算器の出力と上記第２マルチプレ
クサの出力を加算する第２加算器とを備えたことを特徴
とする二乗和の平方根演算回路。 - 【請求項２】 上記複数の乗算手段が乗算結果の下位Ｎ
ビットを切り捨てることによって近似値計算するもので
あることを特徴とする請求項１に記載された二乗和の平
方根演算回路。 - 【請求項３】 夫々入力信号の絶対値の計算を行う第１
及び第２絶対値演算器と、これら２つの信号の絶対値の
大小比較を行う絶対値比較器と、該絶対値比較器の比較
結果を選択信号として利用し上記第１及び第２絶対値演
算器の小さい方の絶対値を出力する第１マルチプレクサ
と、上記絶対値比較器の比較結果を選択信号として利用
し上記第１及び第２絶対値演算器の大きい方の絶対値を
出力する第２マルチプレクサと、上記第１マルチプレク
サの出力に対して（１／２）のＮ乗の乗算を行う複数の
乗算手段と、上記第１マルチプレクサの出力の内、上記
（１／２）のＮ乗の乗算を行う最大のＮに対応して、上
記第１マルチプレクサの出力の下位Ｎビットの任意の組
み合わせについて夫々乗算すると共に各乗算結果を加算
して誤差調整項を求める積和演算手段と、上記複数の乗
算手段の出力と積和演算手段の出力を加算する第１加算
器と、該第１加算器の出力と上記第２マルチプレクサの
出力を加算する第２の加算器とを備えたことを特徴とす
る二乗和の平方根演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142696A JPH09325955A (ja) | 1996-06-05 | 1996-06-05 | 二乗和の平方根演算回路 |
| US08/850,820 US5862068A (en) | 1996-06-05 | 1997-05-02 | Arithmetic circuit for calculating a square-root of a sum of squares |
| DE69715309T DE69715309T2 (de) | 1996-06-05 | 1997-06-05 | Arithmetische Schaltung für die Berechnung der Quadratwurzel einer Summe von Quadraten |
| EP97303885A EP0811909B1 (en) | 1996-06-05 | 1997-06-05 | Arithmetic circuit for calculating a square-root of a sum of squares |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142696A JPH09325955A (ja) | 1996-06-05 | 1996-06-05 | 二乗和の平方根演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325955A true JPH09325955A (ja) | 1997-12-16 |
Family
ID=15321424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8142696A Pending JPH09325955A (ja) | 1996-06-05 | 1996-06-05 | 二乗和の平方根演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5862068A (ja) |
| EP (1) | EP0811909B1 (ja) |
| JP (1) | JPH09325955A (ja) |
| DE (1) | DE69715309T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553399B1 (en) * | 1998-03-27 | 2003-04-22 | Chung-Shan Institute Of Science | Method and circuit for envelope detection using a peel cone approximation |
| US6070181A (en) * | 1998-03-27 | 2000-05-30 | Chun-Shan Institute Of Science And Technology | Method and circuit for envelope detection using a peel cone approximation |
| US6487260B1 (en) * | 1999-04-05 | 2002-11-26 | Motorola, Inc. | Method and apparatus for efficient correlation detection |
| US6370191B1 (en) * | 1999-11-01 | 2002-04-09 | Texas Instruments Incorporated | Efficient implementation of error approximation in blind equalization of data communications |
| TW480415B (en) * | 2000-05-17 | 2002-03-21 | Chung Shan Inst Of Science | Demodulation apparatus of square root and method of the same |
| TWI239457B (en) * | 2004-04-12 | 2005-09-11 | Chung Shan Inst Of Science | Method and apparatus for demodulating square root |
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| JP4119460B2 (ja) * | 2006-06-21 | 2008-07-16 | ファナック株式会社 | エンコーダの出力信号の振幅算出装置及びエンコーダの出力信号の振幅算出プログラム |
| RU2625530C1 (ru) * | 2016-05-17 | 2017-07-14 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Устройство для вычисления функции вида z=√x2 + y2 |
| CN107730588A (zh) * | 2017-10-10 | 2018-02-23 | 西安邮电大学 | 用于图形处理的直角三角形斜边边长快速获取方法和电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949640A (ja) * | 1982-09-16 | 1984-03-22 | Toshiba Corp | 乗算回路 |
| US4945505A (en) * | 1988-10-17 | 1990-07-31 | Raytheon Company | Cordic apparatus and method for approximating the magnitude and phase of a complex number |
| US5367702A (en) * | 1993-01-04 | 1994-11-22 | Texas Instruments Incorporated | System and method for approximating nonlinear functions |
| JP3003467B2 (ja) * | 1993-08-02 | 2000-01-31 | 松下電器産業株式会社 | 演算装置 |
-
1996
- 1996-06-05 JP JP8142696A patent/JPH09325955A/ja active Pending
-
1997
- 1997-05-02 US US08/850,820 patent/US5862068A/en not_active Expired - Lifetime
- 1997-06-05 DE DE69715309T patent/DE69715309T2/de not_active Expired - Lifetime
- 1997-06-05 EP EP97303885A patent/EP0811909B1/en not_active Expired - Lifetime
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| JP4566892B2 (ja) * | 2005-11-18 | 2010-10-20 | シャープ株式会社 | 複素信号の振幅計算装置および振幅計算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0811909B1 (en) | 2002-09-11 |
| EP0811909A1 (en) | 1997-12-10 |
| DE69715309T2 (de) | 2003-04-17 |
| US5862068A (en) | 1999-01-19 |
| DE69715309D1 (de) | 2002-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |