JP2550597B2 - Squarer - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、音響信号の符号化における距離（ユークリ
ツド距離）計算等の長語長のデイジタル値の２乗算に使
用して好適な２乗器に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention is a squarer suitable for use in the multiplication of a digital value of a long word length such as distance (Euclidean distance) calculation in encoding an acoustic signal. Regarding

〔発明の概要〕[Outline of Invention]

本発明は２乗器に関し、入力信号の上位ビツトと下位
ビツトを分割して演算を行うことにより、全体の回路規
模を従来のものより縮小できるようにしたものである。The present invention relates to a squarer, in which an upper bit and a lower bit of an input signal are divided and an operation is performed so that the whole circuit scale can be reduced as compared with a conventional one.

〔従来の技術〕[Conventional technology]

例えば音響信号の符号化において距離（ユークリツド
距離）計算を行う場合には、10〜16ビツトの２乗算が用
いられる。その場合に従来のｎビツトのデイジタル値の
２乗算を行う方法としては一般に （１） ｎ×ｎビツトの乗算器 （２） 2ⁿワード、2nビツト幅のROM を用いる方法が知られている。For example, when a distance (Euclidean distance) is calculated in encoding an audio signal, 10 to 16 bits of 2 multiplication are used. In that case the general (1) as a method of performing squaring digital values of the conventional n bits n × n bit multiplier (2) 2 ⁿ words, a method of using a ROM of 2n bits wide are known.

これらの方法において、例えば（１）における回路規
模は、 C₁・n²（C₁は定数） で求められ、一方（２）における回路規模は、 C₂・2n・2ⁿ（C₂は定数） で求められる。ここでC₁,C₂の値はデバイスの種類によ
つて異なるが、一般的にｎが小のときは（２）の方式が
有利であり、ｎが大きくなるにつれて（１）の方式が有
利になるとされている。In these methods, for example, the circuit scale in (1) is calculated by C ₁ · n ² (C ₁ is a constant), while the circuit scale in (2) is C ₂ · 2n · 2 ⁿ (C ₂ is a constant). ) Is required. The values of C ₁ and C ₂ differ depending on the type of device. Generally, the method (2) is advantageous when n is small, and the method (1) is advantageous as n increases. It is supposed to be.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

しかしながら上述の方法では、ｎがさらに大きくなる
と、（１）の方式であつても回路規模が相当に大きくな
り、装置の構成上の問題点になつていた。However, in the above-mentioned method, when n is further increased, the circuit scale is considerably increased even in the method of (1), which is a problem in the configuration of the device.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、入力信号に対して２乗演算を実行する２乗
器において、上記入力信号の上位ビットを上記上位ビッ
トの２乗値に変換する第１のROM（２）と、上記入力信
号の下位ビットを上記下位ビットの２乗値に変換する第
２のROM（３）と、上記入力信号の上位ビットと上記入
力信号の下位ビットとの乗算を行う乗算器（４）と、入
力信号を２乗値を得るように、上記第１のROM、上記第
２のROM及び上記乗算器からの出力値を加算する加算器
（７）とからなることを特徴とする２乗器、あるいは入
力信号に対して２乗演算を実行する２乗器において、上
記入力信号の上位ビットを第１のシフト量を補正した値
が与えられた上記上位ビットの２乗値に変換する第１の
ROM（12）と、上記入力信号の下位ビットを上記第１の
シフト量を補正した値が与えられた上記下位ビットの２
乗値に変換する第２のROM（13）と、上記入力信号の上
位ビットと上記入力信号の下位ビットとの加算を行う第
１の加算器（14）と、上記第１の加算器からの出力値を
上記第１の加算器からの出力値の２乗値に変換する第３
のROM（15）と、入力信号を２乗値を得るように、上記
第１のROM、上記第２のROM及び上記第３のROMからの出
力値を第２のシフト量だけシフト（回路（16）（17））
して加算する第２の加算器（19）とからなることを特徴
とする２乗器である。According to the present invention, in a squarer for performing a square operation on an input signal, a first ROM (2) for converting the upper bit of the input signal into a squared value of the upper bit, and the input signal A second ROM (3) for converting the lower bit to the squared value of the lower bit; a multiplier (4) for multiplying the upper bit of the input signal by the lower bit of the input signal; A squarer or an input signal characterized by comprising an adder (7) for adding output values from the first ROM, the second ROM and the multiplier so as to obtain a squared value. In a squarer that performs a square operation on the first bit of the input signal, the upper bit of the input signal is converted into a squared value of the upper bit given a value obtained by correcting the first shift amount.
ROM (12) and the lower bit 2 of the lower bit of the input signal given a value obtained by correcting the first shift amount.
A second ROM (13) for converting into a power value, a first adder (14) for adding the upper bit of the input signal and the lower bit of the input signal, and the first adder A third for converting the output value into a squared value of the output value from the first adder
Of the ROM (15) and the output values from the first ROM, the second ROM, and the third ROM so as to obtain the squared value of the input signal by the second shift amount (circuit ( 16) (17))
And a second adder (19) for adding and adding.

〔作用〕[Action]

これによれば、ROM方式及び乗算器方式の長所が調和
して取入れられているので、必要な語長範囲で回路規模
を従来のものより縮小することができる。According to this, since the advantages of the ROM system and the multiplier system are taken in harmony, the circuit scale can be reduced in comparison with the conventional one in the necessary word length range.

〔実施例〕〔Example〕

本願の２乗器において、まず入力されるｎビツトのデ
イジタル値Ｘが、上位m₁ビツトの値Ａと下位m₂ビツトの
値Ｂとに分割される。ここでｎが偶数のときは であり、ｎが奇数のときは、 である。また で表わされる。In the squaring device of the present application, first, the inputted n-bit digital value X is divided into the upper m ₁ bit value A and the lower m ₂ bit value B. Here, when n is an even number And when n is an odd number, Is. Also Is represented by

そこで第１図は第１の実施例を示し、この図におい
て、入力レジスタ（１）に供給されたデイジタル値Ｘの
上位の値Ａと下位の値Ｂとがそれぞれ２乗算を行うROM
（２）（３）に供給されると共に、値ＡとＢとが乗算器
（４）に供給される。このROM（２）の出力値A²が のシフト回路（５）に供給され、乗算器（４）の出力値
Ａ・Ｂが のシフト回路（６）に供給される。そしてこのシフト回
路（５）の出力値 と、シフト回路（６）の出力値 と、ROM（３）の出力値B²とが加算器（７）に供給さ
れ、これらの加算値が出力レジスタ（８）に出力され
る。Therefore, FIG. 1 shows a first embodiment, in which a ROM in which an upper value A and a lower value B of a digital value X supplied to an input register (1) are respectively multiplied by two.
The values A and B are supplied to the multiplier (4) while being supplied to (2) and (3). The output value A ² of this ROM (2) is Is supplied to the shift circuit (5) of and the output values A and B of the multiplier (4) are Of the shift circuit (6). And the output value of this shift circuit (5) And the output value of the shift circuit (6) And the output value B ² of the ROM (3) are supplied to the adder (7), and these added values are output to the output register (8).

従つてこの回路において、加算器（７）からは が出力され、出力レジスタ（８）には入力デイジタル値
Ｘの２乗値X²が取出される。Therefore, in this circuit, from the adder (7) There is output, the output register (8) is square value X ² of the input digital value X is taken out.

そしてこの回路において、ROM（２）の回路規模は、 ROM（３）の回路規模は、 乗算器（４）の回路規模は、 C₁・m₁・m₂ 加算器（７）の回路規模は C₃・（m₁＋m₂）（C₃は定数） であり、ここで とすると、 全体の回路規模は、 となり、この場合に語長によつて回路規模が大幅に増大
されるROMの語長が短くされているので全体の回路規模
を縮小することができる。And in this circuit, the circuit scale of ROM (2) is The circuit scale of ROM (3) is The circuit scale of the multiplier (4) is C ₁ · m ₁ · m ₂ adder (7) is C ₃ · (m ₁ + m ₂ ) (C ₃ is a constant). Then, the total circuit scale is In this case, the circuit size is greatly increased depending on the word length. Since the word length of the ROM is shortened, the entire circuit size can be reduced.

さらに第２図は第２の実施例を示す。すなわちこの例
においては入力レジスタ（11）に供給されたデイジタル
値Ｘの上位の値Ａと下位の値Ｂとがそれぞれ２乗算を行
うROM（12）（13）に供給されると共に値ＡとＢとが加
算器（14）に供給され、さらにこの加算値Ａ＋Ｂが２乗
算を行うROM（15）に供給される。そしてROM（12）から
は ROM（13）からは ROM（15）からは（Ａ＋Ｂ）^２が取出される。このROM
（12）（15）がそれぞれ のシフト回路（16）（17）に供給され、このシフト回路
（16）の出力値 と、シフト回路（17）の出力値 と、ROM（13）の出力値 とが加減算器（18）に供給され、この加減算値 が出力レジスタ（19）に出力される。Further, FIG. 2 shows a second embodiment. That is, in this example, the upper value A and the lower value B of the digital value X supplied to the input register (11) are supplied to the ROMs (12) and (13) which perform the multiplication by 2, and the values A and B are also supplied. And are supplied to the adder (14), and the added value A + B is further supplied to the ROM (15) for performing the multiplication by 2. And from ROM (12) From ROM (13) (A + B) ² is taken out from the ROM (15). This ROM
(12) (15) are respectively Output value of this shift circuit (16) supplied to the shift circuit (16) (17) And the output value of the shift circuit (17) And the output value of ROM (13) And are supplied to the adder / subtractor (18), Is output to the output register (19).

従つてこの回路において、加減算器（18）から出力さ
れる値を変形すると、 となり、出力レジスタ（19）には入力デイジタル値Ｘの
２乗値X²が取出される。Therefore, if the value output from the adder / subtractor (18) is transformed in this circuit, Next, the square value X ² of the input digital value X is taken out to the output register (19).

そしてこの回路において、ROM（12）の回路規模は、 ROM（13）の回路規模は、 ROM（15）の回路規模は、 加算器（14）（18）の回路規模は、それぞれ C₃・（m₁＋m₂） であり、ここで とすると、全体の回路規模は、 となり、ROMの語長が短くされると共に、乗算器が削除
されて、全体の回路規模が縮小される。And in this circuit, the circuit scale of ROM (12) is The circuit scale of ROM (13) is The circuit scale of ROM (15) is The circuit scale of the adders (14) and (18) is C ₃ · (m ₁ + m ₂ ), respectively, where Then, the total circuit scale is Therefore, the word length of the ROM is shortened, and the multiplier is deleted to reduce the overall circuit scale.

こうして上述の回路によれば、ROM方式及び乗算器方
式の長所が調和して取入れられているので、必要な語長
範囲で回路規模を従来のものより縮小することができ
る。Thus, according to the above-mentioned circuit, the advantages of the ROM system and the multiplier system are incorporated in harmony, so that the circuit scale can be reduced in comparison with the conventional one in the necessary word length range.

なお上述の回路において、C₁,C₂,C₃の値はデバイスの
種類によつて異なるが、一例としてC₁＝８、C₂＝0.05、
C₃＝15とした場合には、入力デイジタル値の語長ｎ（８
〜16ビツト）に応じてそれぞれ乗算器、ROM、第１の実
施例、第２の実施例の回路規模は第３図の表に示すよう
になる。従つてこの表から明らかなように語長が８ビツ
トのときはROMの回路規模が小さいが、語長が10〜16ビ
ツトでは上述の第１、第２の実施例の回路規模が小さく
なつている。ただし上述のC₁〜C₃の値はデバイスの種類
によつて異なるものであり、本願が有効なｎの値は使用
されるデバイスによつて異動するものである。In the above circuit, the values of C ₁ , C ₂ , and C ₃ differ depending on the type of device, but as an example, C ₁ = 8, C ₂ = 0.05,
When C ₃ = 15, input digital value word length n (8
.About.16 bits), the circuit scales of the multiplier, the ROM, the first embodiment and the second embodiment are as shown in the table of FIG. Therefore, as is apparent from this table, when the word length is 8 bits, the circuit scale of the ROM is small, but when the word length is 10 to 16 bits, the circuit scale of the first and second embodiments is small. There is. However, the above-mentioned values of C _{1 to} C ₃ differ depending on the type of device, and the value of n effective in the present application varies depending on the device used.

〔発明の効果〕〔The invention's effect〕

この発明によれば、ROM方式及び乗算器方式の長所が
調和して取入れられているので、必要な語長範囲で回路
規模を従来のものより縮小することができるようになつ
た。According to the present invention, since the advantages of the ROM system and the multiplier system are taken in harmony, it is possible to reduce the circuit scale in the necessary word length range as compared with the conventional one.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一例の構成図、第２図は他の例の構成
図、第３図は説明のための図である。 （１）（11）は入力レジスタ、（２）（３）（12）（1
3）（15）はROM、（４）は乗算器、（５）（６）（16）
（17）はシフト回路、（７）（14）（18）は加算器、
（８）（19）は出力レジスタである。FIG. 1 is a block diagram of an example of the present invention, FIG. 2 is a block diagram of another example, and FIG. 3 is a diagram for explanation. (1) (11) are input registers, (2) (3) (12) (1
3) (15) ROM, (4) multiplier, (5) (6) (16)
(17) is a shift circuit, (7), (14) and (18) are adders,
(8) and (19) are output registers.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力信号に対して２乗演算を実行する２乗
器において、 上記入力信号の上位ビットを上記上位ビットの２乗値に
変換する第１のROMと、 上記入力信号の下位ビットを上記上位ビットの２乗値に
変換する第２のROMと、 上記入力信号の上位ビットと上記入力信号の下位ビット
との乗算を行う乗算器と、 入力信号を２乗値を得るように、上記第１のROM、上記
第２のROM及び上記乗算器からの出力値を加算する加算
器と からなることを特徴とする２乗器。1. A squarer for executing a square operation on an input signal, wherein a first ROM for converting the upper bit of the input signal into a squared value of the upper bit and a lower bit of the input signal. To a square value of the upper bit, a multiplier for multiplying the upper bit of the input signal by the lower bit of the input signal, and a square value of the input signal, A squarer comprising: the first ROM, the second ROM, and an adder that adds output values from the multiplier. 【請求項２】入力信号に対して２乗演算を実行する２乗
器において、 上記入力信号の上位ビットを第１のシフト量を補正した
値が与えられた上記上位ビットの２乗値に変換する第１
のROMと、 上記入力信号の下位ビットを上記第１のシフト量を補正
した値が与えられた上記下位ビットの２乗値に変換する
第２のROMと、 上記入力信号の上位ビットと上記入力信号の下位ビット
との加算を行う第１の加算器と、 上記第１の加算器からの出力値を上記第１の加算器から
の出力値の２乗値に変換する第３のROMと、 入力信号を２乗値を得るように、上記第１のROM、上記
第２のROM及び上記第３のROMからの出力値を第２のシフ
ト量だけシフトして加算する第２の加算器と からなることを特徴とする２乗器。2. A squarer for performing a square operation on an input signal, wherein the upper bit of the input signal is converted to a squared value of the upper bit given a value obtained by correcting a first shift amount. First to do
ROM, a second ROM for converting the lower bit of the input signal into a squared value of the lower bit given a value obtained by correcting the first shift amount, the upper bit of the input signal and the input A first adder for performing addition with the lower bit of the signal; a third ROM for converting the output value from the first adder into the squared value of the output value from the first adder; A second adder that shifts the output values from the first ROM, the second ROM, and the third ROM by a second shift amount so as to obtain a squared value of the input signal; A squarer characterized by comprising.