JP3722821B2

JP3722821B2 - 演算方法

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Publication number: JP3722821B2
Application number: JP2004117747A
Authority: JP
Inventors: 輝昭上原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-04-13
Filing date: 2004-04-13
Publication date: 2005-11-30
Anticipated expiration: 2022-08-22
Also published as: JP2004253000A

Description

本発明は、１ワードのビット幅が標準的な２のｎ乗ビットでないデータの演算処理を行う演算方法に関する。

画像や音声等を出力するまたは加工する装置の中には、画像や音声の品位を向上させるために、あるいは画像や音声に付加的な情報を添付するために、１ワードのビット幅が標準的な２のｎ乗ビットでないデータを用いるものがある。このような装置として、例えば、いわゆる第３世代携帯電話や複数階調の画像データを発生する情報処理装置等がある。このような装置は、デジタルシグナルプロセッサ（以下、ＤＳＰという）やその他の演算装置を搭載しており、これにより１ワードのビット幅を標準的な２のｎ乗ビットに変換して様々な演算処理を行う。

以下に、第３世代携帯電話に搭載されるＤＳＰを例にして、従来の演算装置を説明する。

第３世代携帯電話は、常に良好な通信が行なえるように、ＤＳＰを用いて広い周波数帯域の中からいくつかの特定帯域の信号を抽出する。そして、その中から特に受信感度の高い周波数帯域を選択して通信を行なう。なお、このとき、ＤＳＰは、通常、後述のデジタルマッチドフィルタ（以下、ＤＭＦという）アルゴリズムと称される手法を用いて特定帯域の信号のパス強度を強調し、これにより特定帯域の信号を抽出する。

図１９は従来の演算装置の構成を示す図、図２０及び図２１は２つのメモリブロックに格納されるデータの配置を示す図、図２２及び図２３はＤＭＦアルゴリズムの概要を示す図、図２４〜図２７はＤＭＦアルゴリズムの算術式を示す図表である。なお、ここでは、各ブロック間でのデータの伝送処理や演算手段での演算処理は３２ビット単位で行われるものとして説明する。

図１９中、シフター１１は、演算処理を容易化させるために、後述のアキュムレータ１５やメモリ１７から伝送されるデータを所定ビットシフトして位相の調整を行う。演算論理ユニット（以下、ＡＬＵという）１３は、シフター１１から伝送されるデータや後述のアキュムレータ１５から伝送されるデータに基づいて、後述のＤＭＦアルゴリズムによる演算を実行する。アキュムレータ１５はＡＬＵ１３による演算結果を格納するレジスタであり、Ａｃｃ₀とＡｃｃ₁の２つのブロックからなる。なお、アキュムレータ１５に格納された演算結果は、第１のルート２３に沿ってメモリ１７に出力される。また、図示しない制御部の制御に基づいて、所定の演算処理時に第２のルート２５に沿ってＡＬＵ１３に伝送され、そこで後続の演算処理に供される。

メモリ１７は、所定ビット（図１９に示す従来例では１６ビット）幅の第１のメモリブロック１９と第２のメモリブロック２１を備え、アキュムレータ１５から伝送されるＡＬＵ１３による演算結果を格納する。

なお、図２０にメモリ１７に格納されるデータの大まかな配置を、更に図２１にメモリ１７に格納されるデータの詳細な配置を示す。メモリ１７は、ＩパートデータとＲパートデータの組合せによる演算結果のうち、Ｉパートデータを第１のメモリブロック１９に、Ｒパートデータを第２のメモリブロック２１に格納する。そして、メモリ１７は、演算結果の各ワードが所定ビット（１６ビット）幅未満である場合に、不足するビット幅分だけ未使用データを格納する。例えば、図２０及び図２１に示す例では、ＩパートデータとＲパートデータがそれぞれ１０ビット幅であるので、メモリ１７は６ビット幅の未使用データを第１のメモリブロック１９と第２のメモリブロック２１のそれぞれに格納している。なお、図２１中、「［−Ｉｎ−］」はＩパートデータを格納している領域、「［−Ｒｎ−］」はＲパートデータを格納している領域、「＊」は未使用データを格納している領域を示している。

なお、１６ビット幅のメモリ１７に３２ビット幅のＡＬＵ１３を接続するのは、乗算演算により演算幅が増大した場合に対応するためであるが、メモリ１７は１６ビット幅に限らず、４や３２等、２のｎ乗のビット幅にすることも可能である。ただし、現時点では、１６ビット幅のメモリが広く普及している上、コストも安いので、ＤＳＰのコストを低減させるには１６ビット幅のものが望ましい。

以下に、ＤＭＦアルゴリズムについて説明する。図２２及び図２３はＤＭＦアルゴリズムの概要を示す図、図２４〜図２７はＤＭＦアルゴリズムの算術式を示す図表である。

図２２中、「＋」は加算演算を示し、「＊」は乗算演算を示す。ただし、乗算演算＊は、ＤＭＦアルゴリズムにおける乗数が１または−１であるため、実際は符号が変わらないか反転することになるだけである。なお、加算回路や乗算回路の構成については特に問わないので、ここでは説明を省略する。

Ｄ₁…₈はデータの遅延値を示し、Ｄ₁の出力データは１２８サイクル前の入力データ、Ｄ₂の出力データは６４サイクル前の入力データ、Ｄ₃の出力データは１６サイクル前の入力データ、Ｄ₄の出力データは３２サイクル前の入力データ、Ｄ₅の出力データは８サイクル前の入力データ、Ｄ₆の出力データは１サイクル前の入力データ、Ｄ₇の出力データは４サイクル前の入力データ、Ｄ₈の出力データは２サイクル前の入力データとなる。Ｗ₁…₈は遅延値Ｄに乗算される乗算係数を示し、Ｗ₁は１、Ｗ₂は−１、Ｗ₃は１、Ｗ₄は１、Ｗ₅は１、Ｗ₆は１、Ｗ₇は１、Ｗ₈は１となる。これら遅延値Ｄ₁…₈や乗算係数Ｗ₁…₈の値は、演算結果が特定な遅延値の信号（すなわち、特定帯域の信号）のパス強度を強調した値となるように、固定的に設定されている。ＡＬＵ１３はＤＭＦアルゴリズムを用いた演算を行うことにより特定帯域の信号を強調することができ、これによって特定帯域の信号を抽出可能となる。

図２３は図２２における各演算過程の入出力を示し、図２４〜図２７は図２３における各入出力の関係を示している。図２３に示すように、各入出力Ａ₁〜Ａ₈、Ｂ₁〜Ｂ₈、Ｃ₁〜Ｃ₈、Ｃ₁’〜Ｃ₃’、Ｃ₅’、Ｃ₇’は、入力Ａ₀を起点としている。各入出力の関係を表す算術式を図２４に、また、Ｂ₁〜Ｂ₈の値を図２５に、Ｃ₁〜Ｃ₈の値を図２６に、Ｃ₁’〜Ｃ₃’、Ｃ₅’及びＣ₇’の値を図２７に示す。

なお、遅延値Ｄ₁〜Ｄ₈の各出力Ａ₁〜Ａ₈は、遅延値Ｄ₁〜Ｄ₈の値がそれぞれ１２８，６４，１６，３２，８，１，４，２サイクルであるので、Ａ₀の値を起点にしてそれぞれ１２８，１２８＋６４＝１９２，１９２＋１６＝２０８，２０８＋３２＝２４０，２４０＋８＝２４８，２４８＋１＝２４９，２４９＋４＝２５３，２５３＋２＝２５５サイクル遅延した値となる。例えば入力Ａ₀の値をｘ₀とする場合に、Ｄ₁の出力Ａ₁の値はｘ₁₂₈、Ｄ₂の出力Ａ₂の値はｘ₁₉₂、Ｄ₃の出力Ａ₃の値はｘ₂₀₈、Ｄ₄の出力Ａ₄の値はｘ₂₄₀、Ｄ₅の出力Ａ₅の値はｘ₂₄₈、Ｄ₆の出力Ａ₆の値はｘ₂₄₉、Ｄ₇の出力Ａ₇の値はｘ₂₅₃、Ｄ₈の出力Ａ₈の値はｘ₂₅₅となる。

ＤＭＦアルゴリズムによる演算結果は、ＤＭＦアルゴリズムの上の段による演算結果（例えばＣ₁〜Ｃ₈の値）はアキュムレータ１５のＡｃｃ₁に格納され、下の段による演算結果（例えばＣ₁’〜Ｃ₃’及びＣ₅’及びＣ₇’の値）はアキュムレータ１５のＡｃｃ₀に格納される。

従来のＤＳＰは、一度に１６ビットのデータをメモリ１７からＡＬＵ１３に出力する。しかしながら、演算処理に用いるデータは、そのうちの１０ビット分だけである。そのため、従来の演算装置は、一度に６ビットのデータを無駄にＡＬＵ１３に出力していた。

またＡＬＵ１３は３２ビット幅の演算器（図示せず）を内蔵するが、ＡＬＵ１３は、そのうちの１０ビット幅分しか使用していない。そのため、従来の演算装置は、２２ビット幅分の演算器を無駄にしていた。

このように、従来の演算装置は、１ワードが標準的なビット幅でないデータを用いて演算処理する場合に、ＩパートデータとＲパートデータの間に未使用部を配置しているためＡＬＵ１３に内蔵される演算器やメモリ１７の使用に無駄が発生し、特にＤＭＦアルゴリズムによる演算処理を行なう際に、演算能力やメモリを有効に活用できないという問題点があった。

この発明に係る演算方法は、このような課題を解決するために、メモリの第１アドレスで指定される領域に格納されている第１及び第２のデータ列を読み出し、メモリの第２アドレスで指定される領域に格納されている第３及び第４のデータ列を読み出し、読み出されたデータ列の中の第４のデータ列をレジスタに一時的に格納し、読み出されたデータ列の中の第２及び第３のデータ列をシフトし、読み出されたデータ列の中の第１のデータ列とシフトされた第２及び第３のデータ列とを用いて演算し、レジスタに一時的に格納された第４のデータ列と演算により得られたデータ列とを混合し、混合されたデータ列の中の演算により得られたデータ列をメモリの第１アドレスで指定される領域に格納し、混合されたデータの中の第４のデータ列をメモリの第２アドレスで指定される領域に格納する。

この発明に係る演算方法は、ＤＭＦ処理における使用メモリ量を低減できるという効果を有する。
また、この発明に係る演算方法は、例えば、読み出されたデータのうち、演算に供しない部分を第４のデータ列とすることにより、演算に供しない部分を演算するための時間を必要とせずに、簡易に出力データを生成することができるという効果、および、上書き時に未使用データをそのまま書き出すことができるという効果も有する。

本実施の形態は、１６ビット幅のレジスタと混合回路を設け、制御部に特殊な制御をさせることにより、使用メモリ量（特に、ＤＭＦアルゴリズムに基づく演算処理時における使用メモリ量）を従来の２／３に低減することを目的とする。

図１は本発明に係る演算装置の構成を示す図である。

本発明に係る演算装置は、１ワードが標準的な２のｎ乗のビット幅でないデータの演算を、高速に少ないメモリ量で行えるように構成されている。

以下に、第３世代携帯電話に搭載されるＤＳＰを例にして、本発明の実施の形態を説明する。なお、各図は本発明を理解できる程度に概略的に示してあるにすぎない。また、各図において、共通する要素については、同一の符号を付し、説明を省略する。

本実施の形態に係るＤＳＰは、図１に示すように、レジスタ２７と混合回路２９とを備えている。レジスタ２７は、メモリ１７から出力されるデータを一時格納するために設けられている。混合回路２９は、メモリ１７から出力されるデータ（すなわち、レジスタ２７に一時格納されたデータ）に対し、その一部をＡＬＵ１３’から出力されるデータに置き換えるために設けられている。なお、レジスタ２７と混合回路２９も、他の要素と同様に、図示しない制御部によって制御されている。また、本実施の形態に係るＡＬＵ１３’は、後述するように、分割信号Ｋが入力されることにより任意の位置でキャリー信号を分割する機能が付加されている。

ところで、本実施の形態は、メモリ１７として、既に大量に普及している汎用的なメモリを利用可能とすることが意図されている。そこで、本実施の形態では、メモリ１７に格納するデータを図２〜図１２に示すように配列するとともに、ＡＬＵ１３’が演算し易くなるように、図示しない制御部によってメモリ１７に対して特殊な制御を行っている。

図２〜図１２は、２つのメモリブロックに格納されるデータの配置を示す図であり、図２にはメモリ１７に格納されるデータの大まかな配置が、また図３〜図１２にはメモリ１７に格納されるデータの詳細な配置が示されている。なお、図３〜図１２中、「［−Ｉｎ−］」はＩパートデータを格納している領域、「［−Ｒｎ−］」はＲパートデータを格納している領域、「＊」は未使用データを格納している領域を示している。

図２〜図１２に示すように、メモリ１７は、１０ビット幅のＩパートデータと１０ビット幅のＲパートデータの組合せによるデータに４ビット幅の未使用データを付加して２４ビット幅のデータとし、これらを各１６ビット幅の第１及び第２のメモリブロック１９、２１の中に連続して格納する。本実施の形態は、データをこのように格納することにより、メモリ１７の未使用領域を従来の１２／３２＝３７．５％分から４／３２＝１２．５％分に低減している。

なお、未使用データのビット幅は、後述の理由により、後続のデータの先頭が０ビット目または８ビット目から始まるようにするのが望ましい。例えば、図２に示す例では、Ｉパートデータのビット幅が１０ビット、Ｒパートデータのビット幅が１０ビットであるので、未使用データのビット幅は４ビットになっている。仮に、ＩパートデータやＲパートデータのビット幅が変われば、これに応じて後続のデータの先頭が０ビット目または８ビット目から始まるように、未使用データのビット幅も変えるのが望ましい。

本実施の形態では、図示しない制御部は、メモリ１７に対して以下のような制御を行う。

すなわち、例えば、メモリ１７には図３〜図１２に示すようなデータが格納されているものとする。

図示しない制御部は、図２２及び図２３に示すＤＭＦアルゴリズムに基づいて入力Ａ₀をＡＬＵ１３’に供給する。ここでは、入力Ａ₀は、Ｉ０パートデータとＲ０パートデータとする。Ｉ０パートデータとＲ０パートデータは、メモリ１７のアドレス０と１に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス０と１に格納されていたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をアキュムレータ（以下、Ａｃｃという）１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に、後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス０と１に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₁の出力Ａ₁をＡＬＵ１３’に供給する。ここでは、出力Ａ₁は、遅延値Ｄ₁の値が１２８サイクルであるので０＋１２８＝１２８サイクル遅延して格納されたデータとなる。すなわち、Ｉ１２８パートデータとＲ１２８パートデータとなる。Ｉ１２８パートデータとＲ１２８パートデータは、メモリ１７のアドレス１９２と１９３に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス１９２と１９３に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス１９２と１９３に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₂の出力Ａ₂をＡＬＵ１３’に供給する。ここでは、出力Ａ₂は、遅延値Ｄ₂の値が６４サイクルであるので１２８＋６４＝１９２サイクル遅延して格納されたデータとなる。すなわち、Ｉ１９２パートデータとＲ１９２パートデータとなる。Ｉ１９２パートデータとＲ１９２パートデータは、メモリ１７のアドレス２８８と２８９に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス２８８と２８９に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス２８８と２８９に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₃の出力Ａ₃をＡＬＵ１３’に供給する。ここでは、出力Ａ₃は、遅延値Ｄ₃の値が１６サイクルであるので１９２＋１６＝２０８サイクル遅延して格納されたデータとなる。すなわち、Ｉ２０８パートデータとＲ２０８パートデータとなる。Ｉ２０８パートデータとＲ２０８パートデータは、メモリ１７のアドレス３１２と３１３に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス３１２と３１３に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス３１２と３１３に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₄の出力Ａ₄をＡＬＵ１３’に供給する。ここでは、出力Ａ₄は、遅延値Ｄ₄の値が３２サイクルであるので２０８＋３２＝２４０サイクル遅延して格納されたデータとなる。すなわち、Ｉ２４０パートデータとＲ２４０パートデータとなる。Ｉ２４０パートデータとＲ２４０パートデータは、メモリ１７のアドレス３６０と３６１に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス３６０と３６１に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス３６０と３６１に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₅の出力Ａ₅をＡＬＵ１３’に供給する。ここでは、出力Ａ₅は、遅延値Ｄ₅の値が８サイクルであるので２４０＋８＝２４８サイクル遅延して格納されたデータとなる。すなわち、Ｉ２４８パートデータとＲ２４８パートデータとなる。Ｉ２４８パートデータとＲ２４８パートデータは、メモリ１７のアドレス３７２と３７３に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス３７２と３７３に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス３７２と３７３に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₆の出力Ａ₆をＡＬＵ１３’に供給する。ここでは、出力Ａ₆は、遅延値Ｄ₆の値が１サイクルであるので２４８＋１＝２４９サイクル遅延して格納されたデータとなる。すなわち、Ｉ２４９パートデータとＲ２４９パートデータとなる。Ｉ２４９パートデータとＲ２４９パートデータは、メモリ１７のアドレス３７３と３７４に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス３７３と３７４に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス３７３と３７４に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₇の出力Ａ₇をＡＬＵ１３’に供給する。ここでは、出力Ａ₇は、遅延値Ｄ₇の値が４サイクルであるので２４９＋４＝２５３サイクル遅延して格納されたデータとなる。すなわち、Ｉ２５３パートデータとＲ２５３パートデータとなる。Ｉ２５３パートデータとＲ２５３パートデータは、メモリ１７のアドレス３７９と３８０に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス３７９と３８０に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス３７９と３８０に格納させる。

また、図示しない制御部は、ＤＭＦアルゴリズムに基づいて遅延値Ｄ₈の出力Ａ₈をＡＬＵ１３’に供給する。ここでは、出力Ａ₈は、遅延値Ｄ₈の値が２サイクルであるので２５３＋２＝２５５サイクル遅延して格納されたデータとなる。すなわち、Ｉ２５５パートデータとＲ２５５パートデータとなる。Ｉ２５５パートデータとＲ２５５パートデータは、メモリ１７のアドレス３８２と３８３に格納されている。そこで、図示しない制御部は、メモリ１７のアドレス３８２と３８３に格納されたデータを、シフター１１を介してＡＬＵ１３’に供給するとともに、レジスタ２７にも供給してそこに一時格納させる。次に、図示しない制御部は、ＡＬＵ１３’に一演算処理を実行させ、その演算結果をＡｃｃ１５に一時格納させる。次に、レジスタ２７に一時格納させたデータを混合回路２９に出力させるとともに、Ａｃｃ１５に一時格納された演算結果を混合回路２９に出力させる。次に、混合回路２９に後述する制御によって両者を混合させ、混合結果をメモリ１７に出力させる。次に、メモリ１７に、混合結果を元のアドレスであるアドレス３８２と３８３に格納させる。

この後、アドレス３８３のＩ２５５パートデータとＲ２５５パートデータには、次の遅延値Ｄ₁の入力Ａ₀が配置される。そして、次の演算処理時において、図示しない制御部は、アドレス３８３を新たなアドレス０と見なして上述した動作と同様の動作を実行する。

なお、上述した動作において、データが遷移するパターンは３通りあり、それぞれを図１３（ａ）〜（ｃ）に示す。なお、図１３は２つのメモリブロックに格納されるデータの遷移過程を示す図である。図１３中、無地の領域はデータが更新される部分を示しており、斜線を付した領域はデータが更新されない部分を示している。

図１３（ａ）〜（ｃ）に示す各パターンの遷移過程において、ＤＳＰの各構成は以下のように動作する。

図１３（ａ）に示すパターン１において、まず図示しない制御部は、第１のメモリブロック１９からアドレスｎに格納されたデータを読み出すとともに、第２のメモリブロック２１からアドレスｎ＋１に格納されたデータを読み出し、シフター１１とレジスタ２７に出力する。なお、アドレスｎに格納されたデータとはＩ０パートデータとＲ０パートデータの一部である。またアドレスｎ＋１に格納されたデータとはＲ０パートデータの一部と未使用データとＩ１パートデータである。

シフター１１は、アキュムレータ１５やメモリ１７から伝送されるデータを所定ビットシフトして位相の調整を行う。そして、その結果をＡＬＵ１３’に出力する。

図１４は本実施の形態に係るＡＬＵ１３’の内部構成を示す図である。図１４中、ＡとＢはシフター１１を介して第１及び第２のメモリブロック１９、２１から伝送されるデータ、Ｃはキャリー信号、Ｋは分割信号、Ｘは出力信号、ＦＡは加算演算回路である。

ＡＬＵ１３’は、シフター１１から伝送されるデータに対し、図示しない制御部から伝送される分割信号Ｋに基づいて、Ｉ０パートデータとＲ０パートデータの組合せによるデータ（以下、演算に供するデータという）と、それ以外のデータ（以下、演算に供しないデータという）とに分割し、演算に供するデータを取得する。なお、分割は分割信号Ｋが０のときに行われる。また演算に供するデータは図１４に示す出力信号Ｘに相当する。

次に、ＡＬＵ１３’は、アキュムレータ１５から、前回の、現在の演算処理のサイクルと同じサイクルにおける演算結果（以下、前回サイクルの演算結果という）を取得する。なお、前回サイクルの演算結果とは、ＩパートデータとＲパートデータの組合せによるデータである。そして、ＡＬＵ１３’は、シフター１１から取得した演算に供するデータとアキュムレータ１５から取得した前回サイクルの演算結果を用いて、上述のＤＭＦアルゴリズムによる演算を実行する。図１３（ａ）では、このときの演算結果を、Ｉ０’パートデータとＲ０’パートデータの組合せによるデータとして示している。

ＡＬＵ１３’は、演算結果をアキュムレータ１５に出力する。アキュムレータ１５はＡＬＵ１３’による演算結果を格納するとともに、演算結果を第１のルート２３に沿って混合回路２９に出力する。また、図示しない制御部の制御に基づいて所定のタイミングで演算結果を第２のルート２５に沿ってＡＬＵ１３’に出力する。

他方、レジスタ２７は、図示しない制御部の制御に基づいて、所定のタイミングでメモリ１７から伝送されたデータを第３のルート２３’に沿って混合回路２９に出力する。

混合回路２９は、図示しない制御部の制御に基づいて、第３のルート２３’に沿ってレジスタ２７から伝送されるデータを８ビット毎に分割し、その中の演算に供する部分（すなわち、第１のメモリブロック１９に格納されていた下位８ビットと上位８ビットのデータと、第２のメモリブロック２１に格納されていた下位８ビットのデータ）を、第１のルート２３に沿ってＡＬＵ１３’から伝送されるデータに置き換える。そして、これらに、演算に供しない部分（すなわち、第２のメモリブロック２１に格納されていた上位８ビットのデータ）を付加して出力データを生成し、それらをメモリ１７に出力する。

メモリ１７は、混合回路２９から伝送された出力データを元のアドレスに格納する。すなわち、出力データの下位１６ビットを第１のメモリブロック１９のアドレスｎに格納し、上位１６ビットを第２のメモリブロック２１のアドレスｎ＋１に格納する。

その結果、パターン１により、第１及び第２のメモリブロック１９、２１に格納されていたデータは、第２のメモリブロック２１に格納されていた上位８ビットだけが元の値のままで、それ以外が新たな値に更新される。

図１３（ｂ）に示すパターン２において、まず図示しない制御部は、第２のメモリブロック２１からアドレスｎ＋１に格納されたデータを読み出すとともに、第１のメモリブロック１９からアドレスｎ＋２に格納されたデータを読み出し、シフター１１とレジスタ２７に出力する。なお、アドレスｎ＋１に格納されたデータとはＲ０’パートデータの一部と未使用データとＩ１パートデータの一部である。またアドレスｎ＋２に格納されたデータとはＩ１パートデータの一部とＲ１パートデータの一部と未使用データである。

ＡＬＵ１３’は、シフター１１から伝送されるデータに対し、分割信号Ｋに基づいて、演算に供するデータと演算に供しないデータとに分割し、演算に供するデータを取得する。

次に、ＡＬＵ１３’は、アキュムレータ１５から前回サイクルの演算結果を取得する。そして、ＡＬＵ１３’は、シフター１１から取得した演算に供するデータとアキュムレータ１５から取得した前回サイクルの演算結果を用いて、ＤＭＦアルゴリズムによる演算を実行する。図１３（ｂ）では、このときの演算結果を、Ｉ１’パートデータとＲ１’パートデータの組合せによるデータとして示している。

混合回路２９は、図示しない制御部の制御に基づいて、第３のルート２３’に沿ってレジスタ２７から伝送されるデータを８ビット毎に分割し、その中の演算に供する部分（すなわち、第２のメモリブロック２１に格納されていた上位８ビットと、第１のメモリブロック１９に格納されていた上位８ビットと下位８ビットのデータ）を、第１のルート２３に沿ってＡＬＵ１３’から伝送されるデータに置き換える。そして、これらに、演算に供しない部分（すなわち、第２のメモリブロック２１に格納されていた下位８ビットのデータ）を付加して出力データを生成し、それらをメモリ１７に出力する。

メモリ１７は、混合回路２９から伝送される出力データを元のアドレスに格納する。すなわち、出力データの下位１６ビットを第２のメモリブロック２１のアドレスｎ＋１に格納し、上位１６ビットを第１のメモリブロック１９のアドレスｎ＋２に格納する。

その結果、パターン２により、第１及び第２のメモリブロック１９、２１に格納されていたデータは、第２のメモリブロック２１に格納されていた下位８ビットだけが元の値のままで、それ以外が新たな値に更新される。

図１３（ｃ）に示すパターン３において、まず図示しない制御部は、第２のメモリブロック２１からアドレスｎ＋３に格納されたデータを読み出すとともに、第１のメモリブロック１９からアドレスｎ＋４に格納されたデータを読み出し、シフター１１とレジスタ２７に出力する。なお、アドレスｎ＋３に格納されたデータとはＩ２パートデータとＲ２パートデータの一部である。またアドレスｎ＋４に格納されたデータとはＲ２パートデータの一部と未使用データとＩ３パートデータである。

次に、ＡＬＵ１３’は、アキュムレータ１５から前回サイクルの演算結果を取得する。そして、ＡＬＵ１３’は、シフター１１から取得した演算に供するデータとアキュムレータ１５から取得した前回サイクルの演算結果を用いて、ＤＭＦアルゴリズムによる演算を実行する。図１３（ｃ）では、このときの演算結果を、Ｉ２’パートデータとＲ２’パートデータの組合せによるデータとして示している。

混合回路２９は、図示しない制御部の制御に基づいて、第３のルート２３’に沿ってレジスタ２７から伝送されるデータを８ビット毎に分割し、その中の演算に供する部分（すなわち、第２のメモリブロック２１に格納されていた下位８ビットと上位８ビットと、第１のメモリブロック１９に格納されていた下位８ビットのデータ）を、第１のルート２３に沿ってＡＬＵ１３’から伝送されるデータに置き換える。そして、これらに、演算に供しない部分（すなわち、第１のメモリブロック１９に格納されていた上位８ビットのデータ）を付加して出力データを生成し、それらをメモリ１７に出力する。

メモリ１７は、混合回路２９から伝送される出力データを元のアドレスに格納する。すなわち、出力データの下位１６ビットを第２のメモリブロック２１のアドレスｎ＋３に格納し、上位１６ビットを第１のメモリブロック１９のアドレスｎ＋４に格納する。

その結果、パターン３により、第１及び第２のメモリブロック１９、２１に格納されていたデータは、第１のメモリブロック１９に格納されていた上位８ビットだけが元の値のままで、それ以外が新たな値に更新される。

図１５は混合回路２９における出力データの遷移を示す図である。図１５中、左側の上段のＡｃｃ［２３：０］，Ｒｅｇ［７：０］と左側の下段のＲｅｇ［１５：８］，Ａｃｃ［２３：０］は、混合回路２９がＡｃｃ１５とレジスタ２７からの出力を混合することによって生成したデータである。また、右側のＯｕｔ［３１：０］は、混合回路２９がメモリ１７から読み出されたデータの元のアドレスに応じて左側の上段のＡｃｃ［２３：０］，Ｒｅｇ［７：０］または左側の下段のＲｅｇ［１５：８］，Ａｃｃ［２３：０］のいずれかを選択してメモリ１７に出力する出力データである。

ここで、Ａｃｃ［ｘ：ｙ］はアキュムレータ１５からのｘビット目からｙビット目の出力データを表現しており、Ｒｅｇ［ｘ：ｙ］はレジスタ２７からのｘビット目からｙビット目の出力データを表現している。例えばＡｃｃ［２３：０］，Ｒｅｇ［７：０］は、アキュムレータ１５からの０ビット目〜２３ビット目までの２４ビット幅の出力データとレジスタ２７からの０ビット目〜７ビット目までの８ビット幅の出力データの組合せを表現している。またＯｕｔ［ｘ：ｙ］は混合回路２９からのｘビット目からｙビット目の出力データを表現している。例えばＯｕｔ［３１：０］は混合回路２９からの０ビット目〜３１ビット目までの３２ビット幅の出力データを表現している。

なお、図示しない制御部は、一演算処理毎に、アドレス３８３のＩ２５５パートデータとＲ２５５パートデータに、次の遅延値Ｄ₁の入力Ａ₀を配置し、次の演算処理時において、アドレス３８３を新たなアドレス０と見なして処理を実行する。これは、メモリ１７のアドレス０とアドレス３８３がリング状に繋がっていると想定した場合に、基準点を１つ左に進めて処理することと同様になる。そのため、ＤＳＰは、簡易な制御で、演算に用いるデータを好適に出力することができるようになる。

このような制御について、図１６を用いて以下に詳述する。図１６はサイクリックなデータの配置を示す図である。図１６中、斜線を付した領域はデータの入力箇所を示している。

図示しない制御部は、メモリ１７のＤＭＦアルゴリズムによって定まる所定のアドレスに格納されたデータを、遅延値Ｄ₁、Ｄ₂、Ｄ₃、Ｄ₄、Ｄ₅、Ｄ₆、Ｄ₇、Ｄ₈の出力データとしてサイクリックに用いる。そして、一演算処理毎に、これらのデータは、各遅延値Ｄ₁〜Ｄ₈の出力データとして、上述のパターン１〜３によって演算された演算結果に更新される。なお、最終の遅延値Ｄ₈の出力データは、次の演算処理時において、先頭の遅延値Ｄ₀の入力データとなる。このようにして、図２２及び図２３に示すＤＭＦアルゴリズム１サイクルの演算処理が実行される。すると、図示しない制御部は、図１６に示す基準点の位置を所定量（ここでは１個）だけ左回りに移動させて、次の演算処理を実行する。このときの演算処理は、上述した動作と同様の動作となる。このようにして、図示しない制御部は、メモリ１７から各遅延値に対応する入出力を次々と容易に読み出すことができる。このような機能は、ＤＳＰに標準的に設けられているモデュロアドレッシングを利用することにより簡単に実現できる。

以下に、ＤＳＰ内部における各構成の動作について説明する。なお、ＡＬＵ１３’は、分割信号Ｋやレジスタ値に基づいて、キャリー信号Ｃを任意のビット位置で切断可能としている。本実施の形態では、ＡＬＵ１３’は、１０ビット幅で切断している。

メモリ１７に格納されたデータの構成が図１３（ａ）に示すパターン１の場合、ＤＳＰ内部における各構成は以下のように動作する。

まず、図示しない制御部は、第１のメモリブロック１９と第２のメモリブロック２１の所定のアドレスから合計３２ビット幅のデータを読み出し、シフター１１とレジスタ２７に出力する。シフター１１は、データをシフトせずに、そのままＡＬＵ１３’に出力する。また、レジスタ２７は、第１のメモリブロック１９と第２のメモリブロック２１の所定のアドレスから読み出されたデータを一時格納する。

この後、ＡＬＵ１３’は、演算処理を実行して、その演算結果をＡｃｃ₀とＡｃｃ₁に出力する。

Ａｃｃ₀とＡｃｃ₁は、演算結果を一時格納した後、それをシフター１１に出力する。シフター１１は、ＡＬＵ１３’を介して演算結果をそのままＡｃｃ₀とＡｃｃ₁に出力する。Ａｃｃ₀とＡｃｃ₁は、再び演算結果を一時格納する。

この後、レジスタ２７は格納していたデータを混合回路２９に出力するとともに、Ａｃｃ₀とＡｃｃ₁はＡＬＵ１３’による演算結果を混合回路２９に出力する。

次に、混合回路２９は、最下位ビット（ＬＳＢ）側の８ビットがレジスタ２７に格納されていたデータとなるように、レジスタ２７に格納されていたデータとＡｃｃ₀とＡｃｃ₁に格納されていたＡＬＵ１３’による演算結果とを混合し、その混合結果をメモリ１７に出力する。メモリ１７は、混合結果を第１のメモリブロック１９と第２のメモリブロック２１の元のアドレスに格納する。

メモリ１７に格納されたデータの構成が図１３（ｂ）に示すパターン２の場合、ＤＳＰ内部における各構成は以下のように動作する。

まず、図示しない制御部は、第２のメモリブロック２１と第１のメモリブロック１９の所定のアドレスから合計３２ビット幅のデータを読み出し、シフター１１とレジスタ２７に出力する。シフター１１は、データを右に８ビットシフトしてＡＬＵ１３’に出力する。また、レジスタ２７は、第２のメモリブロック２１と第１のメモリブロック１９の所定のアドレスから読み出されたデータを一時格納する。

この後、ＡＬＵ１３’は、演算処理を実行して、その演算結果をＡｃｃ₀とＡｃｃ₁に出力する。Ａｃｃ₀とＡｃｃ₁は、演算結果を一時格納した後、それをシフター１１に出力する。シフター１１は、演算結果を左に８ビットシフトしてＡＬＵ１３’を介してＡｃｃ₀とＡｃｃ₁に出力する。Ａｃｃ₀とＡｃｃ₁は、左に８ビットシフトされたＡＬＵ１３’による演算結果を一時格納する。

この後、レジスタ２７は格納していたデータを混合回路２９に出力するとともに、Ａｃｃ₀とＡｃｃ₁は左に８ビットシフトされたＡＬＵ１３’による演算結果を混合回路２９に出力する。

次に、混合回路２９は、最上位ビット（ＭＳＢ）側の８ビットがレジスタ２７に格納されていたデータとなるように、レジスタ２７に格納されていたデータとＡｃｃ₀とＡｃｃ₁に格納されていたＡＬＵ１３’による演算結果とを混合し、その混合結果をメモリ１７に出力する。メモリ１７は、混合結果を第２のメモリブロック２１と第１のメモリブロック１９の元のアドレスに格納する。

メモリ１７に格納されたデータの構成が図１３（ｃ）に示すパターン３の場合、ＤＳＰ内部における各構成は以下のように動作する。

まず、図示しない制御部は、第２のメモリブロック２１と第１のメモリブロック１９の所定のアドレスから合計３２ビット幅のデータを読み出し、シフター１１とレジスタ２７に出力する。シフター１１は、データをシフトせずに、そのままＡＬＵ１３’に出力する。また、レジスタ２７は、第２のメモリブロック２１と第１のメモリブロック１９の所定のアドレスから読み出されたデータを一時格納する。

この後、ＡＬＵ１３’は、演算処理を実行して、その演算結果をＡｃｃ₀とＡｃｃ₁に出力する。Ａｃｃ₀とＡｃｃ₁は、演算結果を一時格納した後、それをシフター１１に出力する。シフター１１は、ＡＬＵ１３’を介して演算結果をそのままＡｃｃ₀とＡｃｃ₁に出力する。Ａｃｃ₀とＡｃｃ₁は、再び演算結果を一時格納する。

次に、混合回路２９は、最下位ビット（ＬＳＢ）側の８ビットがレジスタ２７に格納されていたデータとなるように、レジスタ２７に格納されていたデータとＡｃｃ₀とＡｃｃ₁に格納されていたＡＬＵ１３’による演算結果とを混合し、その混合結果をメモリ１７に出力する。メモリ１７は、混合結果を第２のメモリブロック２１と第１のメモリブロック１９の元のアドレスに格納する。

以下に、ＡＬＵ１３’内部における演算過程を説明する。図１７と図１８はＤＭＦアルゴリズムの概要を示す図である。図１７と図１８において括弧でくくる部分の演算過程を一例として詳述する。

まず、図示しない制御部は、第１のメモリブロック１９と第２のメモリブロック２１のアドレス０と１から合計３２ビット幅のデータを読み出し、シフター１１とレジスタ２７に出力する。シフター１１は、データをシフトせずに、そのままＡＬＵ１３’に出力する。また、レジスタ２７は、第１のメモリブロック１９と第２のメモリブロック２１のアドレス０と１から読み出されたデータを一時格納する。この後、ＡＬＵ１３’は、演算処理を実行する。

その際に、まず、図示しない制御部がデータの構成に基づいて分割信号Ｋを生成し、ＡＬＵ１３’は分割信号Ｋに基づいて第１のメモリブロック１９と第２のメモリブロック２１のアドレス０と１から読み出されたデータを分割して入力Ａ₀を取得する。次に、ＡＬＵ１３’は、図１７に示すように、Ａ₁、Ｂ₁、Ｃ₁、Ｃ₁’を算出する。これらの値は、図２４〜図２７に示す通りである。このようにして算出された演算結果は、図１７に示すＤＭＦアルゴリズムの概要を示す図の上の段によるもの（例えばＣ₁）がアキュムレータ１５のＡｃｃ₁に格納され、下の段によるもの（例えばＢ₁、Ｃ₁’）がアキュムレータ１５のＡｃｃ₀に格納される。このようにして演算結果は、アキュムレータ１５のＡｃｃ₀及びＡｃｃ₁に格納される。

特に、演算結果Ｃ₁は、アキュムレータ１５のＡｃｃ₀及びＡｃｃ₁に格納された遅延値Ｄ₁に対応するデータの最後に上書きで書き込まれる。そして、演算結果Ｃ₁は、データＤ₁とデータＤ₂が連続しているため、次の遅延値Ｄ₂の入力データとなる。

なお、第１のメモリブロック１９と第２のメモリブロック２１のアドレス０と１から読み出されたデータのうち、演算に供しない部分は、レジスタ２７に格納されている。この部分は、混合回路２９によって演算結果と混合される。混合回路２９は、その混合結果をメモリ１７に出力し、第１のメモリブロック１９と第２のメモリブロック２１のアドレス０と１に格納させる。そのため、本実施の形態は、演算に供しない部分を演算するための時間を必要とせずに、簡易に出力データを生成することができる。また、上書き時に未使用データをそのまま書き出すこともできる。

次に、ＡＬＵ１３’は、図１８に示すように、Ａ₂、Ｂ₂、Ｃ₂、Ｃ₂’を算出する。これらの値は、図２４〜図２７に示す通りである。このようにして算出された演算結果は、図１８に示すＤＭＦアルゴリズムの概要を示す図の上の段によるもの（例えばＣ₂）がアキュムレータ１５のＡｃｃ₁に格納され、下の段によるもの（例えばＢ₂、Ｃ₂’）がアキュムレータ１５のＡｃｃ₀に格納される。このようにして演算結果は、アキュムレータ１５のＡｃｃ₀及びＡｃｃ₁に格納される。

特に、演算結果Ｃ₂は、アキュムレータ１５のＡｃｃ₀及びＡｃｃ₁に格納された遅延値Ｄ₂に対応するデータの最後に上書きで書き込まれる。そして、演算結果Ｃ₂は、データＤ₂とデータＤ₃が連続しているため、次の遅延値Ｄ₃の入力データとなる。

このようにして、ＡＬＵ１３’は、同様の演算を連続して実行し、最終的な演算結果を得る。

その後、図示しない制御部は、図１６に示す基準点の位置を、１個だけ左回りに移動させ、メモリ１７に格納するデータをサイクリックに１個前進した形にして、次の演算処理を実行する。

以上詳細に説明したように、本発明は、所定ビット幅のレジスタ２７と混合回路２９を設けるだけで、ＤＭＦ処理における使用メモリ量を低減できるという効果を有する。そのため、例えば第３世代携帯電話に用いられるＤＳＰに適用した場合に、メモリ量を、５１０ワードから３８４ワードに、すなわち、１２６ワード分低減をさせることができる。

しかも、本発明は、大幅な回路の増大がないので、極めて少ないコストでこのような効果を達成できる。

本発明は上述の実施の形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の応用及び変形が考えられる。例えば、本実施の形態においては、メモリ１７を３２ビット幅のメモリによって構成してもよい。また、本発明は、ＤＳＰだけでなく、９〜１２ビット幅を有するデータの処理を行う機器に対しても適用することができる。

本発明に係る演算装置の構成を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの遷移過程を示す図である。本実施の形態に係るＡＬＵの内部構成を示す図である。混合回路における出力の遷移を示す図である。サイクリックなデータの配置を示す図である。ＤＭＦアルゴリズムの概要を示す図である。ＤＭＦアルゴリズムの概要を示す図である。従来の演算装置の構成を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。２つのメモリブロックに格納されるデータの配置を示す図である。ＤＭＦアルゴリズムの概要を示す図である。ＤＭＦアルゴリズムの概要を示す図である。ＤＭＦアルゴリズムの算術式を示す図表である。ＤＭＦアルゴリズムの算術式を示す図表である。ＤＭＦアルゴリズムの算術式を示す図表である。ＤＭＦアルゴリズムの算術式を示す図表である。

符号の説明

１１シフター
１３’ ＡＬＵ
１５アキュムレータ
１７メモリ
１９第１のメモリブロック
２１第２のメモリブロック
２３第１のルート
２３’ 第３のルート
２５第２のルート
２７レジスタ
２９混合回路

Claims

メモリの第１アドレスで指定される領域に格納されている第１及び第２のデータ列を読み出し、
前記メモリの第２アドレスで指定される領域に格納されている第３及び第４のデータ列を読み出し、
前記読み出されたデータ列の中の前記第４のデータ列をレジスタに一時的に格納し、
前記読み出されたデータ列の中の前記第２及び第３のデータ列をシフトし、
前記読み出されたデータ列の中の前記第１のデータ列と前記シフトされた第２及び第３のデータ列とを用いて演算し、
前記レジスタに一時的に格納された前記第４のデータ列と、前記演算により得られたデータ列とを混合し、
前記混合されたデータ列の中の前記演算により得られたデータ列を前記メモリの前記第１アドレスで指定される領域に格納し、
前記混合されたデータの中の前記第４のデータ列を前記メモリの前記第２アドレスで指定される領域に格納することを特徴とする演算方法。
前記第４のデータ列は、未使用データを含むことを特徴とする請求項１に記載の演算方法。
前記第１のデータ列の長さは、前記第２及び第３のデータ列の長さを合わせた長さと同じであることを特徴とする請求項１または２に記載の演算方法。
前記第１、第２、第３及び第４のデータ列は、ビット列により構成されることを特徴とする請求項１〜３のいずれか１項に記載の演算方法。
前記読み出されたデータ列の中の前記第２及び第３のデータ列は、所定のビット数だけシフトされることを特徴とする請求項４に記載の演算方法。