JPS62260229A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPS62260229A JPS62260229A JP10365286A JP10365286A JPS62260229A JP S62260229 A JPS62260229 A JP S62260229A JP 10365286 A JP10365286 A JP 10365286A JP 10365286 A JP10365286 A JP 10365286A JP S62260229 A JPS62260229 A JP S62260229A
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- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 238000009827 uniform distribution Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は乗算回路に関し、例え°ば、乗算出力が乗算
回路の入力端にフィードバックされて繰り返し演算され
るようなディジタルフィルタや電子楽器の残響効果装置
等に適用し得るものである。
回路の入力端にフィードバックされて繰り返し演算され
るようなディジタルフィルタや電子楽器の残響効果装置
等に適用し得るものである。
この発明は乗算回路において、入力データに乗数データ
を乗算して得られた積データに、下位ビットが乱数デー
タで上位ビットが零の誤差補償用データを加算し、その
加算出力のうち上位ビットを乗算出力データとするよう
にすることにより、誤差の小さい所定ビット数の乗算出
力データを得るようにしたものである。
を乗算して得られた積データに、下位ビットが乱数デー
タで上位ビットが零の誤差補償用データを加算し、その
加算出力のうち上位ビットを乗算出力データとするよう
にすることにより、誤差の小さい所定ビット数の乗算出
力データを得るようにしたものである。
従来、例えば、２次のＩ Ｉ Ｒ（ｉｎｆｉｎｊｔｅ
１ｓｐｕｌｓｅ ｒｅｓｐｏｎｓｅ ）フィルタ、ラテ
ィスフィルタ等のディジタルフィルタや、電子楽器の残
響効果装置等には、乗算回路が使用されている。
１ｓｐｕｌｓｅ ｒｅｓｐｏｎｓｅ ）フィルタ、ラテ
ィスフィルタ等のディジタルフィルタや、電子楽器の残
響効果装置等には、乗算回路が使用されている。
このような装置においては、乗算回路からの乗算結果を
示す積データがデータ処理回路を介してデータ処理され
た後、当該乗算回路の乗算入力デ−夕としてフィードバ
ックされるようになされている。すなわち、このような
装置においては、乗算回路を用いて繰り返し演算を実行
している。そのため、繰り返し演算によって積データが
発散することを防止するように、入力データに対して乗
算する乗数データをｒｌＪより小さく選定している。
示す積データがデータ処理回路を介してデータ処理され
た後、当該乗算回路の乗算入力デ−夕としてフィードバ
ックされるようになされている。すなわち、このような
装置においては、乗算回路を用いて繰り返し演算を実行
している。そのため、繰り返し演算によって積データが
発散することを防止するように、入力データに対して乗
算する乗数データをｒｌＪより小さく選定している。
従って、第３図に示すように、例えば、Ｍビットの整数
データでなる入力データＩＮＴに対してＮビットの小数
データでなる乗数データＤＥＣを乗算回路１において乗
算したとき、乗算結果として、整数部がＭビットであっ
て全体が最大Ｍ＋Ｎビットの積データＭＵＬが得られる
。
データでなる入力データＩＮＴに対してＮビットの小数
データでなる乗数データＤＥＣを乗算回路１において乗
算したとき、乗算結果として、整数部がＭビットであっ
て全体が最大Ｍ＋Ｎビットの積データＭＵＬが得られる
。
ところで、上述したように積データＭＵＬを乗算回路１
に入力データＩＮＴとしてフィードバックするような場
合、積データＭＵＬと入力データＩＮＴのビット数（桁
数）が異なると、繰り返しごとに演算データのビット数
が異なって乗算回路が複雑になるか、又は、不必要にビ
ット数の大きなものを用いることを要してしまう。
に入力データＩＮＴとしてフィードバックするような場
合、積データＭＵＬと入力データＩＮＴのビット数（桁
数）が異なると、繰り返しごとに演算データのビット数
が異なって乗算回路が複雑になるか、又は、不必要にビ
ット数の大きなものを用いることを要してしまう。
そこで、従来、積データＭ Ｕ Ｌの全ビットのデータ
を他の回路に与える場合、及び積データＭＵＬの整数部
のデータ（上位Ｍビット）だけを他の回路に与える場合
の両方の場合共に、乗算回路１にフィードバックする入
力データＩＮＴを、積データＭＵＬのうちの整数部のデ
ータとして常に同一ビット数のデータとなるようにして
いた。
を他の回路に与える場合、及び積データＭＵＬの整数部
のデータ（上位Ｍビット）だけを他の回路に与える場合
の両方の場合共に、乗算回路１にフィードバックする入
力データＩＮＴを、積データＭＵＬのうちの整数部のデ
ータとして常に同一ビット数のデータとなるようにして
いた。
しかしながら、積データＭＵＬ （Ｍ＋Ｎビット）のう
ち整数部のデータ（Ｍビット）だけを入力データＩＮＴ
としてフィードバックすることは、次の積データＭＵＬ
が真の値に対して小数部に相当する分だけ誤差を有する
ことになる。このため乗算ごとの誤差が累積されていき
、真の値から大きく異なった値になるおそれがある。な
お、このような問題は積データＭＵＬを適宜処理した後
乗算回路１に入力データＩＮＴとしてフィードバックし
て繰り返し演算を行う場合に限らず、積データＭＵＬの
うちの整数部のデータだけを実質的な乗算出力データと
して他の回路に供給して処理するような場合においても
問題となり、やはり切り捨てられた小数部に相当する分
だけ誤差を有することになる。
ち整数部のデータ（Ｍビット）だけを入力データＩＮＴ
としてフィードバックすることは、次の積データＭＵＬ
が真の値に対して小数部に相当する分だけ誤差を有する
ことになる。このため乗算ごとの誤差が累積されていき
、真の値から大きく異なった値になるおそれがある。な
お、このような問題は積データＭＵＬを適宜処理した後
乗算回路１に入力データＩＮＴとしてフィードバックし
て繰り返し演算を行う場合に限らず、積データＭＵＬの
うちの整数部のデータだけを実質的な乗算出力データと
して他の回路に供給して処理するような場合においても
問題となり、やはり切り捨てられた小数部に相当する分
だけ誤差を有することになる。
そこで、小数部のデータを切り捨てる場合に、四捨五入
して切り捨てるようにすることが考えられる。しかし、
２進化されたデータを四捨五入しようとすると、その構
成は非常に複雑になる。
して切り捨てるようにすることが考えられる。しかし、
２進化されたデータを四捨五入しようとすると、その構
成は非常に複雑になる。
この発明は、以上の点を考慮してなされたもので、乗算
結果の下位ビットを除いて残りの上位ビットを実質的な
乗算出力データとして使用する場合において、この乗算
出力データが有する誤差を小さく抑えることのできる乗
算回路を提供しようとするものである。
結果の下位ビットを除いて残りの上位ビットを実質的な
乗算出力データとして使用する場合において、この乗算
出力データが有する誤差を小さく抑えることのできる乗
算回路を提供しようとするものである。
かかる問題点を解決するためこの発明においては、入力
データに乗算データを乗算する乗算手段（２）と、所定
ビット数のビットが乱数データでなり、それより上位ビ
ットが零である誤差補償用データを発生する誤差補償用
データ発生手段（４）と、乗算手段から送出された積デ
ータに、誤差補償用データを加算する加算手段（３）と
を具え、加算手段の出力のうち、所定ビット数の下位ビ
ットを除去して乗算出力データとするようにした。
データに乗算データを乗算する乗算手段（２）と、所定
ビット数のビットが乱数データでなり、それより上位ビ
ットが零である誤差補償用データを発生する誤差補償用
データ発生手段（４）と、乗算手段から送出された積デ
ータに、誤差補償用データを加算する加算手段（３）と
を具え、加算手段の出力のうち、所定ビット数の下位ビ
ットを除去して乗算出力データとするようにした。
（作用〕
積データに誤差補償用データを加算すると、加算出力は
積データの下位ビットの値に等しい確率で桁上げを行う
。
積データの下位ビットの値に等しい確率で桁上げを行う
。
その結果、加算出力のうち上位ビットを選択した乗算出
力データの期待値は積データと等しくなり、全体として
みたとき誤差を小さくすることができる。
力データの期待値は積データと等しくなり、全体として
みたとき誤差を小さくすることができる。
以下、図面について、この発明の一実施例を詳述する。
第１図において、整数部を表すＭビットのデータでなる
入力データＩＮは、乗算器２に乗算入力データとして与
えられる０乗算器２には、また、ｒｌＪより小さい小数
部を表すＮビットの乗数データＣＯＥが与えられており
、乗算器２は、入力データＩＮと乗数データＣＯＥとを
乗算し、Ｍ十Ｎビットでなる積データＭＵＬを加算器３
に第１の加算入力として与える。
入力データＩＮは、乗算器２に乗算入力データとして与
えられる０乗算器２には、また、ｒｌＪより小さい小数
部を表すＮビットの乗数データＣＯＥが与えられており
、乗算器２は、入力データＩＮと乗数データＣＯＥとを
乗算し、Ｍ十Ｎビットでなる積データＭＵＬを加算器３
に第１の加算入力として与える。
加算器３はまた、Ｍ＋Ｎビットでなる誤差補償用データ
ＣＯＲが第２の加算入力として与えられる。ここで、誤
差補償用データＣＯＲは、乱数データ発生回路４が発生
した第２図（Ａ）に示すような一様分布を有するＮビッ
トの乱数データＲＡＮを、小数を表す下位Ｎビットに用
いると共に、整数を表す上位Ｍビットを全て論理「０」
としている、従って、誤差補償用データＣＯＲは、０か
ら１までの間の数値Ｒ（正確には０≦Ｒ＜１の値であり
、以下、乱数と呼ぶ）を均一な確率でとるものとなる。
ＣＯＲが第２の加算入力として与えられる。ここで、誤
差補償用データＣＯＲは、乱数データ発生回路４が発生
した第２図（Ａ）に示すような一様分布を有するＮビッ
トの乱数データＲＡＮを、小数を表す下位Ｎビットに用
いると共に、整数を表す上位Ｍビットを全て論理「０」
としている、従って、誤差補償用データＣＯＲは、０か
ら１までの間の数値Ｒ（正確には０≦Ｒ＜１の値であり
、以下、乱数と呼ぶ）を均一な確率でとるものとなる。
加算器３は、積データＭＵＬにこの誤差補償用データＣ
ＯＲを加算し、得られた加算出力ＡＤＤのうち整数部を
表す上位Ｍビットを当該乗算回路の乗算出力データＯＵ
Ｔとして送出する。
ＯＲを加算し、得られた加算出力ＡＤＤのうち整数部を
表す上位Ｍビットを当該乗算回路の乗算出力データＯＵ
Ｔとして送出する。
以上の構成において、入力データＩＮが到来すると、乗
算器２において乗数データＣＯＥと乗算され、加算器３
において、その結果得られた積データＭＵＬに誤差補償
用データＣＯＲが加算され、加算出力ＡＤＤのうち上位
Ｍビットが乗算出力データＯＵＴとして送出される。
算器２において乗数データＣＯＥと乗算され、加算器３
において、その結果得られた積データＭＵＬに誤差補償
用データＣＯＲが加算され、加算出力ＡＤＤのうち上位
Ｍビットが乗算出力データＯＵＴとして送出される。
今、仮に、積データＭＵＬが表す数値Ｘを、次式
％式％（１）
のように、整数部Ｉと小数部Ｆとの和で表し、加算出力
ＡＤＤが表す数値をＹとおくと、数値Ｙは誤差補償用デ
ータＣＯＲが表す乱数（ＩｔＩ率変数）Ｒを用いて、 Ｙ−Ｘ＋Ｒ−１＋Ｆ＋Ｒ・・・・・・（２）と表すこと
ができる。乱数Ｒが第２図（Ａ）に示すような確率分布
を有する確率変数であるので、数値Ｙも確率変数となる
。この数値Ｙの整数部は、必ずしも数値Ｉになるのでは
なく、数値Ｆと乱数Ｒとの和Ｆ＋Ｒにおいて「１」が立
つ場合には、１＋１となる。
ＡＤＤが表す数値をＹとおくと、数値Ｙは誤差補償用デ
ータＣＯＲが表す乱数（ＩｔＩ率変数）Ｒを用いて、 Ｙ−Ｘ＋Ｒ−１＋Ｆ＋Ｒ・・・・・・（２）と表すこと
ができる。乱数Ｒが第２図（Ａ）に示すような確率分布
を有する確率変数であるので、数値Ｙも確率変数となる
。この数値Ｙの整数部は、必ずしも数値Ｉになるのでは
なく、数値Ｆと乱数Ｒとの和Ｆ＋Ｒにおいて「１」が立
つ場合には、１＋１となる。
乱数Ｒが第２図（Ａ）に示すように０から１の間を一様
な確率でとるので、数値Ｆ＋Ｒは、第２図（Ｂ）に示す
ようにＦから１＋Ｆの間の値を一様な確率でとるものと
なる。ここで、数値Ｆ＋Ｒにおいて「１」が立つ場合は
、数値Ｆ＋Ｒが１から１＋Ｆの間をとる場合であり、全
事象の範囲が上述したようにＦから１＋Ｆの間であるの
で、「１」が立つ場合の確率はＦとなる。
な確率でとるので、数値Ｆ＋Ｒは、第２図（Ｂ）に示す
ようにＦから１＋Ｆの間の値を一様な確率でとるものと
なる。ここで、数値Ｆ＋Ｒにおいて「１」が立つ場合は
、数値Ｆ＋Ｒが１から１＋Ｆの間をとる場合であり、全
事象の範囲が上述したようにＦから１＋Ｆの間であるの
で、「１」が立つ場合の確率はＦとなる。
例えば、乗算器２による乗算の結果得られた積データＭ
ＵＬの小数部Ｆの値が０．２であれば、乱数Ｒを加えた
値Ｆ＋Ｒは０．２から１．２の間の値を均一な確率でと
る。従って、この場合、小数部Ｆに乱数Ｒを加えた値Ｆ
＋Ｒが１を越えて、乗算出力データＯＵＴの整数部が１
だけ増加する確率は０．２となる。
ＵＬの小数部Ｆの値が０．２であれば、乱数Ｒを加えた
値Ｆ＋Ｒは０．２から１．２の間の値を均一な確率でと
る。従って、この場合、小数部Ｆに乱数Ｒを加えた値Ｆ
＋Ｒが１を越えて、乗算出力データＯＵＴの整数部が１
だけ増加する確率は０．２となる。
このように、第１図の実施例によれば、積データＭＵＬ
における小数部Ｆの値が小さいと、積データＭＵＬにお
ける整数部■を１だけ増加させて乗算出力データＯＵＴ
とする確率（−Ｆ）は小さく、小数部Ｆの値が大きくな
ればなる程、積データＭＵＬにおける整数部ｌを１だけ
増加させて乗算出力データＯＵＴとする確率（−Ｆ）は
高くなる。
における小数部Ｆの値が小さいと、積データＭＵＬにお
ける整数部■を１だけ増加させて乗算出力データＯＵＴ
とする確率（−Ｆ）は小さく、小数部Ｆの値が大きくな
ればなる程、積データＭＵＬにおける整数部ｌを１だけ
増加させて乗算出力データＯＵＴとする確率（−Ｆ）は
高くなる。
ここで、整数部Ｉが１だけ増加される場合の確率がＦで
あり、増加されない場合の確率が１−Ｆであるので、積
データＭＵＬにおける整数部■に対する乗算出力データ
ＯＵＴの増分ΔＩの期待値Ｅ（ΔＩ）は、次式 ％式％（１） その結果、乗算出力データＯＵＴの期待値は、積データ
ＭＵＬの整数部■に増分ΔＩの期待値Ｆを加えた４ｆＩ
Ｔ ＋ Ｆとなり、積データＭＵＬＯ値Ｉ＋Ｆと一致す
る。
あり、増加されない場合の確率が１−Ｆであるので、積
データＭＵＬにおける整数部■に対する乗算出力データ
ＯＵＴの増分ΔＩの期待値Ｅ（ΔＩ）は、次式 ％式％（１） その結果、乗算出力データＯＵＴの期待値は、積データ
ＭＵＬの整数部■に増分ΔＩの期待値Ｆを加えた４ｆＩ
Ｔ ＋ Ｆとなり、積データＭＵＬＯ値Ｉ＋Ｆと一致す
る。
従って、この実施例によれば、従来回路と異なリ、積デ
ータＭＵＬの小数部Ｆの値を単に切り捨てて乗算出力デ
ータとするのではな（、小数部Ｆの値に応じて整数部Ｉ
の値を確率的に補正して乗算出力データＯＵＴを形成す
るようにしたので、乗算結果の有効ビット数より小さい
ビット数の上位ビットを乗算出力データとする場合にお
いても、その誤差を小さく抑えることができる。
ータＭＵＬの小数部Ｆの値を単に切り捨てて乗算出力デ
ータとするのではな（、小数部Ｆの値に応じて整数部Ｉ
の値を確率的に補正して乗算出力データＯＵＴを形成す
るようにしたので、乗算結果の有効ビット数より小さい
ビット数の上位ビットを乗算出力データとする場合にお
いても、その誤差を小さく抑えることができる。
また、乗算出力データＯＵＴの期待値が積データＭＵＬ
の値と一致しているので、乗算出力データＯＵＴをデー
タ処理回路を介して入力データにフィードバックして繰
り返し演算するようにしても誤差が蓄積することはなく
、発散するような事態をを効に回避することができる。
の値と一致しているので、乗算出力データＯＵＴをデー
タ処理回路を介して入力データにフィードバックして繰
り返し演算するようにしても誤差が蓄積することはなく
、発散するような事態をを効に回避することができる。
なお、上述の実施例においては、入力データＩＮのビッ
ト数（Ｍ）と乗算出力データＯＵＴのビット数（Ｍ）と
が等しいものを示したが、乗算入力データのビット数と
乗算出力データのビット数が異なる乗算回路に適用する
こともできる。この場合、加算出力ＡＤＤから捨て去ら
れる下位ビット数と等しいビット数の乱数データＲＡＮ
を発生させるようにすれば良い。
ト数（Ｍ）と乗算出力データＯＵＴのビット数（Ｍ）と
が等しいものを示したが、乗算入力データのビット数と
乗算出力データのビット数が異なる乗算回路に適用する
こともできる。この場合、加算出力ＡＤＤから捨て去ら
れる下位ビット数と等しいビット数の乱数データＲＡＮ
を発生させるようにすれば良い。
また、上述の実施例においては、この発明を繰り返し演
算を実行するディジタルフィルタや残響効果装置等に適
用する場合について述べたが、この発明はこれに限らず
、必要に応じて広（適用することができる。要は、乗算
結果の上位ビットを実質的な乗算出力データとして使用
するようにした各種回路に適用することができる。
算を実行するディジタルフィルタや残響効果装置等に適
用する場合について述べたが、この発明はこれに限らず
、必要に応じて広（適用することができる。要は、乗算
結果の上位ビットを実質的な乗算出力データとして使用
するようにした各種回路に適用することができる。
以上のように、この発明によれば、乗算出力データとし
て送出する場合に捨て去られる下位ビットの情報を、乱
数を用いて確率的に乗算出力データに含めるようにした
ので、乗算出力データが有する誤差を小さくすることの
できる乗算回路を容易に得ることができる。
て送出する場合に捨て去られる下位ビットの情報を、乱
数を用いて確率的に乗算出力データに含めるようにした
ので、乗算出力データが有する誤差を小さくすることの
できる乗算回路を容易に得ることができる。
第１図はこの発明による乗算回路の一実施例を示すブロ
ック図、第２図はその各部のデータが有する確率分布を
示す路線図、第３図は従来回路を示すブロック図である
。 ２・・・・・・乗算器、３・・・・・・加算器、４・・
・・・・乱数データ発生回路、ＩＮ・・・・・・入力デ
ータ、ＣＯＥ・・・・・・乗数データ、ＣＯＲ・・・・
・・誤差補償用データ、ＯＵＴ・・・・・・乗算出力デ
ータ。
ック図、第２図はその各部のデータが有する確率分布を
示す路線図、第３図は従来回路を示すブロック図である
。 ２・・・・・・乗算器、３・・・・・・加算器、４・・
・・・・乱数データ発生回路、ＩＮ・・・・・・入力デ
ータ、ＣＯＥ・・・・・・乗数データ、ＣＯＲ・・・・
・・誤差補償用データ、ＯＵＴ・・・・・・乗算出力デ
ータ。
Claims (1)
- 【特許請求の範囲】 入力データに乗数データを乗算する乗算手段と、所定ビ
ット数の下位ビットが乱数データでなり、それより上位
ビットが零である誤差補償用データを発生する誤差補償
用データ発生手段と、 上記乗算手段から送出された積データに、上記誤差補償
用データを加算する加算手段とを具え、上記加算手段の
出力のうち、上記所定ビット数の下位ビットを除去して
乗算出力データとするようにしたことを特徴とする乗算
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365286A JPS62260229A (ja) | 1986-05-06 | 1986-05-06 | 乗算回路 |
| US07/047,034 US4831576A (en) | 1986-05-06 | 1987-05-04 | Multiplier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365286A JPS62260229A (ja) | 1986-05-06 | 1986-05-06 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260229A true JPS62260229A (ja) | 1987-11-12 |
| JPH0451857B2 JPH0451857B2 (ja) | 1992-08-20 |
Family
ID=14359708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365286A Granted JPS62260229A (ja) | 1986-05-06 | 1986-05-06 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03200294A (ja) * | 1989-12-28 | 1991-09-02 | Yamaha Corp | 楽音合成装置 |
| WO2020084692A1 (ja) * | 2018-10-23 | 2020-04-30 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625824A (en) * | 1979-08-10 | 1981-03-12 | Mitsubishi Electric Corp | Digital-analog converter |
| JPS5949640A (ja) * | 1982-09-16 | 1984-03-22 | Toshiba Corp | 乗算回路 |
-
1986
- 1986-05-06 JP JP10365286A patent/JPS62260229A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625824A (en) * | 1979-08-10 | 1981-03-12 | Mitsubishi Electric Corp | Digital-analog converter |
| JPS5949640A (ja) * | 1982-09-16 | 1984-03-22 | Toshiba Corp | 乗算回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03200294A (ja) * | 1989-12-28 | 1991-09-02 | Yamaha Corp | 楽音合成装置 |
| WO2020084692A1 (ja) * | 2018-10-23 | 2020-04-30 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451857B2 (ja) | 1992-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |