JPS61258521A - デイジタルフイルタ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、乗算器を有するディジタルフィルターに係り
、特に、乗算器の回路規模の縮小化、及び、演算の高速
化に好適なように構成されたディジタルフィルターに関
する。

〔発明の背景〕

乗算回数を増加させる事なく、高精度なディジタルフィ
ルターを構成する手法として、例えば、特開昭５９−３
３９２２号公報に示されるように、ディジタルフィルタ
ーの係数の１つにシフト情報を記憶させておき、その情
報に基づきシフト量を決定する手法が知られている。

この方法によれば、最大シフト量に基づ（シフトが完了
するまでの時間は、フィルター演算は待機しなげればな
らない。また、シフトパルスの生成及び切り出しの為の
タイミング回路が必要であった。

〔発明の目的〕

本発明の目的は、フィルター係数のデータ及び乗算結果
に、圧伸特性を持たせる事により、高精度なディジタル
フィルターを、回路規模の小さい乗算器で、リニアな乗
算、累積加算を行なった場合と同等の演算速度で演算を
行なうことのできるディジタルフィルターを提供するこ
とにある。

〔発明の概要〕

高精度なディジタルフィルターを実現するためには、フ
ィルター伝達関数のインパルス応答の両端の打ち切り範
囲を長（とる必要がある。その為には、フィルター係数
のダイナミックレンジを大きくしなければならない。し
かし、実際のフィルター係数のレンジビットを観察する
と、フィルター伝達関数のインパルス応答の中心部では
レンジビットを有効に使用するものの、それ以外のとこ
ろでは、フィルター係数のダイナミックレンジは比較的
小さい事が判明した。

そこで、フィルター係数精度を大きくとり、フィルター
係数の絶対値があるしきい値より大きくなれば、下位ビ
ットを丸めることによりフィルター係数のダイナミック
レンジの圧伸を行う、という手法を用いれば、乗算器の
回路規模を大きくする事なく、高精度なディジタルフィ
ルタを実現できるものと考えだ。また、積を正規化する
手法として、フィルター係数のレジスタのすべてにシフ
ト情報を付加するととにより、タイミング回路の負担を
低減した。

さらに演算時間の短縮化の為、正規化の回路として、選
択器を使用することとした。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図における実施例では、データ処理に必要な演算時
間を長（とれるよう、ディジタルフィルターの係数が左
右対称であることを利用して、いったん、データを加算
した後、フィルター係数と乗算するという手法をとって
いる。

第２図にフィルターのインパルス応答を示ス。

ここでは、簡単の為フィルター次数は１７次とした。

第１図において、１はフィルター係数の中心（第２図の
に９）より、時間的に遅れている係数（第２図のに１７
〜に９　）に対応したデータを格納するＦｔＡＭ、２は
フィルター係数の中心より、時間的に進んでいる係数（
第２図に１〜に９）に対応したデータを格納するＲＡＭ
、５はディジタルフィルターのフィルター係数を格納す
るＲＯＭであり、データが、あるしきい値以上のダイナ
ミックレンジを必要とする場合には、圧伸特性を持たせ
たデータを格納しである。。

また、該ＲＯＭ３には、フィルター係数データの他、係
数データに圧伸特性が施されているか否かを判定するｉ
　ｂｔｔの情報を持たせている。

４はＦＬＡＭ　ｉ　、　２及びＲＯＭ３のアドレスを制
御するアドレス制御回路である。５はＲＡＭ１のデータ
をラッチ信号（！１）に同期して一時記憶するレジスタ
で、ＲＡＭ１のデータをＲＡＭ２に転送する。６はフィ
ルター係数の中心（第２図に９相当）の演算時にＲＡＭ
１　、ＲＡＭ２の出力データの加算を禁止する為の、Ｒ
ＡＭ２出力のクリアー回路である。

７はＲＡＭ１の出力とＲＡＭ２の出力の加算回路、８は
加算器７の出力とＲＯＭ３に格納されている係数データ
の乗算器、９はＲＯＭ５の係数データに圧伸特性が施さ
れているか否かを判定する情報に基づき、乗算結果に対
して逆圧伸特性を施す選択回路である。

１０は選択回路９の出力を一時記憶するレジスタ、１１
はレジスタ１０とレジスタ１２の出力を加算する加算器
、１２は加算器１１の出力を一時記憶するレジスタ、１
３はレジスタ１２゛にディジタルフィルター出力が確定
した時、ラッチ信号（２）に同期して出力データを一時
記憶するレジスタである。

本実施例においては、ディジタルフィルター係数のダイ
ナミックレンジを２３ｂｉｔで設計し、ダイナミックレ
ンジ１７　ｂｉｔをしきい値として、１７ｂｉｔ以上の
ダイナミックレンジを有するデータに対しては、５ｂｉ
ｔの圧伸特性を施すことにした。

データ形式は２の補数表示とし、最上位ｂｉｔはすイン
ｂｔｔである。また５ｂｉｔ圧伸を施す場合、切り捨て
誤差が最小となるよう、ＬＳＢより３ｂｉｔ目の情報を
四捨五入する事とした。

第６図に、ディジタルフィルターの係数データと、その
データに対応したＲＯＭ３に格納するデータの関係を示
す。

第６図において、係数データ（１）のＪ：うに、係数の
ダイナミックレンジがサインｂｉｔを含めて１７ｂｉｔ
以下のものは、５ｂｉｔ目からＬＳＢまでをＲＯＭデー
タの２ｂｉｔ目から１７ｂｉｔ目までに格納し、ＲＯＭ
データのサインｂｉｔ　として、係数データのＭＳＨの
データをＲＯＭデータのＭＳＢに格納する。またこのデ
ータには、圧伸特性が施されている事を示す為、圧伸情
報ｂｔｔとしてＲＯＭデータの１８ｂｉｔ目に０”を与
える。

係数データ（２）のように係数のダイナミックレンジが
サインｂｉｔを含めて１８　ｂｉｔ以上のものは、係数
データの１８　ｂｉｔ目の情報を四捨五入した後、１８
．１９．２０ｂｉｔを切り捨てる。すなわち１８ｂ口目
の情報を四捨五入した後、係数データのＭＳＢから１７
　ｂｉｔ目までを、ＲＯＭデータのＭＳＢから１７　ｂ
ｉｔ目までに格納する。そしてこのデータには圧伸特性
が施されていない事を示す為、圧伸情報ｂｉｔとしてＲ
ＯＭデータの１８　ｂｉｔ目にｔｏ　１　ｘｐを与える
。

本実施例においては、データは１６　ｂｉｔ　であるが
、加算器７においてデータの加算を行なう為、データは
１７　ｂｉｔで乗算器８に入力される。本実施例におけ
る乗算器８の構成は１７ｂｉｔ　Ｘ　１７ｂｉｔである
。

乗算器８０乗算結果は、レジスタ１０で一時記憶される
駅であるが、レジスタ１０に必要なりａｔ長は、出力デ
ータのｂｉｔ長と、加算器１１で行なわれる累加算の回
数によって決まるところの積の切り捨て誤差の伝搬を吸
収する為のｂｔｔ長で決定される。本実施例においては
、出力データ１６　ｂｉｔに対してレジスタ１０のｂｉ
ｔ長を２５ｂｉｔとし、累加算によって積の切り捨て誤
差が出力データに伝搬しないようにした。

また積を２５ｂｉｔ精度で求めればよいのであるから、
１７ｂｌｔＸ１７ｂｉｔの乗算器８において、出力を３
３ｂｉｔ全て求めるのは、回路規模が増大するだけで出
力データの精度には無関係である。そこで本実施例の乗
算器８においては、積の導出部分で積の切り捨てを行な
い乗算器８の出力ｂｔｔを２４ｂｉｔとしている。

乗算器８の出力２４ｂｉｔ中、積の導出部分の切り捨て
により、下位３ｂｉｔは切り捨て誤差を含む可能性があ
る。これを圧伸情報ｂｉｔによってリニアな積にもどし
だ場合、フィルター係数ダイナミックレンジが１７　ｂ
ｉｔ以下の時、誤差の伝搬のない積としてＭＳＢから２
４ｂｉｔ有効で、フィルター係数ダイナミックレンジが
１８ｂｉｔ以上の時、誤差の伝搬のない積としてＭＳＢ
から２１ｂｉｔ有効となる。

本実施例で用いたフィルター係数は５３個であるが、そ
のうちダイナミックレンジが１８ｂｉｔ以上のものは６
個であった。すなわち圧伸特性をもたせる事により、そ
の大部分の積（５３個中５０個）のダイナミックレンジ
を見かけ上、３ｂｉｔ大きくする事により、積及び累積
加算の誤差伝搬が出力データに影響を及ぼさない最小規
模の回路構成となっている。

第４図に、積の出力を２４ｂｉｔ　　としだ時の、フィ
ルター係数のダイナミックレンジと乗算器８の積出力の
ダイナミックレンジの関係を示す。

第４図中、破線が本実施例の場合を示し、実線は係数ダ
イナミックレンジが２０ｂｉｔ　リニア、乗算器８を１
７ｂｉｔ　Ｘ　２０　ｂｉｔ構成とした場合でおる。

一点鎖線はフィルター係数ダイナミックレンジが１７　
ｂｉｔリニア、乗算器８を１７ｂｉｔ　Ｘ　１７ｂｉｔ
構成とした場合である。

第４図より本実施例によれば１７ｂｉｔ　ｘ　１７ｂｉ
ｔの乗算器で１７　ｂｉｔ　Ｘ　２０　ｂｉｔ相当の演
算精度が得られるのがわかる。

第５図に本実施例で用いた選択回路９の具体例としての
回路を示す。第５図に示した回路は、第１図のＲＯＭ　
３に第３図に示したように格納されている圧伸情報ｂｉ
ｔにより、リニアな乗算結果Ｍｎ（１≦ｎ≦２０）とし
て、圧伸情報ピットが“１”のときは乗算器出力Ｑｎを
、ＩＩ　ＯｊｊのときはＱｎ＋ｓを選択する回路である
。

Ｍ２１　＋　Ｍ２２については、圧伸情報ビットが′１
″ならばＱ２１１　Ｑ２２を各々選択し、パ０″′のと
きは、いずれもサインビットであるＱ２３を選択する。

Ｍ２゜については圧伸情報ピットの状態によらず、サイ
ンビットであるＱ２３を選択する。

加算器１１は、本実施例では、累加算中に加算結果デー
タ２３ｂｉｔにオーバーフローを発生しないよう、オー
バーフロー防止用にＭＳＢ側に２　ｂｉｔ追加して、２
５ｂｉｔの全加算器構成とした。

レジスタ１２は、加算結果データ２５ｂｉｔを一時記憶
するレジスタで、ＭＳＢより５　ｂｉｔを使ってレジス
タ１６に出力されたデータのオーバフロー発生の有無を
検出する。

本実施例の乗算器は、加算器１１に入力する積出力デー
タの精度を考慮した場合、１７ｂｉｔＸ１７ｂｉｔ構成
の乗算器と比較して約８％面積を縮小できた。また、１
７ｂロＸ２０ｂｉｔ構成の乗算器と比較して約１８％の
面積を縮小できた。

また、本実施例のフィルター特性は、遮断特性として９
６ｄＢを実現した。−万、フィルター係数をリニアで構
成したフィルター特性は、フィルター係数を２０ｂｉｔ
リニアとした時、遮断特性は９７ｄＢでお′つた。また
フィルター係数を１７　ｂｉｔリニアとした時、遮断特
性は９０．５ｄＢと、回路規模も増加する上、特性も著
しく劣下する。

〔発明の効果〕

本発明によれば、ディジタルフィルターの係数の設計値
に対し、あらかじめ、圧伸特性を持たせておき、見かけ
上の演算精度を向上させる事ができるので、データをｎ
ビット、フィルター係数をｍビットとして、従来、ｎビ
ット×ｍビットの乗算器を使用していたのに対し、ｍ１
ピツ）（ｍｌ＜ｍ）の圧伸特性を持たせる事により、ｎ
ビットｘ　（ｍ−ｍｌ）ビットの乗算器で同等のフィル
ター特性を実現できる。

また、リニアなフィルター係数で、ｎビット×（ｍ−ｍ
ｌ）ビットの乗算器で構成したディジタルフィルターと
比較して、同等の演算速度で、より回路規模の小さいデ
ィジタルフィルターを構成できる。

また、本発明によれば、標本化周波数変換を行なうすべ
てのディジタルフィルターに応用でき、そのフィルター
精度を低下させる事なく、高速化及び回路規模の縮小化
を計れる。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示すブロック図、
第２図は、フィルター伝達関数のインパルス応答の一例
を示す特性図、第３図は、フィルター係数のフォーマッ
ト変換を示す説明図、第４図は、フィルター係数のダイ
ナミックレンジと乗算結果のダイナミックレンジの関係
を示すグラフ、第５図は本発明において用いる逆圧伸回
路の一具本例を示す回路図、である。 符号の説明

Claims (1)

1. 【特許請求の範囲】 １）入力信号をサンプリングしディジタル化して得られ
   るディジタル信号データを、ランダムアクセス可能なメ
   モリに書き込み、サンプリング周期の時間内で、該メモ
   リから順次読み出したディジタル信号データを、読み出
   し専用メモリに記憶されているデータとしてのフィルタ
   ー係数と乗算し、該乗算結果を累積加算することにより
   演算処理を行なって出力するディジタルフィルターにお
   いて、 前記読み出し専用メモリに、前記データとしてのフィル
   ター係数のうちの所定のものにダイナミックレンジ圧伸
   特性を施して、そのことの有無を示す情報と共に記憶し
   ておき、前記乗算に用いたフィルター係数が圧伸特性を
   施されたものであるときは、そのことを示す前記情報を
   用いて、乗算結果に前記圧伸特性の逆特性を施す手段を
   具備したことを特徴とするディジタルフィルター。