JPH05266060A - マトリクス演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 データメモリに蓄えられたｎ×ｎの大きさの
入力行列データと係数メモリに蓄えられた同じくｎ×ｎ
の大きさの該入力行列データのいずれか一方の読出速度
をシリアル出力のｎ倍、他方を同じにすることにより１
個の乗算器でマトリクス演算を実行し、この演算結果の
出力行列データをシリアル出力するマトリクス演算回路
に関し、ハードウェア規模を増大させることなく任意の
演算方向と出力スキャン方向のマトリクス演算を実行で
きるようにすることを目的とする。 【構成】 係数行列データを入力行列データの右から掛
けるか左から掛けるかを示す演算方向指示及び水平スキ
ャンで出力するか垂直スキャンで出力するかを示す出力
スキャン方向指示に応じて、該入力行列データと該係数
行列データの読出速度のいずれかをｎ倍にするか同じに
するかを選択すると共にアドレスの順番を行列の水平方
向とするか垂直方向とするかを選択してデータメモリア
ドレス及び係数メモリアドレスを生成するアドレス発生
回路３を設けるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマトリクス演算回路に関
し、特に２つの行列データを掛け合わせる演算を行うマ
トリクス演算回路に関するものである。

【０００２】ディジタル信号処理装置等においては、マ
トリクス演算は非常に広く用いられる演算の一つであ
る。このようなマトリクス演算を実現する回路としては
種々考えられるが、ハードウェアとして規模が大きくな
る乗算器の数が少ないことが望ましい。

【０００３】

【従来の技術】このようなマトリクス演算の例が図９に
示されており、ここでは簡略化のため２×２の行列を例
にとって説明する。行列Ｘで表される入力のディジタル
データに対して或る変換係数行列Ｃで表されるディジタ
ルデータを掛けることにより変換された出力データ行列
Ｙが得られる。尚、行列の各要素ｘ_11, ｘ_12, ｘ_21, ｘ
_22, ｃ_11, ｃ_12, ｃ_21, ｃ_22, ｙ_11, ｙ_12, ｙ_21, ｙ₂₂
の１つ１つが（例えば８ビットなどで表現される) １個
のディジタルデータを表している。

【０００４】このマトリクス演算を実現する回路として
はいくつか考えられるが、ハードウェアとして規模の大
きい乗算器の数が少なくて済むような回路例が図１０に
示されており、１は通常、このマトリクス演算回路１０
の外部に設けられて入力行列データ（以下、単にデータ
と称することがある）Ｘを蓄えるデータメモリ、２はマ
トリクス演算回路１０の内部に設けられて係数行列デー
タ（以下、単に係数と称することがある）を蓄える係数
メモリ、２１及び２２はこれらのデータメモリ１と係数
メモリ２に対するそれぞれのアドレスを生成して与える
アドレス発生部、１１はデータメモリ１と係数メモリ２
の各データを掛け合わせる乗算器、１２，１３は乗算器
１１の乗算結果と一つ前の演算時の値を保持しているレ
ジスタ１４，１５の出力値とを加える加算器、１６，１
７はそれぞれレジスタ１４，１５の出力値を保持するた
めのレジスタ、そして、１８はレジスタ１６，１７に保
持された出力値の一方をシリアルに出力するセレクタで
ある。

【０００５】このようなマトリクス演算回路１０の動作
タイムチャートが図１１に示されており、アドレス発生
部２１から所定のアドレスをメモリ１に与えることに
より入力データＸを図示のようにｘ₁₁→ｘ₁₂→ｘ₂₁→ｘ
₂₂の順にシリアルに読み出し、同時にアドレス発生部２
２から所定のアドレスを内部のメモリ２に与えること
により係数データＣを図示のようにｃ₁₁→ｃ₁₂→ｃ₂₁→
ｃ₂₂の順に２倍の速度で読み出す。

【０００６】そして、これらメモリ１及び２の出力デー
タ同士を、入力データＸが変化するタイミングに従って
乗算器１１で掛け合わせて加算器１２及びレジスタ１４
を経由することによりレジスタ１６からは入力データの
２個分のタイミングで図示のようなデータが出力され、
また同時に加算器１３及びレジスタ１５を経由すること
によりレジスタ１７からは入力データの２個分のタイミ
ングでしかも係数データの１個のタイミング分だけレジ
スタ１６より遅れた時点で図示のようなデータが出力さ
れる。

【０００７】そして、これらのレジスタ１６及び１７の
出力データがセレクタ１８において入力データのタイミ
ングで交互に選択されることにより図９に示したデータ
ｙ₁₁（ｘ₁₁ｃ₁₁＋ｘ₁₂ｃ₂₁）_, ｙ₁₂（ｘ₁₁ｃ₁₂＋ｘ₁₂ｃ
₂₂）_, ｙ₂₁（ｘ₂₁ｃ₁₁＋ｘ₂₂ｃ₂₁）_, ｙ₂₂（ｘ₂₁ｃ₁₂＋
ｘ₂₂ｃ₂₂）が得られる。

【０００８】このようにして係数データＣの処理速度を
入力データＸの処理速度の２倍の早さで動作させること
により、乗算器１個でマトリクス演算を実現している。

【０００９】

【発明が解決しようとする課題】上記のような従来例に
は下記のような問題がある。 アドレス発生が固定なため、入力データを係数データ
の右から掛けるか左からかけるかという演算方向の自由
度が無く、同じアドレス発生で逆方向からの掛け算を行
う場合には、入力データメモリ内のデータ配置と内部係
数メモリのデータ配置を転置行列の形に予め変更して置
かねばならない。 内部のハードウェア構成の関係上、入力データを出力
するスキャンの順番が限られてしまうという点にある。
具体的には、図１２(a) に示すように入力データＸを係
数データＣに対して左から掛ける場合には水平方向スキ
ャンで出力せねばならず、同図(b) のように入力データ
Ｘを係数データＣに対して右から掛ける場合には、マト
リクス演算出力は図示のように垂直方向スキャンに限ら
れてしまう。後段のデータ処理のスキャン順序がこれと
異なる場合には、外部にスキャン変換用のバッファを設
けねばならず、ハードウェア規模が増大することにな
る。

【００１０】従って本発明は、データメモリに蓄えられ
た入力行列データと係数メモリに蓄えられ該入力行列デ
ータの速度の２倍の速度で処理される係数行列データと
のマトリクス演算を実行し、この演算結果の出力行列デ
ータをシリアル出力するマトリクス演算回路において、
ハードウェア規模を増大させることなく任意の演算方向
と出力スキャン方向のマトリクス演算を実行できるよう
にすることを目的とする。

【００１１】

【課題を解決するための手段】図１は上記の課題を解決
するための本発明に係るマトリクス演算回路を原理的に
示したもので、係数行列データＣを入力行列データＸの
右から掛けるか左から掛けるかを示す演算方向指示及び
水平スキャンで出力するか垂直スキャンで出力するかを
示す出力スキャン方向指示に応じて、該入力行列データ
Ｘに対する該係数行列データＣの処理速度を２倍にする
か１／２にするかを選択すると共にアドレスの順番を行
列の水平方向とするか垂直方向とするかを選択して該デ
ータメモリ１及び該係数メモリ２に対するそれぞれの読
出アドレスを生成するアドレス発生回路３を設けたこと
を特徴とするものである。

【００１２】

【作用】図１に示す本発明において、入力行列データＸ
に対して係数行列データＣを右から掛けるか左から掛け
るかを示す演算方向と水平スキャンで出力するか垂直ス
キャンで出力するかを示す出力スキャン方向とをアドレ
ス発生回路３に指示すると、まず、入力行列データＸに
対する該係数行列データＣの処理速度を２倍にするか１
／２にするかを選択（決定）する。

【００１３】これは図１０について説明したように、デ
ータＸ×係数Ｃで水平出力スキャンのような場合には１
つの乗算器でマトリクス演算を実行するため係数行列デ
ータＣの処理速度を入力行列データＸの処理速度の２倍
に設定しなければならないので、アドレス発生回路３に
おいては、上記のように演算方向と出力スキャン方向を
変えて図２(a) 及び(b) に示す４通りのパターンを作り
出すためには係数行列データＣと入力行列データＸとの
処理速度を２倍又は１／２にする必要があるからであ
る。

【００１４】また、アドレス発生回路３においては、こ
のような処理速度と共にデータメモリ１及び係数メモリ
２に対するそれぞれの読出アドレスを生成するため、上
記の出力スキャン方向の指示に従ってアドレスの順番を
図２(b) に示すように行列の水平方向とするか垂直方向
とするかを選択して出力する。

【００１５】このようにして、演算方向と出力スキャン
方向に応じて種々のデータ及び係数を用意することなく
小さなハードウェア規模でマトリクス演算を実行するこ
とが可能となる。

【００１６】

【実施例】図３は図１に示したアドレス発生回路３を図
１０に示すような１個の乗算器を有するマトリクス演算
回路１０に組み込んだ実施例を示したものであり、この
アドレス発生回路３の具体的な実施例が図４に示されて
いる。

【００１７】図４において、３１はアドレス発生部とし
て図２に示したような２×２サイズの入力行列データＸ
及び係数行列データＣの各要素を特定するための２ビッ
ト出力（０，１，２，３）を発生するカウンタ、３２は
やはりアドレス発生部として１ビット出力（０，１）を
発生するカウンタであり、カウンタ３１の２ビット出力
の内のＬＳＢ側の１ビットが、カウンタ３２からの１ビ
ット出力のＭＳＢ側に加えられて２ビット出力を構成し
ている。尚、このようにカウンタ３１，３２を２ビット
及び１ビットとしているのは、カウンタ３２のビット数
を減らすためであり、カウンタ３２も２×２サイズの入
力行列データＸ及び係数行列データＣの各要素を特定す
るための２ビットのものを使用しても構わない。

【００１８】また、３３はカウンタ３１，３２の各２ビ
ット出力を受けてそのまま通す（以下、スルーと称す
る）か交差（以下、クロスと称する）させるかを選択す
るスイッチ、３４及び３５はスイッチ３３の各出力（２
ビット）を受けてその２ビット信号をスルーにするかク
ロスにするかを選択して図３に示したデータメモリ１及
び係数メモリ２にそれぞれ与えるためのスイッチ、そし
て、３６はこれらのスイッチ３３〜３５を演算方向及び
出力スキャン方向に関する指示に従って制御する制御信
号を生成する制御信号生成部である。

【００１９】このようなアドレス発生回路３を用いたと
きのマトリクス演算回路１０の動作タイムチャートが図
５〜図８に示されており、以下順に説明する。

【００２０】（１）データ×係数で垂直出力スキャン
（図５参照）：この場合には係数がデータの左側に位置
するので図２(a) の例に相当しており、まず、係数デー
タＣの処理速度と入力データＸの処理速度とは図１０に
関しても説明したように２倍又は１／２の関係になるの
で、カウンタ３２のカウント速度は図示のようにカウン
タ３１のカウント速度の２倍に設定しておく。尚、この
関係は図６〜図８の例においても同様である。

【００２１】そして、上記のようにカウンタ３１の２ビ
ット出力はそのままスイッチ３３の上側入力端子に２進
のカウント値「０」，「１」，「２」，「３」の順に与
えられるが、カウンタ３２側からは、カウンタ３２から
の１ビットがＬＳＢとなりカウンタ３１のＬＳＢ側の１
ビットがＭＳＢとなって２ビット分としてスイッチ３３
の下側入力端子にやはりカウント値「０」，「１」，
「２」，「３」の順に２倍の速度で与えられる。

【００２２】今、上記のようにデータ×係数の演算方向
で垂直出力スキャンが指示されているので、制御信号生
成部３６からスイッチ３３に与えられる制御信号は次の
表１のようになる。

【００２３】

【表１】

【００２４】即ち、スイッチ３３はクロスとなるように
制御信号生成部３６によって制御され、従って図５に示
すようにカウンタ３１側からの２ビット出力はスイッチ
３５に、カウンタ３２側からの２ビット出力はスイッチ
３４にそれぞれ入れ替わった形でカウント値「０」，
「１」，「２」，「３」の順に送られる。

【００２５】これらのスイッチ３４，３５も上記の表１
に従って制御信号生成部３６により制御されるので、こ
の例の場合には、両スイッチ３４，３５共に２ビット信
号のＭＳＢ側とＬＳＢ側とが入れ替わる（クロス）形で
通過することとなり、図５に示すようにデータアドレス
は２進値「０」，「２」，「１」，「３」の順になり、
係数アドレスは１／２の速度で同じく２進値「０」，
「２」，「１」，「３」の順になる。

【００２６】このようなデータアドレスをアドレス発生
回路３からメモリ１（図３参照）に与えることにより入
力データＸを図示のようにｘ₁₁→ｘ₂₁→ｘ₁₂→ｘ₂₂の順
（垂直スキャン）にシリアルに読み出し、同時に係数ア
ドレスをメモリ２（図３参照）に与えることにより係数
データＣを図示のようにｃ₁₁→ｃ₂₁→ｃ₁₂→ｃ₂₂の順
（垂直スキャン）に入力データＸの１／２の速度で読み
出す。

【００２７】この後の処理動作は図１０において説明し
たものと同じであり、最終的にセレクタ１８からは図５
に示すように、ｙ₁₁（ｘ₁₁ｃ₁₁＋ｘ₁₂ｃ₂₁）_, ｙ₂₁（ｘ
₂₁ｃ ₁₁＋ｘ₂₂ｃ₂₁）_, ｙ₁₂（ｘ₁₁ｃ₁₂＋ｘ₁₂ｃ₂₂）_, ｙ
₂₂（ｘ₂₁ｃ₁₂＋ｘ₂₂ｃ₂₂）がシリアルに順次出力される
こととなる。

【００２８】（２）係数×データで水平出力スキャン
（図６参照）：この場合には、係数がデータの左側に来
るので図２(b) の例に相当し、上記の表１によりスイッ
チ３３はクロスとなり、スイッチ３４，３５はスルーに
制御されることとなり、図示のようにデータアドレス及
び係数アドレス共に「０」，「１」，「２」，「３」の
順となり、且つデータアドレスの速度が係数アドレスの
速度の２倍となって出力されることとなる。

【００２９】このようなデータアドレスをアドレス発生
回路３からメモリ１に与えることにより入力データＸを
図示のようにｘ₁₁→ｘ₁₂→ｘ₂₁→ｘ₂₂の順（水平スキャ
ン）にシリアルに読み出し、同時に係数アドレスをメモ
リ２に与えることにより係数データＣを図示のようにｃ
₁₁→ｃ₁₂→ｃ₂₁→ｃ₂₂の順（水平スキャン）に入力デー
タＸの１／２の速度で読み出している。

【００３０】この後の処理動作は図１０において説明し
たものと同じであり、最終的にセレクタ１８からは図５
に示すように、ｚ₁₁（ｘ₁₁ｃ₁₁＋ｘ₂₁ｃ₁₂）_, ｚ₁₂（ｘ
₁₂ｃ ₁₁＋ｘ₂₂ｃ₁₂）_, ｚ₂₁（ｘ₁₁ｃ₂₁＋ｘ₂₁ｃ₂₂）_, ｚ
₂₂（ｘ₁₂ｃ₂₁＋ｘ₂₂ｃ₂₂）がシリアルに順次出力される
こととなる。

【００３１】（３）係数×データで垂直出力スキャン
（図７参照）：この場合には、係数がデータの左側に来
るのでやはり図２(b) の例に相当し、上記の表１により
スイッチ３３はスルーとなり、スイッチ３４，３５はク
ロスに制御されることとなり、図示のようにデータアド
レス及び係数アドレス共に「０」，「２」，「１」，
「３」の順となり、且つデータアドレスの速度が係数ア
ドレスの速度の１／２となって出力されることとなる。

【００３２】このようなデータアドレスをアドレス発生
回路３からメモリ１に与えることにより入力データＸを
図示のようにｘ₁₁→ｘ₂₁→ｘ₁₂→ｘ₂₂の順（垂直スキャ
ン）にシリアルに読み出し、同時に係数アドレスをメモ
リ２に与えることにより係数データＣを図示のようにｃ
₁₁→ｃ₂₁→ｃ₁₂→ｃ₂₂の順（垂直スキャン）に入力デー
タＸの２倍の速度で読み出している。

【００３３】この後の処理動作は図１０において説明し
たものと同じであり、最終的にセレクタ１８からは図５
に示すように、ｚ₁₁（ｘ₁₁ｃ₁₁＋ｘ₂₁ｃ₁₂）_, ｚ₂₁（ｘ
₁₁ｃ ₂₁＋ｘ₂₁ｃ₂₂）_, ｚ₁₂（ｘ₁₂ｃ₁₁＋ｘ₂₂ｃ₁₂）_, ｚ
₂₂（ｘ₁₂ｃ₂₁＋ｘ₂₂ｃ₂₂）がシリアルに順次出力される
こととなる。

【００３４】（４）データ×係数で水平出力スキャン
（図８参照）：この場合には図１０の従来例と同様とな
り、係数がデータの右側に来るので図２(a) の例に相当
し、上記の表１によりスイッチ３３はスルーとなり、ス
イッチ３４，３５もスルーに制御されることとなり、図
示のようにデータアドレス及び係数アドレス共に
「０」，「１」，「２」，「３」の順となり、且つデー
タアドレスの速度が係数アドレスの速度の１／２となっ
て出力されることとなる。

【００３５】このようなデータアドレスをアドレス発生
回路３からメモリ１に与えることにより入力データＸを
図示のようにｘ₁₁→ｘ₁₂→ｘ₂₁→ｘ₂₂の順（水平スキャ
ン）にシリアルに読み出し、同時に係数アドレスをメモ
リ２に与えることにより係数データＣを図示のようにｃ
₁₁→ｃ₁₂→ｃ₂₁→ｃ₂₂の順（水平スキャン）に入力デー
タＸの２倍の速度で読み出している。

【００３６】そして、最終的にセレクタ１８からは図５
に示すように、ｙ₁₁（ｘ₁₁ｃ₁₁＋ｘ ₁₂ｃ₂₁）_, ｙ₁₂（ｘ
₁₁ｃ₁₂＋ｘ₁₂ｃ₂₂）_, ｙ₂₁（ｘ₂₁ｃ₁₁＋ｘ₂₂ｃ₂₁）_, ｙ
₂₂（ｘ₂₁ｃ₁₂＋ｘ₂₂ｃ₂₂）がシリアルに順次出力される
こととなる。

【００３７】尚、ここでは説明のために２×２のサイズ
の行列におけるマトリクス演算回路を例にとったが、同
様の考え方で任意のサイズのマトリクス演算に本発明を
適用することができる。

【００３８】

【発明の効果】以上説明したように本発明に係るマトリ
クス演算回路によれば、係数行列データを入力行列デー
タの右から掛けるか左から掛けるかを示す演算方向指示
及び水平スキャンで出力するか垂直スキャンで出力する
かを示す出力スキャン方向指示に応じて、該入力行列デ
ータに対する該係数行列データの処理速度を２倍にする
か１／２にするかを選択すると共にアドレスの順番を行
列の水平方向とするか垂直方向とするかを選択してデー
タメモリアドレス及び係数メモリアドレスを生成するア
ドレス発生回路を設けるように構成したので、簡単な回
路の追加で柔軟な入出力インタフェースを有するマトリ
クス演算回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るマトリクス演算回路を原理的に示
したブロック図である。

【図２】本発明に係るマトリクス演算回路の出力順序を
示した図である。

【図３】本発明に係るマトリクス演算回路の実施例を示
したブロック図である。

【図４】本発明に係るマトリクス演算回路に使用するア
ドレス発生回路の実施例を示したブロック図である。

【図５】本発明に係るマトリクス演算回路の実施例の動
作（その１）を示したタイムチャート図である。

【図６】本発明に係るマトリクス演算回路の実施例の動
作（その２）を示したタイムチャート図である。

【図７】本発明に係るマトリクス演算回路の実施例の動
作（その３）を示したタイムチャート図である。

【図８】本発明に係るマトリクス演算回路の実施例の動
作（その４）を示したタイムチャート図である。

【図９】マトリクス演算を一般的に説明するための図で
ある。

【図１０】従来例を示したブロック図である。

【図１１】従来例の動作を示したタイムチャート図であ
る。

【図１２】従来例の出力順序を示した図である。

【符号の説明】

１ データメモリ ２ 係数メモリ ３ アドレス発生回路 図中、同一符号は同一又は相当部分を示す。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年９月４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】このようにして係数データＣのメモリから
の読出速度を入力データＸの読出速度の２倍の早さとす
ることにより、乗算器１個でマトリクス演算を実現して
いる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】従って本発明は、データメモリに蓄えられ
た入力行列データと係数メモリに蓄えられた係数行列デ
ータのいずれかの読出速度を、シリアル出力データの速
度のｎ倍の速度で読み出し、１個の乗算器のみを用いて
マトリクス演算を実行し、この演算結果の出力行列デー
タをシリアル出力するマトリクス演算回路において、ハ
ードウェア規模を増大させることなく任意の演算方向と
出力スキャン方向のマトリクス演算を実行できるように
することを目的とする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】

【課題を解決するための手段】図１は上記の課題を解決
するための本発明に係るマトリクス演算回路を原理的に
示したもので、係数行列データＣを入力行列データＸの
右から掛けるか左から掛けるかを示す演算方向指示及び
水平スキャンで出力するか垂直スキャンで出力するかを
示す出力スキャン方向指示に応じて、該出力行列データ
のシリアル出力速度に対する該係数行列データＣの読出
速度をｎ倍にするか同じにするかを選択すると共に該入
力行列データ（Ｘ）の読出速度についてもｎ倍にするか
同じにするかを選択し且つアドレス出力の順番を行列の
水平方向とするか垂直方向とするかを選択して該データ
メモリ１及び該係数メモリ２に対するそれぞれの読出ア
ドレスを生成するアドレス発生回路３を設けたことを特
徴とするものである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】

【作用】図１に示す本発明において、入力行列データＸ
に対して係数行列データＣを右から掛けるか左から掛け
るかを示す演算方向と水平スキャンで出力するか垂直ス
キャンで出力するかを示す出力スキャン方向とをアドレ
ス発生回路３に指示すると、まず、入力行列データＸと
該係数行列データＣのいずれかの読出速度をｎ倍にする
か同じにするかを選択（決定）する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】これは図１０について説明したように、デ
ータＸ×係数Ｃで水平出力スキャンのような場合には１
つの乗算器でマトリクス演算を実行するため係数行列デ
ータＣの読出速度を入力行列データＸの読出速度のｎ倍
に設定しなければならないので、アドレス発生回路３に
おいては、上記のように演算方向と出力スキャン方向を
変えて図２(a) 及び(b) に示す４通りのパターンを作り
出すためには係数行列データＣと入力行列データＸの読
出速度のいずれかをｎ倍にする必要があるからである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】（１）データ×係数で垂直出力スキャン
（図５参照）：この場合には係数がデータの左側に位置
するので図２(a) の例に相当しており、まず、係数デー
タＣの処理速度と入力データＸの処理速度は図１０に関
しても説明したようにシリアル出力に対して２倍又は同
じ速度の関係になるので、カウンタ３２のカウント速度
は図示のようにカウンタ３１のカウント速度の２倍に設
定しておく。尚、この関係は図６〜図８の例においても
同様である。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】これらのスイッチ３４，３５も上記の表１
に従って制御信号生成部３６により制御されるので、こ
の例の場合には、両スイッチ３４，３５共に２ビット信
号のＭＳＢ側とＬＳＢ側とが入れ替わる（クロス）形で
通過することとなり、図５に示すようにデータアドレス
は２進値「０」，「２」，「１」，「３」の順になり、
係数アドレスはシリアル出力と同じ速度で同じく２進値
「０」，「２」，「１」，「３」の順になる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】

【発明の効果】以上説明したように本発明に係るマトリ
クス演算回路によれば、ｎ×ｎの大きさの係数行列デー
タを同じくｎ×ｎの大きさの入力行列データの右から掛
けるか左から掛けるかを示す演算方向指示及び水平スキ
ャンで出力するか垂直スキャンで出力するかを示す出力
スキャン方向指示に応じて、該入力行列データと該係数
行列データのいずれかの読出速度をシリアル出力速度の
ｎ倍にするか同じにするかを選択すると共にアドレスの
順番を行列の水平方向とするか垂直方向とするかを選択
してデータメモリアドレス及び係数メモリアドレスを生
成するアドレス発生回路を設けるように構成したので、
簡単な回路の追加で柔軟な入出力インタフェースを有す
るマトリクス演算回路を実現することができる。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データメモリ(1) に蓄えられた入力行列
   データ（Ｘ）と係数メモリ(2) に蓄えられた係数行列デ
   ータ（Ｃ）とのマトリクス演算を実行し、この演算結果
   の出力行列データをシリアル出力するマトリクス演算回
   路において、 該係数行列データ（Ｃ）を該入力行列データ（Ｘ）の右
   から掛けるか左から掛けるかを示す演算方向指示及び水
   平スキャンで出力するか垂直スキャンで出力するかを示
   す出力スキャン方向指示に応じて、該入力行列データ
   （Ｘ）に対する該係数行列データ（Ｃ）の処理速度を２
   倍にするか１／２にするかを選択すると共にアドレスの
   順番を行列の水平方向とするか垂直方向とするかを選択
   して該データメモリ(1) 及び該係数メモリ(2) に対する
   それぞれの読出アドレスを生成するアドレス発生回路
   (3) を設けたことを特徴とするマトリクス演算回路。