JPH01162926A - データ長可変演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル信号処理プロセッサにおいて数種類のデータ
長の演算を行なうようにしたデータ長可変演算装置に関
し、 ＬＳＩの開発効率を上げることを目的とし、所定ビット
数のデータの演算を行なう演算手段と、入力データと制
御信号とが導入され、制御信号に応じて入力データを所
定ビット数のデータに変換して演算手段に供給する入力
データ変換手段と、演算手段による演算結果と制御信号
とが導入され、制御信号に応じて演算結果を入力データ
とビット数の等しい出力データに変換する出力データ変
換手段とを備えるように構成する。

〔産業上の利用分野〕

本発明は、データ長可変演算装置に関し、例えば、ディ
ジタル信号処理プロセッサにおいて数種類のデータ長の
演算を行なうようにしたデータ長可変演算装置に関する
ものである。

〔従来の技術〕

最近では、ＬＳＩを利用してユーザの所望動作を行なう
ときに、ユーザのアブリケーシッンに対して専用化され
たプロセッサ形式のＬＳＩ（ＡＳＩ　Ｃ（Ａｐｐｌｉｃ
ａｔｉｏｎ　５ｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ
　Ｃ１ｒｃｕｉｔ）ＬＳＩと称する）を使用することが
ある。

ＡＳＩＣＬＳＩの１例としてディジタル信号処理プロセ
ッサ（以後ＤＳＰと称する）をあげる。

ことができる。

例えば、フィルタの例を考える。従来、回路素子で構成
してアナログ的な動作を行なっていたフィルタは、Ａ／
Ｄ及びＤ／Ａ変換器とこのＤＳＰを用いて実現すること
ができる。先ず、Ａ／Ｄ変・換器によって入力信号をデ
ィジタルデータに変換し、次に、ＤＳＰによって所望特
性を実現するための演算を行なう。更に、Ｄ／Ａ変換器
によって演算結果をアナログ信号に変換する。

フィルタ動作をＤＳＰで実現すると、所望の特性が容易
に得られるというメリットがあるため、最近この技法が
汎用さている。

このようなりＳＰを開発する場合、■最初の段階から回
路設計を行なって開発する、■汎用プロセッサを利用し
てユーザが所望の機能をソフトウェアによって実現する
、等の方法があった。

〔発明が解決しようとする問題点〕

ところで、上述した■の方法にあっては、開発に時間が
かかり、また、■の方法にあっては、所望動作を実現す
るためのソフトウェアが長大化する傾向にあるため、動
作の実行時間が長くなり、必要な機能を充分実現するこ
とができなくなってしまう。

特に、所望動作を実現するためのデータ精度を決める場
合、処理結果、処理時間等の諸条件を満足するように決
定する必要があるため、充分なシミュレーションを行な
う必要があり、上述の方法（■、■）ではＬＳＩの開発
効率が悪いという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、ＬＳＩの開発効率を上げることができるデータ長
可変演算装置を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は、本発明のデータ長可変演算装置の原理ブロッ
ク図である。

図において、演算手段１２１は、所定ビット数のデータ
の演算を行なう。

人力データ変換手段１１１は、人力データと制御信号１
０１とが導入され、制御信号１０１に応じて入力データ
を所定ビット数のデータに変換して演算手段１２１に供
給する。

出力データ変換手段１３１は、演算手段１２１による演
算結果と制御信号１０１とが導入され、制御信号１０１
に応じて演算結果を入力データとビット数の等しい出力
データに変換する。

従って、全体として、入力データを所定ビット数のデー
タに変換した後演算を行ない、更に演算結果を入力デー
タとビット数の等しい出力データに変換するように構成
されている。

〔作　用〕

入力データ変換手段１１１及び出力データ変換手段１３
１では、制御信号１０１に基づいてデータ長の変換が行
なわれる。

入力データ変換手段１１１は、導入される入力データを
所定ビット数のデータに変換して、演算手段１２１に供
給する。演算手段１２１は、供給されたデータに対して
演算を行なう。

出力データ変換手段１３１は、演算手段１２１の演算結
果を入力データとビット数の等しい出力データに変換す
る。

本発明にあっては、入力データ変換手段１１１と出力デ
ータ変換手段１３１とで入出力データと所定ビット数の
データとの変換を行ない、演算手段１２１で所定ビット
数のデータの演算を行なうことにより、ＬＳＩの開発効
率を上げることができる。

〔実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明のデータ長可変演算装置を適用した一
実施例におけるＤＳＰの構成を示す。また、第３図はＤ
ＳＰを構成する演算ブロックの詳細な構成を示す。

■　−と　１゛とのパ　　、 ここで、本発明の実施例と第１図との対応関係を示して
おく。

入力データ変換手段１１１は、入力データ変換器２１１
に相当する。

演算手段１２１は、演算器２２１に相当する。

出力データ変換手段１３１は、出力データ変換器２３１
に相当する。

制御信号１０１は、デコーダ２４１から入力データ変換
器２１１および出力データ変換器２３１に供給される制
御データに相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１−」１齋側！ｕ組戊 第２図において、ＤＳＰ２００は、入出力データ長が固
定のＤＳＰを開発するための開発用のＤＳＰとする。

ＤＳＰ２００には、データの演算を行なう演算ブロック
２０１が含まれている。更に、この演算ブロック２０１
は、所定のデータ長（例えば８ビツト）の演算を行なう
演算器２２１と、データ長が４ビツトから８ビツトの間
の入力データが導入され、その入力データを８ビツトの
データに変換する入力データ変換器２１１と、演算器２
２１による演算結果データを入力データ長に変換する出
力データ変換器２３１と、外部から供給される精度切替
え信号から入力データ変換器２１１及び出力データ変換
器２３１を制御するための制御データを作成するデコー
ダ２４１とを備えている。

第３図は、演算ブロック２０１の詳細な構成を示す。図
において、入力データ変換器２１１は、８個のセレクタ
３１１，３１２．　　・・・、３１８（２人力ｌ出力の
セレクタ、図中Ｓとする）で構成されている。演算器２
２１は、４ビツトの加算動作を行なう加算器３２０と、
１ビツトの加算動作を行なう４つの加算器３２１，３２
３，３２５゜３２７とで構成されている。出力データ変
換器２３１は、４つのセレクタ３３１，３３３，３３５
゜３３７（２人力ｌ出力）で構成されている。

上述の演算ブロック２０１において、加算を行なう２つ
のデータの一方をデータＡ、他方をデータＢ、加算結果
をデータＣとする。また、これらのデータが８ビツトデ
ータであるときに、下位ビットから順にデータＡ、、Ａ
、、Ａ！、・・・、Ａ、（データＢ、Ｃについても同様
）とする。

加算器３２０には、データへの下位４ビツト（Ａ　ｏ、
　Ａ　Ｉｎ　Ａ　ｔ、　Ａ　ｓ）とデータＢの下位４ビ
ツト（Ｂ。、　Ｂ　Ｉｎ　Ｂ　ｚ、　Ｂ　ｓ）が入力さ
れる。加算器３２１からは、加算結果がデータＣｏ、　
Ｃ１，Ｃｔ、　Ｃｓとして出力される。

また、データＡ４がセレクタ３１１の第１入力端に、デ
ータＢ４がセレクタ３１２の第１入力端に、データＡｓ
がセレクタ３１３の第１入力端に、データＢ、がセレク
タ３１４の第１入力端に、データＡ６がセレクタ３１５
の第１入力端に、データＢ６がセレクタ３１６の第１入
力端に、データＡ７がセレクタ３１７の第１入力端に、
データＢ７がセレクタ３１８の第１入力端に入力される
。

セレクタ３１１，３１３，３１５，３１７の第２入力端
には固定データ“０パが入力され、セレクタ３１２，３
１４，３１６，３１８の第２入力端には固定データ“１
”が入力される。

セレクタ３１１の出力とセレクタ３１２の出力は加算器
３２１に入力され、加算器３２１による加算結果はセレ
クタ３３１の第１入力端に人力される。同様に、セレク
タ３１３とセレクタ３１４の出力が加算器３２３に、加
算器３２３の出力がセレクタ３３３の第１入力端に入力
される。セレクタ３１５とセレクタ３１６の出力が加算
器３２５に、加算器３２５の出力がセレクタ３３５の第
１入力端に入力される。セレクタ３１７とセレクタ３１
８の出力が加算器３２７に、加算器３２７の出力がセレ
クタ３３７の第１入力端に入力される。

セレクタ３３１，３３３，３３５，３３７の第２入力端
には固定データ“Ｏ”が入力される。

セレクタ３３１，３３３，３３５，３３７のそれぞれか
らは、加算結果データであるデータＣａ。

Ｃｓ、　Ｃｂ、　Ｃ’ｒが出力される。

また、加算器３２０による演算の結果性じたキャリーが
加算器３２１に入力される。同様に、加算器３２１のキ
ャリーが加算器３２３に、加算器３２３のキャリーが加
算器３２５に、加算器３２５のキャリーが加算器３２７
に入力される。加算器３２７のキャリーは、演算器２２
１の外部に出力される。

更に、デコーダ２４１から出力される第１制御データが
セレクタ３１１，３１２，３３１の制御端子に共通に入
力される。同様にして、第２制御データがセレクタ３１
３，３１４，３３３の制御端子に、第３制御データがセ
レクタ３１５，３１６．３３５の制御端子に、第４制御
データがセレクタ３１７，３１８，３３７の制御端子に
共通に入力される。

一町一ス新Ｌ（針肱作 次に、上述した本発明のデータ長可変演算装置を適用し
た実施例の動作を説明する。

例えば、入力データ長を４ビツトとしたときと、入力デ
ータ長を６ビツトとしたときの加算動作を説明する。

尚、加算動作に先立ってデコーダ２４１から入力データ
変換器２１１．出力データ変換器２３１に供給される制
御データと入力データ長の関係を下表に示しておく。

表 以下、第２図、第３図を参照する。

ｉ　４ビ・　−−の“ 先ず、デコーダ２４１に精度切替え信号を供給し、デコ
ーダ２４１から入力データ変換器２１１及び出力データ
変換器２３１に制御データを入力する。入力データ変換
器２１１及び出力データ変換器２３１の各セレクタの制
御端子には制御データ゛°０”が入力されるので、各セ
レクタでは第２入力端から入力されたデータを選択して
出力することになる。

次に、加算を行なう２つの４ビツトデータＡ（ＡＯ，Ａ
、、Ａ！、Ａ３）、Ｂ　（Ｂ、、Ｂ、、Ｂ！、Ｂ、）が
演算ブロック２０１の外部から入力データ変換器２１１
を介して加算器３２０に入力される。

尚、入力データの第３ビツトより上位のデータは全て“
０”として入力データ変換器２１１に入力するか、ある
いは第１制御データから第３ビツトデータまでの供給線
だけを介してデータの入力を行なうようにする。

加算器３２０では、入力された２つの４ビツトデータの
加算を行ない、加算結果をデータＣ（Ｃ０，Ｃｒ、　Ｃ
ｚ、　Ｃ３）として出力データ変換器２３１を介して出
力する。このとき加算器３２０においてキャリーが生じ
たときは、加算器３２０から加算器３２１にキャリー（
“１′”）を入力する。

また、セレクタ３１１〜３１８までの各セレクタにおい
ては、第２入力端に入力された固定データ（“１″ある
いは“°０”）を選択して出力する。

従って、加算器３２１にはセレクタ３１１から出力され
たデータ“０″とセレクタ３１２から入力されたデータ
“１′′が入力される。同様に、加算器３２３，３２５
，３２７のそれぞれには、データ“０”°とデータ“′
１”が入力される。

加算器３２１，３２３，３２５，３２７では、入力され
たデータ“０′”とデータ“１”及びキャリーが入力さ
れたときはそのキャリー“１゛との加算を行なう。従っ
て、例えば加算器３２０にキャリーが生じたときは、そ
のキャリー“′１°゛と加算器３２１に入力されたデー
タ゛′０°′と“１゛°とを加算するので、加算器３２
１でもキャリーを生しることになる、同様に、各加算器
ではキャリーを生じ、結果的に加算器３２７から演算器
２２１の外部にキャリーを出力する。　” セレクタ３３１，３３３，３３５，３３７では、第２入
力端から入力された固定データ“０”を選択して出力す
る。従って、出力データ０４〜Ｃ’ｔは“０″となる。

ｉｉ　６ビ・トー°−夕の゛ 先ず、デコーダ２４１から入力データ変換器２１１及び
出力データ変換器２３１に制御データを入力する。第１
制御データと第２制御データが“１′であるので、セレ
クタ３１１〜３１４，３３１．３３３では第１入力端か
ら入力されるデータを選択して出力する。

従って、演算器２２１内の加算器３２０，３２１．３２
３では、入力された２つの６ビツトデータＡ　（Ａｓ、
　Ａ＋、　Ａｘ、　Ａ２．　Ａａ、　Ａｓ）、　　Ｂ　
（Ｂａ、　Ｂ　ｌ＋Ｂｚ、　Ｂ２．　Ｂ４．　Ｂｓ）の
加算を行ない、その結果を出力データ変換器２３１を介
して出力する。

加算器３２５及び加算器３２７には、上述の「（ｉ）４
ビツトデータの演算動作」と同様に、データ“０″と“
１パが入力され、加算器３２３でキャリーが生じたとき
は加算器３２７から演算器２２１の外部にキャリーを出
力することになる。

■　　　　の　とめ このように、入力データ変換器２１１に４ビツトから８
ビツトまでの入力データが入力されると、入力データ変
換器２１１では演算データの無効ビット（８ビツトの演
算データの内の入力データに相当しないビット）に対応
して固定データ“０“と“ｌ”とを演算器２２１に出力
する。

演算器２２１では、固定データ“０゛と“１”とを含む
８ビツトデータに対して加算動作を行なう、加算結果は
出力データ変換器２３１を介して出力される。このとき
、人力データの無効ビットに対応した出力データのビッ
トデータは°０゛として出力する。

また、入力データの最上位ビットに対応した加算器にキ
ャリーが生じると、そのキャリーは無効ビットに対応し
た加算器を介して演算器２２１の外部に取り出される。

従って、入力データに固定データ（“０”あるいは１″
）を付加して８ビツトデータとし、その８ビツトデータ
の加算を行なって、出力データとキャリーを得ることに
より、数種類のデータ長の演算が容易に実現できるので
、ＬＳＩの開発効率を上げることができる。

特に、あるデータ長で入力信号をサンプリングして、Ｄ
ＳＰ２００によって演算を行なって出力信号を得るフィ
ルタの場合、ＤＳＰ２００のデコーダ２４１に入力する
精度切替え信号を変えるだけで演算精度を可変にするこ
とができ、演算精度に合わせてプログラムを作成する必
要がなくなるので、ＬＳＩ開発時の手間を低減し、複雑
なプログラムによる実行時間の長大化を防ぐ効果がある
。

Ｖ　　　　　日　の　゛　ノ　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　４なお、上
述した本発明の実施例にあっては、演算器２２１の動作
として加算を考えたが、加算に限ることなく他の演算に
ついても、キャリーやボローを考慮することによって同
様に考えることができる。

また、「■、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、入力データ変換手段
と出力データ変換手段とで入出力データと所定ビット数
のデータとの変換を行ない、演算手段で所定ビット数の
データの演算を行なうことにより、ＬＳＩの開発効率を
上げることができるので、実用的には極めて有用である
。

【図面の簡単な説明】

第１図は本発明のデータ長可変演算装置の原理ブロック
回、 第２図は本発明のデータ長可変演算装置を適用した一実
施例におけるＤＳＰの構成図、 第３図は実施例のＤＳＰの演算ブロックの構成図である
。 図において、 １０１は制御信号、 １１１は入力データ変換手段、 １２１は演算手段、 １３１は出力データ変換手段、 ２００はＤＳＰ。 ２０１は演算ブロック、 ２１１は入力データ変換器、 ２２１は演算器、 ２３１は出力データ変換器、 ２４１はデコーダ、 ３１１〜３１８．３３１〜３３７はセレクタ、３２０．
３２１，３２３，３２５，３２７は加算器である。 来光θ目殊厚哩フ゛ロッフ凶 第１図

Claims (1)

1. 【特許請求の範囲】 所定ビット数のデータの演算を行なう演算手段（１２１
   ）と、 入力データと制御信号（１０１）とが導入され、前記制
   御信号（１０１）に応じて前記入力データを前記所定ビ
   ット数のデータに変換して前記演算手段（１２１）に供
   給する入力データ変換手段（１１１）と、 前記演算手段（１２１）による演算結果と前記制御信号
   （１０１）とが導入され、前記制御信号（１０１）に応
   じて前記演算結果を前記入力データとビット数の等しい
   出力データに変換する出力データ変換手段（１３１）と
   、 を備えるように構成したことを特徴とするデータ長可変
   演算装置。