JPS60241333A - ＭＯＤ（２↑ｎ−１）の加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル通信やデジタル記録等で採用される有
限体ＧＦ（２）上の誤シ訂正符号の符号処理に必要な乗
算を行うのに用いることができるＭＯＤ（２ｎ−１）（
ｎは２以上の整数）の加算回路に関するものである。

従来例の構成とその問題点 近年、デジタル通信やデジタル記録等で有限体ＣＦ（２
ｎ）上の誤り訂正符号が広く用いられており、その誤り
訂正符号の訂正や検出などの符号処理を行うにはＧＦ（
２”）上の乗算が必要である０ ＧＦ（２ｎ）上の乗算の１つの手法として、乗数、被乗
数をα１．αｊ　（α：ＧＦ（２ｎ）上の生成元、ｉ、
ｊは０以上２ｎ−１未満の整数）としたときに、まず１
．ｊをめて、ｋ田ｉ＋コ（ＭＯＤ（２ｎ−１））Ｋより
、乗’ｌｔ結果ａ’　Ｘαｊ＝αゝをめる方法がある。

その際、α１・αｊから１．ｊをめるには、α１のベク
タ表現をアドレス入力とし、ｉをデータ出力とするテー
ブルＦＩＯＭを用いればよいし、ｋからα　をめるには
、ｋをアドレス入力とし、α　のベクタ表現をデータ出
力とするようなテープ／Ｉ／ＲＯＭを用いればよい。従
って残る問題は、ＭＯＤ（２”−１）の加算回路をいか
に構成するかということである。

以下図面を参照しながら従来のＭＯＤ（２ｎ−１）の加
算回路について説明する。第１図は従来のＭＯＤ（２”
−１）の加算回路のブロック図であり、１φはキャリ入
力端子のないｎビットのバイナリ加算器（人とする）で
あり、２φはキャリ入力端子のあるｎビットのバイナリ
加算器（Ｂとする）である。人のキャリ出力ＣはＢのキ
ャリ入力に入力され、加算数Ｘ　＝　（ｘφ、ｘｌ、・
・・、工ｎ−１）（以下、Ｖ＝（ｖφ、ｖｌ、・・・＋
　Ｔｒｉ−＋　）と書くと、数Ｖをバイナリ表現したと
きの各けたを下けたから書いたときにＶφ、ｖｌ、・・
・Ｖｎ−１となるものとする。）と被加算数Ｙ−（ｙφ
、ｙｌ、・・・＋　！　ｎ−１）とが人に入力され、人
の加算出力がＢに加算数として入力され、Ｂの被加算数
としては（φ、φ・・・。

φ）（す々わちｎビット分のφ）が入力されているよう
に構成している。

以上のように構成されたＭＯＤ（２，−１）の加算回路
についてその動作を以下に説明する。前記のＭＯＤ（２
−１）の加算回路の出力。

Ｚ−（ｚφ、ｚｌ、・・・、Ｚｎ　ｌ）はその構成から
考えて、Ｚ−ＥＸ＋Ｙ＋Ｃ（ＭＯＤ２　）（一般ＫＵテ
Ｖ＋Ｗ（ＭＯＤ（Ｍ））と書くとＶとＷとをＭＯＤ（Ｍ
）で加算した結果がＵになるということを意味する。）
トナル。Ｓ＝Ｘ＋７（ＭＯＤ（２−１））とすルト、２
”　−１：＞Ｘ＋Ｙ≧φのときに：はＣ＝Ｏとなるから
ｚ−ｓ＝ｘ＋ｙとなり、Ｘ＋Ｙ≧２　のときに［Ｃ＝　
１となるからＺ＝Ｓ＝（Ｘ＋Ｙ、＋、１　）−２”　＝
Ｘ＋Ｙ−（２−１）となる。従ッテｘ＋Ｙ＝２”−１以
外のときには、この加算回路の出力Ｚが加算数、被加算
数Ｘ、ＹのＭ　ＯＤ（２−１）の加算結果となる。

しかしながら、上記のような構成においては、Ｘ＋Ｙ＝
２ｎ−１のときｌ／ｉ：１ｄＺ＝２　−１．Ｓ−φであ
るからＺべＳとなり正しいＭＯＤ（２−１）の加算結果
が得られないということや、キ、ｗ　ＩＪＯ伝搬が２つ
の加算器にまたがっているので演算速度が遅いという問
題点を有していた。

発明の目的 本発明の目的は、高速なＭＯＤ（、−１）の加算回路を
提供することである。

発明の構成 本発明のＭＯＤ（２−１）の加算回路は、キャリ入力端
子を有しないかまたは′φ′をキャリ入力とするｎ（ｎ
：正の整数）ビットのバイナリ加算器（第１の加算器）
と、′１′をキャリ入力とするｎビットのバイナリ加算
器（第２の加算器）と、セレクタとによって構成され、
前記セレクタにより、第２の加算器のキャリ出力が′０
′のときには第１の加算器の加算結果を選択し、第２の
加算器のキャリ出力がＩ／　１　Ｎのときには第２の加
算器の加算結果を選択するように構成したものであり、
これにより高速にＭＯＤ（２−１）の加算ができるもの
である。

実施例の説明 以下本発明の一実施例について図面を参照しながら説明
する。

第２図は本発明の一実施例におけるＭ　ＯＤ（２−１）
の加算回路のブロック図を示すものである。

第２図において、１はキャリ入力として′１′が入力さ
れているｎビットのバイナリ加算器（Ｅとスル）、２Ｉ
−ｉキャリ入力端子のないｎビットのバイナリ加算器（
Ｆとする）、３はセレクタである。

ＥとＦ（７）両方に加算数ｘ＝（ｘφ、ｘｌ、川、ｘｎ
−１）と被加算数Ｙ−（，３／φ、ｙｌ、・・・＋ｙｎ
−＋）とを入力し、それぞれの加算出力、Σ＝（Σφ、
Σ１．・・・、Σｎ−１）とΣ′＝（Σφ、Σ１．・・
・、Σ′ｎ〜１）を前記セレクタに入力し、セレクタの
出力Ｚ＝（ｚφ＋Ｚｊ＋・・・。

Ｚｎ−＋）は、Ｅのキャリ出力ＣがＣ−φのときにには
、２＝Σ′となり、Ｃ−１のときには、２−Σとなるよ
うに構成している。

以上のように構成された本実施例のＭＯＤ（２ｎ−１）
の加算回路についてその動作を説明する。

ＥはΣ＝ｘ＋ｙ＋１　（ＭＯＤ２−、）を出力し、Ｆは
Σ′ミＸ＋Ｙ（ＭＯＤ２ｎ）を出力するが、ＳミＸ＋Ｙ
（ＭＯＤ（２−１））とΣ、Σ′とを比較すると、Ｘ＋
Ｙ≧２ｎ−１のときにはＳ−Σとなシ、２−１≧Ｘ＋Ｙ
≧φのときには、ｓ−Σ′となる。しかるにＸ十Ｙ≧２
ｎ−１のときにはＱ＝＝１になり、２−１≧Ｘ＋Ｙ≧φ
のときにＨａ−＝φになるので、上記のように構成する
ことにより、このＭＯＤ（２−１）の加算回路の出力２
は、Ｚ＝Ｓとなる。

以上のように本実施例によれば、使用する２つの加算器
間のキャリ伝搬をなくしたことにより、ＭＯＤ（２−１
）の加算の演算時間を短縮している。なお、上の実施例
ではＦの加算器をキャリ入力端子が存在しないとしたが
、Ｆはキャリ入力端子を持っていてもよく、ただそのと
きにはキャリ入力は′φ′でなければならない。またこ
のＭＯＤ（２−１）の刀Ｖ算器の入力である加算数Ｘか
、被加算数Ｙのどちらか一方の各ビットをすべて反転す
ることにより、ＭＯＤ（２−１）の減算回路を構成する
ことができる。

発明の効果 以上の説明から明らかなように、本発明は使用する２つ
のｎビットのバイナリ加算器同志のキャリ伝搬をなくし
たことにより、演算速度が従来のものよりも２倍近く向
上するという優れた効果が得られる。さらに加算数か被
加算数のどちらか一方の各ビットをすべて反転して、本
発明の加算回路に入力することにより、ＭＯＤ（２＝１
）の減算回路が構成できる。

【図面の簡単な説明】

第１図は従来のＭＯＤ（２−１）の加算回路のブロック
図、第２図は本発明の一実施例におけるＭＯＤ（２−１
）の加算回路のブロック図である。 １．２，１φ、２φ・・・・・・２ビツト加算器、３・
・・・・・セレクタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名＠　
１　図 ′　ヘ　へ

Claims (1)

【特許請求の範囲】
1. キャリ入力端子を有しないかまたは′φ′をキャリ入力
   とするｎ（ｎ：２以上の整数）ビットのバイナリの第１
   の加算器と、′１′をキャリ入力とするｎビットのバイ
   ナリの第２の加算器と、セレクタとによって構成され、
   前記セレクタは前記第２の加算器のキャリ出力がＱ′の
   ときには前記第１の加算器の加算結果を選択し、前記第
   ２の加算器のキャリ出力が〃１″のときには前記第２の
   加算器の加算結果を選択するように結線されていること
   を特徴とするＭＯＤ（２−１）の加算回路。