JPH06131158A

JPH06131158A - 加算方法及び加算回路

Info

Publication number: JPH06131158A
Application number: JP4304434A
Authority: JP
Inventors: Michio Ishii; 道夫石井
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1992-10-19
Filing date: 1992-10-19
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】簡単な回路構成で高速の多ビットの演算を行
なえるようにした加算方法及び加算回路を提供する。【構成】加数及び被加数データａ_i，ｂ_iを、
“０”，“１”以外の第３の値、例えば“−１”の値を
もつパラメータＷ_i，Ｃ_iに変換する第１のブロックＵ
ＮＩＴ１と、該第１のブロックＵＮＩＴ１のｉビット目
の出力パラメータＷ_iと（ｉ−１）ビット目の出力パラ
メータＣ_i-1とを加算する第２のブロックＵＮＩＴ２
と、第２のブロックＵＮＩＴ２の出力信号ＹＯ，ＹＮ，
ＹＰを、“０”，“１”の２値で表される演算結果に変
換する第３のブロックＵＮＩＴ３とで加算回路を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、加算方法及び加算回
路に関し、特に高速で多ビットの演算を行えるようにし
た加算方法及び加算回路に関する。

【０００２】

【従来の技術】従来、多ビットの加算を行う加算回路
は、１ビットのフル・アダーを多段接続する構成となっ
ている。次にかかる構成の４ビット加算回路を、図５に
基づいて説明する。図５において、Ｕ１〜Ｕ４は１ビッ
トのフル・アダーであり、加数及び被加数入力端子Ａ，
Ｂ及びキャリー入力端子ＣＩへの入力信号に対する演算
結果出力端子Ｓ及びキャリー出力端子ＣＯの出力信号
は、表１に示す真理値表にしたがって出力される。

【０００３】

【表１】

【０００４】この１ビットのフル・アダーのキャリー出
力ＣＯを、上位ビットのフル・アダーのキャリー入力Ｃ
Ｉへ、順次縦続接続することによって、多ビット加算回
路を構成している。

【０００５】

【発明が解決しようとする課題】ところで、従来のフル
・アダーを利用した多ビットの加算回路においては、Ｍ
ＳＢより大きなビットの加算結果は、下位ビットのフル
・アダーからのキャリー出力によって決定するため、ビ
ット数が大きくなるにしたがって、演算速度が遅延す
る。

【０００６】一般に、演算器の演算速度は回路内で発生
するキャリーの最大伝搬経路によって決定され、高速化
を計るためには、このキャリー伝搬経路を短くすればよ
いわけで、キャリー・ルックアヘッド等の構成が知られ
ている。しかしながら、演算のビット長が大きくなる
と、回路の構成が複雑になるという問題があった。

【０００７】本発明は、従来の多ビットの加算回路にお
ける上記問題点を解消するためになされたもので、比較
的簡単な回路構成で高速な演算結果を求めることができ
る加算方法及び加算回路を提供することを目的とする。

【０００８】

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明に係る加算方法は、多ビットの加算
方法において、演算の過程で“０”，“１”以外の第３
の値をもつパラメータにデータを変換して演算を行い、
発生するキャリーの伝搬をｉビット（ｉ＝０，１，２，
・・・）から（ｉ＋１）ビットの間だけにするものであ
る。

【０００９】このようにして加算演算を行うことによ
り、従来のキャリー伝搬経路によらない高速な加算を、
比較的簡単な回路構成で行うことが可能となる。

【００１０】

【実施例】次に実施例の説明に入るが、まず本発明に係
る加算方法の原理について説明する。

【００１１】いま、４ビットの２進数Ｘについて考え
る。一般に２進数の各ビットをＭＳＢからｘ₃，ｘ₂，
ｘ₁，ｘ₀とすると、２進数Ｘは次のように表せる。Ｘ＝ｘ₃・２³＋ｘ₂・２²＋ｘ₁・２¹＋ｘ₀・２⁰

【００１２】ところで、一般に２進数の各ビットｘ₃〜
ｘ₀は、“１”，“０”の２値であるが、本発明では第
３の値として、ここでは“−１”という値を与える。こ
のように第３の値を導入することによって、次に示すよ
うに、同じ数を表すのに表現の幅が拡がることになる。Ｘ＝１０１１＝１・２³ ＋１・２¹＋１・２⁰＝11_D Ｘ＝１１ -1 １＝１・２³＋１・２²−１・２¹＋１・２⁰＝11_D Ｘ＝１１０ -1 ＝１・２³＋１・２² −１・２⁰＝11_D 本発明においては、演算過程で、この手法に基づいた処
理を行うことによって加算時のキャリーの伝搬を抑える
ようにしている。

【００１３】次に、この手法を利用して加算を行う過程
について説明する。ここで、加数及び被加数Ａ，Ｂを、
次のように考える。Ａ＝ａ₃・２³＋ａ₂・２²＋ａ₁・２¹＋ａ₀・２⁰ Ｂ＝ｂ₃・２³＋ｂ₂・２²＋ｂ₁・２¹＋ｂ₀・２⁰ 但し、ａ₃〜ａ₀及びｂ₃〜ｂ₀は、“０”，“１”の
２値とする。

【００１４】いま、各ビットの部分和（ａ_i＋ｂ_i）に
よって定まるＣ_iを考える。Ｃ_iは（ａ_i＋ｂ_i）を演
算した結果発生するキャリーと考えてよいが、一般的な
演算結果によるＣ_iではないことに注意が必要である。
また更にａ_i，ｂ_i，Ｃ_i-1によって定まるＷ_iを考え
る。Ｗ_iはＣ_iを補正して演算結果を正しく求めるため
のパラメータで、上記第３の値“−１”を導入する。ａ
_i，ｂ_i，Ｃ_i，Ｗ_iの関係は、表２に示すように定義
する。

【００１５】

【表２】

【００１６】演算結果Ｓ_iは、次式で得るものとする。Ｓ_i＝Ｗ_i＋Ｃ_i-1

【００１７】表２を見るとわかるように、キャリーに相
当するＣ_iは、ａ_i，ｂ_iの組み合わせで発生可能性が
ある場合、常に“１”となる。ところで演算結果Ｓ
_iは、上記のように、Ｓ_i＝Ｗ_i＋Ｃ_i-1で求められる
ため、Ｓ_iを求める際に使用するＣ_iはＣ_i-1の値に対
して、×２の重み付けがされていることるなる。したが
って、この重み付けを補正するためにＷ_iを第３のパラ
メータ“−１”を利用して定義している。

【００１８】次に、この演算過程を実際に、加数及び被
加数を、それぞれＡ＝０１１０（６_D），Ｂ＝０１００
（４_D）として加算を行って、上記の重み付けの補正を
Ｗ_iで行う態様を説明する。

【００１９】Ａ＝０１１０（６_D）＋Ｂ＝０１００（４_D）Ｃ_i ＝０１１０Ｗ_i ＝００ −１０Ｃ_i-1 ＝０１１００Ｓ_i（＝Ｗ_i＋Ｃ_i-1）＝０１１ −１０（10_D）

【００２０】加数Ａ及び被加数Ｂの各ビット（ａ_i，ｂ
_i）の値に対して、Ｃ_i，Ｗ_iを表２にしたがって求め
ていく。まず、（ａ₀，ｂ₀）＝（０，０）なので、Ｃ
₀＝０，Ｗ₀＝０となり、Ｃ_-1＝０とすると、Ｓ_i＝Ｗ
_i＋Ｃ_i-1より、Ｓ₀＝０となる。通常の加算において
も、この場合キャリーを発生せず、演算結果もＳ₀＝０
となる。

【００２１】次に、（ａ₁，ｂ₁）＝（１，０）なの
で、Ｃ₁＝１，Ｗ₁＝−１となる。ところで、この場
合、通常の計算ではキャリーＣ₁は発生せずに、演算結
果はＳ₁＝１となる。本発明による加算方法では、キャ
リーに相当するＣ₁を発生させ、演算結果Ｓ_iを求める
際に、Ｓ_i＝Ｗ_i＋Ｃ_i-1の操作を行うため、Ｃ₁は実
際の重みに対して、×２された値をもって、上位に伝え
られることになる。すなわち、ｉ＝１からｉ＝２の重み
へ変換され、Ｗ_iの補正をないものとすると、ここまで
の演算結果は、Ｓ′＝１・２²＋０・２¹＋０・２
⁰（＝４_D）となっており、通常の演算結果Ｓ″＝１・
２¹＋０・２²（＝２_D）と異なっている。

【００２２】この差異を補正するために、Ｗ′＝−１・
２¹＋０・２⁰（＝−２_D）という関数をＳ′に加算す
ることによって、通常の演算結果と合わせ込むことが可
能となる。すなわち、通常の演算時にキャリーが発生す
る可能性がある場合には、キャリーＣ_iを強引に発生さ
せ、上位ビットに伝えるものの、下位ビットからのキャ
リー信号の有無で、演算結果Ｓが通常の演算結果と合う
ように、補正係数Ｗ_iを（ａ_i，ｂ_i）の組み合わせに
対応して設定している訳である。

【００２３】更に上記操作を、ｉ＝２及び３に対して繰
り返し、Ｃ₂＝１，Ｃ₃＝０，Ｗ₂＝０，Ｗ₃＝０を得
る。Ｃ_i-1はＣ_iを左（ＭＳＢ側）へ１ビットシフトし
たもので、この結果とＷ_iを加算することによって、次
式で示す演算結果を得る。Ｓ_i＝０１１ -1 ０＝０・２⁴＋１・２³＋
１・２²−１・２¹＋０・２⁰＝10_D

【００２４】以上述べたように、演算過程で、“０”，
“１”以外の第３の値として、例えば“−１”を用い
て、扱うデータを変換して演算を行うことによって、キ
ャリーの伝搬をｉビットから（ｉ＋１）ビット間だけに
抑え、フル・アダーを用いずに、デコーダによって演算
結果が求められる加算回路を構成することができる。

【００２５】次に、以上述べた手法により演算を行う加
算回路の実施例として、４ビットの加算回路を図１に基
づいて説明する。図１から明らかなように、この実施例
の加算回路は、３つのブロック、ＵＮＩＴ１＝Ｕ₀₀〜Ｕ
₀₃，ＵＮＩＴ２＝Ｕ₁₀〜Ｕ₁₃及びＵＮＩＴ３＝Ｕ₂₀より
構成されており、次に各ブロックの構成及び動作につい
て、順次説明する。

【００２６】まず、図２に第１のブロックＵＮＩＴ１の
内部回路構成例を示す。このブロックＵＮＩＴ１は、各
入力端子Ａ，Ｂに印加される加数，被加数のａ_i，ｂ_i
より、Ｃ_i，Ｗ_iを表２に示す値にしたがってデコード
する。但し、Ｗ_iは表２から明らかなように、“０”，
“−１”の２値しかもたないため、ブロックＵＮＩＴ１
の出力端子ＷＩがアクティブの際には“−１”が出力さ
れるものと解釈する。

【００２７】次に、第２のブロックＵＮＩＴ２について
説明する。このブロックＵＮＩＴ２の入力端子ＷＩは、
図１に示すように、ｉビット目の第１のブロックＵＮＩ
Ｔ１の出力端子ＷＩに、他の入力端子ＣＩは（ｉ−１）
ビット目のブロックＵＮＩＴ１の出力端子ＣＩに接続さ
れている。但し、ｉ＝０ビット目のブロックＵＮＩＴ２
の入力端子ＣＩはＧＮＤに接続されているものとする。
これらの入力信号を受け、このブロックＵＮＩＴ２で
は、Ｓ_i＝Ｗ_i＋Ｃ_i-1の演算を行う。ところで演算結
果Ｓ_iは、“０”，“１”，“−１”の３値をとるた
め、入力信号Ｃ_i，Ｗ_iと演算結果Ｓ_i及びブロックＵ
ＮＩＴ２の出力信号ＹＯ，ＹＮ，ＹＰの関係は、次の表
３に示すように定義された値にデコードする。

【００２８】

【表３】

【００２９】上記表３に示すデコードを行う第２のブロ
ックＵＮＩＴ２の回路構成例を図３に示す。

【００３０】最後に、第３のブロックＵＮＩＴ３につい
て説明する。このブロックＵＮＩＴ３の各入力端子ＹＯ
_i，ＹＰ_i及びＹＮ_iは、図１に示すように、それぞれ
ｉビット目の第２のブロックＵＮＩＴ２の出力端子Ｙ
Ｏ，ＹＮ，ＹＰに、入力端子ＣＩはｉ＝３ビット目の第
１のブロックＵＮＩＴ１の出力端子ＣＩに接続されてい
る。このブロックＵＮＩＴ３は第２のブロックＵＮＩＴ
２の出力端子ＹＯ_i，ＹＮ_i，ＹＰ_iに出力される演算
結果から、“０”，“１”の２値で表せる演算結果に変
換して、出力端子Ｓ３〜Ｓ０及びＣＯに出力する。

【００３１】この変換の説明を簡単にするため、
“０”，“１”，“−１”の３値をもつ演算結果Ｓ
_i（＝Ｗ_i＋Ｃ_i-1）からの変換について説明する。こ
の場合、前述のように、Ｓ＝Ｓ₃・２³＋Ｓ₂・２²＋Ｓ₁・２¹＋Ｓ₀・２⁰ （Ｓ_i＝−１，０，１）と表せるから、“−１”が発生したビットから最初に
“１”が発生したビットまでのＳ_iの値を反転し、“−
１”のＳ_iを“１”と置換することによって、“０”，
“１”，“−１”の３値の演算結果を“０”，“１”の
２値の演算結果に変換できる。次に実際の例を、いくつ
か挙げる。１００ -1 ⇒ ０１１１（７_D）１ -1 -1 -1 ⇒ ０００１（１_D）１ -1 １ -1 -1 ⇒ １００１（９_D）

【００３２】以上述べた演算結果を、“０”，“１”の
２値に変換するように構成した第３のブロックＵＮＩＴ
３の内部回路構成例を図４に示す。

【００３３】上記本発明に係る加算回路の実施例では、
説明を簡単にするため、ＵＮＩＴ１〜ＵＮＩＴ３の３つ
のブロックで構成したものを示したが、回路規模を小さ
くし、高速化を計るためには、これらのブロックを分解
して最適化を計ることや、多ビットに容易に拡張できる
ことはいうまでもない。

【００３４】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、演算過程において、“０”，“１”以
外の第３の値をもつパラメータにデータを変換して加算
を行うようにしたので、キャリーの伝搬をｉビットから
（ｉ＋１）ビットの間だけに抑えることができ、フル・
アダーを用いずにデコーダによって演算結果が求められ
る加算回路を構成できるため、従来の最大キャリー伝搬
経路によらない高速な加算演算を比較的簡単な構成で実
現できる。

【図面の簡単な説明】

【図１】本発明に係る加算回路の実施例を示すブロック
構成図である。

【図２】図１に示した加算回路の第１のブロックＵＮＩ
Ｔ１の回路構成例を示す図である。

【図３】図１に示した加算回路の第２のブロックＵＮＩ
Ｔ２の回路構成例を示す図である。

【図４】図１に示した加算回路の第３のブロックＵＮＩ
Ｔ３の回路構成例を示す図である。

【図５】従来の加算回路の構成例を示す回路構成図であ
る。

【符号の説明】

Ｕ₀₀ ・・・・Ｕ₀₃ 第１のブロックＵＮＩＴ１Ｕ₁₀ ・・・・Ｕ₁₃ 第２のブロックＵＮＩＴ２Ｕ₂₀ 第３のブロックＵＮＩＴ３Ａ０〜Ａ３加数入力端子Ｂ０〜Ｂ３被加数入力端子Ｓ０〜Ｓ３，ＣＯ加算結果出力端子

Claims

【特許請求の範囲】

【請求項１】多ビットの加算方法において、演算の過
程で“０”，“１”以外の第３の値をもつパラメータに
データを変換して演算を行い、発生するキャリーの伝搬
をｉビット（ｉ＝０，１，２，・・・）から（ｉ＋１）ビ
ットの間だけにすることを特徴とする加算方法。
【請求項２】加数をＡ＝ａ_n・２ⁿ＋ａ_n-1・２^n-1
＋・・・・＋ａ₁・２＋ａ₀、被加数をＢ＝ｂ_n・２ⁿ＋
ｂ_n-1・２^n-1＋・・・・＋ｂ₁・２＋ｂ₀とするとき、
（ａ_i，ｂ_i）の値より、前記第３の値をもつ（Ｃ_i，
Ｗ_i）なるパラメータにデータを変換することを特徴と
する請求項１記載の加算方法。
【請求項３】加算結果をＳ＝Ａ＋Ｂ＝Ｓ_n・２ⁿ＋Ｓ
_n-1・２^n-1＋・・・・・・＋Ｓ₁・２＋Ｓ₀とするとき、
Ｓ_i＝Ｗ_i＋Ｃ_i-1の演算により加算結果を求めること
とし、Ｓ_i及びＷ_iに“０”，“１”以外の第３の値を
もたせて、発生するキャリーの伝搬がｉビットから（ｉ
＋１）ビットの間以外に発生しないようにすることを特
徴とする請求項１又は２記載の加算方法。
【請求項４】 “０”，“１”以外の第３の値をもつ演
算結果Ｓより、“０”，“１”の２値で表される演算結
果を求める際に、加算器を用いずに、Ｓ_iに第３の値が
現れてから“１”が最初に現れるまでのＳ_iの値を反転
し、第３の値を“１”に変換することを特徴とする請求
項３記載の加算方法。
【請求項５】加数及び被加数データａ_i，ｂ_iを、
“０”，“１”以外の第３の値をもつパラメータＷ_i、
及び“０”，“１”の値をもつパラメータＣ_iに変換す
る複数の第１のブロックユニットと、前記第１のブロッ
クユニットのｉビット目の出力パラメータＷ_iと（ｉ−
１）ビット目の出力パラメータＣ_i-1とを加算する第２
のブロックユニットと、第２のブロックユニットの演算
結果を“０”，“１”の２値で表される演算結果に変換
する第３のブロックユニットとで構成されていることを
特徴とする加算回路。