JP2546014B2 - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JP2546014B2 JP2546014B2 JP2054995A JP5499590A JP2546014B2 JP 2546014 B2 JP2546014 B2 JP 2546014B2 JP 2054995 A JP2054995 A JP 2054995A JP 5499590 A JP5499590 A JP 5499590A JP 2546014 B2 JP2546014 B2 JP 2546014B2
- Authority
- JP
- Japan
- Prior art keywords
- barrel shifter
- output
- signal
- input
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル信号処理装置に関し、特にLMSア
ルゴリズム処理の簡単化，高精度化を実現可能にした演
算装置に関するものである。
ルゴリズム処理の簡単化，高精度化を実現可能にした演
算装置に関するものである。
従来、この種のデイジタル信号処理装置は、線形シス
テムbn＝Σcian-iの同定を行うために、乗算器，バレル
シフタ，加算器，レジスタを用いてLMSアルゴリズム の演算を行なつている。即ち、線形システムの係数ciを
出力に現われる誤差enと入力anとの積をバレルシフタに
より、２α＝2-k倍（ｋビツト右シフト）した値により
修正する。
テムbn＝Σcian-iの同定を行うために、乗算器，バレル
シフタ，加算器，レジスタを用いてLMSアルゴリズム の演算を行なつている。即ち、線形システムの係数ciを
出力に現われる誤差enと入力anとの積をバレルシフタに
より、２α＝2-k倍（ｋビツト右シフト）した値により
修正する。
ここで、bnは時刻ｎの線形システムの出力、an-iはｉ
単位時間前の入力、ciは係数である。
単位時間前の入力、ciは係数である。
上述した従来のデイジタル信号処理装置では、誤差en
が小さくなると２αenan-i＝０となり、係数の修正が行
なわれなくなるenの範囲が存在する。これは線形システ
ム同定の特性を制限する。これに対し従来、２αenanの
LSBにそれ自身の符号ビツトを反転した値dnを加算し、
２αenan-i＋dnのenan-iに対する特性を第２図のように
することにより、修正量が０となる範囲をなくして常に
係数が修正されるようにする方法がとられる。これを汎
用の加算器，バレルシフタ，レジスタを用いて行う場
合、符号ビツトを反転した値を加算するかしないかを制
御する必要があり、制御が複雑になる問題点がある。
が小さくなると２αenan-i＝０となり、係数の修正が行
なわれなくなるenの範囲が存在する。これは線形システ
ム同定の特性を制限する。これに対し従来、２αenanの
LSBにそれ自身の符号ビツトを反転した値dnを加算し、
２αenan-i＋dnのenan-iに対する特性を第２図のように
することにより、修正量が０となる範囲をなくして常に
係数が修正されるようにする方法がとられる。これを汎
用の加算器，バレルシフタ，レジスタを用いて行う場
合、符号ビツトを反転した値を加算するかしないかを制
御する必要があり、制御が複雑になる問題点がある。
このような問題点を解決するために、本発明のデイジ
タル信号処理装置は、バレルシフタと、該バレルシフタ
の出力と被加算入力信号とを加算する加算器と、前記バ
レルシフタを制御する信号をデコードするデコーダと、
該デコーダの出力と前記バレルシフタ出力の符号ビツト
を反転した信号との論理積を前記加算器のキヤリー入力
端子に入力する手段とを具備するものである。
タル信号処理装置は、バレルシフタと、該バレルシフタ
の出力と被加算入力信号とを加算する加算器と、前記バ
レルシフタを制御する信号をデコードするデコーダと、
該デコーダの出力と前記バレルシフタ出力の符号ビツト
を反転した信号との論理積を前記加算器のキヤリー入力
端子に入力する手段とを具備するものである。
したがつて、本発明によれば、バレルシフタを制御す
る信号により反転したバレルシフタ出力の符号ビツトの
LSBへの加算を制御することができる。
る信号により反転したバレルシフタ出力の符号ビツトの
LSBへの加算を制御することができる。
次に、本発明について図面を参照して説明する。
第１図は本発明によるデイジタル信号処理装置の一実
施例を示すブロツク図である。図において、１はバレル
シフタ、２はこのバレルシフタ１の出力と被加算入力信
号７とを加算する加算器、３はバレルシフタ１の出力信
号の符号ビツト、４はこの符号ビツト３を反転する反転
回路である。５はバレルシフタ１を制御するバレルシフ
タ制御信号８をデコードするデコーダ、６は反転回路４
の出力とデコーダ５の出力との論理積をとる論理積回路
であり、その論理積出力が加算器２のキヤリー入力端子
に入力されている。また、９はバレルシフタ１に入力す
る被シフト入力信号、10は加算器２の加算出力信号であ
る。
施例を示すブロツク図である。図において、１はバレル
シフタ、２はこのバレルシフタ１の出力と被加算入力信
号７とを加算する加算器、３はバレルシフタ１の出力信
号の符号ビツト、４はこの符号ビツト３を反転する反転
回路である。５はバレルシフタ１を制御するバレルシフ
タ制御信号８をデコードするデコーダ、６は反転回路４
の出力とデコーダ５の出力との論理積をとる論理積回路
であり、その論理積出力が加算器２のキヤリー入力端子
に入力されている。また、９はバレルシフタ１に入力す
る被シフト入力信号、10は加算器２の加算出力信号であ
る。
ここで、デコーダ５は、バレルシフタ制御信号８がLM
Sアルゴリズム処理のシフト量を指示している時に、論
理積回路６に接続された出力信号が「１」になるように
構成する。
Sアルゴリズム処理のシフト量を指示している時に、論
理積回路６に接続された出力信号が「１」になるように
構成する。
このように構成されたデイジタル信号処理装置による
と、被加算入力信号７に線形システムの係数ciを入力
し、被シフト入力信号９に誤差と入力の積en・an-iを入
力して、バレルシフタ制御信号８にLMSアルゴリズム処
理のシフト量を指示した時、第２図の特性が実現され、
係数ciは常に修正されることになる。また、バレルシフ
タ制御信号８にLMSアルゴリズム処理のシフト量を指示
しない時第１図の回路は通常のシフトと加算の演算を行
なう。ただし、第２図は、右ｋビツトシフトを指示され
たバレルシフタ出力のLSBにそれ自身の符号ビツトを反
転した値を加算する回路の入出力特性を示したものであ
る。
と、被加算入力信号７に線形システムの係数ciを入力
し、被シフト入力信号９に誤差と入力の積en・an-iを入
力して、バレルシフタ制御信号８にLMSアルゴリズム処
理のシフト量を指示した時、第２図の特性が実現され、
係数ciは常に修正されることになる。また、バレルシフ
タ制御信号８にLMSアルゴリズム処理のシフト量を指示
しない時第１図の回路は通常のシフトと加算の演算を行
なう。ただし、第２図は、右ｋビツトシフトを指示され
たバレルシフタ出力のLSBにそれ自身の符号ビツトを反
転した値を加算する回路の入出力特性を示したものであ
る。
以上説明したように本発明は、バレルシフタ制御信号
により反転したバレルシフタ出力の符号ビツトのLSBへ
の加算を制御することにより、デイジタル信号処理装置
のLMSアルゴリズム処理の特性改善を、制御を追加せず
に実現できる効果がある。
により反転したバレルシフタ出力の符号ビツトのLSBへ
の加算を制御することにより、デイジタル信号処理装置
のLMSアルゴリズム処理の特性改善を、制御を追加せず
に実現できる効果がある。
第１図は本発明のデイジタル信号処理装置の一実施例を
示す図、第２図は上記実施例により得られる入出力特性
の一例を示す図である。 １……バレルシフタ、２……加算器、３……バレルシフ
タ出力信号の符号ビツト、４……反転回路、５……デコ
ーダ、６……論理積回路、７……被加算入力信号、８…
…バレルシフタ制御信号、９……被シフト入力信号、10
……加算出力信号。
示す図、第２図は上記実施例により得られる入出力特性
の一例を示す図である。 １……バレルシフタ、２……加算器、３……バレルシフ
タ出力信号の符号ビツト、４……反転回路、５……デコ
ーダ、６……論理積回路、７……被加算入力信号、８…
…バレルシフタ制御信号、９……被シフト入力信号、10
……加算出力信号。
Claims (1)
- 【請求項１】バレルシフタと、該バレルシフタの出力と
被加算入力信号とを加算する加算器と、前記バレルシフ
タを制御する信号をデコードするデコーダと、該デコー
ダの出力と前記バレルシフタ出力の符号ビツトを反転し
た信号との論理積を前記加算器のキヤリー入力端子に入
力する手段とを具備することを特徴とするデイジタル信
号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054995A JP2546014B2 (ja) | 1990-03-08 | 1990-03-08 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054995A JP2546014B2 (ja) | 1990-03-08 | 1990-03-08 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03258012A JPH03258012A (ja) | 1991-11-18 |
| JP2546014B2 true JP2546014B2 (ja) | 1996-10-23 |
Family
ID=12986238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054995A Expired - Lifetime JP2546014B2 (ja) | 1990-03-08 | 1990-03-08 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546014B2 (ja) |
-
1990
- 1990-03-08 JP JP2054995A patent/JP2546014B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03258012A (ja) | 1991-11-18 |
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