JP2007104475A - Ａ／ｄ変換方法及び装置 - Google Patents

Abstract

【課題】遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換装置において、変換式を用いることなく、Ａ／Ｄ変換の入出力特性を理想特性（直線）に設定できるようにする。
【解決手段】 パルス遅延回路と符号化回路とで構成されるＴＡＤ（時間Ａ／Ｄ変換装置）を用いてアナログ入力信号ＶｉｎをＡ／Ｄ変換する装置において、アナログ入力信号Ｖｉｎを２系統に分離して、オフセット電圧Ｖｏｆｆにアナログ入力信号Ｖｉｎを加えた第１電圧（Ｖｏｆｆ＋Ｖｉｎ）と、オフセット電圧Ｖｏｆｆから増幅後のアナログ入力信号Ｖｉｎを減じた第２電圧（Ｖｏｆｆ−Ｖｉｎ）とを生成し、各電圧をＴＡＤでＡ／Ｄ変換する。そして、減算器６で２つのＡ／Ｄ変換データＤＴ１，ＤＴ２の差をとることで、線形特性を有するＡ／Ｄ変換データＤＴ０を生成する。
【選択図】図１

Description

本発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換方法及び装置に関する。

従来より、構成が簡単で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、電源電圧としてＡ／Ｄ変換対象となるアナログ入力信号を供給すると同時に、伝送用のパルス信号を入力することにより、パルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１等、参照）。

また、この種のＡ／Ｄ変換装置では、遅延ユニットの遅延時間をアナログ入力信号で変化させ、その時間変化を、パルス信号が通過した遅延ユニットの個数をカウントすることにより検出しているので、最終的に得られるＡ／Ｄ変換データは、アナログ入力信号の変化に対して１対１に変化せず、Ａ／Ｄ変換の入出力特性は曲線になってしまう。

そこで従来より、アナログ入力信号の電圧範囲を複数の領域に分割して、各領域毎に入出力特性を直線近似し、その近似直線上の任意の座標点を理想直線上の座標点に変換する変換式を導出して、Ａ／Ｄ変換時には、各電圧領域毎に、対応する変換式を用いてＡ／Ｄ変換データを補正することが提案されている（例えば、特許文献２等、参照）。

またこの特許文献２によれば、実際にＡ／Ｄ変換することによりＭ個の座標点を求め、その座標点に従って入出力特性をｎ次（ｎ≦Ｍ−１）の多項式で表し、その多項式に基づき、Ａ／Ｄ変換データを理想直線上の値に補正する変換式を求めることも提案されている。
特開平５−２５９９０７号公報 特開２００４−２７４１５７号公報

しかしながら、上記提案のように、Ａ／Ｄ変換データを補正するための変換式を求めるには、直線近似でもｎ次関数の近似でも、多数の基準電圧を実際にＡ／Ｄ変換して、各基準電圧に対応した座標点でのＡ／Ｄ変換データを求め、その多数のＡ／Ｄ変換データを用いて変換式を設定しなければならず、変換式を設定するのに時間がかかるという問題があった。

また特に、ｎ次の多項式で変換式を求めるには、演算処理能力の高い高価な演算装置が必要となるため、コストがかかるという問題もある。
本発明は、こうした問題に鑑みなされたものであり、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換装置において、多数の基準電圧をＡ／Ｄ変換することにより求めた変換式を利用することなく、アナログ入力信号とＡ／Ｄ変換データとの関係を表す入出力特性を理想特性（直線）に設定できるようにすることを目的とする。

かかる目的を達成するためになされた請求項１に記載のＡ／Ｄ変換方法では、基準となるオフセット電圧にアナログ入力信号を加えた第１電圧と、そのオフセット電圧からアナログ入力信号を減じた第２電圧とをそれぞれ生成し、その生成した第１電圧及び第２電圧をパルス遅延回路にそれぞれ入力することにより、符号化回路に第１電圧及び第２電圧を数値化させ、その数値化により得られた第１電圧の数値データと第２電圧の数値データとの差を、アナログ入力信号のＡ／Ｄ変換データとして求める。

以下、この理由を説明する。
まず、パルス遅延回路と符号化回路とで構成されるＡ／Ｄ変換部の入出力特性が２次関数で近似できるとすると、アナログ入力信号ＶのＡ／Ｄ変換結果ＤＴは、次のように記述できる。

ＤＴ＝ｆ（Ｖ）＝ａ・Ｖ² ＋ｂ・Ｖ＋ｃ
そして、Ａ／Ｄ変換すべきアナログ入力信号をＶｉｎ、オフセット電圧をＶｏｆｆとすると、第１電圧Ｖ１（＝Ｖｏｆｆ＋Ｖｉｎ）のＡ／Ｄ変換結果ＤＴ１と、第２電圧Ｖ２（＝Ｖｏｆｆ−Ｖｉｎ）のＡ／Ｄ変換結果ＤＴ２は、それぞれ、次式のようになる。

ＤＴ１＝ｆ（Ｖ１）
＝ａ・（Ｖｏｆｆ＋Ｖｉｎ）² ＋ｂ・（Ｖｏｆｆ＋Ｖｉｎ）＋ｃ
ＤＴ２＝ｆ（Ｖ２）
＝ａ・（Ｖｏｆｆ−Ｖｉｎ）² ＋ｂ・（Ｖｏｆｆ−Ｖｉｎ）＋ｃ
そして、本発明では、これら各Ａ／Ｄ変換結果ＤＴ１、ＤＴ２の差を、最終的なＡ／Ｄ変換データとして求めることから、そのＡ／Ｄ変換データＤＴ０（＝ＤＴ１−ＤＴ２）は、 ＤＴ０＝ｆ（Ｖ１）−ｆ（Ｖ２）
＝２（２・Ｖｏｆｆ＋ｂ）・Ｖｉｎ
となり、２次の項がなくなり、アナログ入力信号Ｖｉｎに比例した線形特性となる。

このため、本発明方法においては、Ａ／Ｄ変換部の入出力特性のうち、２次関数で近似し得る領域内にて、アナログ入力信号をＡ／Ｄ変換するようにすれば、最終的に得られるＡ／Ｄ変換特性を、アナログ入力信号とＡ／Ｄ変換データとが１対１で対応する理想特性（直線）にすることができるようになり、従来のように変換式を用いて補正演算等を行うことなく、アナログ入力信号の電圧変化に比例して変化するＡ／Ｄ変換結果を得ることができる。

よって本発明方法によれば、Ａ／Ｄ変換部の入出力特性を理想特性（直線）に補正するための変換式を設定する必要がなく、極めて簡単且つ低コストで、所望のＡ／Ｄ変換結果が得られるＡ／Ｄ変換装置を実現できる。

なお、本発明方法によれば、Ａ／Ｄ変換部の入出力特性のうち、２次関数で近似できない領域でアナログ入力信号をＡ／Ｄ変換すると、最終的に得られるＡ／Ｄ変換データの入出力特性を理想特性（直線）にすることはできない。

このため、より確実に理想特性を実現するには、Ａ／Ｄ変換の中心電圧となるオフセット電圧を、Ａ／Ｄ変換部の入出力特性を２次関数で近似できる電圧範囲内で略中心電圧となる電圧値に設定し、測定可能な電圧範囲（つまりダイナミックレンジ）を、Ａ／Ｄ変換部の入出力特性を２次関数で近似できる電圧範囲内に設定するとよい。

次に、請求項２に記載のＡ／Ｄ変換方法では、基準となるオフセット電圧にアナログ入力信号を加えた第１電圧を生成し、その生成した第１電圧を遅延ユニットの正の電源電圧としてパルス遅延回路に入力することにより第１電圧を数値化させると共に、その第１電圧を遅延ユニットの負の電源電圧、オフセット電圧の２倍の電圧を遅延ユニットの正の電源電圧として、パルス遅延回路に入力することにより、オフセット電圧の２倍の電圧から第１電圧を減じた第２電圧を数値化させ、その数値化により得られた第１電圧の数値データと第２電圧の数値データとの差を、アナログ入力信号のＡ／Ｄ変換データとして求める。

つまり、このＡ／Ｄ変換方法では、請求項１に記載の方法のように、オフセット電圧からアナログ入力信号を減じることで第２電圧を生成し、この第２電圧を、第１電圧のＡ／Ｄ変換時と同様にパルス遅延回路に入力するのではなく、第１電圧（Ｖｏｆｆ＋Ｖｉｎ）を遅延ユニットの負の電源電圧、オフセット電圧の２倍の電圧（２・Ｖｏｆｆ）を遅延ユニットの正の電源電圧としてパルス遅延回路に入力することにより、パルス遅延回路への入力電圧（つまり遅延ユニットへの印加電圧）が最終的に第２電圧（２・Ｖｏｆｆ−（Ｖｏｆｆ＋Ｖｉｎ）＝Ｖｏｆｆ−Ｖｉｎ）となるようにして、その第２電圧を数値化させる。

よって本発明方法によれば、請求項１に記載の方法と同様の効果が得られるだけでなく、請求項１に記載の方法のように、オフセット電圧からアナログ入力信号を減じることで第２電圧を生成する必要がないので、本発明方法を実現する際の装置構成を簡単にすることができる、という本発明（請求項２）特有の効果を得ることができる。

次に請求項３に記載のＡ／Ｄ変換方法では、アナログ入力信号として基準電圧をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを、温度補正用の基準データとして記憶しておき、その後、アナログ入力信号のＡ／Ｄ変換データとして得られる数値データをその基準データで除算することにより、アナログ入力信号のＡ／Ｄ変換データを補正する。

つまり、請求項１、請求項２に記載のＡ／Ｄ変換方法によれば、Ａ／Ｄ変換の入出力特性を理想特性（直線）にすることはできるものの、遅延ユニットの温度変化によって遅延時間が変化すると、Ａ／Ｄ変換の入出力特性（直線の傾き）も温度によって変化してしまう。

そこで、請求項３に記載のＡ／Ｄ変換方法では、基準電圧のＡ／Ｄ変換結果を補正用の基準データとして記憶しておき、アナログ入力信号のＡ／Ｄ変換時には、得られたＡ／Ｄ変換データを基準データで除算することで、Ａ／Ｄ変換データを温度補正するようにしているのである。

そして、こうした温度補正を行う場合、従来では、少なくとも２つの基準電圧に対してＡ／Ｄ変換を行い、その測定した２点を結ぶ直線を、そのときの温度条件化での温度補正用データとして記憶しておき、その後得られるＡ／Ｄ変換データを、温度補正用データを用いて真の電圧値を表すデータ値に補正するようにしているが、本発明方法によれば、Ａ／Ｄ変換特性を理想特性（直線）にすることができ、アナログ入力信号が０Ｖであれば、Ａ／Ｄ変換データも値０となる（つまりＡ／Ｄ変換の入出力特性が原点０を通る直線となる）ので、１つの基準電圧をＡ／Ｄ変換して得られる１つの基準データだけで、Ａ／Ｄ変換データを温度補正することができるようになる。

次に、請求項４〜請求項１８に記載の発明は、上述した本発明のＡ／Ｄ変換方法を実現するのに好適なＡ／Ｄ変換装置に関する発明である。
すなわち、まず、請求項４に記載のＡ／Ｄ変換装置においては、第１電圧生成手段が、基準となるオフセット電圧にＡ／Ｄ変換対象となるアナログ入力信号を加えた第１電圧を生成して、パルス遅延回路に入力することにより、符号化回路に第１電圧を数値化させると共に、第２電圧生成手段が、オフセット電圧からアナログ入力信号を減じた第２電圧を生成して、パルス遅延回路に入力することにより、符号化回路に第２電圧を数値化させ、減算手段が、符号化回路により数値化された第１電圧の数値データと第２電圧の数値データとの差を、最終的なＡ／Ｄ変換結果として演算する。

従って、このＡ／Ｄ変換装置によれば、上述した請求項１に記載の発明方法を実現することができ、請求項１と同様の効果を得ることができる。
次に、請求項５に記載のＡ／Ｄ変換装置は、請求項４に記載のものに、パルス遅延回路と符号化回路とからなる２つのＡ／Ｄ変換部を設け、第１電圧生成手段及び第２電圧生成手段が、その２つのＡ／Ｄ変換部の一つに、第１電圧及び第２電圧をそれぞれ入力して、各電圧をＡ／Ｄ変換させるようにしたものである。

このため、第１電圧及び第２電圧は、それぞれ専用のＡ／Ｄ変換部（第１Ａ／Ｄ変換部及び第２Ａ／Ｄ変換部）にて同時にＡ／Ｄ変換されて、そのＡ／Ｄ変換結果（数値データ）の差が、減算手段にて算出されることになる。一つのＡ／Ｄ変換部がＡ／Ｄ変換を１回行うのに要する時間と略同じ時間で、アナログ入力信号のＡ／Ｄ変換を行うことができ、Ａ／Ｄ変換の高速化を図ることができる。

なお、このように第１電圧及び第２電圧をそれぞれ専用のＡ／Ｄ変換部（第１Ａ／Ｄ変換部及び第２Ａ／Ｄ変換部）でＡ／Ｄ変換するようにした場合、２つのＡ／Ｄ変換部の特性のバラツキ等によって、Ａ／Ｄ変換結果にずれが生じ、減算手段にて算出されるＡ／Ｄ変換データの線形性を確保することができなくなることも考えられる。

そこで、この請求項５に記載のＡ／Ｄ変換装置は、更に、請求項６に記載のように、第１電圧生成手段及び第２電圧生成手段の少なくとも一方を、オフセット電圧を調整できるように構成するとよい。

つまり、このようにオフセット電圧を調整できるようにすれば、第１電圧と第２電圧とでオフセット電圧に差をつけることで、第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部とで生じるＡ／Ｄ変換特性のずれを相殺させることが可能となり、Ａ／Ｄ変換データの線形性を確保することができるようになる。

次に、請求項７に記載のＡ／Ｄ変換装置は、第１Ａ／Ｄ変換部、第２Ａ／Ｄ変換部、第１電圧生成手段、第２電圧生成手段、減算手段からなるＡ／Ｄ変換ユニットを複数備え、これら各Ａ／Ｄ変換ユニットにて得られたＡ／Ｄ変換データを加算手段で加算するように構成されている。

このため、この請求項７に記載のＡ／Ｄ変換装置においては、請求項５又は請求項６に記載のＡ／Ｄ変換装置を一つのＡ／Ｄ変換ユニットで構成した場合に比べて、Ａ／Ｄ変換データのビット数（換言すればそのデータの電圧分解能）を高めることができる。

一方、請求項８に記載のＡ／Ｄ変換装置においては、入力切換手段が、第１電圧生成手段にて生成された第１電圧と、第２電圧生成手段にて生成された第２電圧とを、パルス遅延回路に間隔を空けて交互に入力することにより、符号化回路に各電圧を順次数値化させ、減算手段は、その符号化回路にて順次数値化される前後の数値データの差を演算することによりＡ／Ｄ変換データを生成する。

つまり、この請求項８に記載のＡ／Ｄ変換装置は、請求項４に記載のＡ／Ｄ変換装置を、パルス遅延回路と符号化回路とにより構成される一つのＡ／Ｄ変換部だけで構成できるようにしたものであり、Ａ／Ｄ変換データを得るのに要する時間は、請求項５〜７に記載のＡ／Ｄ変換装置の略２倍になるが、Ａ／Ｄ変換装置の構成を簡素化して、請求項４に記載のＡ／Ｄ変換装置を低コストで実現できる。

次に、請求項９に記載のＡ／Ｄ変換装置においては、第１電圧生成手段が、基準となるオフセット電圧にＡ／Ｄ変換対象となるアナログ入力信号を加えた第１電圧を生成し、第１入力手段が、その生成された第１電圧を遅延ユニットの正の電源電圧としてパルス遅延回路に入力することにより、符号化回路に第１電圧を数値化させる。

また、このＡ／Ｄ変換装置では、第２入力手段が、第１電圧生成手段にて生成された第１電圧を遅延ユニットの負の電源電圧、オフセット電圧の２倍の電圧を遅延ユニットの正の電源電圧、としてパルス遅延回路に入力することにより、符号化回路に第２電圧を数値化させ、減算手段が、符号化回路により数値化された第１電圧の数値データと第２電圧の数値データとの差を、最終的なＡ／Ｄ変換結果として演算する。

従って、このＡ／Ｄ変換装置によれば、上述した請求項２に記載の発明方法を実現することができ、請求項２と同様の効果を得ることができる。
なお、符号化回路は、パルス遅延回路を構成する各遅延ユニットからの出力を監視して、その出力変化から、パルス信号が通過した遅延ユニットの個数を検出するものであることから、請求項９に記載のＡ／Ｄ変換装置のようにパルス遅延回路への入力電圧（つまり遅延ユニットの電源電圧）を設定すると、符号化回路でパルス信号の通過を判定するためのしきい値電圧が、パルス遅延回路の各遅延ユニットから出力されるパルス信号に対応しなくなり、パルス信号が通過した遅延ユニットの個数を正確に検出できなくなることが考えられる。

このため、請求項９に記載のＡ／Ｄ変換装置においては、請求項１０に記載のように、第１入力手段は、第１電圧を正の電源電圧として符号化回路にも入力し、第２入力手段は、第１電圧を負の電源電圧として符号化回路にも入力すると共に、オフセット電圧の２倍の電圧を正の電源電圧として符号化回路にも入力するよう構成するとよい。

なお、第１入力手段が第１電圧を正の電源電圧としてパルス遅延回路及び符号化回路に入力する場合、これら各回路の負の電源ラインは、グランド等に接地して、その電位を０Ｖに固定しておくことが望ましい。

また次に、請求項１１に記載のＡ／Ｄ変換装置は、請求項９又は請求項１０に記載のものに、パルス遅延回路と符号化回路とからなる２つのＡ／Ｄ変換部を設け、第１入力手段及び第２入力手段が、これら各Ａ／Ｄ変換部にぞれぞれ電圧を入力することにより、第１電圧及び第２電圧をそれぞれＡ／Ｄ変換させる。

従って、この請求項１１に記載のＡ／Ｄ変換装置によれば、上述した請求項５に記載のものと同様、第１電圧及び第２電圧は、それぞれ専用のＡ／Ｄ変換部（第１Ａ／Ｄ変換部及び第２Ａ／Ｄ変換部）にて同時にＡ／Ｄ変換されることになり、一つのＡ／Ｄ変換部がＡ／Ｄ変換を１回行うのに要する時間と略同じ時間で、アナログ入力信号のＡ／Ｄ変換を行うことができ、Ａ／Ｄ変換の高速化を図ることが可能となる。

次に、請求項１２に記載のＡ／Ｄ変換装置は、第１Ａ／Ｄ変換部、第２Ａ／Ｄ変換部、第１電圧生成手段、第１入力手段、第２入力手段、及び減算手段からなるＡ／Ｄ変換ユニットを複数備え、これら各Ａ／Ｄ変換ユニットにて得られたＡ／Ｄ変換データを加算手段で加算するように構成されている。

このため、この請求項１２に記載のＡ／Ｄ変換装置においては、請求項１１に記載のＡ／Ｄ変換装置を一つのＡ／Ｄ変換ユニットで構成した場合に比べて、Ａ／Ｄ変換データのビット数（換言すればそのデータの電圧分解能）を高めることができる。

また次に、請求項１３に記載のＡ／Ｄ変換装置は、第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部との２種類のＡ／Ｄ変換部を備えた請求項５又は請求項６又は請求項１１に記載のＡ／Ｄ変換装置において、これら２種類のＡ／Ｄ変換部を更に複数設け、複数の第１Ａ／Ｄ変換部にて数値化された第１電圧の数値データ、及び、複数の第２Ａ／Ｄ変換部にて数値化された第２電圧の数値データを、それぞれ加算手段にて加算し、その加算された各数値データの差を、減算手段にて演算するようにされている。

従って、この請求項１３に記載のＡ／Ｄ変換装置によれば、単体でＡ／Ｄ変換装置として機能するＡ／Ｄ変換ユニットを複数設けた請求項７若しくは請求項１２に記載のＡ／Ｄ変換装置と同様、Ａ／Ｄ変換データのビット数（換言すればそのデータの電圧分解能）を高めることができる。

また、この請求項１３に記載のＡ／Ｄ変換装置では、複数の第１Ａ／Ｄ変換部、及び、複数の第２Ａ／Ｄ変換部には、それぞれ、一つの電圧生成手段にて生成された共通の電圧が入力されるので、Ａ／Ｄ変換ユニットを複数設けたＡ／Ｄ変換装置に比べ、装置構成を簡単にし、高分解能のＡ／Ｄ変換データが得られるＡ／Ｄ変換装置を、より低コストで実現することが可能となる。

ところで、請求項５〜請求項７若しくは請求項１１〜請求項１３に記載のＡ／Ｄ変換装置のように、パルス遅延回路と符号化回路とからなるＡ／Ｄ変換部として、第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部との２種類のＡ／Ｄ変換部を備える場合、Ａ／Ｄ変換の際にペアとなる第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部とのＡ／Ｄ変換特性にずれがあると、最終的に得られるＡ／Ｄ変換データのＡ／Ｄ変換特性が理想特性（直線）からずれてしまう。

このため、請求項５〜請求項７若しくは請求項１１〜請求項１３に記載のＡ／Ｄ変換装置においては、請求項１４に記載のように、第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部とを同一構成とし、しかも、これら各Ａ／Ｄ変換部は、同一基板上に、パルス遅延回路同士が最も接近し、且つ、構成部品が線対称となるように組み付けるようにするとよい。

つまりこのようにすれば、Ａ／Ｄ変換特性の理想特性からのずれの原因となる遅延ユニットの遅延時間のバラツキを抑えて、各Ａ／Ｄ変換部でのＡ／Ｄ変換特性を互いに近づけることができ、各Ａ／Ｄ変換部の特性のバラツキによって生じるＡ／Ｄ変換特性の非線形化を抑制して、Ａ／Ｄ変換データの線形性を確保することができるようになる。

次に、請求項１５に記載のＡ／Ｄ変換装置は、請求項９又は請求項１０に記載のものに、パルス遅延回路に第１入力手段からの電圧を入力して符号化回路に第１電圧を数値化させるか、或いはパルス遅延回路に第２入力手段からの電圧を入力して符号化回路に第２電圧を数値化させるかを、間隔を空けて交互に切り換える入力切換手段を設け、減算手段が、符号化回路にて順次数値化される前後の数値データの差を演算することで、Ａ／Ｄ変換データを生成するように構成される。

つまり、この請求項１５に記載のＡ／Ｄ変換装置は、請求項９又は請求項１０に記載のＡ／Ｄ変換装置を、パルス遅延回路と符号化回路とにより構成される一つのＡ／Ｄ変換部だけで構成できるようにしたものであり、Ａ／Ｄ変換データを得るのに要する時間は、請求項１１〜１４のＡ／Ｄ変換装置の略２倍になるが、Ａ／Ｄ変換装置の構成を簡素化して、請求項９又は請求項１０に記載のＡ／Ｄ変換装置を低コストで実現できる。

なお、請求項８又は請求項１５に記載のＡ／Ｄ変換装置のように、Ａ／Ｄ変換装置を一つのＡ／Ｄ変換部だけで構成するために入力切換手段を設けた場合、アナログ入力信号の最終的なＡ／Ｄ変換データを得るのに要する時間は、Ａ／Ｄ変換部で要するＡ／Ｄ変換時間の約２倍になることから、入力切換手段がパルス遅延回路への電圧入力を切り換える間隔は、請求項１６に記載のように、Ａ／Ｄ変換対象となるアナログ入力信号の変動周期の４分の１以下の周期に設定することが望ましい。

つまり、アナログ入力信号が周期的に変動している場合、Ａ／Ｄ変換は、その周期の２分の１の周期で実行する必要がある（サンプリング定理）ことから、請求項８又は請求項１５に記載のＡ／Ｄ変換装置のように、Ａ／Ｄ変換装置を一つのＡ／Ｄ変換部だけで構成するために入力切換手段を設けた場合には、この入力切換手段が電圧入力を切り換える間隔を、少なくともアナログ入力信号の変動周期の４分の１以下の周期に設定する必要があるのである。

次に、請求項１７に記載のＡ／Ｄ変換装置は、上述した本発明（請求項４〜請求項１６）のＡ／Ｄ変換装置に、外部からの指令に従い当該Ａ／Ｄ変換装置に基準電圧を入力してＡ／Ｄ変換させる基準電圧入力手段と、この基準電圧入力手段の動作によって当該Ａ／Ｄ変換装置が基準電圧をＡ／Ｄ変換した際に得られたＡ／Ｄ変換データを、温度補正用の基準データとしてラッチするラッチ手段とを設け、通常のアナログ入力信号のＡ／Ｄ変換時には、補正手段が、減算手段から出力されるＡ／Ｄ変換データをラッチ手段にラッチされた基準データで除算することにより、Ａ／Ｄ変換データを補正するようにしている。

従って、この請求項１７に記載のＡ／Ｄ変換装置によれば、請求項３に記載のＡ／Ｄ変換方法に則って、Ａ／Ｄ変換データを温度補正することができるようになり、複数の基準電圧のＡ／Ｄ変換データを基準データとして温度補正を行う従来装置に比べて、温度補正のための装置構成を簡素化して、温度補正可能なＡ／Ｄ変換装置を低コストで実現できることになる。

また次に、請求項１８に記載のＡ／Ｄ変換装置は、上述した本発明（請求項４〜請求項１７）のＡ／Ｄ変換装置において、オフセット電圧を、パルス遅延回路と符号化回路とで実現されるＡ／Ｄ変換の入出力特性を２次関数で近似可能な電圧範囲内の略中心の電圧値に設定したことを特徴とする。

従って、このＡ／Ｄ変換装置によれば、パルス遅延回路と符号化回路とで構成されるＡ／Ｄ変換部の入出力特性のうち、２次関数で近似し得る領域でアナログ入力信号をＡ／Ｄ変換することができるようになり、最終的に得られるＡ／Ｄ変換データの入出力特性を、より確実に理想特性（直線）に近づけることができる。

以下に本発明の実施形態を図面と共に説明する。
（第１実施形態）
まず図１は本発明が適用された第１実施形態のＡ／Ｄ変換装置全体の構成を表す概略構成図である。

図１に示す如く、本実施形態のＡ／Ｄ変換装置は、アナログ入力信号Ｖｉｎを２系統に分離して、増幅率Ｋが逆符号で絶対値が等しくなるように設定された２つの増幅回路１２、２２でそれぞれ増幅し、加算回路１４、２４にて、その増幅後のアナログ入力信号Ｖｉｎに、基準となるオフセット電圧Ｖｏｆｆを加えることで、オフセット電圧Ｖｏｆｆに増幅後のアナログ入力信号Ｖｉｎを加えた第１電圧（Ｖｏｆｆ＋Ｖｉｎ）と、オフセット電圧Ｖｏｆｆから増幅後のアナログ入力信号Ｖｉｎを減じた第２電圧（Ｖｏｆｆ−Ｖｉｎ）を生成するように構成されている。

なお、増幅回路１２と加算回路１４は、本発明の第１電圧生成手段に相当し、増幅回路２２と加算回路２４とは、本発明の第２電圧生成手段に相当する。
またこのように生成された第１電圧（Ｖｏｆｆ＋Ｖｉｎ）、及び、第２電圧（Ｖｏｆｆ−Ｖｉｎ）は、それぞれ、第１Ａ／Ｄ変換部１６、第２Ａ／Ｄ変換部２６に入力され、数値データＤＴ１、ＤＴ２に変換される。そして、これら各数値データＤＴ１、ＤＴ２は、減算手段としての減算器６に入力される。

減算器６は、値「−１」を乗じる乗算器４にて、第２電圧（Ｖｏｆｆ−Ｖｉｎ）の数値データＤＴ２の符号を反転し、加算器５にて、符号反転後の数値データＤＴ２と、第１電圧（Ｖｏｆｆ＋Ｖｉｎ）の数値データＤＴ１とを加算することで、数値データＤＴ１から数値データＤＴ２を減じ、その演算結果（ＤＴ１−ＤＴ２）を、アナログ入力信号ＶｉｎのＡ／Ｄ変換データＤＴ０として出力する。

次に、第１Ａ／Ｄ変換部１６及び第２Ａ／Ｄ変換部２６は、所謂パルス位相差符号化回路（換言すれば時間Ａ／Ｄ変換回路：ＴＡＤ）から構成されている。
すなわち、図２に示すように、これら各Ａ／Ｄ変換部１６、２６には、遅延ユニットとして、一方の入力端にパルス信号ＰＡを受けて動作する１つの否定論理積回路ＮＡＮＤと、反転回路としての多数（偶数個）のインバータＩＮＶとをリング状に連結してなるリングディレイライン（ＲＤＬ：所謂パルス遅延回路）３０が設けられている。

また、各Ａ／Ｄ変換部１６、２６には、符号化回路として、このＲＤＬ３０内の否定論理積回路ＮＡＮＤの後段に設けられたインバータＩＮＶの出力レベルの反転回数から、ＲＤＬ３０内でのパルス信号の周回回数をカウントして、数値データを発生するカウンタ３２と、カウンタ３２から出力される数値データをラッチするラッチ回路３４と、ＲＤＬ３０を構成する遅延ユニット（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の出力を取り込み、その出力レベルからＲＤＬ３０内を周回中のパルス信号を抽出して、その位置を表す信号を発生するパルスセレクタ３６と、パルスセレクタ３６からの出力信号に対応した数値データを発生するエンコーダ３８と、ラッチ回路３４からの数値データを上位ビット，エンコーダ３８からの数値データを下位ビットとして入力し、下位ビットのデータと上位ビットのデータを加算することにより、パルス信号ＰＢの周期で決まる所定時間内にパルス信号が通過した遅延ユニット（ＮＡＮＤ、ＩＮＶ）の数を表す数値データＤＴを生成する信号処理回路３９とが設けられており、外部の制御回路７からパルス信号ＰＡ及びＰＢを受けて動作するように構成されている。

なお、このＡ／Ｄ変換部１６、２６は、パルス位相差符号化回路或いは時間Ａ／Ｄ変換回路（ＴＡＤ）として従来より周知であり、上述した特許文献１、２等にも開示されているので、詳細な動作説明等は省略するが、パルス遅延回路としてのＲＤＬ３０を構成する遅延ユニット（ＮＡＮＤ、ＩＮＶ）は、図３に例示すように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ及びＣＭＯＳナンドゲートにて構成されている。

そして、これら各遅延ユニット（ＮＡＮＤ、ＩＮＶ）には、正の電源ライン及び負の電源ラインが接続されており、各遅延ユニット（ＮＡＮＤ、ＩＮＶ）は、電源端子ＶＤＤＲに正の電源電圧を印加し、グランド端子ＧＮＤＲを電源端子ＶＤＤＲよりも低電位に設定することにより、これら各端子間電圧に応じた遅延時間でパルス信号ＰＡを遅延させつつ伝送する。

そして、本実施形態では、増幅回路１２、２２と加算回路１４、２４とで生成された第１電圧及び第２電圧を、各Ａ／Ｄ変換部１６、２６を構成する遅延ユニット（ＮＡＮＤ、ＩＮＶ）の電源端子ＶＤＤＲに印加し、遅延ユニット（ＮＡＮＤ、ＩＮＶ）のグランド端子ＧＮＤＲは、各Ａ／Ｄ変換部１６、２６を構成している他のロジック回路のグランド端子ＧＮＤＬと共に、Ａ／Ｄ変換装置のグランド（電位：０Ｖ）に接地されている。

このように構成された本実施形態のＡ／Ｄ変換装置によれば、図４に示すように、各Ａ／Ｄ変換部１６、２６におけるＡ／Ｄ変換特性（入出力特性）が非線形であっても、オフセット電圧Ｖｏｆｆを、その入出力特性のうち、２次関数で近似できる領域内（より好ましくはその領域内の中心）の電圧に設定することで、減算器６で最終的に得られるＡ／Ｄ変換データＤＴ０を、アナログ入力信号Ｖｉｎに比例させることができる。

なお、この理由は、「課題を解決するための手段」の項で数式を挙げて詳細に説明しているので、ここでは説明を省略する。
従って、本実施形態のＡ／Ｄ変換装置によれば、Ａ／Ｄ変換部１６、２６の入出力特性を理想特性（直線）に補正するための変換式を設定する必要がなく、極めて簡単且つ低コストで、所望のＡ／Ｄ変換結果が得られるＡ／Ｄ変換装置を実現できる。

ところで、本実施形態のように、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とを同時に動作させてアナログ入力信号ＶｉｎをＡ／Ｄ変換する場合、これら各Ａ／Ｄ変換部１６、２６のＡ／Ｄ変換特性にずれがあると、最終的に得られるＡ／Ｄ変換データＤＴ０のＡ／Ｄ変換特性が理想特性（直線）からずれてしまう。

このため、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とは、単に同一の構成にするだけでなく、図５に例示するように、各Ａ／Ｄ変換部１６、２６のＡ／Ｄ変換特性に最も影響を与えるＲＤＬ３０を、同一基板上で最も接近させ、更に、他のロジック（パルスセレクタ３６、エンコーダ３８等）を、同一基板上で違いに線対称となるように配置するとよい。

つまり、各Ａ／Ｄ変換部１６、２６をこのように構成すれば、Ａ／Ｄ変換特性の理想特性からのずれの原因となる遅延ユニット（ＮＡＮＤ、ＩＮＶ）の遅延時間のバラツキを抑えて、各Ａ／Ｄ変換部１６、２６でのＡ／Ｄ変換特性を互いに近づけることができ、各Ａ／Ｄ変換部１６、２６の特性のバラツキによって生じるＡ／Ｄ変換特性の非線形化を抑制して、Ａ／Ｄ変換データの線形性を確保することができる。

なお、Ａ／Ｄ変換部１６、２６同士の入出力特性のバラツキを抑えるためには、例えば、Ａ／Ｄ変換部１６、２６に加わるオフセット電圧Ｖｏｆｆに差をつけるようにしてもよく、そのためには、図１に点線で示すように、少なくとも一方のＡ／Ｄ変換部１６、２６に加わるオフセット電圧Ｖｏｆｆを調整するための電圧調整回路２９を、オフセット電圧Ｖｏｆｆの入力経路に設けるようにするとよい。

一方、Ａ／Ｄ変換の分解能を高めるためには、例えば、図６に示すように、図１に示したＡ／Ｄ変換装置をＡ／Ｄ変換ユニットとして複数（ｎ個）用意し、各Ａ／Ｄ変換ユニット２ａ、２ｂ、…２ｎにアナログ入力信号Ｖｉｎを入力して、同時にＡ／Ｄ変換させ、各Ａ／Ｄ変換ユニット２ａ、２ｂ、…２ｎから出力されるＡ／Ｄ変換データＤＴａ、ＤＴｂ、…ＤＴｎを、本発明（詳しくは請求項７）の加算手段としての加算器８で加算することで、最終的なＡ／Ｄ変換結果であるＡ／Ｄ変換データＤＴ０を生成するようにしてもよい。

そして、このようにすれば、図１に示した一つのＡ／Ｄ変換装置でアナログ入力信号ＶｉｎをＡ／Ｄ変換した場合に比べて、Ａ／Ｄ変換データＤＴ０のビット数を多くして、その電圧分解能を高めることができる。

またこのようにＡ／Ｄ変換データＤＴ０の分解能を高めるためには、必ずしも、図１に示したＡ／Ｄ変換装置を複数用いる必要はなく、例えば、図７又は図８に示すように、第１Ａ／Ｄ変換部１６及び第２Ａ／Ｄ変換部２６を複数（ｎ個）用意し、増幅回路１２と加算回路１４とで生成される第１電圧を各第１Ａ／Ｄ変換部１６ａ、１６ｂ、…１６ｎに入力して数値化させ、増幅回路２２と加算回路２４とで生成される第２電圧を各第２Ａ／Ｄ変換部２６ａ、２６ｂ、…２６ｎに入力して数値化させるようにしてもよい。

そしてこの場合、各第１Ａ／Ｄ変換部１６ａ、１６ｂ、…１６ｎで得られた数値データＤＴ１ａ、ＤＴ１ｂ、…ＤＴ１ｎは加算器８ａで加算し、各第２Ａ／Ｄ変換部２６ａ、２６ｂ、…２６ｎで得られた数値データＤＴ２ａ、ＤＴ２ｂ、…ＤＴ２ｎは加算器８ｂで加算し、各々の加算結果ＤＴ１、ＤＴ２を減算器６に入力するように構成すれば、図６に示したＡ／Ｄ変換装置と同様、Ａ／Ｄ変換データＤＴ０のビット数を多くして、その電圧分解能を高めることができる。

また図７、図８に示すようにＡ／Ｄ変換装置を構成した場合、増幅回路１２と加算回路１４、及び、増幅回路２２と加算回路２４は、複数設ける必要がないので、図６に示したＡ／Ｄ変換装置に比べて、装置構成を簡単にし、高分解能のＡ／Ｄ変換データＤＴ０が得られるＡ／Ｄ変換装置をより低コストで実現することができる。

なお、図７に示すＡ／Ｄ変換装置と図８に示すＡ／Ｄ変換装置との異なる点は、図７に示したものでは、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とをそれぞれのグループに分けて配置しているのに対し、図８に示したものでは、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６と一つのペアとして隣接配置し、これら各ペアを連続的に並べることで、各Ａ／Ｄ変換部１６、２６を櫛歯状に配置したことである。

そして、これらの配置は、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６との特性のバラツキを抑えるための工夫であり、回路設計時に特性のバラツキを考慮して、適宜選択すればよい。
（第２実施形態）
次に、図９は、請求項８に記載の発明を適用した第２実施形態のＡ／Ｄ変換装置の構成及びその動作を表す説明図である。

図９（ａ）に示すように、このＡ／Ｄ変換装置は、図１に示した第１実施形態のＡ／Ｄ変換装置から第２Ａ／Ｄ変換部２６を削除した構成になっている。そして、増幅回路１２と加算回路１４とで生成される第１電圧、及び、増幅回路２２と加算回路２４とで生成される第２電圧は、入力切換手段としてのスイッチ４１を介して、選択的に第１Ａ／Ｄ変換部１６に入力される。

また、このスイッチ４１は、周期的に変化するクロック信号ＣＫ１を受けて動作し、クロック信号ＣＫ１がハイレベルのときには、第２電圧を第１Ａ／Ｄ変換部１６に入力し、クロック信号ＣＫ２がローレベルのときには、第１電圧を第１Ａ／Ｄ変換部１６に入力するように構成されている。

なお、クロック信号ＣＫ１の周期は、第１Ａ／Ｄ変換部１６がＡ／Ｄ変換動作を行うパルス信号ＰＢの周期の２倍に設定されており、スイッチ４１は、第１Ａ／Ｄ変換部１６のＡ／Ｄ変換動作に同期して、第１Ａ／Ｄ変換部１６への入力電圧を切り換える。

また、このＡ／Ｄ変換装置には、クロック信号ＣＫ１の立上がりタイミング（換言すれば第１Ａ／Ｄ変換部１６によるＡ／Ｄ変換の２回に１回の割合）で、第１Ａ／Ｄ変換部１６から出力されている数値データをラッチするラッチ回路４２が設けられており、減算器６は、このラッチ回路４２にてラッチされた数値データＤＴＢ（図９（ｂ）に示すＤＴＡ０、ＤＴＡ２、ＤＴＡ４、…；第１電圧に対応）と、第１Ａ／Ｄ変換部１６から出力される数値データＤＴＢ（図９（ｂ）に示すＤＴＡ１、ＤＴＡ３、ＤＴＡ５、…；第２電圧に対応）との差ＤＴＣ（図９（ｂ）に示すＤＴＡ０−ＤＴＡ１，ＤＴＡ０−ＤＴＡ２，ＤＴＡ２−ＤＴＡ３，ＤＴＡ２−ＤＴＡ４，…）を演算する。

またこのように減算器６にて得られる数値データＤＴＣは、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）と、Ａ／Ｄ変換の一周期前に算出された第１電圧から一周期後に算出された第１電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ２，ＤＴＡ２−ＤＴＡ４，…）との何れかに交互に変化することから、本実施形態のＡ／Ｄ変換装置には、減算器６から出力される数値データＤＴＣの内、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）のみを選択的に出力するためのラッチ回路４３が設けられている。

つまり、このラッチ回路４３は、図９（ｂ）に示すように、クロック信号ＣＫ１の立下がりタイミングで減算器６からの出力ＤＴＣをラッチすることにより、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）のみを、アナログ入力信号ＶｉｎのＡ／Ｄ変換結果（つまりＡ／Ｄ変換データＤＴ０）として選択的に出力するようにされている。

このように構成された本実施形態のＡ／Ｄ変換装置によれば、複数のＡ／Ｄ変換部１６、２６を設けて第１電圧と第２電圧とを同時にＡ／Ｄ変換するＡ／Ｄ変換装置に比べて、Ａ／Ｄ変換に要する時間が長くなるが、Ａ／Ｄ変換部は１個でよいため、Ａ／Ｄ変換装置の構成を簡素化して、そのコストを低減することができる。

ここで、図９（ａ）に示したＡ／Ｄ変換装置では、第１Ａ／Ｄ変換部１６のＡ／Ｄ変換動作の２回に１回の割合でＡ／Ｄ変換データＤＴ０が更新されることになるが、図９（ａ）に示したＡ／Ｄ変換装置は、更に、図１０（ａ）に示すように変形すれば、第１Ａ／Ｄ変換部１６のＡ／Ｄ変換動作に同期して、Ａ／Ｄ変換データＤＴ０を更新することのできるＡ／Ｄ変換装置とすることができる。

つまり、図１０（ａ）に示したＡ／Ｄ変換装置は、図９（ａ）に示したＡ／Ｄ変換装置に対して、クロック信号ＣＫ１を周波数逓倍（２倍）することによりクロック信号ＣＫ１の２倍の周波数を有するクロック信号ＣＫ２を生成する逓倍回路４５と、減算器６から出力される数値データＤＴＣに値「−１」を乗じることで数値データＤＴＣの符号を反転する乗算器４６と、この乗算器４６からの出力と減算器６からの出力との何れかを選択してラッチ回路４３に出力するスイッチ４７と、を追加し、ラッチ回路４２、４３が、逓倍回路４５にて生成されたクロック信号ＣＫ２の立上がりタイミングで動作し、スイッチ４７が、クロック信号ＣＫ１がローレベルであるときに乗算器４６からの出力を選択し、クロック信号ＣＫ１がハイレベルであるときに減算器６からの出力を選択するように構成したものである。

このように構成されたＡ／Ｄ変換装置によれば、図１０（ｂ）に示すように、ラッチ回路４２では、クロック信号ＣＫ２に同期して、第１Ａ／Ｄ変換部１６から出力される数値データＤＴＡが順次ラッチされ、減算器６からは、そのラッチされた数値データ（ＤＴＢ：前回値）から第１Ａ／Ｄ変換部１６で得られた最新の数値データ（ＤＴＡ：最新値）を減じた数値データＤＴＣが順次出力されるようになる。

そして、このように減算器６にて得られる数値データＤＴＣは、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）と、第２電圧から第１電圧を減じた数値データ（ＤＴＡ１−ＤＴＡ２，ＤＴＡ３−ＤＴＡ４，…）との何れかに交互に変化することになるが、このうち、第２電圧から第１電圧を減じた数値データ（ＤＴＡ１−ＤＴＡ２，ＤＴＡ３−ＤＴＡ４，…）については、乗算器４６にてその符号が反転されてからスイッチ４７で選択されることになるため、ラッチ回路４３では、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，ＤＴＡ４−ＤＴＡ３，ＤＴＡ４−ＤＴＡ５，…）が順次ラッチされ、その数値データが、アナログ入力信号ＶｉｎのＡ／Ｄ変換結果（つまりＡ／Ｄ変換データＤＴ０）として出力されることになる。

よって、図１０（ａ）に示したＡ／Ｄ変換装置によれば、図９（ａ）に示したＡ／Ｄ変換装置に比べて、Ａ／Ｄ変換データＤＴ０をより早く更新することができるようになり、アナログ入力信号Ｖｉｎが変動するような場合に、より有効なＡ／Ｄ変換装置となる。

なお、図９（ａ）、図１０（ａ）に示したＡ／Ｄ変換装置において、クロック信号ＣＫ１によるスイッチ４１（４７）の切換周期△Ｔ（図９（ｂ）、図１０（ｂ）参照）は、上述したサンプリング定理を考慮すると、Ａ／Ｄ変換対象となるアナログ入力信号の変動周期の４分の１以下の周期に設定する必要はある。
（第３実施形態）
次に、図１１は、請求項２及び請求項９に記載の発明を適用した第３実施形態のＡ／Ｄ変換装置の構成を表す説明図である。

図１１に示すように、この第３実施形態のＡ／Ｄ変換装置は、図１に示した第１実施形態のＡ／Ｄ変換装置から第２電圧生成手段としての増幅回路２２と加算回路２４とを削除すると共に、第１電圧生成手段を加算回路１４だけで構成し、この加算回路１４にて生成された第１電圧（Ｖｏｆｆ＋Ｖｉｎ）を、２系統に分離して、第１Ａ／Ｄ変換部１６及び第２Ａ／Ｄ変換部２６に入力するよう構成されている。

そして、本実施形態では、第１Ａ／Ｄ変換部１６を構成しているＲＤＬ３０の電源端子ＶＤＤＲと他のロジック回路の電源端子ＶＤＤＬには、第１入力手段としての信号経路を介して、第１電圧（Ｖｏｆｆ＋Ｖｉｎ）を印加すると共に、これらのグランド端子ＧＮＤＲ及びＧＮＤＬは、電位０Ｖのグランドに接地することにより、これら各部に、動作用の電源電圧としてアナログ入力信号Ｖｉｎを印加するようにされている。

また、第２Ａ／Ｄ変換部２６を構成しているＲＤＬ３０の電源端子ＶＤＤＲと他のロジック回路の電源端子ＶＤＤＬには、第２入力手段としての信号経路を介して、オフセット電圧Ｖｏｆｆの２倍の電圧（２・Ｖｏｆｆ）を印加し、これらのグランド端子ＧＮＤＲ及びＧＮＤＬには、第１電圧（Ｖｏｆｆ＋Ｖｉｎ）を印加することにより、これら各部の動作用の電源電圧が、オフセット電圧Ｖｏｆｆからアナログ入力信号Ｖｉｎを減じた第２電圧（Ｖｏｆｆ−Ｖｉｎ）となるようにしている。

従って、このＡ／Ｄ変換装置においても、Ａ／Ｄ変換特性が図４に示した理想特性（曲線）となり、上述した各Ａ／Ｄ変換装置と同様の効果を得ることができる。そして、本実施形態によれば、オフセット電圧Ｖｏｆｆからアナログ入力信号Ｖｉｎを減じた第２電圧を生成するための回路構成（増幅回路１２、２２及び加算回路２４）が不要となるため、上記各実施形態に比べて装置構成を簡素化して、Ａ／Ｄ変換装置の低コスト化を図ることができる。

なお、本実施形態のＡ／Ｄ変換装置は、第１実施形態のＡ／Ｄ変換装置と同様、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とを対称に配置（図５参照）したり、オフセット電圧Ｖｏｆｆ調整用の電圧調整回路２９を設けることによって、Ａ／Ｄ変換精度をより向上することができる。

また、本実施形態のＡ／Ｄ変換装置は、第１実施形態のＡ／Ｄ変換装置と同様、図１１に示したＡ／Ｄ変換装置をＡ／Ｄ変換ユニットとして複数設け、各Ａ／Ｄ変換ユニットによるＡ／Ｄ変換結果を加算するようにしても、或いは、第１Ａ／Ｄ変換部１６及び第２Ａ／Ｄ変換部２６を複数設けて、各Ａ／Ｄ変換部１６，２６から出力を加・減算するようにしても、Ａ／Ｄ変換の分解能を高めることができる。

また、本実施形態において、Ａ／Ｄ変換装置の構成を更に簡素化して、低コスト化を図るには、図１２（ａ）に示すように、第２Ａ／Ｄ変換部２６を削除して、図９（ａ）に示した第２実施形態のＡ／Ｄ変換装置と同様のラッチ回路４２、４３と、クロック信号ＣＫ１にて切り換えられる２つのスイッチ４８、４９を設け、スイッチ４８では、第１Ａ／Ｄ変換部１６の電源端子ＶＤＤＲ及びＶＤＤＬへの印加電圧を、第１電圧（Ｖｏｆｆ＋Ｖｉｎ）とオフセット電圧の２倍の電圧（２・Ｖｏｆｆ）とに交互に切り換え、スイッチ４９では、スイッチ４８の電圧切り換えに同期して、グランド端子ＧＮＤＲ及びＧＮＤＬへの印加電圧を、接地電位０Ｖと第１電圧（Ｖｏｆｆ＋Ｖｉｎ）とに交互に切り換えるようにすればよい。なお、この２つのスイッチ４８、４９は、本発明（詳しくは請求項１５）の入力切換手段に相当する。

また更に、図１２（ａ）に示したＡ／Ｄ変換装置に対して、図１０（ａ）に示したＡ／Ｄ変換装置と同様の逓倍回路４５、乗算器４６、及びスイッチ４７を設けるようにすれば、Ａ／Ｄ変換データＤＴ０をより早く更新することができるようになる。

以上、本発明を適用した各種Ａ／Ｄ変換装置を説明したが、本発明を適用したＡ／Ｄ変換装置によれば、Ａ／Ｄ変換の入出力特性を、原点０を通る理想的な比例直線にすることができることから、Ａ／Ｄ変換データを温度補正させるには、Ａ／Ｄ変換装置の周囲に図１３（ａ）に示す周辺回路を設けることで、Ａ／Ｄ変換データの温度補正を極めて簡単に行うことができる。

つまり、図１３（ａ）に示すように、上記各実施形態のＡ／Ｄ変換装置の周囲に、Ａ／Ｄ変換装置への入力電圧を、Ａ／Ｄ変換対象となるアナログ入力Ｖｉｎ（Ｖｓ）から、電圧値が既知の基準電圧Ｖｒに切り換えるスイッチ５２と、このスイッチ５２が基準電圧Ｖｒ側に切り換えられているときにＡ／Ｄ変換装置から出力されるＡ／Ｄ変換データＤＴｓを基準データＤＴｒとしてラッチするラッチ回路５４と、このスイッチ５２が通常のアナログ入力信号Ｖｉｎ側に切り換えられているときに、Ａ／Ｄ変換装置から出力されるＡ／Ｄ変換データＤＴｓをラッチ回路５４にてラッチされた基準データＤＴｒで除算することにより、最終的なＡ／Ｄ変換データＤＴ０を生成する除算回路５６とを設け、温度補正が必要なときに、適宜入力切換信号（ハイレベル）をスイッチ５２とラッチ回路５４に入力して、基準データを生成・ラッチさせれば、Ａ／Ｄ変換データの温度補正を正確に行うことができる。

なお、この理由は、図１３（ｂ）に示すように、本発明のＡ／Ｄ変換装置では、Ａ／Ｄ変換の入出力特性が原点０を通る理想的な比例直線となるため、温度変化によってその傾きが変化しても、基準電圧Ｖｒと被測定電圧Ｖｓとの比（Ｖｓ／Ｖｒ）は常に一定となるためである。

第１実施形態のＡ／Ｄ変換装置の構成を表すブロック図である。 Ａ／Ｄ変換部の構成を表すブロック図である。 遅延ユニットの構成例を表す説明図である。 Ａ／Ｄ変換部の入出力特性及び装置全体の入出力特性を表す説明図である。 ２つのＡ／Ｄ変換部の配置例を表す説明図である。 複数のＡ／Ｄ変換ユニットから構成されるＡ／Ｄ変換装置の構成例を表す説明図である。 複数のＡ／Ｄ変換部を用いてＡ／Ｄ変換装置を構成した例を表す説明図である。 図７に示したＡ／Ｄ変換装置の変形例を表す説明図である。 第２実施形態のＡ／Ｄ変換装置の構成及び動作を表す説明図である。 第２実施形態のＡ／Ｄ変換装置の変形例を表す説明図である。 第３実施形態のＡ／Ｄ変換装置の構成を表すブロック図である。 第３実施形態のＡ／Ｄ変換装置の変形例を表す説明図である。 実施形態のＡ／Ｄ変換装置で温度補正を行う際の構成例を表す説明図である。

符号の説明

２ａ〜２ｎ…Ａ／Ｄ変換ユニット、４…乗算器、５…加算器、６…減算器、７…制御回路、８，８ａ，８ｂ…加算器、１２，２２…増幅回路、１４，２４…加算回路、１６…第１Ａ／Ｄ変換部、２６…第２Ａ／Ｄ変換部、２９…電圧調整回路、３０…ＲＤＬ（リングディレイライン：パルス遅延回路）、３２…カウンタ、３４…ラッチ回路、３６…パルスセレクタ、３８…エンコーダ、３９…信号処理回路、４１，４７，４８，４９，５２…スイッチ、４２，４３，５４…ラッチ回路、４５…逓倍回路、４６…乗算器、５６…除算回路。

Claims (18)

1. 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
   予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路と、
   を用いてアナログ入力信号をＡ／Ｄ変換する方法であって、
   基準となるオフセット電圧に前記アナログ入力信号を加えた第１電圧、及び、該オフセット電圧から前記アナログ入力信号を減じた第２電圧をそれぞれ生成すると共に、
   該生成した第１電圧及び第２電圧を前記パルス遅延回路にそれぞれ入力することにより、前記符号化回路に前記第１電圧及び第２電圧を数値化させ、
   該数値化により得られた前記第１電圧の数値データと前記第２電圧の数値データとの差を、前記アナログ入力信号のＡ／Ｄ変換データとして求めることを特徴とするＡ／Ｄ変換方法。
2. 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
   予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路と、
   を用いてアナログ入力信号をＡ／Ｄ変換する方法であって、
   基準となるオフセット電圧に前記アナログ入力信号を加えた第１電圧を生成し、
   該生成した第１電圧を前記遅延ユニットの正の電源電圧として前記パルス遅延回路に入力することにより、前記符号化回路に第１電圧を数値化させると共に、
   前記第１電圧を前記遅延ユニットの負の電源電圧、前記オフセット電圧の２倍の電圧を前記遅延ユニットの正の電源電圧として、前記パルス遅延回路に入力することにより、前記符号化回路に前記オフセット電圧の２倍の電圧から前記第１電圧を減じた第２電圧を数値化させ、
   該数値化により得られた前記第１電圧の数値データと前記第２電圧の数値データとの差を、前記アナログ入力信号のＡ／Ｄ変換データとして求めることを特徴とするＡ／Ｄ変換方法。
3. 前記アナログ入力信号として基準電圧をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを、温度補正用の基準データとして記憶しておき、その後、前記アナログ入力信号のＡ／Ｄ変換データとして得られる数値データを該基準データで除算することにより、前記アナログ入力信号のＡ／Ｄ変換データを補正することを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換方法。
4. 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
   予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路と、
   を備えたＡ／Ｄ変換装置であって、
   基準となるオフセット電圧にＡ／Ｄ変換対象となるアナログ入力信号を加えた第１電圧を生成して、前記パルス遅延回路に入力することにより、前記符号化回路に前記第１電圧を数値化させる第１電圧生成手段と、
   前記オフセット電圧から前記アナログ入力信号を減じた第２電圧を生成して、前記パルス遅延回路に入力することにより、前記符号化回路に第２電圧を数値化させる第２電圧生成手段と、
   前記符号化回路により数値化された前記第１電圧の数値データと前記第２電圧の数値データとの差を演算する減算手段と、
   を備えたことを特徴とするＡ／Ｄ変換装置。
5. 前記パルス遅延回路と前記符号化回路とからなる２つのＡ／Ｄ変換部を備え、
   前記第１電圧生成手段は、前記２つのＡ／Ｄ変換部の一方である第１Ａ／Ｄ変換部のパルス遅延回路に前記第１電圧を入力し、
   前記第２電圧生成手段は、前記２つのＡ／Ｄ変換部の他方である第２Ａ／Ｄ変換部のパルス遅延回路に前記第２電圧を入力し、
   前記減算手段は、前記各Ａ／Ｄ変換部の符号化回路にて生成された数値データの差を演算することを特徴とする請求項４に記載のＡ／Ｄ変換装置。
6. 前記第１電圧生成手段及び前記第２電圧生成手段の少なくとも一方は前記オフセット電圧を調整可能に構成されていることを特徴とする請求項５に記載のＡ／Ｄ変換装置。
7. 前記第１Ａ／Ｄ変換部、前記第２Ａ／Ｄ変換部、前記第１電圧生成手段、前記第２電圧生成手段、及び前記減算手段からなるＡ／Ｄ変換ユニットを複数備えると共に、これら各Ａ／Ｄ変換ユニットにて得られたＡ／Ｄ変換データを加算する加算手段を備えたことを特徴とする請求項５又は請求項６に記載のＡ／Ｄ変換装置。
8. 前記第１電圧生成手段にて生成された第１電圧と、前記第２電圧生成手段にて生成された第２電圧とを、前記パルス遅延回路に間隔を空けて交互に入力することにより、前記符号化回路に各電圧を順次数値化させる入力切換手段を備え、
   前記減算手段は、前記符号化回路にて順次数値化される前後の数値データの差を演算することを特徴とする請求項４に記載のＡ／Ｄ変換装置。
9. 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
   予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路と、
   を備えたＡ／Ｄ変換装置であって、
   基準となるオフセット電圧にＡ／Ｄ変換対象となるアナログ入力信号を加えた第１電圧を生成する第１電圧生成手段と、
   該第１電圧生成手段にて生成された第１電圧を前記遅延ユニットの正の電源電圧として前記パルス遅延回路に入力することにより、前記符号化回路に第１電圧を数値化させる第１入力手段と、
   前記第１電圧生成手段にて生成された第１電圧を前記遅延ユニットの負の電源電圧、前記オフセット電圧の２倍の電圧を前記遅延ユニットの正の電源電圧として、前記パルス遅延回路に入力することにより、前記符号化回路に前記オフセット電圧の２倍の電圧から前記第１電圧を減じた第２電圧を数値化させる第２入力手段と、
   前記符号化回路により数値化された前記第１電圧の数値データと前記第２電圧の数値データとの差を演算する減算手段と、
   を備えたことを特徴とするＡ／Ｄ変換装置。
10. 前記第１入力手段は、前記第１電圧を正の電源電圧として前記符号化回路にも入力し、
    前記第２入力手段は、前記第１電圧を負の電源電圧として前記符号化回路にも入力すると共に、前記オフセット電圧の２倍の電圧を正の電源電圧として前記符号化回路にも入力することを特徴とする請求項９に記載のＡ／Ｄ変換装置。
11. 前記パルス遅延回路と前記符号化回路とからなる２つのＡ／Ｄ変換部を備え、
    前記第１入力手段は、前記２つのＡ／Ｄ変換部の一方である第１Ａ／Ｄ変換部のパルス遅延回路に対し、前記第１電圧を前記遅延ユニットの正の電源電圧として入力し、
    前記第２入力手段は、前記２つのＡ／Ｄ変換部の他方である第２Ａ／Ｄ変換部のパルス遅延回路に対し、前記第１電圧を前記遅延ユニットの負の電源電圧、前記オフセット電圧の２倍の電圧を前記遅延ユニットの正の電源電圧として入力し、
    前記減算手段は、前記各Ａ／Ｄ変換部の符号化回路にて生成された数値データの差を演算することを特徴とする請求項９又は請求項１０に記載のＡ／Ｄ変換装置。
12. 前記第１Ａ／Ｄ変換部、前記第２Ａ／Ｄ変換部、前記第１電圧生成手段、前記第１入力手段、前記第２入力手段、及び前記減算手段からなるＡ／Ｄ変換ユニットを複数備えると共に、これら各Ａ／Ｄ変換ユニットにて得られたＡ／Ｄ変換データを加算する加算手段を備えたことを特徴とする請求項１１に記載のＡ／Ｄ変換装置。
13. 前記第１Ａ／Ｄ変換部及び前記第２Ａ／Ｄ変換部をそれぞれ複数備えると共に、
    該複数の第１Ａ／Ｄ変換部にて数値化された第１電圧の数値データ、及び、該複数の第２Ａ／Ｄ変換部にて数値化された第２電圧の数値データを、それぞれ加算する２つの加算手段を備え、
    前記減算手段は、前記各加算手段にて加算された数値データの差を演算することを特徴とする請求項５又は請求項６又は請求項１１に記載のＡ／Ｄ変換装置。
14. 前記第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部とは、同一構成であり、しかも、同一基板上に、前記パルス遅延回路同士が最も接近し、且つ、構成部品が線対称となるように組み付けられていることを特徴とする請求項５〜請求項７及び請求項１１〜請求項１３のうちの何れか１項に記載のＡ／Ｄ変換装置。
15. 前記パルス遅延回路に前記第１入力手段からの電圧を入力して前記符号化回路に第１電圧を数値化させるか、或いは前記パルス遅延回路に前記第２入力手段からの電圧を入力して前記符号化回路に第２電圧を数値化させるかを、間隔を空けて交互に切り換える入力切換手段を備え、
    前記減算手段は、前記符号化回路にて順次数値化される前後の数値データの差を演算することを特徴とする請求項９又は請求項１０に記載のＡ／Ｄ変換装置。
16. 前記入力切換手段は、Ａ／Ｄ変換対象となるアナログ入力信号の変動周期の４分の１以下の周期で前記パルス遅延回路への電圧入力を切り換えることを特徴とする請求項８又は請求項１５に記載のＡ／Ｄ変換装置。
17. 外部からの指令に従い当該Ａ／Ｄ変換装置に基準電圧を入力してＡ／Ｄ変換させる基準電圧入力手段と、
    当該Ａ／Ｄ変換装置が前記基準電圧をＡ／Ｄ変換した際に得られたＡ／Ｄ変換データを、温度補正用の基準データとしてラッチするラッチ手段と、
    前記減算手段から出力されるＡ／Ｄ変換データを前記ラッチ手段にラッチされた基準データで除算することにより、前記Ａ／Ｄ変換データを補正する補正手段と、
    を備えたことを特徴とする請求項４〜請求項１６の何れかに記載のＡ／Ｄ変換装置。
18. 前記オフセット電圧は、前記パルス遅延回路と前記符号化回路とで実現されるＡ／Ｄ変換の入出力特性を２次関数で近似可能な電圧範囲内の略中心の電圧値に設定されていることを特徴とする請求項４〜請求項１７の何れかに記載のＡ／Ｄ変換装置。

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