JP5973893B2 - サブレンジング型a/d変換器 - Google Patents
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Description
請求項2にかかる発明は、請求項1に記載のサブレンジング型A/D変換器において、前記複数の電圧電流変換器の個々の出力側と前記電流加算回路の入力側との間に個々に挿入され、又は前記電流加算回路の出力側と前記下位ビット決定用A/D変換器の入力側との間に挿入され、入力する電流を所定のクロック周期ごとに、第1の保持手段と第2の保持手段に交互に保持させ、前記第1の保持手段に電流を入力するときは前記第2の保持手段から電流を出力し、前記第2の保持手段に電流を入力するときは前記第1の保持手段から電流を出力する、電流サンプルホールド回路を備えたことを特徴とする。
請求項3にかかる発明は、請求項1又は2に記載のサブレンジング型A/D変換器において、前記第2の参照電圧生成回路は、前記第1の参照電圧生成回路と共通又は独立に設けられると共に、前記第2の参照電圧の各電圧をそれぞれK個(Kは2以上の正の整数)に分割したK個のサブ参照電圧を生成するサブ参照電圧生成部分を備え、前記電圧電流変換器は、前記サブ参照電圧が入力し出力が共通接続されたK個のサブ電圧電流変換器で構成されていることを特徴とする。
請求項4にかかる発明は、請求項1、2又は3に記載のサブレンジング型A/D変換器において、出力電流が加算されるよう選択される前記2以上の電圧電流変換器の個数を外部設定する設定回路を備えていることを特徴とする。
請求項5にかかる発明は、請求項1、2、3又は4に記載のサブレンジング型A/D変換器において、前記下位ビット決定用A/D変換器は、前記ビット数Lに対して冗長ビットが設定されていることを特徴とする。
図1に本発明のサブレンジング型A/D変換器の構成を示す。図1において、100は2M−1個(Mは上位ビットのビット数)の参照電圧を生成するための複数の抵抗からなる抵抗アレー、200は抵抗アレー100で生成された互いに異なる個々の参照電圧と入力端子1の入力電圧Vinとを比較する2M−1個の電圧比較器からなる電圧比較器アレー、300は電圧比較器アレー200の出力値を入力して、上位Mビットのデジタル信号を生成する上位ビット用エンコーダである。抵抗アレー100は、高電圧端子2と低電圧端子3との間に接続され、両端子2,3の間の電圧を2M−1個に均等分圧した電圧を参照電圧として生成する参照電圧生成回路を構成する。以上の抵抗アレー100、電圧比較器アレー200、および上位ビット用エンコーダ300によって、フラッシュ型の上位ビット決定用A/D変換器が構成される。
図3に本発明の第1の実施例のサブレンジング型A/D変換器を示す。ここでは、上位ビット数を6、下位ビット数を4とし、全体で10ビットの分解能を達成するものとする。図4(a)〜(c)は、入力電圧Vinが入力端子1に入力することで、フラッシュ型の上位ビット決定用A/D変換器のうちの1番目〜31番目の電圧比較器20001〜20031の出力が「1」で、32番目〜63番目の電圧比較器20032〜20063の出力が「0」であるような例を示している。この場合は、31番目の電圧電流変換器40031の出力電流と32番目の電圧電流変換器40032の出力電流を、スイッチ選択信号S1により、電流スイッチアレー500のスイッチ50031,50032をONさせることで選択して加算し、電流サンプルホールド回路600で保持してから、下位ビット決定用A/D変換器700に入力する。なお、下位ビット決定用A/D変換器700は、520mV〜680mVの160mVの幅を、4ビット(1ステップが10mVで16ステップ)でデジタル化するものとする。なお、後述するが、下位の電圧範囲(520mV〜680mV)は便宜的なもので、実際の電圧値を示すものではない。
ところで、上記したように、スイッチ選択信号S1によって31番目と32番目の電流電圧変換器30031,30032が選択されたとき、参照電圧はそれぞれVref31=595mV、Vref32=605mVであるが、仮に、このとき入力電圧Vin=592.5mVであった場合、本実施例では、参照電圧はそれぞれVref30=585mV、Vref31=595mVとなる筈である。しかしながら抵抗素子の特性や、電圧比較器アレーなどの出来の変動など実際の回路特性の変動による影響から、参照電圧が入力電圧を挟む範囲とは異なる範囲が上位A/D変換器によって選択される場合がある。例えば1つ上隣Vref31=595mV,Vref32=605mVが選択される、といった状況である。このとき、その入力電圧が、参照電圧Vref31,Vref32の範囲内から外れているので、下位ビット決定用A/D変換器700では正しくA/D変換ができない。
図8(a)にNMOSトランジスタM1〜M3からなる一対の差動回路で構成した最も簡単な電圧電流変換器410を示す。図8(b)はその電圧電流変換器410の電圧電流変換特性を示し、図8(c)はその電圧電流変換器410のトランスコンダクタンス特性を示す。
図14(a)に電流サンプルホールド回路600の基本構成を示す。この電流サンプルホールド回路600は、ゲートとドレインが共通接続されたNMOSトランジスタM31と、そのトランジスタM31のドレインがスイッチ610によって選択的にゲートに接続され、入力電流をゲート容量に電圧として保持する第1,第2の電流保持手段としてのNMOSトランジスタM32,M33と、そのトランジスタM32,M33の一方のドレイン電流を取り出すスイッチ620とで構成されている。スイッチ610と620は、逆相でクロックCLKの周期毎に切り替わり、そのたびに入力電流をその周期毎にサンプリングした出力電流が切り替わる。
図15に、スイッチ選択信号S1を生成するスイッチ選択信号生成回路310を示す。311は一方の入力を反転してから論理和をとる2入力アンドゲート、312は2入力アンドゲート、313は2入力オアゲートである。この例では、図10に示した場合と同様に、広い差動入力電圧範囲において、一定のトランスコンダクタンスを達成するため、サブ電圧電流変換器を4つ選択している。すなわち、「1」(=ON)となる電流スイッチは必ず4つ選択される。例えば、図15の回路では、−1番目〜36番目の電圧比較器出力が「1」で、37番目〜65番目の電圧比較器出力が「0」の場合、−1番目〜34番目の電流スイッチと39番目〜68番目の電流スイッチが「0」で、35から38番目の4つの電流スイッチが「1」になる。このように、「1」から「0」への変化位置(電流スイッチ36,37)とその上下(電流スイッチ35,38)の電流スイッチを「1」にする回路になっている。
200,200A,200B:電圧比較器アレー
300,300A,300B:上位ビット用エンコーダ、310:スイッチ選択信号生成回路
400,400A,400B:電圧電流変換器アレー、410,420,430,450,460:電圧電流変換器、440:プリアンプ
500,500A,500B:電流スイッチアレー
600:電流サンプルホールド回路、610,620:スイッチ
700,700A:下位ビット決定用A/D換器
800:演算器
900:加算器
Claims (5)
- 同一電圧差で離間した互いに異なる複数の第1の参照電圧を生成する第1の参照電圧生成回路と、該第1の参照電圧生成回路で生成された前記複数の個々の第1の参照電圧と入力電圧とを比較する複数の電圧比較器からなる電圧比較器アレーと、前記複数の電圧比較器の出力値を取り込んでビット数がM(Mは2以上の整数)の上位ビットのコードを生成する上位ビット用エンコーダと、を備える上位ビット決定用A/D変換器、
同一電圧差で離間した互いに異なる複数の第2の参照電圧を生成する第2の参照電圧生成回路と、該第2の参照電圧生成回路から生成された複数の個々の第2の参照電圧と前記入力電圧とを比較してその差電圧に応じた大きさと極性の電流を生成する複数の電圧電流変換器からなる電圧電流変換器アレーと、前記複数の電圧電流変換器のうちの2以上の電圧電流変換器の出力電流を前記複数の電圧比較器の出力値の組み合わせに応じて選択して加算して出力する電流加算回路と、を備える下位ビット用アナログ信号生成回路、
および、該下位ビット用アナログ信号生成回路で生成された下位ビット用アナログ信号を入力してビット数がL(Lは2以上の整数)の下位ビットのコードを生成する下位ビット決定用A/D変換器、
を有することを特徴とするサブレンジング型A/D変換器。 - 請求項1に記載のサブレンジング型A/D変換器において、
前記複数の電圧電流変換器の個々の出力側と前記電流加算回路の入力側との間に個々に挿入され、又は前記電流加算回路の出力側と前記下位ビット決定用A/D変換器の入力側との間に挿入され、入力する電流を所定のクロック周期ごとに、第1の保持手段と第2の保持手段に交互に保持させ、前記第1の保持手段に電流を入力するときは前記第2の保持手段から電流を出力し、前記第2の保持手段に電流を入力するときは前記第1の保持手段から電流を出力する、電流サンプルホールド回路を備えたことを特徴とするサブレンジング型A/D変換器。 - 請求項1又は2に記載のサブレンジング型A/D変換器において、
前記第2の参照電圧生成回路は、前記第1の参照電圧生成回路と共通又は独立に設けられると共に、前記第2の参照電圧の各電圧をそれぞれK個(Kは2以上の正の整数)に分割したK個のサブ参照電圧を生成するサブ参照電圧生成部分を備え、
前記電圧電流変換器は、前記サブ参照電圧が入力し出力が共通接続されたK個のサブ電圧電流変換器で構成されている、
ことを特徴とするサブレンジング型A/D変換器。 - 請求項1、2又は3に記載のサブレンジング型A/D変換器において、
出力電流が加算されるよう選択される前記2以上の電圧電流変換器の個数を外部設定する設定回路を備えていることを特徴とするサブレンジング型A/D変換器。 - 請求項1、2、3又は4に記載のサブレンジング型A/D変換器において、
前記下位ビット決定用A/D変換器は、前記ビット数Lに対して冗長ビットが設定されていることを特徴とするサブレンジング型A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012260494A JP5973893B2 (ja) | 2012-11-29 | 2012-11-29 | サブレンジング型a/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012260494A JP5973893B2 (ja) | 2012-11-29 | 2012-11-29 | サブレンジング型a/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014107769A JP2014107769A (ja) | 2014-06-09 |
JP5973893B2 true JP5973893B2 (ja) | 2016-08-23 |
Family
ID=51028885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012260494A Active JP5973893B2 (ja) | 2012-11-29 | 2012-11-29 | サブレンジング型a/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5973893B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106856405B (zh) * | 2015-12-08 | 2019-10-18 | 清华大学 | 一种开关电流装置及基于该装置的数模转换器 |
JP6800545B2 (ja) * | 2018-04-10 | 2020-12-16 | 東芝情報システム株式会社 | Ad変換装置及びad変換方法 |
CN114077214B (zh) * | 2020-08-21 | 2023-11-14 | 北京机械设备研究所 | 一种火工品装置的在线测试设备及使用方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03274918A (ja) * | 1990-03-26 | 1991-12-05 | Mitsubishi Electric Corp | A/dコンバータ |
JPH05110437A (ja) * | 1991-10-15 | 1993-04-30 | Mitsubishi Electric Corp | 直並列形a/d変換回路 |
JPH0774635A (ja) * | 1993-07-02 | 1995-03-17 | Mitsubishi Electric Corp | アナログ・デジタル変換装置 |
JP4681622B2 (ja) * | 2008-01-29 | 2011-05-11 | 国立大学法人 鹿児島大学 | Ad変換器 |
-
2012
- 2012-11-29 JP JP2012260494A patent/JP5973893B2/ja active Active
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Publication number | Publication date |
---|---|
JP2014107769A (ja) | 2014-06-09 |
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