JP2003273735A - Ａ／ｄ変換方法及び装置 - Google Patents

Ａ／ｄ変換方法及び装置

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JP2003273735A JP2002067161A JP2002067161A JP2003273735A JP 2003273735 A JP2003273735 A JP 2003273735A JP 2002067161 A JP2002067161 A JP 2002067161A JP 2002067161 A JP2002067161 A JP 2002067161A JP 2003273735 A JP2003273735 A JP 2003273735A
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Takayoshi Honda
隆芳 本多
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/12—Analogue/digital converters
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    • H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
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Abstract

(57)【要約】 【課題】 構成が簡単なＡ／Ｄ変換器を用いて、アナロ
グ信号を高速且つ高精度にデジタル値に変換するＡ／Ｄ
変換方法及び装置を提供する。 【解決手段】 Ａ／Ｄ変換装置は、リング遅延線１０Ａ
〜１０Ｄと、リング遅延線１０内でのパルス信号の到達
位置を検出するパルスセレクタ１４Ａ〜１４Ｄと、検出
された到達位置をａビットのデジタル値に変換するエン
コーダ１６Ａ〜１６Ｄと、リング遅延線１０Ａ〜１０Ｄ
内でのパルス信号の周回回数をカウントするｂビットの
カウンタ１８Ａ〜１８Ｄと、カウンタ１８Ａ〜１８Ｄに
よるカウント結果をラッチするラッチ回路１９Ａ〜１９
Ｄとからなる４つＡ／Ｄ変換部２Ａ〜２Ｄを備える。そ
して、制御回路６は、Ａ／Ｄ変換部２Ａ〜２Ｄにより得
られたデジタル値を信号処理回路４に出力させ、信号処
理回路４は、各デジタル値を加算して、元のデジタル値
よりもビット数の大きいデジタル値を算出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル値に変換するＡ／Ｄ変換方法及び装置に関する。
【０００２】
【従来の技術】従来より、構成が簡単で高分解能のデジ
タル値が得られるＡ／Ｄ変換器として、例えば、特開平
５−２５９９０７号公報に開示されているように、各種
ゲート回路からなる複数の遅延素子をリング状に接続し
てなる遅延線に対して、電源電圧としてＡ／Ｄ変換対象
となるアナログ信号を供給すると共に、伝送用のパルス
信号を入力することにより、遅延線内で、各遅延素子の
遅延時間に対応した速度でパルス信号を周回させ、その
パルス信号の周回中、所定時間内に遅延線内でパルス信
号が通過した遅延素子の個数をカウントすることによ
り、アナログ信号をデジタル値に変換するＡ／Ｄ変換器
が知られている。
【０００３】このＡ／Ｄ変換器は、遅延素子の遅延時間
が電源電圧に応じて変化するのを利用したものであり、
アナログ信号を電源電圧として遅延線を構成する各遅延
素子に供給することで、遅延線内を周回するパルス信号
の移動速度をアナログ信号にて変調し、その移動速度
を、所定時間内にパルス信号が通過した遅延素子の個数
をカウントすることにより測定し、その測定結果（カウ
ント値）をＡ／Ｄ変換後のデジタル値として出力する。
【０００４】そして、このＡ／Ｄ変換器によれば、遅延
線内でパルス信号が通過した遅延素子の個数を測定する
際の時間に応じて、得られるデジタル値の電圧分解能を
設定でき、Ａ／Ｄ変換結果であるデジタル値の電圧分解
能を高めるためには、Ａ／Ｄ変換の時間を長くすればよ
いことから、高精度なＡ／Ｄ変換を実現し得るＡ／Ｄ変
換器を簡単な構成で安価に提供できることになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記Ａ
／Ｄ変換器は、積分型Ａ／Ｄ変換器の一つであるため、
Ａ／Ｄ変換の時間を長くすればするほど、得られるデジ
タル値の電圧分解能を高くすることはできるものの、得
られるデジタル値は、アナログ信号の変動成分を積分し
たものとなってしまう。
【０００６】このため、上記Ａ／Ｄ変換器では、Ａ／Ｄ
変換すべきアナログ信号が変動する場合に、得られるデ
ジタル値にその変動量を反映させることができず、例え
ば、特開平９−２１３４４号公報に開示されたＡ／Ｄ変
換装置のように、高速且つ高分解能が要求されるＡ／Ｄ
変換装置には利用することができなかった。
【０００７】つまり、特開平９−２１３４４号公報に
は、ノックセンサからの信号を一定時間毎の周期でＡ／
Ｄ変換すると共に、エアフロセンサからの信号をエンジ
ンのクランク軸が１０°回転する毎の周期でＡ／Ｄ変換
するＡ／Ｄ変換装置が開示されているが、このようなＡ
／Ｄ変換装置において、高分解能のデジタル値を得るた
めに、上記のような積分型のＡ／Ｄ変換器を利用する
と、エンジンの高回転時等、Ａ／Ｄ変換に利用できる時
間が短くなった際に、正常なＡ／Ｄ変換ができなくなっ
てしまうという問題が生じるのである。
【０００８】尚、上記のような積分型のＡ／Ｄ変換器に
おいて、Ａ／Ｄ変換を高速に行うようにするには、Ａ／
Ｄ変換に利用する時間を短くすればよいが、この時間を
短くすると、得られるデジタル値の電圧分解能が粗くな
り、Ａ／Ｄ変換の精度を確保できなくなる、という問題
が生じる。
【０００９】このため、従来、Ａ／Ｄ変換の速度と精度
とが要求されるＡ／Ｄ変換装置では、上記のような積分
型のＡ／Ｄ変換器に比べて構成が複雑で高価な逐次比較
型或いは並列型のＡ／Ｄ変換器が用いられており、Ａ／
Ｄ変換装置の小型化・コストダウンの妨げになってい
た。
【００１０】本発明は、こうした問題に鑑みなされたも
のであり、上述した積分型のＡ／Ｄ変換器のように、構
成が簡単なＡ／Ｄ変換器を用いて、アナログ信号を高速
且つ高精度にデジタル値に変換するＡ／Ｄ変換方法及び
装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１記載のＡ／Ｄ変換方法によれば、
複数のＡ／Ｄ変換手段を用いてアナログ信号をｍビット
のデジタル値に変換し、各Ａ／Ｄ変換手段によって得ら
れた複数のデジタル値を加算又は平均化することによ
り、各Ａ／Ｄ変換手段で得られるデジタル値よりもビッ
ト数が大きいｎビットのデジタル値を算出する。
【００１２】つまり、このＡ／Ｄ変換方法では、複数の
Ａ／Ｄ変換手段を用いてアナログ信号をＡ／Ｄ変換した
場合、各Ａ／Ｄ変換手段の特性のばらつきによって、各
Ａ／Ｄ変換手段にて得られるデジタル値の下位のビット
データにばらつきが生じることに着目し、複数のＡ／Ｄ
変換手段により得られたデジタル値を加算又は平均化す
ることにより、一つのＡ／Ｄ変換手段で得られるデジタ
ル値よりも高分解能のデジタル値を生成するようにして
いるのである。
【００１３】このため、このＡ／Ｄ変換方法によれば、
Ａ／Ｄ変換手段として、比較的安価に実現し得る低分解
能のＡ／Ｄ変換器を用いることにより、高分解能のＡ／
Ｄ変換装置を実現できることになり、延いては、高速且
つ高分解能のＡ／Ｄ変換装置を低コストで提供できるよ
うになる。
【００１４】尚、本発明方法において、一つのＡ／Ｄ変
換手段にて得られるｍビットのデジタル値から、このデ
ジタル値よりも高分解能のｎビットのデジタル値を生成
するには、請求項２に記載のように、２(n-m) 個、若し
くはそれ以上のＡ／Ｄ変換手段を用いるようにすればよ
く、Ａ／Ｄ変換手段の個数を多くすればする程、得られ
るデジタル値の電圧分解能を高めることができるが、Ａ
／Ｄ変換手段の個数を多くすれば、コストアップにつな
がることから、Ａ／Ｄ変換手段の個数を多くしてＡ／Ｄ
変換装置の高分解能化を図るにも限界がある。
【００１５】そこで、使用するＡ／Ｄ変換手段の個数を
できるだけ少ない２個或いは４個に制限して、得られる
デジタル値の電圧分解能を高めるには、請求項３に記載
のように、アナログ信号を所定期間サンプルホールド
し、そのサンプルホールド期間中に、サンプルホールド
したアナログ信号を各Ａ／Ｄ変換手段を用いて夫々複数
回Ａ／Ｄ変換し、各Ａ／Ｄ変換手段による複数回のＡ／
Ｄ変換によって得られたデジタル値を加算又は平均化す
ることにより、ｎビットのデジタル値を算出するように
するとよい。
【００１６】つまり、このようにすれば、ｍビットのデ
ジタル値の加算又は平均化によりｎビットのデジタル値
を生成するために、ｍビットのＡ／Ｄ変換手段を２
(n-m) 個以上使用する必要がなく、使用するＡ／Ｄ変換
手段の個数をより少なくして、Ａ／Ｄ変換装置の高分解
能化に伴い生じるコストアップを抑制できる。
【００１７】一方、本発明方法において使用するＡ／Ｄ
変換手段としては、上述した積分型のＡ／Ｄ変換器であ
っても、逐次比較型或いは並列型のＡ／Ｄ変換器であっ
てもよいが、本発明方法を実際に実現するには、構成が
簡単で安価に実現し得る積分型のＡ／Ｄ変換器を用いる
ことが望ましい。
【００１８】また、積分型のＡ／Ｄ変換器には、上述し
た遅延線を利用するものと、アナログ信号と基準電圧と
を用いてコンデンサを充・放電させ、その充・放電時の
時間からアナログ信号をデジタル値に変換するものが知
られているが、いずれのものでも、Ａ／Ｄ変換に使用す
る時間を長くすればする程、得られるデジタル値のビッ
ト数を大きくして、そのデジタル値の電圧分解能を高め
ることができる。
【００１９】このため、請求項１〜請求項３に記載のＡ
／Ｄ変換方法においては、Ａ／Ｄ変換手段として、所望
のＡ／Ｄ変換速度が得られる範囲内でＡ／Ｄ変換に要す
る時間を長くした積分型のＡ／Ｄ変換器を用いるように
するとよいのであるが、この場合、全てのＡ／Ｄ変換手
段を同一のＡ／Ｄ変換器にて構成すると、装置全体の回
路規模が大きくなって、Ａ／Ｄ変換装置の大型化を招く
ことが考えられる。
【００２０】そこで、Ａ／Ｄ変換手段として、積分型の
Ａ／Ｄ変換器を用いる場合には、請求項４に記載のＡ／
Ｄ変換方法のように、アナログ電圧をｂビットの上位側
とａビットの下位側とからなるｍビット（ｍ＝ｂ＋ａ）
のデジタル値に変換する積分型の第１Ａ／Ｄ変換手段
と、アナログ電圧をａビットのデジタル値に変換する積
分型の第２Ａ／Ｄ変換手段とを用いて、アナログ信号を
同タイミングでＡ／Ｄ変換させ、そのＡ／Ｄ変換によっ
て得られたｍビットのデジタル値の下位ａビットとａビ
ットのデジタル値とを加算又は平均化することにより、
ａビットのデジタル値よりもビット数が大きいｃビット
のデジタル値を算出し、このｃビットのデジタル値を下
位側、ｍビットのデジタル値の上位ｂビットを上位側と
するｎビット（ｎ＝ｂ＋ｃ）のデジタル値を生成するよ
うにするとよい。
【００２１】つまり、このようにすれば、最終的に得ら
れるデジタル値の上位ｂビットについては、第１Ａ／Ｄ
変換手段だけを用いて生成できることになり、第２Ａ／
Ｄ変換手段では、デジタル値の上位ｂビットを生成する
必要がないため、第２Ａ／Ｄ変換手段の構成を第１Ａ／
Ｄ変換手段よりも簡素化して、装置全体の回路規模を小
さくすることが可能となる。
【００２２】尚、請求項４に記載のＡ／Ｄ変換方法にお
いて、第１Ａ／Ｄ変換手段と第２Ａ／Ｄ変換手段とを夫
々１個用いるようにしてもよく、或いは、第２Ａ／Ｄ変
換手段については複数用いるようにしてもよい。即ち、
各Ａ／Ｄ変換手段を夫々１個用いた場合には、最終的に
得られるデジタル値のビット数ｎを第１Ａ／Ｄ変換手段
で得られるビット数ｍよりも１ビット増加させることが
でき、第２Ａ／Ｄ変換手段を３個或いは７個にすれば、
最終的に得られるデジタル値のビット数ｎを第１Ａ／Ｄ
変換手段で得られるビット数ｍよりも２ビット或いは３
ビット増加させることができる。
【００２３】つまり、請求項４に記載のＡ／Ｄ変換方法
においては、第２Ａ／Ｄ変換手段の個数を「２(n-m) −
１」個、若しくはそれ以上にすれば、第１Ａ／Ｄ変換手
段にて得られるｍビットのデジタル値よりもビット数の
大きいｎビットのデジタル値を得ることができる。
【００２４】次に、請求項５に記載のＡ／Ｄ変換装置
は、請求項１記載のＡ／Ｄ変換方法に則ってアナログ信
号をデジタル値に変換する装置であり、制御手段が、複
数のＡ／Ｄ変換手段に対して、アナログ信号を同タイミ
ングでＡ／Ｄ変換させ、演算手段が、各Ａ／Ｄ変換手段
のＡ／Ｄ変換動作によって得られたデジタル値を加算又
は平均化することにより、各Ａ／Ｄ変換手段で得られる
デジタル値よりもビット数が大きいｎビットのデジタル
値を算出する。
【００２５】よって、請求項５に記載のＡ／Ｄ変換装置
によれば、請求項１記載のＡ／Ｄ変換方法に従い、高速
且つ高分解能のＡ／Ｄ変換装置を低コストで実現できる
ことになる。また、請求項６記載のＡ／Ｄ変換装置は、
請求項５に記載の装置に、Ａ／Ｄ変換手段を２(n-m) 個
以上設け、演算手段が、これら各Ａ／Ｄ変換手段によっ
て得られた２(n-m) 個以上のデジタル値に基づきｎビッ
トのデジタル値を算出するようにようにしたものであ
る。
【００２６】このため、請求項６記載のＡ／Ｄ変換装置
によれば、請求項２記載のＡ／Ｄ変換方法に従って、各
Ａ／Ｄ変換手段によって得られたｍビットのデジタル値
から、ｎビットのデジタル値を確実に生成できることに
なる。次に、請求項７記載のＡ／Ｄ変換装置は、請求項
５記載の装置に、Ａ／Ｄ変換対象となるアナログ信号を
サンプルホールドして各Ａ／Ｄ変換手段に入力するサン
プルホールド手段を設け、制御手段が、そのサンプルホ
ールド手段によるアナログ信号のサンプルホールド期間
中に、各Ａ／Ｄ変換手段を夫々複数回動作させ、演算手
段が、各Ａ／Ｄ変換手段の複数回のＡ／Ｄ変換動作によ
って得られたデジタル値を加算又は平均化することによ
り、ｎビットのデジタル値を算出するようにしたもので
ある。
【００２７】このため、請求項７記載のＡ／Ｄ変換装置
によれば、請求項３記載のＡ／Ｄ変換方法に従って、ア
ナログ信号をｎビットのデジタル値にＡ／Ｄ変換するこ
とができることになり、そのＡ／Ｄ変換に使用するＡ／
Ｄ変換手段の個数を少なくして、装置の小型化及びコス
トダウンを図ることができる。
【００２８】ここで、上記請求項５〜請求項７に記載の
Ａ／Ｄ変換装置は、夫々、請求項１〜請求項３に記載の
Ａ／Ｄ変換方法を実現するように構成されたものである
が、これら各Ａ／Ｄ変換装置において、各Ａ／Ｄ変換手
段として上述した積分型のＡ／Ｄ変換器を用いる際に
は、請求項８に記載のように、各Ａ／Ｄ変換手段を、電
源電圧として供給されるアナログ信号に応じて遅延時間
が変化する複数の遅延素子を順に接続してなる遅延線
と、その遅延線内でパルス信号が通過した遅延素子の個
数を検出し、その検出結果をｍビットのデジタル値とし
て出力する検出手段とから構成し、制御手段を、各Ａ／
Ｄ変換手段の遅延線に同時にパルス信号を入力して、各
遅延線内でパルス信号を伝送させると共に、その後、所
定時間が経過するまで検出手段を動作させ、所定時間が
経過したタイミングで、検出手段から演算手段へのデジ
タル値を出力させるように構成すればよい。
【００２９】また、この場合、各Ａ／Ｄ変換手段を構成
する遅延線には、単に遅延素子を順に接続したものを使
用してもよいが、このような遅延線では、Ａ／Ｄ変換に
利用できる時間が長くなればなるほど、遅延線を構成す
る遅延素子の数を増加させる必要があることから、各Ａ
／Ｄ変換手段を構成する遅延線としては、請求項９に記
載のように、複数の遅延素子をリング状に接続してなる
リング遅延線にて構成し、検出手段が、そのリング遅延
線内でのパルス信号の周回回数と、リング遅延線内での
パルス信号の到達位置とから、所定時間内にパルス信号
が通過した遅延素子の個数を検出するようにするとよ
い。
【００３０】つまり、このようにすれば、遅延線を構成
する遅延素子の数を少なくしても、Ａ／Ｄ変換に利用す
る時間（換言すれば遅延線内でパルス信号を伝送させる
時間）を任意に設定できることになり、請求項８記載の
Ａ／Ｄ変換装置を小型化できる。
【００３１】一方、請求項１０〜１７に記載のＡ／Ｄ変
換装置は、請求項４に記載のＡ／Ｄ変換方法を実現する
のに好適なＡ／Ｄ変換装置に関するものである。即ち、
まず、請求項１０に記載のＡ／Ｄ変換装置には、アナロ
グ電圧をｂビットの上位側とａビットの下位側とからな
るｍビット（ｍ＝ｂ＋ａ）のデジタル値に変換する積分
型の第１Ａ／Ｄ変換手段と、アナログ電圧をａビットの
デジタル値に変換する積分型の第２Ａ／Ｄ変換手段とが
備えられ、アナログ信号のＡ／Ｄ変換時には、制御手段
が、これら各Ａ／Ｄ変換手段に対して、アナログ信号を
同タイミングでＡ／Ｄ変換させ、演算手段が、第１Ａ／
Ｄ変換手段から出力されるｍビットのデジタル値の下位
ａビットと、第２Ａ／Ｄ変換手段から出力されるａビッ
トのデジタル値とを加算又は平均化することにより、ａ
ビットのデジタル値よりもビット数が大きいｃビットの
デジタル値を算出する。そして、このＡ／Ｄ変換装置か
らは、演算手段にて算出されたｃビットのデジタル値を
下位側、第１Ａ／Ｄ変換手段から出力されるｍビットの
デジタル値の上位ｂビットを上位側とするｎビット（ｎ
＝ｂ＋ｃ）のデジタル値が出力される。
【００３２】よって、請求項１０に記載のＡ／Ｄ変換装
置によれば、請求項４記載のＡ／Ｄ変換方法に従い、高
速且つ高分解能のＡ／Ｄ変換装置を低コストで実現でき
ると共に、装置全体の回路規模を小さくして、Ａ／Ｄ変
換装置の小型化を図ることができる。
【００３３】次に、請求項１１に記載のＡ／Ｄ変換装置
は、積分型のＡ／Ｄ変換手段として、遅延線を利用して
アナログ信号をデジタル値に変換するＡ／Ｄ変換手段を
用いるものであり、請求項４（或いは請求項１０）に記
載の第１Ａ／Ｄ変換手段として、電源電圧として供給さ
れるアナログ信号に応じて遅延時間が変化する複数の遅
延素子をリング状に接続することにより構成され、その
複数の遅延素子の一つである起動用の遅延素子に入力さ
れたパルス信号を周回させる第１遅延線と、この第１遅
延線内でのパルス信号の周回回数をカウントし、そのカ
ウント結果をｂビットのデジタル値として出力するカウ
ント手段と、起動用の遅延素子を基準として第１遅延線
内でパルス信号が到達した遅延素子の位置を検出し、そ
の検出結果をａビットのデジタル値として出力する第１
位置検出手段とを備える。
【００３４】また、請求項４（或いは請求項１０）に記
載の第２Ａ／Ｄ変換手段として、第１遅延線と同じ複数
の遅延素子を順に接続することにより構成され、第１遅
延線内で周回したパルス信号を起動用の遅延素子に戻す
最終段の遅延素子からパルス信号を取り込み、そのパル
ス信号を初段の遅延素子から順に伝送する１又は複数の
第２遅延線と、初段の遅延素子を基準として第２遅延線
内でパルス信号が到達した遅延素子の位置を検出し、そ
の検出結果をａビットのデジタル値として出力する１又
は複数の第２位置検出手段とを備える。
【００３５】そして、制御手段が、第１遅延線の起動用
の遅延素子に起動用のパルス信号を入力すると共に、カ
ウント手段を起動し、その後、所定の第１時間が経過し
たタイミングで、各位置検出手段を動作させて、各遅延
線内でのパルス信号の到達位置を表すａビットのデジタ
ル値を出力させると共に、カウント手段からカウント結
果であるｂビットのデジタル値を出力させ、演算手段
が、各位置検出手段から出力されるａビットのデジタル
値を加算又は平均化することにより、ａビットのデジタ
ル値よりもビット数が大きいｃビットのデジタル値を算
出する。
【００３６】そして、このＡ／Ｄ変換装置からは、演算
手段にて算出されたｃビットのデジタル値を下位側、第
１Ａ／Ｄ変換手段から出力されるｍビットのデジタル値
の上位ｂビットを上位側とするｎビット（ｎ＝ｂ＋ｃ）
のデジタル値が出力される。このため、請求項１１に記
載のＡ／Ｄ変換装置によれば、請求項１０記載の装置と
同様、請求項４記載のＡ／Ｄ変換方法に従い、高速且つ
高分解能のＡ／Ｄ変換装置を低コストで実現できると共
に、装置全体の回路規模を小さくして、Ａ／Ｄ変換装置
の小型化を図ることができる。
【００３７】尚、本発明のＡ／Ｄ変換装置は、いずれ
も、複数のＡ／Ｄ変換手段を用いて得られるデジタル値
を加算又は平均化することにより、元のデジタル値より
もビット数の大きなデジタル値を生成して、最終的なＡ
／Ｄ変換結果であるデジタル値の電圧分解能を高め、一
つのＡ／Ｄ変換手段では得ることのできない高精度なＡ
／Ｄ変換結果が得られるようにするものであるが、この
ためには、各Ａ／Ｄ変換手段によるＡ／Ｄ変換結果がば
らつく必要があり、こうしたばらつきがなければ、加算
又は平均化によりＡ／Ｄ変換の精度を向上することがで
きない。
【００３８】このため、請求項１１に記載のＡ／Ｄ変換
装置において、上記各遅延線でのパルス信号の伝送特性
にばらつきがなく、上記各位置検出手段にて得られるａ
ビットのデジタル値にばらつきが生じないような場合に
は、請求項１２に記載のように、第１遅延線内の最終段
の遅延素子から第２遅延線の初段の遅延素子に至るパル
ス信号の伝送経路に、各遅延線を構成する遅延素子の遅
延時間よりも短い所定時間だけパルス信号を遅延させる
第１遅延手段を設けるようにするとよい。
【００３９】つまり、このようにすれば、上記各遅延線
内で伝送されるパルス信号に位相差が生じて、上記各位
置検出手段にて得られるａビットのデジタル値にばらつ
きが生じることになり、これら各位置検出手段にて得ら
れたａビットのデジタル値の加算又は平均化により、Ａ
／Ｄ変換精度を確実に向上させることができるようにな
る。
【００４０】また、請求項１３に記載のように、第２遅
延線及び第２位置検出手段が複数備えられている場合に
は、第１遅延線内の最終段の遅延素子から各第２遅延線
の初段の遅延素子に至るパルス信号の伝送経路に、各第
２遅延線へのパルス信号の入力タイミングが互いにずれ
るように遅延時間が設定された第１遅延手段を設けるよ
うにしてもよい。
【００４１】つまり、このようにすれば、上記複数の第
２位置検出手段にて得られるａビットのデジタル値にば
らつきが生じることになり、これら第２位置検出手段と
第１位置検出手段とで得られたａビットのデジタル値の
加算又は平均化により、Ａ／Ｄ変換精度を確実に向上さ
せることができるようになる。
【００４２】次に、請求項１４に記載のＡ／Ｄ変換装置
は、上記請求項１１〜請求項１３に記載の装置と同様、
積分型のＡ／Ｄ変換手段として、遅延線を利用してアナ
ログ信号をデジタル値に変換するＡ／Ｄ変換手段を用い
るものであり、請求項４（或いは請求項１０）に記載の
第１Ａ／Ｄ手段及び第２Ａ／Ｄ変換手段としての機能を
実現するために、各Ａ／Ｄ変換手段に共通の遅延線を備
える。
【００４３】尚、この遅延線は、電源電圧として供給さ
れるアナログ信号に応じて遅延時間が変化する複数の遅
延素子をリング状に接続することにより構成され、複数
の遅延素子の一つである起動用の遅延素子に入力された
パルス信号を周回させるリング遅延線である。
【００４４】また、請求項１４に記載のＡ／Ｄ変換装置
には、請求項４（或いは請求項１０）に記載の第１Ａ／
Ｄ変換手段及び第２Ａ／Ｄ変換手段としての機能を実現
するために、遅延線内でのパルス信号の周回回数をカウ
ントし、そのカウント結果をｂビットのデジタル値とし
て出力するカウント手段と、起動用の遅延素子を基準と
して、遅延線内でパルス信号が到達した遅延素子の位置
を検出し、その検出結果をａビットのデジタル値として
出力する複数の位置検出手段とが備えられている。
【００４５】そして、制御手段が、遅延線の起動用の遅
延素子に起動用のパルス信号を入力すると共に、カウン
ト手段を起動し、その後、所定の第１時間が経過したタ
イミングで、各位置検出手段を動作させて、各遅延線内
でのパルス信号の到達位置を表すａビットのデジタル値
を出力させると共に、カウント手段からｂビットのデジ
タル値を出力させ、演算手段が、各位置検出手段から出
力されるａビットのデジタル値を加算又は平均化するこ
とにより、ａビットのデジタル値よりもビット数が大き
いｃビットのデジタル値を算出する。
【００４６】そして、このＡ／Ｄ変換装置からは、演算
手段にて算出されたｃビットのデジタル値を下位側、第
１Ａ／Ｄ変換手段から出力されるｍビットのデジタル値
の上位ｂビットを上位側とするｎビット（ｎ＝ｂ＋ｃ）
のデジタル値が出力される。このため、請求項１４に記
載のＡ／Ｄ変換装置によれば、請求項１０及び請求項１
１記載の装置と同様、請求項４記載のＡ／Ｄ変換方法に
従い、高速且つ高分解能のＡ／Ｄ変換装置を低コストで
実現できる。
【００４７】また、請求項１４に記載のＡ／Ｄ変換装置
は、上記のように、一つの遅延線（リング遅延線）と一
つのカウント手段と複数の位置検出手段とを用いて、複
数の積分型のＡ／Ｄ変換手段としての機能を実現してい
ることから、遅延線を複数備えた請求項１１記載の装置
に比べて、回路規模をより小さくして、Ａ／Ｄ変換装置
をより小型化することが可能である。
【００４８】尚、請求項１４に記載のＡ／Ｄ変換装置に
おいては、複数の位置検出手段が共通の遅延線を用いて
Ａ／Ｄ変換を行うことから、遅延線内でのパルス信号の
到達位置を検出するために遅延線から各位置検出手段に
入力されるパルス信号に位相差が生じなければ、各位置
検出手段にて得られるデジタル値がばらつかないことに
なる。
【００４９】そこで、こうした問題を防止するには、請
求項１５に記載のように、遅延線内でのパルス信号の到
達位置を検出するために遅延線の各遅延素子から各位置
検出手段に伝送されるパルス信号の伝送経路に、遅延線
を構成する遅延素子の遅延時間よりも短い時間内で、各
位置検出手段へのパルス信号の入力タイミングを互いに
ずらせるための第２遅延手段を設けるようにすればよ
い。
【００５０】つまり、このようにすれば、各位置検出手
段にて得られるａビットのデジタル値にばらつきが生じ
ることになり、これら各位置検出手段にて得られたａビ
ットのデジタル値の加算又は平均化により、Ａ／Ｄ変換
精度を確実に向上させることができる。
【００５１】尚、請求項１１及び請求項１４に記載のＡ
／Ｄ変換装置において、各位置検出手段にて得られるａ
ビットのデジタル値をばらつかせるには、必ずしも、請
求項１２、１３に記載の第１遅延線、若しくは、請求項
１５に記載の第２遅延線を用いる必要はなく、例えば、
請求項１６に記載のように、第１時間が経過したタイミ
ングで制御手段が各位置検出手段を動作させるために出
力する位置検出指令の各位置検出手段への入力タイミン
グを、遅延線を構成する遅延素子の遅延時間よりも短い
時間内で互いにずらせるための第３遅延手段を設けるよ
うにしてもよい。
【００５２】つまり、このようにしても、各位置検出手
段にて得られるａビットのデジタル値にばらつきが生じ
ることになり、これら各位置検出手段にて得られたａビ
ットのデジタル値の加算又は平均化により、Ａ／Ｄ変換
精度を確実に向上させることができる。
【００５３】
【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。 ［第１実施例］図１は第１実施例のＡ／Ｄ変換装置の構
成を表すブロック図である。
【００５４】図１に示すように、本実施例のＡ／Ｄ変換
装置は、外部から入力されるアナログ信号Ｖｉｎをｍビ
ットのデジタル値に変換する４個の積分型のＡ／Ｄ変換
部２Ａ，２Ｂ，２Ｃ，２Ｄと、各Ａ／Ｄ変換部２Ａ〜２
ＤによるＡ／Ｄ変換結果（ｍビットのデジタル値）を加
算することにより、ｎビット（ｎ＝ｍ＋２）のデジタル
値を生成し、これを、Ａ／Ｄ変換結果Ｖout として出力
する信号処理回路４と、これら各部の動作タイミングを
制御する制御回路６とから構成されている。
【００５５】そして、制御回路６は、図２に例示するよ
うに、予め設定された所定周期（図では１５μsec.毎）
に、所定のＡ／Ｄ変換時間（図では５μsec.）、各Ａ／
Ｄ変換部２Ａ〜２Ｄを同時に動作させて、各Ａ／Ｄ変換
部２Ａ〜２Ｄから信号処理回路４へｍビットのデジタル
値を出力させ、その後、信号処理回路４に各デジタル値
の加算処理を実行させることで、信号処理回路４から、
ｎビットのデジタル値をＡ／Ｄ変換結果Ｖout として出
力させる。
【００５６】この結果、本実施例のＡ／Ｄ変換装置によ
れば、個々のＡ／Ｄ変換部２Ａ〜２Ｄで得られるデジタ
ル値よりも２ビット分、高分解能のデジタル値を生成で
きることになり、分解能を高めるために、各Ａ／Ｄ変換
部２Ａ〜２ＤのＡ／Ｄ変換時間を長くする必要がない。
よって、本実施例のＡ／Ｄ変換装置によれば、Ａ／Ｄ変
換を高速且つ高精度に実行できるＡ／Ｄ変換装置を容易
に実現できることになる。
【００５７】つまり、例えば、図２に例示したタイムチ
ャートでは、６．６ｋＨｚのアナログ信号ＶｉｎをＡ／
Ｄ変換する際に、制御回路６が、各Ａ／Ｄ変換部２Ａ〜
２Ｄを１５μsec.毎に５μsec.の割で動作させるように
なっているが、本実施例と同様の積分型のＡ／Ｄ変換部
を一つだけ用いて、６．６ｋＨｚのアナログ信号Ｖｉｎ
をＡ／Ｄ変換するようにした場合には、Ａ／Ｄ変換結果
Ｖout として得られるデジタル値の分解能が低く、アナ
ログ信号Ｖｉｎを正確にデジタル処理することができな
くなるとか、分解能を高めるためにＡ／Ｄ変換部のＡ／
Ｄ変換時間を長くすると、アナログ信号ＶｉｎをＡ／Ｄ
変換する際のサンプリング周期を、１５μsec.よりも長
くしなければならず、アナログ信号Ｖｉｎを正確にデジ
タル処理することができなくなる、といった問題が生じ
る。
【００５８】しかし、本実施例では、４個のＡ／Ｄ変換
部２Ａ〜２Ｄを用いてアナログ信号Ｖｉｎを同時にＡ／
Ｄ変換し、そのＡ／Ｄ変換結果を加算することにより、
Ａ／Ｄ変換結果Ｖout として得られるデジタル値の分解
能を２ビット分高くしていることから、６．６ｋＨｚの
アナログ信号Ｖｉｎをデジタル処理可能にＡ／Ｄ変換す
ることができるようになるのである。
【００５９】尚、本実施例のＡ／Ｄ変換装置は、請求項
１、２，５、６に記載の発明を適用したものであり、Ａ
／Ｄ変換部２Ａ〜２Ｄは、これら各請求項に記載のＡ／
Ｄ変換手段に相当し、信号処理回路４は、請求項５、６
に記載の演算手段に相当し、制御回路６は、請求項５に
記載の制御手段に相当する。 ［第２実施例］次に、図３は、上記第１実施例のＡ／Ｄ
変換装置に請求項８、９に記載の発明を適用し、上記Ａ
／Ｄ変換部２Ａ〜２Ｄを、遅延線を利用してＡ／Ｄ変換
を行うように構成した第２実施例のＡ／Ｄ変換装置の構
成を表している。
【００６０】図３に示すように、本実施例のＡ／Ｄ変換
部２Ａ〜２Ｄは、夫々、電源電圧として供給されるアナ
ログ信号Ｖｉｎの電圧に応じた遅延時間で入力信号を遅
延させて出力する遅延素子１２を複数備え、これら各遅
延素子１２をリング状に連結することによりパルス信号
を周回させるように構成されたリング遅延線１０Ａ〜１
０Ｄと、リング遅延線１０Ａ〜１０Ｄを構成する各遅延
素子１２からの出力を取り込み、リング遅延線１０内で
のパルス信号の到達位置を検出するパルスセレクタ１４
Ａ〜１４Ｄと、パルスセレクタ１４Ａ〜１４Ｄにより検
出されたパルス信号の到達位置をａビットのデジタル値
に変換するエンコーダ１６Ａ〜１６Ｄと、リング遅延線
１０Ａ〜１０Ｄ内でのパルス信号の周回回数をカウント
するｂビットのカウンタ１８Ａ〜１８Ｄと、カウンタ１
８Ａ〜１８Ｄによるカウント結果をラッチするラッチ回
路１９Ａ〜１９Ｄとから構成されている。
【００６１】そして、制御回路６は、各Ａ／Ｄ変換部２
Ａ〜２Ｄのリング遅延線１０Ａ〜１０Ｄに対して、同時
に、起動用のパルス信号を入力することにより、リング
遅延線１０Ａ〜１０Ｄ内の起動用の遅延素子１２ａから
後段の遅延素子１２へと順にパルス信号を伝送させ、そ
の後、所定のＡ／Ｄ変換時間（例えば５μsec.）経過し
た時点で、パルスセレクタ１４Ａ〜１４Ｄ及びラッチ回
路１９Ａ〜１９Ｄに指令信号を出力して、パルスセレク
タ１４Ａ〜１４Ｄによる位置検出及びラッチ回路１９Ａ
〜１９Ｄによるカウント値のラッチを実行させる。
【００６２】この結果、エンコーダ１６Ａ〜１６Ｄから
は、パルスセレクタ１４Ａ〜１４Ｄにより検出されたパ
ルス信号の到達位置を表すａビットのデジタル値が出力
され、ラッチ回路１９Ａ〜１９Ｄからは、カウンタ１８
Ａ〜１８Ｄにてカウントされたリング遅延線１０Ａ〜１
０Ｄ内でのパルス信号の周回回数を表すｂビットのデジ
タル値が出力され、これら各デジタル値は、ａビットの
デジタル値を下位側、ｂビットのデジタル値を上位側と
するｍビットのデジタル値として、信号処理回路４に入
力される。
【００６３】そして、信号処理回路４では、これら各Ａ
／Ｄ変換部２Ａ〜２Ｄからのｍビットのデジタル値を加
算することにより、ｎビットのデジタル値を生成し、こ
れをＡ／Ｄ変換結果Ｖout として出力する。この結果、
本実施例のＡ／Ｄ変換装置によれば、第１実施例のＡ／
Ｄ変換装置と同様の効果が得られると共に、Ａ／Ｄ変換
部２Ａ〜２Ｄとして、リング遅延線１０Ａ〜１０Ｄを利
用してＡ／Ｄ変換を行う積分型のＡ／Ｄ変換部を用いて
いるので、装置構成を極めて簡単にして、Ａ／Ｄ変換装
置の小型化を図ることができる。
【００６４】ここで、本実施例のＡ／Ｄ変換部２Ａ〜２
Ｄは、上述した特開平５−２５９９０７号公報等に開示
されており、公知技術であるので、詳しい説明は省略す
るが、リング遅延線１０Ａ〜１０Ｄは、例えば図４
（ａ）に例示するように、パルス信号の周回位置を表す
デジタル値として３ビットのデジタル値を生成できるよ
うに８個の遅延素子１２から構成し、その内、起動用の
遅延素子１２ａについては、ＮＡＮＤゲートとインバー
タとで構成し、後続の遅延素子１２の内、特定（図では
起動用を初段として６段目）の遅延素子１２ｂについて
は、インバータとＮＡＮＤゲートにて構成し、残りの遅
延素子１２（６個）については、２つのインバータにて
構成し、遅延素子１２ｂのＮＡＮＤゲートのリング状に
接続されない側の入力端と、他の遅延素子１２ｃ（図で
は起動用を初段として２段目の遅延素子）の出力（図に
示すｃ点）とを接続するようにすればよい。
【００６５】つまり、リング遅延線１０Ａ〜１０Ｄをこ
のように構成すれば、図４（ｂ）に示すように、遅延素
子１２ｃからの出力（ｃ点）の立上がりで、遅延素子１
２ｂからの出力が強制的に立ち下げられ、Ａ／Ｄ変換部
２Ａ〜２Ｄを偶数個のゲート回路にて構成しても、Ａ／
Ｄ変換部２Ａ〜２Ｄ内でパルス信号を周回させることが
できる。
【００６６】そして、このように構成されたリング遅延
線１０Ａ〜１０Ｄでは、図４（ｂ）から明らかな如く、
制御回路６から、起動用の遅延素子１２ａを構成するＮ
ＡＮＤゲートのリング状に接続されない側の入力端にパ
ルス信号が入力されると、そのパルス信号が、各遅延素
子１２で一定時間遅延されつつ、リング遅延線１０Ａ〜
１０Ｄ内を周回することになり、エンコーダ１６Ａ〜１
６Ｄの出力は、パルス信号のリング遅延線１０Ａ〜１０
Ｄ内での周回位置に応じて８段階に変化し、その変化か
ら３ビットのデジタル値が生成されることになる。
【００６７】ところで、本実施例のように、Ａ／Ｄ変換
部２Ａ〜２Ｄを、リング遅延線１０Ａ〜１０Ｄを用い
て、アナログ信号ＶｉｎをＡ／Ｄ変換するように構成し
た場合、リング遅延線１０Ａ〜１０Ｄを構成する遅延素
子１２の配置や製造時のばらつき等によって、各遅延素
子１２の遅延時間が若干ばらつき、リング遅延線１０Ａ
〜１０Ｄ内でのパルス信号の周回により、その遅延時間
のばらつきが蓄積されて、図５に○印で示すように、各
遅延素子１２への入力電圧（アナログ信号Ｖｉｎの電
圧）が同じであっても、各Ａ／Ｄ変換部２Ａ〜２Ｄで得
られるデジタル値が大きく異なり、上述した加算処理で
は、良好なＡ／Ｄ変換結果Ｖout が得られないことがあ
る。
【００６８】そこで、このような場合には、後述の第３
実施例のように、サンプルホールド回路を用いてアナロ
グ信号Ｖｉｎをサンプルホールドし、そのサンプルホー
ルド期間中に、各Ａ／Ｄ変換部２Ａ〜２Ｄにて複数回Ａ
／Ｄ変換を行い、そのＡ／Ｄ変換により得られたデジタ
ル値を加算又は平均化するようにするとよい。また、信
号処理回路４において、Ａ／Ｄ変換部２Ａ〜２Ｄで得ら
れたデジタル値を平均化するようにしてもよい。
【００６９】一方、各Ａ／Ｄ変換部２Ａ〜２Ｄで得られ
るデジタル値が略一致するような場合には、信号処理回
路４による加算処理或いは平均化処理を行っても、最終
的に得られるＡ／Ｄ変換結果Ｖout のビット数が単に増
加するだけで、Ａ／Ｄ変換の精度を向上することはでき
ない。
【００７０】そして、このような問題を防止するには、
例えば図６に示すように、Ａ／Ｄ変換部２Ａから２Ｂに
至るアナログ信号Ｖｉｎの伝達経路、Ａ／Ｄ変換部２Ｂ
から２Ｃに至るアナログ信号Ｖｉｎの伝達経路、及び、
Ａ／Ｄ変換部２Ｃから２Ｄに至るアナログ信号Ｖｉｎの
電圧経路に、夫々、抵抗Ｒａ、Ｒｂ、Ｒｃを設け、各Ａ
／Ｄ変換部２Ａ〜２Ｄに入力されるアナログ信号Ｖｉｎ
の電圧を若干ばらつかせても良い。 ［第３実施例］次に、図７は、上記第１実施例或いは第
２実施例のＡ／Ｄ変換装置に、請求項３、７に記載の発
明を適用した第３実施例のＡ／Ｄ変換装置の構成を表し
ている。
【００７１】図７に示すように、本実施例のＡ／Ｄ変換
装置は、４個のＡ／Ｄ変換部２Ａ〜２Ｄと、信号処理回
路４と、制御回路６と、を備えた第１実施例及び第２実
施例のＡ／Ｄ変換装置に、アナログ信号Ｖｉｎをサンプ
ルホールドするサンプルホールド回路８を設けたもので
ある。
【００７２】そして、このＡ／Ｄ変換装置において、制
御回路６は、図８に例示するように、予め設定された所
定周期毎に、Ａ／Ｄ変換部２Ａ〜２Ｄが２回のＡ／Ｄ変
換を実行するのに要するサンプルホールド期間の間、サ
ンプルホールド回路８を動作させて、アナログ信号Ｖｉ
ｎをサンプルホールドさせる。また、このサンプルホー
ルド期間中に、各Ａ／Ｄ変換部２Ａ〜２Ｄを連続して２
回動作させ、２回のＡ／Ｄ変換動作によって各Ａ／Ｄ変
換部２Ａ〜２Ｄで得られたｍビットのデジタル値を、信
号処理回路４に順に出力させ、その後、２回のＡ／Ｄ変
換が完了した時点で、信号処理回路４に合計８個（＝４
個×２回）のデジタル値を加算させる。
【００７３】この結果、本実施例のＡ／Ｄ変換装置によ
れば、個々のＡ／Ｄ変換部２Ａ〜２Ｄで得られるデジタ
ル値よりも３ビット分、高分解能のデジタル値を生成で
きることになり、Ａ／Ｄ変換結果Ｖout の電圧分解能
を、上記第１実施例或いは第２実施例のＡ／Ｄ変換装置
よりも更に高めることができる。
【００７４】また、このようにサンプルホールド回路を
用いてアナログ信号Ｖｉｎをサンプルホールドし、その
サンプルホールド期間中に２回Ａ／Ｄ変換を行う場合、
最終的に得られるＡ／Ｄ変換結果Ｖout の電圧分解能
が、上記各実施例と同じでよければ、Ａ／Ｄ変換部の数
を、４個から２個に減らし、装置構成をより簡素化する
ことができる。 ［第４実施例］次に図９は、第４実施例のＡ／Ｄ変換装
置の構成を表すブロック図である。
【００７５】本実施例のＡ／Ｄ変換装置は、請求項４、
１０に記載の発明を適用したものであり、外部から入力
されるアナログ信号Ｖｉｎをａビットの下位側とｂビッ
トの上位側とからなるｍビット（ｍ＝ｂ＋ａ）のデジタ
ル値に変換する一対のＡ／Ｄ変換部２Ａ１及び２Ａ２
と、同じくアナログ信号Ｖｉｎをａビットのデジタル値
に変換するＡ／Ｄ変換部２Ｂ１、２Ｃ１、２Ｄ１と、Ａ
／Ｄ変換部２Ａ１、２Ｂ１、２Ｃ１、２Ｄ１にて得られ
たａビットのデジタル値を加算することにより、ｃビッ
ト（ｃ＝ａ＋２）のデジタル値を生成し、このｃビット
のデジタル値を下位側、Ａ／Ｄ変換部２Ａ２で得られた
ｂビットのデジタル値を上位側とするｎビット（ｎ＝ｂ
＋ｃ）のデジタル値を、Ａ／Ｄ変換結果Ｖout として出
力する信号処理回路４と、これら各部の動作タイミング
を制御する制御回路６とから構成されている。
【００７６】そして、制御回路６は、上記各Ａ／Ｄ変換
部２Ａ１〜２Ｄ１及び２Ａ２を同時に動作させて、各Ａ
／Ｄ変換部２Ａ１〜２Ｄ１及び２Ａ２から信号処理回路
４へａビットのデジタル値及びｂビットのデジタル値を
出力させ、その後、信号処理回路４に各デジタル値の加
算処理を実行させることで、信号処理回路４から、ｎビ
ットのデジタル値をＡ／Ｄ変換結果Ｖout として出力さ
せる。
【００７７】この結果、本実施例のＡ／Ｄ変換装置によ
れば、上記各実施例のＡ／Ｄ変換装置と同様、高速且つ
高分解能のＡ／Ｄ変換装置を低コストで実現できる。ま
た、本実施例では、ｍビットのデジタル値はＡ／Ｄ変換
部２Ａ１と２Ａ２とを用いて生成し、信号処理回路４で
の加算処理は、Ａ／Ｄ変換部２Ａ１〜２Ｄ１により得ら
れたａビットのデジタル値に対してのみ実行することか
ら、上記各実施例のＡ／Ｄ変換装置に比べて、回路規模
を小さくして、Ａ／Ｄ変換装置の小型化を図ることがで
きる。
【００７８】尚、本実施例のＡ／Ｄ変換装置において、
Ａ／Ｄ変換部２Ａ１及び２Ａ２は、請求項５、１０に記
載の第１Ａ／Ｄ変換手段に相当し、Ａ／Ｄ変換部２Ｂ１
〜２Ｄ１は、請求項５、１０に記載の第２Ａ／Ｄ変換手
段に相当し、信号処理回路４は、請求項１０に記載の演
算手段に相当し、制御回路６は、請求項１０に記載の制
御手段に相当する。 ［第５実施例］次に図１０は、第５実施例のＡ／Ｄ変換
装置の構成を表している。
【００７９】このＡ／Ｄ変換装置は、請求項１１〜１３
に記載の発明を適用したものであり、図３に示した第２
実施例のＡ／Ｄ変換装置と同様、４個のＡ／Ｄ変換部２
Ａ〜２Ｄと、信号処理回路４と、制御回路６とから構成
されている。そして、４個のＡ／Ｄ変換部２Ａ〜２Ｄの
内、Ａ／Ｄ変換部２Ａは、第２実施例のＡ／Ｄ変換部２
Ａと同様、リング遅延線１０Ａと、パルスセレクタ１４
Ａと、エンコーダ１６Ａと、カウンタ１８Ａ〜１８Ｄと
から構成されており、パルスセレクタ１４Ａ及びエンコ
ーダ１６Ａの動作によって、ｍビットのデジタル値の内
の下位ａビットを生成すると共に、カウンタ１８Ａ及び
ラッチ回路１９Ａの動作によって、ｍビットのデジタル
値の内の上位ｂビットを生成し、その生成した合計ｍビ
ットのデジタル値を信号処理回路４に出力する。
【００８０】また、Ａ／Ｄ変換部２Ｂ〜２Ｄは、リング
遅延線１０Ａと同数の遅延素子１２を順に連結してなる
遅延線１０ｂ〜１０ｄと、これら各遅延線１０ｂ〜１０
ｄ内でのパルス信号の到達位置を検出するパルスセレク
タ１４Ｂ〜１４Ｄと、パルスセレクタ１４Ｂ〜１４Ｄに
より検出されたパルス信号の到達位置をａビットのデジ
タル値に変換するエンコーダ１６Ｂ〜１６Ｄとから構成
されており、エンコーダ１６Ｂ〜１６Ｄにて変換したａ
ビットのデジタル値を信号処理回路４に出力する。
【００８１】また、遅延線１０ｂ〜１０ｄは、単に複数
の遅延素子１２を順に連結しただけのものであり、リン
グ遅延線１０Ａのようにパルス信号を周回させることは
できないことから、各遅延線１０ｂ〜１０ｄの初段の遅
延素子１２ｓには、リング遅延線１０Ａの最終段の遅延
素子１２ｅから起動用の遅延素子１２ａに戻されるパル
ス信号が入力される。
【００８２】そして、リング遅延線１０Ａから遅延線１
０ｂに至るパルス信号の伝送経路、遅延線１０ｂから遅
延線１０ｃに至るパルス信号の伝送経路、及び、遅延線
１０ｃから遅延線１０ｄに至るパルス信号の伝送経路に
は、夫々、各遅延線１０Ａ〜１０ｄ内を通過するパルス
信号の位相が遅延素子１２の１段当たりの遅延時間βよ
りも小さい範囲内でずれるようにパルス信号を遅延時間
α（α＜β／４）だけ遅延させる遅延素子３２が設けら
れている。
【００８３】尚、この遅延素子３２は、請求項１２、１
３に記載の第１遅延手段に相当するものであるが、この
遅延手段としては、特別に遅延素子を設けることなく、
配線遅延を利用することもできる。次に、制御回路６
は、リング遅延線１０Ａ内の起動用の遅延素子１２ａに
パルス信号を入力することにより、リング遅延線１０Ａ
内でパルス信号を周回させ、その後、リング遅延線１０
ＡでのＡ／Ｄ変換に要する所定のＡ／Ｄ変換時間（第１
時間）が経過した時点で、パルスセレクタ１４Ａ〜１４
Ｄ及びラッチ回路１９Ａに指令信号を出力して、パルス
セレクタ１４Ａ〜１４Ｄによる位置検出及びラッチ回路
１９Ａによるカウント値のラッチを実行させる。
【００８４】この結果、Ａ／Ｄ変換部２Ａのエンコーダ
１６Ａからは、パルスセレクタ１４Ａにより検出された
パルス信号の到達位置を表すａビットのデジタル値が出
力され、ラッチ回路１９Ａからは、カウンタ１８Ａにて
カウントされたリング遅延線１０Ａ内でのパルス信号の
周回回数を表すｂビットのデジタル値が出力されること
になり、これら各デジタル値は、ａビットのデジタル値
を下位側、ｂビットのデジタル値を上位側とするｍビッ
トのデジタル値として、信号処理回路４に入力される。
【００８５】また、Ａ／Ｄ変換部２Ｂ〜２Ｄの遅延線１
０ｂ〜１０ｄには、Ａ／Ｄ変換部２Ａのリング遅延線１
０Ａ内でパルス信号が周回する度に、パルス信号が入力
されることから、Ａ／Ｄ変換部２Ｂ〜２Ｄでは、Ａ／Ｄ
変換部２Ａと同じタイミングで、パルスセレクタ１４Ｂ
〜１４Ｄにより遅延線１０ｂ〜１０ｄ内でのパルス信号
の到達位置が検出され、エンコーダ１６Ｂ〜１６Ｃから
信号処理回路４には、パルスセレクタ１４Ｂ〜１４Ｃで
検出された到達位置を表すａビットのデジタル値が出力
されることになる。
【００８６】そして、信号処理回路４では、第４実施例
と同様に、Ａ／Ｄ変換部２Ａ〜２Ｄにて得られたａビッ
トのデジタル値を加算することにより、ｃビット（ｃ＝
ａ＋２）のデジタル値が生成され、このｃビットのデジ
タル値を下位側、Ａ／Ｄ変換部２Ａで得られた上位ｂビ
ットのデジタル値を上位側とするｎビット（ｎ＝ｂ＋
ｃ）のデジタル値が、Ａ／Ｄ変換結果Ｖout として出力
される。
【００８７】このように、本実施例のＡ／Ｄ変換装置に
よれば、上記第４実施例のＡ／Ｄ変換装置と同様、ｍビ
ットのデジタル値はＡ／Ｄ変換部２Ａにて生成し、他の
Ａ／Ｄ変換部２Ｂ〜２Ｄでは、ｍビットのデジタル値の
内の下位ａビット分をＡ／Ｄ変換することから、Ａ／Ｄ
変換を高速且つ高精度に実行でき、しかも、回路規模を
小さくして、小型化が容易なＡ／Ｄ変換装置を実現でき
ることになる。
【００８８】また特に、本実施例のＡ／Ｄ変換装置にお
いては、図１１に示すように、リング遅延線１０Ａから
各遅延線１０ｂ〜１０ｄに至るパルス信号の伝送経路
に、パルス信号を遅延時間α（α＜β／４）だけ遅延さ
せる遅延素子３２を設けることによって、これら各遅延
線１０Ａ〜１０ｄ内を通過するパルス信号の位相を強制
的にずらすようにしていることから、信号処理回路４に
よるａビットのデジタル値の加算結果は、各遅延線１０
Ａ〜１０ｄ内でのパルス信号の到達位置に応じて、略連
続的（換言すれば直線状）に変化することになる。
【００８９】よって、信号処理回路４からＡ／Ｄ変換結
果Ｖout として出力されるデジタル値は、図１２に示す
ように、入力電圧（アナログ信号Ｖｉｎの電圧）に比例
して変化することになり、Ａ／Ｄ変換の精度をより向上
することができる。尚、図１１において、（ａ）はリン
グ遅延線１０Ａ及び遅延線１０ｂ〜１０ｄの具体的構成
例を表し、（ｂ）はこの構成例に対応して、リング遅延
線１０Ａ及び遅延線１０ｂ〜１０ｄからパルスセレクタ
１４Ａ〜１４Ｄに出力されるパルス信号の変化を表して
いる。そして、この図では、リング遅延線１０Ａは、図
４（ａ）に示したものと同様に構成されており、遅延線
１０ｂ〜１０ｄは、全ての遅延素子１２が、２つのイン
バータで構成されている。
【００９０】そして、本実施例のＡ／Ｄ変換装置におい
て、リング遅延線１０Ａは、請求項１１に記載の第１遅
延線に相当し、カウンタ１８Ａは、請求項１１に記載の
カウント手段に相当し、パルスセレクタ１４Ａ及びエン
コーダ１６Ａは、請求項１１に記載の第１位置検出手段
に相当し、遅延線１０ｂ〜１０ｄは、請求項１１に記載
の第２遅延線に相当し、パルスセレクタ１４Ｂ〜１４Ｄ
及びエンコーダ１６Ｂ〜１６Ｄは、請求項１１に記載の
第２位置検出手段に相当し、信号処理回路４は、請求項
１１に記載の演算手段に相当し、制御回路６は、請求項
１１に記載の制御手段に相当する。 ［第６実施例］次に図１３は、第６実施例のＡ／Ｄ変換
装置の構成を表している。
【００９１】このＡ／Ｄ変換装置は、請求項１４、１５
に記載の発明を適用したものであり、第５実施例のＡ／
Ｄ変換装置と同様、４個のＡ／Ｄ変換部２Ａ〜２Ｄと、
信号処理回路４と、制御回路６とから構成されている。
そして、第５実施例と異なる点は、Ａ／Ｄ変換部２Ａ〜
２ＤでＡ／Ｄ変換に用いる遅延線を、各Ａ／Ｄ変換部２
Ａ〜２Ｄに共通の一つのリング遅延線１０にて構成し、
Ａ／Ｄ変換部２Ａ〜２Ｄについては、リング遅延線１０
内でのパルス信号の到達位置を検出するパルスセレクタ
１４Ａ〜１４Ｄと、エンコーダ１６Ａ〜１６Ｄとで構成
し、リング遅延線１０内でのパルス信号の周回回数をカ
ウントするカウンタ１８及びラッチ回路１９を別途設け
た点である。
【００９２】また、このＡ／Ｄ変換装置では、リング遅
延線１０が各Ａ／Ｄ変換部２Ａ〜２Ｄ共通のものとなっ
ており、第５実施例のＡ／Ｄ変換装置のように、遅延素
子３２をリング遅延線１０Ａから他の遅延線１０ｂ〜１
０ｄに至るパルス信号の伝送経路に設けることができな
いことから、遅延素子３２と同様の遅延時間を有する遅
延素子３２を、リング遅延線１０からＡ／Ｄ変換部２
Ｂ、２Ｃ、２Ｄへとパルス信号を順に伝送する伝送経路
上に夫々設けている。
【００９３】尚、この遅延素子３２は、請求項１５に記
載の第２遅延手段に相当するものであるが、第２遅延手
段には、上述した第１遅延手段と同様、配線遅延を利用
することもできる。そして、このように構成された第６
実施例のＡ／Ｄ変換装置によれば、第５実施例のＡ／Ｄ
変換装置と同様の効果が得られる他、各Ａ／Ｄ変換部２
Ａ〜２ＤでＡ／Ｄ変換に用いる遅延線を、一つのリング
遅延線１０にて構成していることから、第５実施例のＡ
／Ｄ変換装置に比べて、より回路構成を簡素化して、装
置の小型化を図ることができる。
【００９４】尚、本実施例のＡ／Ｄ変換装置において、
リング遅延線１０は、請求項１４に記載の遅延線に相当
し、カウンタ１８は、請求項１４に記載のカウント手段
に相当し、パルスセレクタ１４Ａ〜１４Ｄ及びエンコー
ダ１６Ａ〜１６Ｄは、請求項１４に記載の位置検出手段
に相当し、信号処理回路４は、請求項１４に記載の演算
手段に相当し、制御回路６は、請求項１４に記載の制御
手段に相当する。 ［第７実施例］次に図１４は、第７実施例のＡ／Ｄ変換
装置の構成を表している。
【００９５】このＡ／Ｄ変換装置は、第６実施例のＡ／
Ｄ変換装置と同様、４個のＡ／Ｄ変換部２Ａ〜２Ｄと、
信号処理回路４と、制御回路６とから構成されている。
そして、第６実施例と異なる点は、Ａ／Ｄ変換用の遅延
線として、Ａ／Ｄ変換部２Ａ、２Ｂに共通のリング遅延
線１０Ｘと、Ａ／Ｄ変換部２Ｃ、２Ｄに共通の遅延線１
０Ｙとの２つの遅延線を設けて、第５実施例と同様に、
リング遅延線１０Ｘから遅延線１０Ｙへとパルス信号を
伝送するようにし、更に、このパルス信号の伝送経路
に、各遅延線１０Ｘ、１０Ｙ内を通過するパルス信号の
位相が遅延素子１２の１段当たりの遅延時間βよりも小
さい範囲内でずれるように、パルス信号を遅延時間γ／
２（γ＝β／２）で遅延させる遅延素子３４を別途設け
て、各Ａ／Ｄ変換部２Ａ〜２Ｄのパルスセレクタ１６Ａ
〜１６Ｄには、対応する遅延線１０Ｘ、１０Ｙの遅延素
子１２を構成する２つのゲート回路の出力を交互に接続
した点である。
【００９６】このように構成された本実施例のＡ／Ｄ変
換装置においても、上記各部が第５実施例のＡ／Ｄ変換
装置と同様に動作するので、第５実施例と同様の効果が
得られ、しかも、第５実施例のＡ／Ｄ変換装置に比べ
て、回路構成を簡素化して、装置の小型化を図ることが
できる。
【００９７】尚、本実施例では、パルスセレクタ１６Ａ
〜１６Ｄには、対応する遅延線１０Ｘ、１０Ｙの遅延素
子１２を構成する２つのゲート回路の出力を交互に接続
されることから、ゲート回路の応答性が、立上りと立下
りとで異なる際には、これを補正して、Ａ／Ｄ変換の精
度を確保することが望ましい。
【００９８】[第８実施例］次に図１５は、第８実施例
のＡ／Ｄ変換装置の構成を表している。このＡ／Ｄ変換
装置は、Ａ／Ｄ変換部２Ａ〜２Ｄを構成するカウンタ１
８Ａ〜１８Ｄの上位のカウンタとして、リング遅延線１
０Ａからカウンタ１８Ａに出力されるパルス信号を同期
用クロックとして受けて各カウンタ１８Ａ〜１８Ｄから
の出力をカウントする同期カウンタ４０を設けると共
に、この同期カウンタ４０からの出力を下位のラッチ回
路１９Ａ〜１９Ｄと同タイミングでラッチして、信号処
理回路４に出力するラッチ回路４２を設けたものであ
る。
【００９９】そして、このＡ／Ｄ変換装置によれば、Ａ
／Ｄ変換部２Ａ〜２Ｄを構成するカウンタ１８Ａ〜１８
Ｄのビット数を少なくして（図では２ビット）、各カウ
ンタ１８Ａ〜１８Ｄ共通の同期カウンタで上位ビットを
カウントできることから、Ａ／Ｄ変換装置全体の回路規
模を小さくして、Ａ／Ｄ変換装置の小型化を図ることが
できる。
【０１００】[第９実施例］次に図１６は、第９実施例
のＡ／Ｄ変換装置の構成を表している。このＡ／Ｄ変換
装置は、図１３に示した第６実施例のＡ／Ｄ変換装置に
おいて、リング遅延線１０から各Ａ／Ｄ変換部２Ａ〜２
Ｄのパルスセレクタ１４Ａ〜１４Ｄに至る経路に遅延素
子３２を設ける代わりに、制御回路６からパルスセレク
タ１４Ａに入力される指令信号を、パルスセレクタ１４
Ｂ、パルスセレクタ１４Ｃ、パルスセレクタ１４Ｄへと
順に入力する経路上に、夫々、遅延素子３２を設けたも
のである。尚、この遅延素子３２は、請求項１６に記載
の第３遅延手段に相当する。
【０１０１】そして、このようにすれば、制御回路６か
ら各パルスセレクタ１４Ａ〜１４Ｄに入力される指令信
号の移相をずらすことができるので、第５実施例或いは
第６実施例のＡ／Ｄ変換装置と同様、Ａ／Ｄ変換の精度
を向上できる。以上、本発明の実施例について説明した
が、本発明は、上記実施例に限定されるものではなく、
種々の態様を採ることができる。
【０１０２】例えば、上記実施例（詳しくは第５、第
６、第７実施例）では、図１２に示したように、信号処
理回路４からＡ／Ｄ変換結果Ｖout として出力されるデ
ジタル値が、入力電圧（アナログ信号Ｖｉｎの電圧）に
比例して変化するように（換言すれば高精度のＡ／Ｄ変
換を実現できるように）、遅延時間αの遅延素子３２を
用いるものとしたが、この遅延素子３２（或いは配線遅
延）の遅延時間がばらつくような場合には、例えば、Ａ
／Ｄ変換部として１６個のＡ／Ｄ変換部Ａ〜Ｓを予め形
成しておき、この１６個のＡ／Ｄ変換部の内、エンコー
ダＡ〜Ｓからの出力変化が、遅延線を構成する１個の遅
延素子の遅延時間内に入るように、Ａ／Ｄ変換に用いる
Ａ／Ｄ変換部の個数を設定するようにすればよい（図１
７参照）。
【０１０３】具体的には、図１７の場合、エンコーダＬ
〜Ｓからの出力は、エンコーダＡによる遅延素子の１カ
ウント分以上遅れているため、エンコーダＡ〜Ｋに対応
した１０個のＡ／Ｄ変換部を、アナログ信号ＶｉｎのＡ
／Ｄ変換に用いるようにすればよい。
【図面の簡単な説明】
【図１】 第１実施例のＡ／Ｄ変換装置の構成を表すブ
ロック図である。
【図２】 第１実施例のＡ／Ｄ変換装置の動作を表すタ
イムチャートである。
【図３】 第２実施例のＡ／Ｄ変換装置の構成を表すブ
ロック図である。
【図４】 第２実施例で用いられるリング遅延線の構成
及びその動作を表す説明図である。
【図５】 第２実施例のＡ／Ｄ変換装置によるＡ／Ｄ変
換結果の一例を表す説明図である。
【図６】 第２実施例のＡ／Ｄ変換装置の変形例を表す
ブロック図である。
【図７】 第３実施例のＡ／Ｄ変換装置の構成を表すブ
ロック図である。
【図８】 第３実施例のＡ／Ｄ変換装置の動作を表すタ
イムチャートである。
【図９】 第４実施例のＡ／Ｄ変換装置の構成を表すブ
ロック図である。
【図１０】 第５実施例のＡ／Ｄ変換装置の構成を表す
ブロック図である。
【図１１】 第５実施例で用いられるリング遅延線及び
遅延線の構成並びにその動作を表す説明図である。
【図１２】 第５実施例のＡ／Ｄ変換装置のＡ／Ｄ変換
特性を表す説明図である。
【図１３】 第６実施例のＡ／Ｄ変換装置の構成を表す
ブロック図である。
【図１４】 第７実施例のＡ／Ｄ変換装置の構成を表す
ブロック図である。
【図１５】 第８実施例のＡ／Ｄ変換装置の構成を表す
ブロック図である。
【図１６】 第９実施例のＡ／Ｄ変換装置の構成を表す
ブロック図である。
【図１７】 Ａ／Ｄ変換精度を確保するために、使用す
るＡ／Ｄ変換部の個数を設定する際の手順を説明する説
明図である。
【符号の説明】
２Ａ〜２Ｄ、２Ａ１〜２Ｄ１、２Ａ２…Ａ／Ｄ変換部、
４…信号処理回路、６…制御回路、８…サンプルホール
ド回路、１０、１０Ａ〜１０Ｄ…リング遅延線、１０、
１０Ａ〜１０Ｄ、１０Ｘ…リング遅延線、１０ｂ〜１０
ｄ、１０Ｙ…遅延線、１２、１２ａ〜１２ｃ、１２ｅ、
１２ｓ…遅延素子、１４Ａ〜１４Ｄ…パルスセレクタ、
１６Ａ〜１６Ｄ…エンコーダ、１８、１８Ａ〜１８Ｄ…
カウンタ、１９Ａ〜１９Ｄ…ラッチ回路、３２、３４…
遅延素子、４０…同期カウンタ。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 アナログ電圧をｍビットのデジタル値に
    変換する複数のＡ／Ｄ変換手段を用いて、アナログ信号
    を所定タイミングでＡ／Ｄ変換し、各Ａ／Ｄ変換手段に
    より得られたデジタル値を加算又は平均化することによ
    り、各Ａ／Ｄ変換手段で得られるデジタル値よりもビッ
    ト数が大きいｎビットのデジタル値を算出することを特
    徴とするＡ／Ｄ変換方法。
  2. 【請求項２】 前記Ａ／Ｄ変換手段として、２(n-m) 個
    以上のＡ／Ｄ変換手段を用いることを特徴とする請求項
    １記載のＡ／Ｄ変換方法。
  3. 【請求項３】 前記アナログ信号を所定期間サンプルホ
    ールドし、該サンプルホールド期間中に、該サンプルホ
    ールドしたアナログ信号を前記各Ａ／Ｄ変換手段を用い
    て夫々複数回Ａ／Ｄ変換し、該各Ａ／Ｄ変換手段による
    複数回のＡ／Ｄ変換によって得られたデジタル値を加算
    又は平均化することにより、ｎビットのデジタル値を算
    出することを特徴とする請求項１記載のＡ／Ｄ変換方
    法。
  4. 【請求項４】 アナログ電圧をｂビットの上位側とａビ
    ットの下位側とからなるｍビット（ｍ＝ｂ＋ａ）のデジ
    タル値に変換する積分型の第１Ａ／Ｄ変換手段を用い
    て、アナログ信号をＡ／Ｄ変換すると共に、該Ａ／Ｄ変
    換と同タイミングで、アナログ電圧をａビットのデジタ
    ル値に変換する積分型の第２Ａ／Ｄ変換手段を用いて、
    アナログ信号をＡ／Ｄ変換し、該各Ａ／Ｄ変換により得
    られたｍビットのデジタル値の下位ａビットと前記第２
    Ａ／Ｄ変換手段により得られたａビットのデジタル値と
    を加算又は平均化することにより、該ａビットのデジタ
    ル値よりもビット数が大きいｃビットのデジタル値を算
    出し、該ｃビットのデジタル値を下位側、前記ｍビット
    のデジタル値の上位ｂビットを上位側とするｎビット
    （ｎ＝ｂ＋ｃ）のデジタル値を生成することを特徴とす
    るＡ／Ｄ変換方法。
  5. 【請求項５】 アナログ信号をｎビットのデジタル値に
    変換するＡ／Ｄ変換装置であって、 アナログ電圧をｍビットのデジタル値に変換する複数の
    Ａ／Ｄ変換手段と、 該各Ａ／Ｄ変換手段に対して、アナログ信号を同タイミ
    ングでＡ／Ｄ変換させる制御手段と、 前記各Ａ／Ｄ変換手段のＡ／Ｄ変換動作によって得られ
    たデジタル値を加算又は平均化することにより、各Ａ／
    Ｄ変換手段で得られるデジタル値よりもビット数が大き
    いｎビットのデジタル値を算出する演算手段と、 を備えたことを特徴とするＡ／Ｄ変換装置。
  6. 【請求項６】 前記Ａ／Ｄ変換手段を２(n-m) 個以上備
    え、 前記演算手段は、各Ａ／Ｄ変換手段によって得られた２
    (n-m) 個以上のデジタル値に基づきｎビットのデジタル
    値を算出することを特徴とする請求項５記載のＡ／Ｄ変
    換装置。
  7. 【請求項７】 前記アナログ信号をサンプルホールドし
    て前記各Ａ／Ｄ変換手段に入力するサンプルホールド手
    段を備え、 前記制御手段は、該サンプルホールド手段による前記ア
    ナログ信号のサンプルホールド期間中に前記各Ａ／Ｄ変
    換手段を夫々複数回動作させ、 前記演算手段は、前記各Ａ／Ｄ変換手段の複数回のＡ／
    Ｄ変換動作によって得られたデジタル値を加算又は平均
    化することにより、ｎビットのデジタル値を算出するこ
    とを特徴とする請求項５記載のＡ／Ｄ変換装置。
  8. 【請求項８】 前記各Ａ／Ｄ変換手段は、 電源電圧として供給されるアナログ信号に応じて遅延時
    間が変化する複数の遅延素子を順に接続してなる遅延線
    と、 該遅延線内でパルス信号が通過した遅延素子の個数を検
    出し、該検出結果をｍビットのデジタル値として出力す
    る検出手段と、 を備え、前記制御手段は、前記各Ａ／Ｄ変換手段の遅延
    線に同時にパルス信号を入力して、各遅延線内でパルス
    信号を伝送させると共に、その後、所定時間が経過する
    まで前記検出手段を動作させ、該所定時間が経過したタ
    イミングで、前記検出手段から前記デジタル値を出力さ
    せることを特徴とする請求項５〜請求項７何れか記載の
    Ａ／Ｄ変換装置。
  9. 【請求項９】 前記遅延線は、前記複数の遅延素子をリ
    ング状に接続してなるリング遅延線からなり、 前記検出手段は、該リング遅延線内でのパルス信号の周
    回回数と、前記リング遅延線内でのパルス信号の到達位
    置とから、前記所定時間内にパルス信号が通過した遅延
    素子の個数を検出することを特徴とする請求項８記載の
    Ａ／Ｄ変換装置。
  10. 【請求項１０】 アナログ電圧をｂビットの上位側とａ
    ビットの下位側とからなるｍビット（ｍ＝ｂ＋ａ）のデ
    ジタル値に変換する積分型の第１Ａ／Ｄ変換手段と、 アナログ電圧をａビットのデジタル値に変換する積分型
    の第２Ａ／Ｄ変換手段と、 前記各Ａ／Ｄ変換手段に対して、アナログ信号を同タイ
    ミングでＡ／Ｄ変換させる制御手段と、 前記第１Ａ／Ｄ変換手段から出力されるｍビットのデジ
    タル値の下位ａビットと、前記第２Ａ／Ｄ変換手段から
    出力されるａビットのデジタル値とを加算又は平均化す
    ることにより、該ａビットのデジタル値よりもビット数
    が大きいｃビットのデジタル値を算出する演算手段と、 を備え、該演算手段にて算出されたｃビットのデジタル
    値を下位側、前記第１Ａ／Ｄ変換手段から出力されるｍ
    ビットのデジタル値の上位ｂビットを上位側とするｎビ
    ット（ｎ＝ｂ＋ｃ）のデジタル値を出力することを特徴
    とするＡ／Ｄ変換装置。
  11. 【請求項１１】 電源電圧として供給されるアナログ信
    号に応じて遅延時間が変化する複数の遅延素子をリング
    状に接続することにより構成され、該複数の遅延素子の
    一つである起動用の遅延素子に入力されたパルス信号を
    周回させる第１遅延線と、 該第１遅延線内でのパルス信号の周回回数をカウント
    し、該カウント結果をｂビットのデジタル値として出力
    するカウント手段と、 前記起動用の遅延素子を基準として、前記第１遅延線内
    でパルス信号が到達した遅延素子の位置を検出し、該検
    出結果をａビットのデジタル値として出力する第１位置
    検出手段と、 前記第１遅延線と同じ複数の遅延素子を順に接続するこ
    とにより構成され、前記第１遅延線内で周回したパルス
    信号を前記起動用の遅延素子に戻す最終段の遅延素子か
    らパルス信号を取り込み、該パルス信号を初段の遅延素
    子から順に伝送する１又は複数の第２遅延線と、 前記初段の遅延素子を基準として、前記第２遅延線内で
    パルス信号が到達した遅延素子の位置を検出し、該検出
    結果をａビットのデジタル値として出力する１又は複数
    の第２位置検出手段と、 前記第１遅延線の起動用の遅延素子に起動用のパルス信
    号を入力すると共に、前記カウント手段を起動し、その
    後、所定の第１時間が経過したタイミングで、前記各位
    置検出手段を動作させて、前記各遅延線内でのパルス信
    号の到達位置を表すａビットのデジタル値を出力させる
    と共に、前記カウント手段から前記カウント結果である
    ｂビットのデジタル値を出力させる制御手段と、 前記各位置検出手段から出力されるａビットのデジタル
    値を加算又は平均化することにより、該ａビットのデジ
    タル値よりもビット数が大きいｃビットのデジタル値を
    算出する演算手段と、 を備え、該演算手段にて算出されたｃビットのデジタル
    値を下位側、前記第１Ａ／Ｄ変換手段から出力されるｍ
    ビットのデジタル値の上位ｂビットを上位側とするｎビ
    ット（ｎ＝ｂ＋ｃ）のデジタル値を出力することを特徴
    とするＡ／Ｄ変換装置。
  12. 【請求項１２】 前記第１遅延線内の最終段の遅延素子
    から前記第２遅延線の初段の遅延素子に至る前記パルス
    信号の伝送経路に、前記各遅延線を構成する遅延素子の
    遅延時間よりも短い所定時間だけパルス信号を遅延させ
    る第１遅延手段を設けたことを特徴とする請求項１１記
    載のＡ／Ｄ変換装置。
  13. 【請求項１３】 前記第２遅延線及び前記第２位置検出
    手段を複数備え、 前記第１遅延線内の最終段の遅延素子から前記各第２遅
    延線の初段の遅延素子に至る前記パルス信号の伝送経路
    には、前記各第２遅延線へのパルス信号の入力タイミン
    グが互いにずれるように遅延時間が設定された第１遅延
    手段が設けられることを特徴とする請求項１２記載のＡ
    ／Ｄ変換装置。
  14. 【請求項１４】 電源電圧として供給されるアナログ信
    号に応じて遅延時間が変化する複数の遅延素子をリング
    状に接続することにより構成され、該複数の遅延素子の
    一つである起動用の遅延素子に入力されたパルス信号を
    周回させる遅延線と、 該遅延線内でのパルス信号の周回回数をカウントし、該
    カウント結果をｂビットのデジタル値として出力するカ
    ウント手段と、 前記起動用の遅延素子を基準として、前記遅延線内でパ
    ルス信号が到達した遅延素子の位置を検出し、該検出結
    果をａビットのデジタル値として出力する複数の位置検
    出手段と、 前記遅延線の起動用の遅延素子に起動用のパルス信号を
    入力すると共に、前記カウント手段を起動し、その後、
    所定の第１時間が経過したタイミングで、前記各位置検
    出手段を動作させて、前記各遅延線内でのパルス信号の
    到達位置を表すａビットのデジタル値を出力させると共
    に、前記カウント手段から前記カウント結果であるｂビ
    ットのデジタル値を出力させる制御手段と、 前記各位置検出手段から出力されるａビットのデジタル
    値を加算又は平均化することにより、該ａビットのデジ
    タル値よりもビット数が大きいｃビットのデジタル値を
    算出する演算手段と、 を備え、該演算手段にて算出されたｃビットのデジタル
    値を下位側、前記第１Ａ／Ｄ変換手段から出力されるｍ
    ビットのデジタル値の上位ｂビットを上位側とするｎビ
    ット（ｎ＝ｂ＋ｃ）のデジタル値を出力することを特徴
    とするＡ／Ｄ変換装置。
  15. 【請求項１５】 前記遅延線内でのパルス信号の到達位
    置を検出するために前記遅延線の各遅延素子から前記各
    位置検出手段に伝送されるパルス信号の伝送経路に、前
    記遅延線を構成する遅延素子の遅延時間よりも短い時間
    内で、前記各位置検出手段へのパルス信号の入力タイミ
    ングを互いにずらせるための第２遅延手段を備えたこと
    を特徴とする請求項１４記載のＡ／Ｄ変換装置。
  16. 【請求項１６】 前記第１時間が経過したタイミングで
    前記制御手段が前記各位置検出手段を動作させるために
    出力する位置検出指令の前記各位置検出手段への入力タ
    イミングを、前記遅延線を構成する遅延素子の遅延時間
    よりも短い時間内で互いにずらせるための第３遅延手段
    を備えたことを特徴とする請求項１１〜請求項１５何れ
    か記載のＡ／Ｄ変換装置。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004007385A (ja) * 2002-04-24 2004-01-08 Denso Corp Ａ／ｄ変換方法及び装置
JP2004357030A (ja) * 2003-05-29 2004-12-16 Denso Corp Ａ／ｄ変換方法及び装置
JP2007104475A (ja) * 2005-10-06 2007-04-19 Denso Corp Ａ／ｄ変換方法及び装置
JP2007158400A (ja) * 2005-11-30 2007-06-21 Denso Corp Ａ／ｄ変換回路
US7310575B2 (en) 2005-12-26 2007-12-18 Denso Corporation Apparatus for processing sensor signal from knock sensor of internal combustion engine
WO2008032607A1 (fr) * 2006-09-13 2008-03-20 Advantest Corporation Convertisseur a/n, procédé de conversion a/n, programme de conversion a/n et appareil de commande
US7605738B2 (en) 2006-09-13 2009-10-20 Advantest Corporation A-D converter and A-D convert method
JP2010050529A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp パルス位相差検出回路及びこれを用いたａ／ｄ変換回路
JP2010259117A (ja) * 2010-08-18 2010-11-11 Denso Corp Ａ／ｄ変換方法及び装置
JP2011050112A (ja) * 2010-12-06 2011-03-10 Denso Corp Ａ／ｄ変換方法及び装置
JP2012100252A (ja) * 2010-10-29 2012-05-24 Toshiba Corp 時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システム
JP2012522466A (ja) * 2009-03-30 2012-09-20 クゥアルコム・インコーポレイテッド 改善された分解能を有する時間デジタル変換器（ｔｄｃ：ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）
JP2013066119A (ja) * 2011-09-20 2013-04-11 Denso Corp Ａｄ変換装置
JP2014064243A (ja) * 2012-09-24 2014-04-10 Olympus Corp データ処理回路および固体撮像装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI227966B (en) * 2004-06-16 2005-02-11 Benq Corp Apparatus and method for improving resolution of digital encoder
JP3992049B2 (ja) * 2005-04-21 2007-10-17 株式会社デンソー Ａ／ｄ変換回路の試験方法、及びａ／ｄ変換回路
US7786775B2 (en) * 2005-04-28 2010-08-31 Sanyo Electric Co., Ltd. Delay circuit
US7978111B2 (en) * 2008-03-03 2011-07-12 Qualcomm Incorporated High resolution time-to-digital converter
JP5452263B2 (ja) * 2010-02-04 2014-03-26 オリンパス株式会社 データ処理方法および固体撮像装置
JP5659112B2 (ja) * 2011-09-12 2015-01-28 オリンパス株式会社 Ａｄ変換回路および撮像装置
JP5738739B2 (ja) * 2011-10-27 2015-06-24 オリンパス株式会社 固体撮像装置
JP6252303B2 (ja) * 2014-03-28 2017-12-27 株式会社デンソー Ａ／ｄ変換装置
US11489538B2 (en) 2018-09-28 2022-11-01 Intel Corporation Analog-to-digital conversion

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4733217A (en) * 1986-05-08 1988-03-22 Rca Corporation Subranging analog to digital converter
JP3064644B2 (ja) 1992-03-16 2000-07-12 株式会社デンソー Ａ／ｄ変換回路
JPH0921344A (ja) 1995-07-05 1997-01-21 Hitachi Ltd エンジン制御装置
JP2000106528A (ja) * 1998-09-28 2000-04-11 Ando Electric Co Ltd Ａ／ｄ変換装置、ａ／ｄ変換方法、及び光パルス試験装置
JP4547064B2 (ja) * 1999-03-24 2010-09-22 株式会社アドバンテスト Ａ／ｄ変換装置およびキャリブレーション装置
SE517675C2 (sv) * 2000-03-14 2002-07-02 Ericsson Telefon Ab L M Ett förfarande för A/D-omvandling samt ett A/D- omvandlingssystem
JP4360010B2 (ja) * 2000-04-27 2009-11-11 ソニー株式会社 並列型アナログ−ディジタル変換器
JP4008200B2 (ja) * 2001-01-16 2007-11-14 株式会社デンソー フィルタ機能を有する信号レベル検出方法及び装置
EP1415400A2 (en) * 2001-07-17 2004-05-06 Honeywell International Inc. Dual analog-to-digital converter system for increased dynamic range
US6522282B1 (en) * 2001-11-07 2003-02-18 Telefonaktiebolaget Lm Ericsson (Publ) Estimation of timing offsets in parallel A/D converters

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004007385A (ja) * 2002-04-24 2004-01-08 Denso Corp Ａ／ｄ変換方法及び装置
JP2004357030A (ja) * 2003-05-29 2004-12-16 Denso Corp Ａ／ｄ変換方法及び装置
JP2007104475A (ja) * 2005-10-06 2007-04-19 Denso Corp Ａ／ｄ変換方法及び装置
JP4650242B2 (ja) * 2005-11-30 2011-03-16 株式会社デンソー Ａ／ｄ変換回路
JP2007158400A (ja) * 2005-11-30 2007-06-21 Denso Corp Ａ／ｄ変換回路
US7310575B2 (en) 2005-12-26 2007-12-18 Denso Corporation Apparatus for processing sensor signal from knock sensor of internal combustion engine
WO2008032607A1 (fr) * 2006-09-13 2008-03-20 Advantest Corporation Convertisseur a/n, procédé de conversion a/n, programme de conversion a/n et appareil de commande
US7477177B2 (en) 2006-09-13 2009-01-13 Advantest Corporation A-D converter, A-D convert method, and A-D convert program
US7479914B2 (en) 2006-09-13 2009-01-20 Advantest Corporation A-D converter and A-D convert method
US7605738B2 (en) 2006-09-13 2009-10-20 Advantest Corporation A-D converter and A-D convert method
JPWO2008032607A1 (ja) * 2006-09-13 2010-01-21 株式会社アドバンテスト Ａｄ変換器、ａｄ変換方法、ａｄ変換プログラムおよび制御装置
JP2010050529A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp パルス位相差検出回路及びこれを用いたａ／ｄ変換回路
JP2012522466A (ja) * 2009-03-30 2012-09-20 クゥアルコム・インコーポレイテッド 改善された分解能を有する時間デジタル変換器（ｔｄｃ：ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）
US8878613B2 (en) 2009-03-30 2014-11-04 Qualcomm Incorporated Time-to-digital converter (TDC) with improved resolution
JP2016129369A (ja) * 2009-03-30 2016-07-14 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 改善された分解能を有する時間デジタル変換器（ｔｄｃ：ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）
JP2010259117A (ja) * 2010-08-18 2010-11-11 Denso Corp Ａ／ｄ変換方法及び装置
JP2012100252A (ja) * 2010-10-29 2012-05-24 Toshiba Corp 時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システム
JP2011050112A (ja) * 2010-12-06 2011-03-10 Denso Corp Ａ／ｄ変換方法及び装置
JP2013066119A (ja) * 2011-09-20 2013-04-11 Denso Corp Ａｄ変換装置
US8681028B2 (en) 2011-09-20 2014-03-25 Denso Corporation Analog to digital converter provided with pulse delay circuit
JP2014064243A (ja) * 2012-09-24 2014-04-10 Olympus Corp データ処理回路および固体撮像装置

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Publication number Publication date
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