JP2005223818A - A/d変換回路装置及びa/d変換方法 - Google Patents
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Abstract
【解決手段】 パルス位相差符号化回路1Aと同様に構成され、基準電圧信号VRが電圧信号入力端子に与えられるパルス位相差符号化回路1Bとを用い、制御回路10は、両者に並行してA/D変換処理を実行させ、パルス位相差符号化回路1Aは基準電圧VRと増幅器により増幅された変換対象電圧Vin‘とを順次A/D変換処理し、パルス位相差符号化回路1Bは常に基準電圧VRをA/D変換処理する。そして、パルス位相差符号化回路1Aに電圧信号Vin‘が与えられた場合、減算器25は(DR‘‘−DR‘)を演算し、加算器26は加算(DVin‘+(DR‘‘−DR‘)を行い、除算器27は除算[{DVin‘+(DR‘‘−DR‘)}/DR]を行う。
【選択図】 図1
Description
パルス周回回路2は、複数個の反転ゲート(遅延ゲート)2aをリング状に接続してなる所謂リングディレイラインを用いて構成されている。反転ゲートの1つは、NANDゲート2bとなっており、そのNANDゲート2bの一方の入力端子に制御回路8より信号PAが出力されると発振動作(パルス信号の周回動作)を開始する。カウンタ3は、パルス周回回路2内でリング状に伝送されるパルス信号の周回数をカウントし、そのカウントデータは、制御回路8により信号PBが出力されるとラッチ回路4によりラッチされる。
尚、パルス周回回路2が奇数個の反転ゲートで構成されている場合、信号処理回路7は、ラッチ回路4からのデータを上位ビット側とし、エンコーダ6からのデータを下位ビット側として連結したデータに対し、ラッチ回路4の出力データをLSB詰めで桁合わせして減算を行う必要がある。
そして、除算器は、変動補償回路の演算結果(D)をデータ(F)で除算して出力するので、電圧信号を増幅器により増幅して入力する場合でも、基準電位の変動の影響を排除することができ、特許文献1と同様に、温度変化による遅延ゲートの伝搬遅延時間変化の影響を排除できる。
以下、本発明の第1実施例について図1乃至図3を参照して説明する。尚、図9及び図10と同一部分には同一符号を付して説明を省略し、以下異なる部分においてのみ説明する。本実施例では、2つのパルス位相差符号化回路1A,1Bを使用する。そして、一方のパルス位相差符号化回路1A(第1パルス位相差符号化回路)には、図10と同様に、入力切換スイッチ(入力切換手段)11により入力電圧Vin側と基準電圧VR側とが切換えられるが、入力電圧Vinは、基準電圧VRを基準として反転増幅を行う反転増幅器21を介すことで電圧Vin‘として与えられている。
この時、パルス位相差符号化回路1B側に入力される基準電圧信号は(VR+ΔVR)となるので、減算器25における減算結果は、
(VR+ΔVR)−VR=ΔVR
に相当するデータとなる。すると、加算器26における加算結果は、
(Vin‘−ΔVR)+ΔVR=Vin‘
に相当するデータとなるので、基準電圧信号VRの変動分ΔVRはキャンセルされる。その結果、除算器27においては、
Vin‘/VR
に相当するデータが得られることになる。従って、特許文献1と同様に、温度変化によりパルス周回回路2内の反転回路の反転動作時間が変化し、電圧信号Vin‘を表すデータDVinが変化した場合でも除算器27においてその変動分を相殺させることができる。
図4及び図5は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第2実施例では、第1実施例における反転増幅器21に代えて、非反転増幅器31を用いた場合を示す。非反転増幅器31を用いる場合は、加算器26に代えて減算器(変動補償回路)32を用いることになる。その他の構成は第1実施例と同様であり、以上がA/D変換回路装置33を構成している。
(Vin‘+ΔVR)−ΔVR=Vin‘
に相当するデータとなるので、基準電圧信号VRの変動分ΔVRはキャンセルされる。その他の処理は、第1実施例と同様である。
以上のように第2実施例によれば、非反転増幅器31を介して非反転増幅した電圧信号Vin‘をA/D変換する場合でも、第1実施例と同様の効果が得られる。
図6は本発明の第3実施例を示すものであり、第1実施例と異なる部分についてのみ説明する。第3実施例では、レジスタ14及び24を削除すると共に、減算器26及び加算器27に代えて、両者の演算機能を統合した加減算器(変動補償回路)34を用いたものである。その他の構成は第1実施例と同様であり、以上がA/D変換回路装置35を構成している。
図7は本発明の第4実施例を示すものであり、第2,第3実施例と異なる部分についてのみ説明する。第4実施例では、第2実施例に第3実施例と同様の構成を適用したものである。即ち、レジスタ14及び24を削除すると共に、減算器26及び32に代えて、両者の演算機能を統合した加減算器(変動補償回路)36を用いたものである。その他の構成は第2実施例と同様であり、以上がA/D変換回路装置37を構成している。
図8は本発明の第5実施例を示すものであり、第1実施例と異なる部分について説明する。第5実施例では、第1実施例の構成におけるパルス位相差符号化回路1B側より、切換えスイッチ22及びレジスタ23を削除し、減算器25の減算値としてレジスタ13のラッチデータDRを与えたものである。以上が、A/D変換回路装置38を構成している。
本発明は前記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
増幅器の増幅率は「1」に限ることなく、個別の設計に応じて適宜設定すれば良い。
第2乃至第4実施例の構成に、第5実施例の構成を適用しても良い。
Claims (6)
- アナログの電圧信号を、二進数のデジタルデータに変換するA/D変換回路装置であって、
複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、A/D変換結果として出力する第1パルス位相差符号化回路と、
この第1パルス位相差符号化回路の第1電圧信号入力端子に、予め設定された基準電圧信号と、この基準電圧信号を電位基準として増幅を行う増幅器を介して出力されるA/D変換対象の電圧信号とを切り換えて与える入力切換手段と、
前記第1パルス位相差符号化回路と同様に構成され、前記基準電圧信号が電圧信号入力端子に与えられる第2パルス位相差符号化回路と、
前記第1及び第2パルス位相差符号化回路のパルス周回回路を同時に動作させて夫々にA/D変換処理を開始させ、その後所定のサンプリング時間が経過した時点で両者のカウンタ及び周回位置検出手段において得られるデータをサンプリングさせるように制御する制御手段と、
前記入力切換手段によって前記第1電圧信号入力端子に基準電圧信号が与えられたときに、前記第1パルス位相差符号化回路より出力されるA/D変換結果データを記憶する記憶手段と、
前記第1電圧信号入力端子にA/D変換対象の電圧信号が与えられた場合に、
前記第2パルス位相差符号化回路によって出力されるA/D変換結果データ(A)と、前記第1電圧信号入力端子に基準電圧信号が入力された場合に何れかのパルス位相差符号化回路によって出力されたA/D変換結果データ(B)とに基づき、前記第1パルス位相差符号化回路により出力されるA/D変換結果データ(C)について前記増幅器の増幅動作に起因して発生する変動を補償するための演算を行なう変動補償回路と、
この変動補償回路により出力される演算結果(D)を、前記記憶手段に記憶されたデータ(F)で除算して出力する除算器とを備えたことを特徴とするA/D変換回路装置。 - 前記変動補償回路は、前記データ(A)より前記データ(B)を減算し、その減算結果を前記増幅器の増幅極性に応じて前記データ(C)に対し加算若しくは減算することで、演算結果(D)を得るように構成されていることを特徴とする請求項1記載のA/D変換回路装置。
- 前記データ(B)は、前記第2パルス位相差符号化回路によって出力されるデータであり、
前記データ(B)が記憶される記憶手段と、
前記第2パルス位相差符号化回路によって出力される前記データ(A)とデータ(B)とを、前記記憶手段側と前記変動補償回路側とに切換えるための出力切換え手段とを備えることを特徴とする請求項1又は2記載のA/D変換回路装置。 - 複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、入力される電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、A/D変換結果として出力するパルス位相差符号化回路を用いてA/D変換を行なう方法であって、
第1パルス位相差符号化回路の第1電圧信号入力端子に、予め設定された基準電圧信号と、この基準電圧信号を電位基準として増幅を行う増幅器を介して出力されるA/D変換対象の電圧信号とを切り換えて与えると共に、前記基準電圧信号を、第2パルス位相差符号化回路の第2電圧信号入力端子にも与え、
前記第1及び第2パルス位相差符号化回路のパルス周回回路を同時に動作させて夫々にA/D変換処理を開始させ、その後所定のサンプリング時間が経過した時点で両者のカウンタ及び周回位置検出手段において得られるデータをサンプリングさせ、
前記第1電圧信号入力端子に基準電圧信号が与えられたときに、前記第1パルス位相差符号化回路より出力されるA/D変換結果データを記憶手段に記憶し、
前記第1電圧信号入力端子にA/D変換対象の電圧信号が与えられた場合に、
前記第2パルス位相差符号化回路によって出力されるA/D変換結果データ(A)と、前記第1電圧信号入力端子に基準電圧信号が入力された場合に何れかのパルス位相差符号化回路によって出力されたA/D変換結果データ(B)とに基づき、前記第1パルス位相差符号化回路により出力されるA/D変換結果データ(C)について前記増幅器の増幅動作に起因して発生する変動を補償するための演算を行ない、
この演算結果(D)を、前記記憶手段に記憶されたデータ(F)で除算して出力することを特徴とするA/D変換方法。 - 前記データ(A)より前記データ(B)を減算し、その減算結果を前記増幅器の増幅極性に応じて前記データ(C)に対し加算若しくは減算することで、演算結果(D)を得ることを特徴とする請求項4記載のA/D変換方法。
- 前記データ(B)に、前記第2パルス位相差符号化回路によって出力されるデータを用い、
前記第2パルス位相差符号化回路によって出力される前記データ(A)とデータ(B)とを、前記データ(B)を記憶させるための記憶手段側と前記演算結果(D)を得るための演算処理側とに切換えることを特徴とする請求項4又は5記載のA/D変換方法。
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