JP2009246752A - パイプラインａ／ｄ変換器 - Google Patents

Abstract

【課題】テスト信号ラインを通常動作用のラインとは別に設けることなく、小規模でテスト信号を入力することを可能とする。
【解決手段】各ステージにおいて、入力アナログ信号から一部のビットに対応するディジタル信号を生成し、それに基づきＤＡ変換部７、８によりアナログ基準信号を生成して、入力アナログ信号に対する剰余演算を剰余演算部９により行う。入力アナログ信号に代えテスト信号を入力して、所定のテストを行うように構成される。制御部１４ａは、テストモードでは、剰余演算部に対する入力アナログ信号の供給を遮断するとともに、ディジタル信号に基づくＤＡ変換部の基準電圧の選択を停止し、テスト用のＤＡ変換制御信号に基づく基準電圧の選択を行って、剰余演算部に対して、入力アナログ信号に代わる所定の基準電圧からなるテスト信号、及びアナログ基準信号を供給するように制御する。
【選択図】図２

Description

本発明は、パイプラインＡ／Ｄ変換器に関し、特に、その出力を補正する技術に関する。

ＡＶ分野、情報通信分野等におけるディジタル化に伴い、キーデバイスであるＡ／Ｄ変換器には、高速化、高分解能化が要求されている。パイプラインＡ／Ｄ変換器は、高速性、消費電力の点で優れた回路として、近年多用されている。しかし、機器の高性能化に伴い、パイプラインＡＤ変換器には、高速・低電圧・多ビット・低コストとともに、より高精度化が求められている。

図１６は、パイプラインＡ／Ｄ変換器の基本的な構成を示すブロック図である。このパイプラインＡ／Ｄ変換器は、縦続接続されたｎ段のステージ、すなわち第１ステージ１［１］〜第ｎステージ１［ｎ］と、最終段のフラッシュＡＤ変換器２とを含む。入力アナログ信号Ｖｉｎはｎ段のステージにより、上位ビットから下位ビットに向けて各々１ビットずつディジタル信号に変換される。デジタル演算部６により、ｎ段のステージ及びフラッシュＡＤ変換器２の出力ディジタル信号を組み合わせることにより、入力アナログ信号Ｖｉｎを所望のビット数でＡ／Ｄ変換した出力信号が得られる。

図１６には、第１ステージ１［１］のみについて構成が具体的に示されているが、他の各段のステージの構成も同様である。すなわち、各ステージは、ＡＤ変換部３、ＤＡ変換部４、及び剰余演算部５から構成される。

ＡＤ変換部３は、当段ステージへの入力アナログ信号を３値化したディジタル信号を生成し出力するとともに、ＤＡ変換部４にも供給する。ＤＡ変換部４は、ＡＤ変換部３が出力するディジタル信号に基づいてアナログ基準信号を生成し、剰余演算部５に供給する。剰余演算部５は、当段ステージへの入力アナログ信号に対し、ＤＡ変換部４が出力するアナログ基準信号との減算及び増幅を行い剰余アナログ信号を生成して、次段のステージに入力アナログ信号として供給する。

図１７に、ＤＡ変換部４及び剰余演算部５により所定の機能を得るための具体的な構成を示す。ＤＡ変換部４は、論理演算部７及び電圧供給部８からなる。他の要素、すなわち、演算増幅器９、サンプリング容量Ｃｓ、帰還ループ容量Ｃｆ、スイッチ１０〜１２が、図１６における剰余演算部５を構成する。ＤＡ変換部４が出力するアナログ基準信号は、サンプリング容量Ｃｓとスイッチ１０との接続ノードに供給される。また、サンプリング容量Ｃｓの演算増幅器９側が、スイッチ１５を介してｂｉａｓ０に接続されている。なお、以下の記述では、サンプリング容量Ｃｓ、帰還ループ容量Ｃｆの容量値をそれぞれ、Ｃｓ、Ｃｆで表す。

電圧供給部８は、３値の基準電圧である＋Ｖｒｅｆ、０Ｖ、及び−Ｖｒｅｆを、各々３個のスイッチにより切替えて供給する。論理演算部７は、ＡＤ変換部３から出力されたディジタル信号の値に基づき、電圧供給部８のスイッチを切換えるための信号を出力する。それにより、電圧供給部８では、当該ディジタル信号の値に応じて３値の基準電圧のいずれかが選択され、アナログ基準信号Ｖｄａｃとして供給される。この回路は、図１７に示すクロックΦ１とクロックΦ２が、交互にハイレベル（Ｈ）とローレベル（Ｌ）の値をとることにより、サンプリング期間と増幅期間の動作を行う。

クロックΦ１がＨ、クロックΦ２がＬの状態では、スイッチ１０、１１がオン、スイッチ１２がオフとなり、入力アナログ信号Ｖｉｎが、サンプリング容量Ｃｓにサンプリングされる。クロックΦ１がＬ、クロックΦ２がＨの状態では、スイッチ１０、１１がオフ、スイッチ１２がオンとなり、サンプリング容量Ｃｓにサンプリングされた電荷が、サンプリング容量Ｃｓと帰還ループ容量Ｃｆに再配分される。また、論理演算部７が動作して電圧供給部８からは、アナログ基準信号Ｖｄａｃがサンプリング容量Ｃｓに供給される。その結果、演算増幅器９により増幅される出力信号Ｖｏｕｔは、下記のとおりとなる。

Ｖｏｕｔ＝｛（Ｃｓ＋Ｃｆ）／Ｃｆ｝・Ｖｉｎ−（Ｃｓ／Ｃｆ）・Ｖｄａｃ （１）
Ｃｓ＝Ｃｆに設定されていれば、
Ｖｏｕｔ＝２・Ｖｉｎ−Ｖｄａｃ （２）
となる。

この演算増幅器９の出力信号Ｖｏｕｔについて、図１８の入出力特性も参照して説明する。図１８における横軸は、各ステージに対する入力アナログ信号Ｖｉｎを示す。縦軸は演算増幅器９の出力信号Ｖｏｕｔを示す。この図に示すように、横軸の入力アナログ信号Ｖｉｎのレベルは、第１領域（−Ｖｒｅｆ〜−Ｖｒｅｆ／４）、第２領域（−Ｖｒｅｆ／４〜＋Ｖｒｅｆ／４）、及び第３領域（＋Ｖｒｅｆ／４〜＋Ｖｒｅｆ）に区分される。

ＡＤ変換部３は、各領域の境界に対応する参照電圧を用いて、入力アナログ信号Ｖｉｎから３値のディジタル信号を生成する。そのディジタル信号に基づき論理演算部７が出力する制御信号により、電圧供給部８では＋Ｖｒｅｆ、０Ｖ、及び−Ｖｒｅｆのいずれかの電圧が選択される。更に上記の式（２）の演算の結果、入力アナログ信号Ｖｉｎに対する演算増幅器９の出力信号Ｖｏｕｔは、図１８に示す入出力特性に示すとおりとなる。

このように、入力アナログ信号Ｖｉｎのレベルに応じてアナログ基準信号を生成し、入力アナログ信号Ｖｉｎに対する加減算を行うことにより、演算増幅器９の出力信号Ｖｏｕｔが、次段のステージ１のＡＤ変換部３の入力レンジを越えることを回避することができる。また、上述のようにサンプリング容量Ｃｓと帰還ループ容量Ｃｆの容量値が等しいとき、各ステージのアナログ入出力特性は理想値となる。すなわち、演算増幅器９による利得がちょうど"２"となり、図１８の特性の非線形部分（Ｖｉｎ＝±Ｖｒｅｆ／４となる部分）における不連続幅は、ちょうど１ビット分に相当するＶｒｅｆとなる。

しかし、実際には、サンプリング容量Ｃｓと帰還ループ容量Ｃｆの容量値の間には若干の誤差が存在する。そして、この容量値誤差に起因して上記利得に誤差が生じ、ステージのアナログ入出力特性が所定の特性とは異なってしまう。すなわち、Ｃｆ＜Ｃｓのとき、不連続幅は１ビット分よりも大きくなり、Ｃｆ＞Ｃｓのとき、不連続幅は１ビット分よりも小さくなる。

上記の容量値誤差は、ステージのアナログ入出力特性劣化の主要因であり、この誤差を解消することが、パイプラインＡ／Ｄ変換器の変換精度の向上につながる。しかし、パイプラインＡ／Ｄ変換器の分解能が１２ビット以上の場合、許容される誤差はおよそ０．０４％以下である。アナログ信号領域でこの誤差を補正することは極めて困難であり、デジタル処理による誤差補正が必要となる。

このような容量値誤差に起因する変換誤差の補正を行う構成の一例として、図１９に示すようなパイプラインＡ／Ｄ変換器が特許文献１に開示されている。このＡ／Ｄ変換器は、複数のステージ３０および可変ステージ３０Ａ、デジタル計算部３１、制御部３２、複数の入力切り替え部３３、ステージ評価部３４、複数の補正値算出部３５、および出力補正部３６を含む。ステージ３０および可変ステージ３０Ａは、各々上述のステージと同様の機能を有する。デジタル計算部３１は、各ステージに対応して、その前段のステージからのデジタル出力を１ビットシフトしたものに、その対応するステージのデジタル出力を加算するデジタル計算コア３１ａを備えている。

制御部３２は、各入力切り替え部３３および各可変ステージ３０Ａにおけるスイッチ群の動作を制御する。入力切り替え部３３は、可変ステージ３０Ａに対応して設けられており、制御部３２の制御により、対応する各可変ステージ３０Ａの入力を、通常入力信号とテスト信号との間で切り替える。通常入力信号とは、通常の変換動作の際の各ステージへの入力アナログ信号のことを表す。テスト信号とは、ステージの容量値誤差を検出するための所定の大きさのアナログ信号である。テスト信号は、たとえば、図示していないＤ／Ａ変換器などを用いて生成される。

ステージ評価部３４は、出力補正部３６のデジタル出力に基づいて、各可変ステージ３０Ａのアナログ出力誤差を推定する。すなわち、容量値誤差を推定しようとする可変ステージ３０Ａ（テストステージ）にテスト信号が入力された状態で、パイプラインＡ／Ｄ変換器から得られるデジタル出力には、テストステージの容量値誤差に応じた大きさの変換誤差が含まれる。したがって、このデジタル出力からアナログ出力誤差を推定する。

補正値算出部３５は、可変ステージ３０Ａに対応して設けられており、ステージ評価部３４によって推定された容量値誤差に基づいて、各可変ステージ３０Ａの出力誤差特性を生成する。その特性に基づき、補正値算出部３５は、遅延素子３７を介して入力されるデジタル計算部３１の中間出力を用いて、対応する可変ステージ３０Ａのデジタル出力誤差をデジタル補正値を算出する。

出力補正部３６は、各補正値算出部３５から出力されたデジタル補正値に基づいて、デジタル計算部３１のデジタル出力を補正する。

以上のようにして、各可変ステージ３０Ａについて、その可変ステージ３０Ａにおける帰還ループ容量およびサンプリング容量の容量値誤差に起因する出力誤差が推定され、その推定誤差に基づいてデジタル補正値が算出される。そして、これらデジタル補正値を用いてパイプラインＡ／Ｄ変換器のデジタル出力が補正される。

また、特許文献２には、上述ようなテスト信号を供給するための具体的な構成が開示されている。
特開２００６−６７２０１号公報 特開２００７−１３８８５号公報

上記従来例の構成においては、容量値誤差に起因する変換誤差の補正を行うために、テスト信号を供給するためのテスト信号入力ラインを設ける必要がある。また、テスト信号を生成するために、Ａ／Ｄ変換器の外部に、ＤＡ変換器などの手段が必要である。

しかし、テスト信号入力ラインを介してテスト信号を供給した場合、供給されるテスト信号の精度に問題が発生する。すなわち、通常の入力アナログ信号を供給するラインとは異なるため、実際に入力されるアナログ信号と同一の状態にはならないこと、また、テスト信号入力ラインの長さや寄生素子に起因する信号の劣化も発生することである。テスト信号の精度が悪いと、テスト信号に基づく評価結果について高い精度を期待できない。

また、Ａ／Ｄ変換器の外部にテスト信号を生成する手段を設けることにより、回路規模の増大を免れ得ず、また、このテスト信号生成手段の特性によっても評価結果が左右される。

なお、ステージに対するテスト信号の供給は、上記従来例のような容量値誤差の補正以外にも、種々のＡＤ変換器の段差誤差、ゲイン誤差、オフセット誤差の補正や、その他の検査、評価のためのテストの際にも用いられる。

従って、本発明は、種々のテストのためにステージに供給されるテスト信号を、通常動作用のラインとは別にテスト信号ラインを設けることなく、小規模な構成により入力可能なパイプラインＡ／Ｄ変換器を提供することを目的とする。

本発明のパイプラインＡ／Ｄ変換器は、一部のビットに対応するＡ／Ｄ変換を行うステージが複数段に縦続接続されて、初段の前記ステージに入力されたアナログ信号を、前記複数段のステージを通して順次上位ビットから下位ビットに向けてディジタル信号に変換するように構成される。各段の前記ステージは、当段の入力アナログ信号を量子化して一部のビットに対応する前記ディジタル信号を生成するＡＤ変換部と、前記ＡＤ変換部が生成する前記ディジタル信号に基づき、複数レベルの基準電圧から所定の基準電圧を選択してアナログ基準信号として出力するＤＡ変換部と、前記入力アナログ信号に対する前記アナログ基準信号の加減算及び所定倍の増幅を行い剰余アナログ信号を生成して、次段の前記ステージへ入力アナログ信号として供給する剰余演算部とを備える。少なくとも一部の前記ステージに対して、前記入力アナログ信号に代えてテスト信号を入力して所定のテストを行うように構成される。

上記課題を解決するために、本発明のパイプラインＡ／Ｄ変換器は、前記剰余演算部に対する前記入力アナログ信号の供給、及び前記ＤＡ変換部の前記基準電圧の選択を、通常動作モードとテストモードの各々に応じて制御することが可能な制御部を備え、前記制御部は、前記テストモードでは、前記剰余演算部に対する前記入力アナログ信号の供給を遮断するとともに、前記ディジタル信号に基づく前記ＤＡ変換部の前記基準電圧の選択を停止し、テスト用のＤＡ変換制御信号に基づく前記基準電圧の選択を行って、前記剰余演算部に対して、前記入力アナログ信号に代わる所定の前記基準電圧からなるテスト信号、及び前記アナログ基準信号を供給するように制御する。

上記構成のパイプラインＡ／Ｄ変換器によれば、テスト信号供給用にテスト信号ラインを設けることなく、電圧供給部を通常動作モードとテストモードで共用して、テスト信号及びアナログ基準信号を供給することができる。従って、テスト信号を精度良く供給することができる。また、電圧供給部を共用するため、ＤＡ変換器などのテスト信号の生成手段をＡ／Ｄ変換器の外部に設ける必要も無く、回路規模の増大を抑制可能である。

本発明のパイプラインＡ／Ｄ変換器は、上記構成を基本として以下のような態様をとることができる。

すなわち、前記剰余演算部は、前記入力アナログ信号の入力を制御する入力スイッチを備え、前記ＤＡ変換部は、前記所定の基準電圧を選択して出力する電圧供給部と、前記ＡＤ変換部が生成する前記ディジタル信号に基づき前記電圧供給部による選択を制御する信号を出力する論理演算部とを備え、前記制御部は、前記論理演算部の出力信号と前記ＤＡ変換制御信号とを選択して、いずれか一方の信号により前記電圧供給部による前記基準電圧の選択を制御することが可能であり、前記テストモードに、前記入力スイッチをオフとするとともに、前記ＤＡ変換制御信号により前記基準電圧の選択を制御して、前記入力スイッチの後段の経路に前記テスト信号が供給されるように制御する構成とすることができる。

この構成において、前記剰余演算部は、演算増幅器と、前記演算増幅器の入力端子に一端が接続され他端が前記入力スイッチに接続されたサンプリング容量と、前記演算増幅器の前記入力端子と出力端子との間に帰還切替えスイッチを介して接続された帰還ループ容量とを備え、前記制御部は前記テストモード時において、前記剰余演算部のサンプリング期間には、前記帰還切替えスイッチをオフにして前記テスト信号を前記サンプリング容量によりサンプリングし、増幅期間には前記帰還切替えスイッチをオンにし、前記制御されたアナログ基準信号を前記サンプリング容量に入力して、前記サンプリングされた前記テスト信号と前記アナログ基準信号との間で所定の演算が行われるように制御する構成とすることができる。

この構成において、前記帰還ループ容量と前記帰還切替えスイッチの間に一端が接続され他端が所定のバイアス電圧に接続されたバイアス切替えスイッチを備え、前記制御部は、前記テストモード時における前記剰余演算部のサンプリング期間には、前記バイアス切替えスイッチをオンとする構成とすることが好ましい。

また、上記いずれかの構成において、複数レベルの前記基準電圧から所定の基準電圧を選択して出力する補助電圧供給部と、前記演算増幅器の入力端子に一端が接続され他端が前記補助電圧供給部に接続された補助容量とを備え、前記制御部は前記テストモード時において、前記電圧供給部及び前記補助電圧供給部の出力電圧を前記剰余演算部に供給するように制御する構成とすることが好ましい。

この構成において、前記補助容量の容量値Ｃｃは、前記サンプリング容量の容量値Ｃｓまたは帰還ループ容量の容量値Ｃｆに対し、Ｃｃ＝ａ×Ｃｓ、またはＣｃ＝ａ×Ｃｆ（ａは、０＜ａ≦１の定数）の関係を持つ構成とすることができる。

上記いずれかの構成において、複数段の前記ステージのうちの少なくとも１段のステージは、複数ビット分のＡ／Ｄ変換を行うように構成することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるパイプラインＡ／Ｄ変換器を構成するステージのブロック図である。同図において、図１６、図１７に示した従来例の要素と同一の機能を有する要素には、同一の参照符号を付して説明の繰り返しを一部省略する。

このステージは、ＡＤ変換部３、ＤＡ変換部４、及び剰余演算部５からなる基本構成に加えて、入力ＳＷ制御部１３、及びＤＡ変換制御部１４が設けられている。入力ＳＷ制御部１３は、剰余演算部５に対する入力アナログ信号の供給を制御する。ＤＡ変換制御部１４は、ＤＡ変換部４における基準電圧の選択を、通常動作モードとテストモードの各々に応じて制御することが可能である。通常動作モードではアナログ基準信号を出力し、テストモードでは、入力アナログ信号に代わるテスト信号、及びアナログ基準信号を出力する。

図示は省略するが、本実施の形態のパイプラインＡ／Ｄ変換器は、例えば図１９に示した従来例のパイプラインＡ／Ｄ変換器のように、所定のステージにテスト信号を供給して所定のテストを行うことが可能なように構成される。

図２は、図１に示したステージの一部、すなわち、ＡＤ変換部３を除いた部分について、より具体的な構成を示すブロック図である。基本的には、図１７に示した従来例と同様の構成に対して、入力ＳＷ制御部１３ａ及びＤＡ変換制御部１４ａが設けられている。また、図１７におけるスイッチ１２に代えて、帰還ループ容量Ｃｆとスイッチ１２の間にスイッチ１６の一端が接続され、スイッチ１６の他端にｂｉａｓ１が供給される。

入力ＳＷ制御部１３ａ及びＤＡ変換制御部１４ａは、それぞれ供給される制御信号により、通常動作モードかテストモードかに応じて動作する。すなわち、入力ＳＷ制御部１３ａは、入力ＳＷ制御信号に基づきスイッチ１０の切替えを制御する。ＤＡ変換制御部１４ａは、ＤＡ変換制御信号に基づき、電圧供給部８の動作を制御する。

通常動作モードのときは、各スイッチはクロックΦ１及びΦ２により、図１７を参照して説明した従来例と同様に制御され、サンプリング期間と増幅期間の動作を行う。

テストモードのとき、スイッチ１０は、入力ＳＷ制御部１３ａにより開放状態に保持され、剰余演算部すなわち、サンプリング容量Ｃｓに対する入力アナログ信号の供給は遮断される。また、ＤＡ変換制御部１４ａは、電圧供給部８の基準電圧の選択を論理演算部７の出力に基づいて行うことを停止し、ＤＡ変換制御信号に基づき基準電圧を選択して、サンプリング期間での入力アナログ信号に代わるテスト信号として供給する。同様に増幅期間でのアナログ基準信号も、ＤＡ変換制御信号に基づき基準電圧を選択することにより供給される。

電圧供給部８は、クロックΦ１及びΦ２の両方のタイミングにおいて、それぞれ所定の基準電圧を選択して、テスト信号及びアナログ基準信号として供給するように制御される。各スイッチ１２、１５、１６は、従来例と同様、クロックΦ１及びΦ２に応じてサンプリング期間と増幅期間の動作を行う。従って、サンプリング期間であるクロックΦ１のタイミングでは、スイッチ１５、１６がオンとなり、ｂｉａｓ０、ｂｉａｓ１が供給される。増幅期間であるクロックΦ２のタイミングでは、スイッチ１５、１６がオフとなり、スイッチ１２がオンとなる。

以上の動作により、サンプリング期間には、電圧供給部８により所定の基準電圧が選択されテスト信号としてサンプリング容量Ｃｓに供給され、サンプリングが行われる。また、増幅期間には、サンプリングの動作により保持された信号と、電圧供給部８から供給される所定のアナログ基準信号に基づき、演算増幅器９により所定の増幅動作が行われる。

従って、テスト信号供給用にテスト信号ラインを設けることなく、電圧供給部８を通常動作モードとテストモードで共用して、テスト信号及びアナログ基準信号を供給することができる。また、ＤＡ変換制御信号でＤＡ変換部４を制御して電圧供給部８のスイッチを強制的に切替える構成のため、小規模でテスト信号入力状態にすることができる。ＤＡ変換器などのテスト信号の生成手段を、Ａ／Ｄ変換器の外部に設ける必要も無い。

図３は、図２の構成の変形例を示す。この回路は、スイッチ１０〜１２の配置が図１７の従来例と同様である。但し、帰還ループ容量Ｃｆとスイッチ１２の間にスイッチ１７の一端が接続され、スイッチ１７の他端にｂｉａｓ１が供給される。さらに、スイッチ１０に加えて、スイッチ１１、１７も、入力ＳＷ制御部１３ｂの制御を受ける。すなわち、通常動作モードでは、スイッチ１７はオフに保持され、スイッチ１０、１１はクロックΦ１のタイミングでオンとなる。一方、テストモードでは、スイッチ１０、１１はオフに保持され、スイッチ１７はクロックΦ１のタイミングでオンとなる。このような構成でも、図２に示したステージと同様の動作を行うことができる。

（実施の形態２）
図４は、本発明の実施の形態２におけるパイプラインＡ／Ｄ変換器を構成するステージの一部を示すブロック図である。図２に示した実施の形態１の要素と同一の要素については、同一の参照符号を付して説明の繰り返しを省略する。

本実施の形態は、演算増幅器９の入力端子に補助容量Ｃｃの一端が接続されている点が、実施の形態１と相違する。補助容量Ｃｃの他端は、サンプリング容量Ｃｓと同様、補助電圧供給部１８に接続され、基準電圧である＋Ｖｒｅｆ、０Ｖ、及び−Ｖｒｅｆが、各々３個のスイッチにより切替えて供給される。

電圧供給部８及び補助電圧供給部１８は、ＤＡ変換制御部１４ｂにより制御される。すなわち、テストモード時には、論理演算部７の出力に代えてＤＡ変換制御信号に基づき基準電圧の選択を行い、テスト信号及びアナログ基準信号を供給する。従って、演算増幅器９に対する入力信号は、電圧供給部８及び補助電圧供給部１８から供給されるアナログ信号を組み合わせた信号になる。

補助容量Ｃｃの容量値をＣｃで表すと、容量値Ｃｃは下記の式（３）のように設定される。

Ｃｃ＝ａ×Ｃｓ（またはＣｆ） （０＜ａ≦１）
従って、電圧供給部８及び補助電圧供給部１８により同じ基準電圧が選択された場合であっても、補助容量Ｃｃを介して演算増幅器９に入力される信号は、サンプリング容量Ｃｓを介して入力される信号とは異なったものとなる。これにより、基準電圧である＋Ｖｒｅｆ、０Ｖ、及び−Ｖｒｅｆを用いて供給するアナログ信号について、設定値の自由度を向上させることができる。定数ａは、テストの目的に応じて適宜設定可能である。

図５は、本実施の形態におけるパイプラインＡ／Ｄ変換器を構成するステージ全体の構成を示すブロック図である。すなわち、図４に示した構成に、ＡＤ変換部３及び論理演算部７が追加図示され、ＤＡ変換制御部１４ｂとの接続関係が示されている。また、入力ＳＷ制御部１３ａについて、より具体的な構成が示されている。さらに、スイッチ１６を介しｂｉａｓ１として基準電圧０が供給され、スイッチ１６はＤＡ変換制御信号により制御される構成となっている。

図６及び図７を参照して、図５に示したステージのテストモードでの動作を説明する。図６は、図５のステージによるアナログ入出力特性を示す。テスト点Ｐ１、Ｐ２、Ｐ３、Ｐ４は、アナログ入出力特性の非線形部分におけるアナログ出力の最大値、最小値に対応する。これらの点では、アナログ出力信号に容量値誤差の影響が最も大きく出るので、このような条件でテスト信号を入力し、剰余演算を行えば、容量値誤差を精度良く評価することができる。この特性図に示した４つのテスト点、Ｐ１、Ｐ２、Ｐ３、Ｐ４の入出力の関係を得るためには、電圧供給部８、補助電圧供給部１８、及びスイッチ１６の状態を、例えば図７に示すように制御する。

図７には、テストモードでのサンプリング期間および増幅期間における状態遷移例を示す。すなわち、テスト信号Ｖｉｎ及びアナログ基準信号Ｖｄａｃの設定値に対する、電圧供給部８、補助電圧供給部１８、及びスイッチ１６の制御状態、及び演算増幅器９から出力されるアナログ出力信号Ｖｏｕｔの値が示される。電圧供給部の欄における主、補、Ｓの欄がそれぞれ、電圧供給部８、補助電圧供給部１８、及びスイッチ１６の制御状態を示す。「０」は０Ｖを選択、「＋１」は＋Ｖｒｅｆを選択、「−１」は−Ｖｒｅｆを選択することを意味する。アナログ出力信号Ｖｏｕｔの右欄は、図６のテスト点Ｐ１、Ｐ２、Ｐ３、Ｐ４に対応することを示す。尚、図7のＶｏｕｔは補正容量Ｃｃ＝０．５×Ｃｓとした時の例である。

図８に、通常動作モードにおける剰余演算部の状態と、図７に示したテスト点Ｐ１、Ｐ２の場合の状態遷移例における剰余演算部の状態を対比して示す。このように、テストモードではＤＡ変換制御信号に基づいて、サンプリング期間には、電圧供給部８及び補助電圧供給部１８において選択された所定の基準電圧を、テスト信号として剰余演算部に供給し、増幅期間には同様に、所定のアナログ基準信号を剰余演算部に供給することができる。

図９は、図５に示したＤＡ変換制御部１４ｂの構成を示すブロック図である。ＤＡ変換制御部１４ｂは、７個の選択制御部１９ａ〜１９ｇにより構成される。選択制御部１９ａ〜１９ｃはそれぞれ、電圧供給部８の３つのスイッチのオン／オフを制御する信号を出力する。選択制御部１９ｄ〜１９ｆはそれぞれ、補助電圧供給部１８の３つのスイッチのオン／オフを制御する信号を出力する。選択制御部１９ｇは、スイッチ１６のオン／オフを制御する信号を出力する。選択制御部１９ａは、選択回路２０、ＥＯＲゲート２１、及びＡＮＤゲート２２からなる。他の選択制御部１９ｂ〜１９ｇの構成も同様である。

選択制御部１９ａ〜１９ｇに入力されるＤＡ変換制御信号ａ１〜ａ６はそれぞれ、サンプリング期間における電圧供給部８及び補助電圧供給部１８の３つのスイッチの状態を制御する信号である。ＤＡ変換制御信号ｂ１〜ｂ６はそれぞれ、増幅期間における電圧供給部８及び補助電圧供給部１８の３つのスイッチの状態を制御する信号である。図１０に、クロックΦ２、入力ＳＷ制御信号、及びＤＡ変換制御信号ａ１〜ａ６、ｂ１〜ｂ６の波形の例を示す。

選択制御部１９ａ〜１９ｃの選択回路２０の入力端子Ａには、論理演算部７の出力が入力される。選択制御部１９ｄ〜１９ｆの選択回路２０の入力端子Ａにはそれぞれ、Ｈレベル、Ｌレベル、Ｈレベル、Ｈレベルの信号が入力される。選択制御部１９ａ〜１９ｆの選択回路２０の入力端子Ｂ及びＥＯＲゲート２１の一方の入力端子にはそれぞれ、ＤＡ変換制御信号ａ１〜ａ６が入力される。選択制御部１９ｇの選択回路２０の入力端子Ｂ及びＥＯＲゲート２１の一方の入力端子には、ＤＡ変換制御信号ａ１が入力される。選択制御部１９ａ〜１９ｆの選択回路２０の入力端子Ｃ及びＥＯＲゲート２１の他方の入力端子にはそれぞれ、ＤＡ変換制御信号ｂ１〜ｂ６が入力される。選択制御部１９ｇの選択回路２０の入力端子Ｃ及びＥＯＲゲート２１の他方の入力端子には、Ｌレベルの信号が入力される。

選択制御部１９ａ〜１９ｆのＡＮＤゲート２２には、ＥＯＲゲート２１の出力信号、クロックΦ２、及び入力ＳＷ制御信号が入力される。ＡＮＤゲート２２の出力信号、及び入力ＳＷ制御信号が、選択回路２０の制御信号Ｓ０、Ｓ１として供給される。以上のような入力信号に基づき、選択制御部１９ａ〜１９ｆの選択回路２０は、表２３に示すような論理で入力端子Ａ〜Ｃへの入力信号を切替えて出力する。

図１１は、補助容量Ｃｃの容量値（Ｃｃ＝ａ×Ｃｓ）を決める定数ａを変化させたときのアナログ入出力特性の変化、すなわち、アナログ出力信号Ｖｏｕｔのとり得る値の例を示す。上述のとおり、補助電圧供給部１８を電圧供給部８の出力と組合わせることにより、演算増幅器９に対するアナログ入力信号の設定値の自由度を増大させることができる。同図には、図６に示したテスト点Ｐ１、Ｐ２（ａ＝０．５）とともに、４つのテスト点（ａ≒０、またはａ≒１）の例が示される。このように、補助電圧供給部１８を用いることにより、用途に応じた設定値を有するテスト信号を供給することが可能となる。

図１２は、８ｂｉｔのパイプラインＡ／Ｄ変換器において、第３段のステージ１［３］をテスト対象とし、破線で囲った第４段以降のステージの出力を用いてデジタル演算部６で演算する場合を示す。上述のような構成でａ＝０．５に設定し、図１１におけるテスト点Ｐ１のアナログ信号をＡ／Ｄ変換すると、出力結果は、下記のとおりになる。

２⁵×（３／４）＝２４［ＬＳＢ］
（実施の形態３）
実施の形態３におけるパイプラインＡ／Ｄ変換器は、マルチビットステージの構成を採用した場合に、実施の形態２のステージの構成を適用して、上述のようなテストモード動作を可能とした例である。

図１３に、マルチビットステージの要部の例を示す。このステージの構成では、通常の１．５ビットステージの３段分の変換機能が１つのステージに集約されている。パイプライン方式における消費電力は、各ステージに存在する演算増幅器の消費電力が支配的である。マルチビットステージの構成を採用することにより、演算増幅器の個数を低減できるため、消費電力の低減に有利であることが知られている。

図１３に示すマルチビットステージでは、８個の入力キャパシタＣｓが使用され、互いに並列に接続されて、その一端に入力アナログ信号Ｖｉｎが供給され、他端が演算増幅器９の入力端子に接続されている。入力キャパシタＣｓの一端側には各々、スイッチ１０が挿入されている。電圧供給部８［１］〜８［８］は８個で構成され、論理演算部出力がそれぞれ供給される。

電圧供給部８［１］は、３値の基準電圧を選択的に出力するように構成され、３つのスイッチを含む。各スイッチの入力側にそれぞれ、基準電圧ＶＲＴ、ＶＲＢ、及びＶＲＭ（＝（ＶＲＴ−ＶＲＢ）／２）が供給される。電圧供給部８［２］〜８［８］は、２値の基準電圧を選択的に出力するように構成され、２つのスイッチを含む。各スイッチの入力側にそれぞれ、基準電圧ＶＲＴ及び基準電圧ＶＲＢが供給される。この構成により、電圧供給部８［１］〜８［８］はそれぞれ、論理演算部出力に応じて、３値の基準電圧ＶＲＭ、ＶＲＴ及びＶＲＢ、または２値の基準電圧ＶＲＴ及びＶＲＢから選択的に、いずれかの基準電圧を出力する。

その結果、８個の入力キャパシタＣｓに対して電圧供給部８［１］〜８［８］から各々供給される基準電圧の組み合わせにより、実質的に、ＡＤ変換部３の出力に応じた１５値のアナログ基準信号Ｖｄａｃが生成されて剰余演算部に供給される。剰余演算部の動作は、１５値の量子化に基づく入出力特性に対応するものとなるように、アナログ基準信号Ｖｄａｃの値が設定される。

図１４は、本発明の実施の形態３におけるパイプラインＡ／Ｄ変換器を構成するステージの一部を示すブロック図である。このステージは、図１３に示したものと同様のマルチビットステージの構成に、実施の形態２のステージの構成を適用したものである。図１３の構成に対して、補助電圧供給部８［ｃ］が追加されている。また図示を省略するが、実施の形態２と同様に、入力ＳＷ制御部１３ａ及びＤＡ変換制御部１４ｂが設けられて、通常動作モードとテストモードとが切替えられる。また、電圧供給部８［１］〜８［８］及び補助電圧供給部８［ｃ］は、論理演算部出力に応じて、３値の基準電圧ＶＲＭ、ＶＲＴ及びＶＲＢ、または２値の基準電圧ＶＲＴ及びＶＲＢから選択的に、いずれかの基準電圧を出力する。

図１５に、図１４のマルチビットステージのテストモードでの、サンプリング期間および増幅期間における状態遷移例を示す。すなわち、テスト信号Ｖｉｎ及びアナログ基準信号Ｖｄａｃの設定値（相対値）に対する、電圧供給部８［１］〜８［８］、及び補助電圧供給部８［ｃ］の制御状態、及び補助容量Ｃｃ＝０．５×Ｃｓとした時のアナログ出力信号Ｖｏｕｔの値が示される。電圧供給部の欄における１〜８、ｃの欄がそれぞれ、電圧供給部８［１］〜８［８］、及び補助電圧供給部８［ｃ］の制御状態を示す。「０」はＶＲＭを選択、「＋１」は＋Ｖｒｅｆを選択、「−１」は−Ｖｒｅｆを選択することを意味する。

以上のとおり、マルチビットステージの構成に対しても、本発明の構成を適用して、種々のテストのためにステージに供給されるテスト信号を、通常動作用のラインとは別にテスト信号ラインを設けることなく、小規模でテスト信号を入力することが可能である。

本発明のパイプラインＡ／Ｄ変換器は、テスト信号を精度良く供給することができ、また、回路規模の増大を抑制可能であるため、ＡＶ分野、あるいは情報通信分野等に用いるパイプラインＡ／Ｄ変換器に有用である。

本発明の実施の形態１におけるパイプラインＡ／Ｄ変換器を構成する１つのステージの基本構成を示すブロック図 同ステージの要部の具体的な構成を示すブロック図 図２に示すステージの変形例を示すブロック図 実施の形態２におけるパイプラインＡ／Ｄ変換器を構成する１つのステージの要部を示すブロック図 同ステージの全体の構成を示すブロック図 同ステージのアナログ入出力特性を示す図 同ステージのテストモードでのサンプリング期間および増幅期間における状態遷移例を示す図 同ステージの通常動作モード及びテストモードでの剰余演算部の状態を対比して示す図 図５におけるＤＡ変換制御部の構成を示すブロック図 同ＤＡ変換制御部に供給される制御信号の波形例を示す図 実施の形態２におけるステージの補助容量の容量値を変化させたときのアナログ入出力特性の変化を示す図 同ステージにより構成されたパイプラインＡ／Ｄ変換器のテストモードにおけるＡ／Ｄ変換を示す図 初段ステージにマルチビット構成を採用したパイプラインＡ／Ｄ変換器のステージの要部の例を示すブロック図 実施の形態３におけるパイプラインＡ／Ｄ変換器を構成する１つのステージの要部を示すブロック図 同ステージのテストモードでのサンプリング期間および増幅期間における状態遷移例を示す図 従来例のパイプラインＡ／Ｄ変換器の基本的な構成を示すブロック図 同パイプラインＡ／Ｄ変換器を構成する１つのステージの要部を示すブロック図 同ステージのアナログ入出力特性を示す図 従来例の変換誤差の補正を行うための構成を有するパイプラインＡ／Ｄ変換器のブロック図

符号の説明

１［１］〜１［ｎ］ 第１ステージ〜第ｎステージ
２ フラッシュＡＤ変換器
３ ＡＤ変換部
４ ＤＡ変換部
５ 剰余演算部
６ デジタル演算部
７ 論理演算部
８ 電圧供給部
９ 演算増幅器
１０〜１２、１５〜１７ スイッチ
１３、１３ａ、１３ｂ 入力ＳＷ制御部
１４、１４ａ、１４ｂ ＤＡ変換制御部
１８ 補助電圧供給部
１９ａ〜１９ｇ 選択制御部
２０ 選択回路
２１ ＥＯＲゲート
２２ ＡＮＤゲート
３０ ステージ
３０Ａ 可変ステージ
３１ デジタル計算部
３１ａ デジタル計算コア
３２ 制御部
３３ 入力切り替え部
３４ ステージ評価部
３５ 補正値算出部
３６ 出力補正部
３７ 遅延素子
Ｃｓ サンプリング容量
Ｃｆ 帰還ループ容量

Claims (7)

1. 一部のビットに対応するＡ／Ｄ変換を行うステージが複数段に縦続接続されて、初段の前記ステージに入力されたアナログ信号を、前記複数段のステージを通して順次上位ビットから下位ビットに向けてディジタル信号に変換するように構成され、
   各段の前記ステージは、
   当段の入力アナログ信号を量子化して一部のビットに対応する前記ディジタル信号を生成するＡＤ変換部と、
   前記ＡＤ変換部が生成する前記ディジタル信号に基づき、複数レベルの基準電圧から所定の基準電圧を選択してアナログ基準信号として出力するＤＡ変換部と、
   前記入力アナログ信号に対する前記アナログ基準信号の加減算及び所定倍の増幅を行い剰余アナログ信号を生成して、次段の前記ステージへ入力アナログ信号として供給する剰余演算部とを備え、
   少なくとも一部の前記ステージに対して、前記入力アナログ信号に代えてテスト信号を入力して所定のテストを行うように構成されたパイプラインＡ／Ｄ変換器において、
   前記剰余演算部に対する前記入力アナログ信号の供給、及び前記ＤＡ変換部の前記基準電圧の選択を、通常動作モードとテストモードの各々に応じて制御することが可能な制御部を備え、
   前記制御部は、前記テストモードでは、前記剰余演算部に対する前記入力アナログ信号の供給を遮断するとともに、前記ディジタル信号に基づく前記ＤＡ変換部の前記基準電圧の選択を停止し、テスト用のＤＡ変換制御信号に基づく前記基準電圧の選択を行って、前記剰余演算部に対して、前記入力アナログ信号に代わる所定の前記基準電圧からなるテスト信号、及び前記アナログ基準信号を供給するように制御することを特徴とするパイプラインＡ／Ｄ変換器。
2. 前記剰余演算部は、前記入力アナログ信号の入力を制御する入力スイッチを備え、
   前記ＤＡ変換部は、前記所定の基準電圧を選択して出力する電圧供給部と、前記ＡＤ変換部が生成する前記ディジタル信号に基づき前記電圧供給部による選択を制御する信号を出力する論理演算部とを備え、
   前記制御部は、前記論理演算部の出力信号と前記ＤＡ変換制御信号とを選択して、いずれか一方の信号により前記電圧供給部による前記基準電圧の選択を制御することが可能であり、前記テストモードに、前記入力スイッチをオフとするとともに、前記ＤＡ変換制御信号により前記基準電圧の選択を制御して、前記入力スイッチの後段の経路に前記テスト信号が供給されるように制御する請求項１に記載のパイプラインＡ／Ｄ変換器。
3. 前記剰余演算部は、演算増幅器と、前記演算増幅器の入力端子に一端が接続され他端が前記入力スイッチに接続されたサンプリング容量と、前記演算増幅器の前記入力端子と出力端子との間に帰還切替えスイッチを介して接続された帰還ループ容量とを備え、
   前記制御部は前記テストモード時において、前記剰余演算部のサンプリング期間には、前記帰還切替えスイッチをオフにして前記テスト信号を前記サンプリング容量によりサンプリングし、増幅期間には前記帰還切替えスイッチをオンにし、前記制御されたアナログ基準信号を前記サンプリング容量に入力して、前記サンプリングされた前記テスト信号と前記アナログ基準信号との間で所定の演算が行われるように制御する請求項２に記載のパイプラインＡ／Ｄ変換器。
4. 前記帰還ループ容量と前記帰還切替えスイッチの間に一端が接続され他端が所定のバイアス電圧に接続されたバイアス切替えスイッチを備え、
   前記制御部は、前記テストモード時における前記剰余演算部のサンプリング期間には、前記バイアス切替えスイッチをオンとする請求項３に記載のパイプラインＡ／Ｄ変換器。
5. 複数レベルの前記基準電圧から所定の基準電圧を選択して出力する補助電圧供給部と、
   前記演算増幅器の入力端子に一端が接続され他端が前記補助電圧供給部に接続された補助容量とを備え、
   前記制御部は前記テストモード時において、前記電圧供給部及び前記補助電圧供給部の出力電圧を前記剰余演算部に供給するように制御する請求項３または４に記載のパイプラインＡ／Ｄ変換器。
6. 前記補助容量の容量値Ｃｃは、前記サンプリング容量の容量値Ｃｓまたは帰還ループ容量の容量値Ｃｆに対し、Ｃｃ＝ａ×Ｃｓ、またはＣｃ＝ａ×Ｃｆ（ａは、０＜ａ≦１の定数）の関係を持つ請求項５に記載のパイプラインＡ／Ｄ変換器。
7. 複数段の前記ステージのうちの少なくとも１段のステージは、複数ビット分のＡ／Ｄ変換を行うように構成された請求項１〜６のいずれか１項に記載のパイプラインＡ／Ｄ変換器。

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