JP2010520669A

JP2010520669A - 高周波デジタル制御ｓｍｐｓ向けの広域入力ウィンドウ非線形アナログ−デジタルコンバータ

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Publication number: JP2010520669A
Application number: JP2009551805A
Authority: JP
Inventors: アレクサンダープロディック; ズドラフコルキック
Original assignee: イグザーコーポレイション
Priority date: 2007-02-28
Filing date: 2008-02-26
Publication date: 2010-06-10
Anticipated expiration: 2028-02-26
Also published as: WO2008106458A1; EP2122799A4; JP4952798B2; US7525471B2; CN101657948B; CN101657948A; EP2122799A1; TW200901598A; US20080204296A1

Abstract

実施形態において、１０ＭＨｚより高いスイッチング周波数で動作するスイッチモード電源（ＳＭＰＳ）とともに、新しいアナログ−デジタルコンバータ（ＡＤＣ）アーキテクチャが使用され得る。アナログ−デジタルコンバータ実施形態は、非常に低い電力消費、短い変換時間を達成可能であり、簡単なハードウェアで実現可能である。別の注目すべき利点は、あるＡＤＣ実施形態は、改善された負荷過渡応答をデジタルコントローラに提供する非線形の利得特性を備えている。
【選択図】図１

Description

本発明は、概して、スイッチモード電源（ＳＭＰＳ）回路に関し、特に、高周波デジタル制御ＳＭＰＳ向けの広域入力ウィンドウ非線形アナログ−デジタルコンバータに関する。

（優先権主張）
２００７年２月２８日に出願されたアレクサンダ・プロディック及びその他による「高周波デジタル制御ＳＭＰＳ向けの広域入力ウィンドウ非線形アナログ−デジタルコンバータ」と題する米国仮出願第６０／８９２，１２６号、並びに、２００８年２月２０日に出願されたアレクサンダ・プロディック及びその他による「高周波デジタル制御ＳＭＰＳ向けの広域入力ウィンドウ非線形アナログ−デジタルコンバータ」と題する米国特許出願第１２／０３４，５８４号の優先権を主張する。

（コピーライト告知）
この特許文献の開示の一部は、コピーライト保護の対象となるべき資料を含む。コピーライトの所有者は、米国特許商標局内であることを示す特許文献又は特許開示のいずれかの複写再生物に対して異議を唱えないが、その他については、どんなものであれすべてのコピーライトを留保する。

デジタル制御は、低電力スイッチモード電源（ＳＭＰＳ）の著しい増進をもたらす魅力的特徴を提供する。デジタル実現化は、マルチモード動作を通して電力ステージのすべての効率を増加させ、ＳＭＰＳパラメータの活動的な監視、及びそれに続く自動調節を可能にし、アナログ設計の利得及びパラメータの変動問題特性を回避することによって、又は非線形制御技術を用いることによって過渡応答を改善するといった新しい制御技術の開発を可能にする。また、自動設計ツール及びハードウェア記述言語（ＨＤＬ）の補助により、短期間で変更容易にデジタルシステムを設計することができる。また、これらのツールは、一つの実施技術から他の実施技術への設計の単純な変換（すなわち設計移植性）を可能にする。これは、チップ実施技術が継続的に変化するところの現代ＩＣ設計において、最も望ましい特徴である。

これらの特徴のすべてが低電力用途に非常に適しているという事実にもかかわらず、携帯電話、ＰＤＡ、及びＭＰ３プレイヤのような小型の電池式機器において、ＰＷＭアナログ制御ＳＭＰＳがほぼ例外なく使用されている。これは、主に、１ＭＨｚよりもはるかに高い連続スイッチング周波数での動作を保証することのできる低電力デジタルアーキテクチャがないことによるものである。既存のデジタルコントローラの電力消費は、ＳＭＰＳの全体効率の低下をもたらす供給低電力電子負荷の電力消費と、しばしば同程度である。高いスイッチング周波数において、アナログコントローラは、それほど多くの電力を必要とせず、このため、上述の特徴のほとんどを持っていないにもかかわらず、より適した解決策である。デジタルコントローラが低電力用途で有効に使用され得るスイッチング周波数を最大化する際の主な制約の１つは、アナログ−デジタルコンバータ（ＡＤＣ）である。従来の高速ＡＤＣアーキテクチャは、一般に適した解決策ではない。

低電力ｄｃ／ｄｃコンバータで使用される従来のＡＤＣの問題の１つは、性能の観点から利用性が劣ることである。従来のデバイスは、通常、電力段の出力電圧に関して、１つの動作点周辺でのみ動作するが、それは通常一定である。

出力電圧を調整するのにパルス幅変調（ＰＷＭ）が使用された場合のデジタル制御ｄｃ−ｄｃバック（buck）コンバータの実施形態の一例を示す。一実施形態におけるＡＤＣのブロック図を示す。ＡＤＣの一実施形態の入力／出力特性を示す。一実施形態における非線形ＡＤＣ特性の実現例を示す。１５０ＭＨｚのクロック信号周波数を有する非線形ＡＤＣ実施形態の動作を説明するシミュレーション結果を示す。

実施形態において、１０ＭＨｚより高いスイッチング周波数で動作するスイッチモード電源（ＳＭＰＳ）とともに、新しいアナログ−デジタルコンバータ（ＡＤＣ）アーキテクチャが使用され得る。アナログ−デジタルコンバータ実施形態は、非常に低い電力消費、短い変換時間を達成可能であり、簡単なハードウェアで実現可能である。別の注目すべき利点は、あるＡＤＣ実施形態は、改善された負荷過渡応答をデジタルコントローラに提供する非線形の利得特性を備えている。この解決策はまた、低入力電圧での動作を可能にする。

一実施形態において、２つの差動入力段、ディレイライン及び非線形エラーロジックを備えたＡＤＣが提供される。このＡＤＣ実施形態は、ほぼゼロの低い入力電圧での動作が可能であり、量子化ステップを有し、動作点に依存しない変換時間を有している。さらに、非線形エラーロジックは、非ゼロ（non-zero）出力電圧エラーのＡＤＣの利得を増加させる不均一な量子化ステップを作ることによって、動的応答を改善する。ＡＤＣ実施形態は、０．１８μｍＣＭＯＳプロセスで設計された新しいアーキテクチャを含み、シミュレーションを通してテストされる。このデジタルアーキタクチャを利用する実施形態は、１００ＭＨｚを超えるスイッチング周波数で動作するような後述のスイッチングコンバータを制御することができる。

図１は、出力電圧を調整するのにパルス幅変調（ＰＷＭ）が使用された場合のデジタル制御ｄｃ−ｄｃバック（buck）コンバータの実施形態の一例を示す。図１に示すように、デジタルコントローラ１００は、ＡＤＣ１０２、デジタル補償器１０４、及びデジタルパルス幅変調器（ＤＰＷＭ）１０６を備えている。

ＡＤＣ１０２は、電力段の出力電圧Ｖ_out（ｔ）のアナログ値をそのデジタル等価値Ｖ_out［ｎ］に変換する。デジタル基準値Ｖ_refに基づいて、デジタルエラー信号ｅ［ｎ］が形成される。そして、このエラーは、デジタル変位ｄ［ｎ］を生成するデジタル補償器１０４によって処理される。ｄ［ｎ］に基づいて、デジタルパルス幅変調器（ＤＰＷＭ）１０６は、固体（solid-state）スイッチｓｗ₁の動作を調整するパルス幅変調されたアナログ信号ｃ（ｔ）を生成する。この種の設計のｃ（ｔ）の周波数、すなわちスイッチング周波数ｆｓｗ＝１／Ｔｓは、一定になるであろう。

厳しい出力電圧調整と高速動的応答性の要求を満たすため、ＡＤＣは、１スイッチングサイクル内で、高精度の変換が必要とされる。ＳＭＰＳでコンバータが１０ＭＨｚで動作するために、ＡＤＣは１００ｎｓより少ない変換時間を実現する必要がある。一般に、このようなＡＤＣは複雑であり、広いチップ面積を必要とし、大量の電力を消費する。したがって、それらは、高いスイッチング周波数で動作する低電力ＳＭＰＳの実現には適していない。

図２は、一実施形態におけるＡＤＣのブロック図を示す。２つの入力差動段２０２，２０４は、それぞれが異なる個数の電流に敏感な（current-starved）ディレイセルを含む基準電圧ディレイライン２０６及び電圧測定ディレイライン２０８にバイアス電圧を供給するのに使用される。電圧測定ラインは、基準ラインよりも５個多いセルを含んでいる。出力電圧エラーは、ディレイライン２０６，２０８を通り抜けるクロック信号（ＣＬＫ）の伝搬時間を比較することにより測定される。両方のディレイラインは、それらを通り抜ける２つのパルスを始動するＣＬＫ信号の立ち上がりエッジとともに、同時にトリガされる（triggered）。基準ディレイラインを通って伝搬するパルスがＮ番目のディレイセルに到達した時、ストローブ信号が生成され、測定ディレイラインのスナップショットが採取される。そして、ＣＬＫ信号が伝搬したセルの個数に基づいて、エラーデコーダ２１０は、出力電圧エラーのデジタル等価値であるｅ［ｎ］を決定し、それを図１のデジタル補償器１０４へ送信する。

図２に示すように、２つの差動段２０２，２０４は、低入力電圧での動作を可能にし、Ｖ_refに依存しないＡＤＣの特徴を提供する。ＰＭＯＳ差動段２０２の出力であるＶ_{bias_ref}は、ゼロボルトからＶＤＤ、ＰＭＯＳトランジスタの閾値電圧、及び電流バイアス回路で制限される最大入力値まで変動するＶ_refのために変化しないことが見られる。測定ディレイラインを通る伝搬を調整する差動段２０４の電圧は、関係（１）で表すことができる。

ここで、ｅ_v(t)は出力電圧エラーであり、Ｋは、ディレイライン２０６，２０８のディレイセルの構成と同様に、Ｉ_biasと、差動段２０２，２０４のトランジスタ寸法に依存する定数である。関係（１）の式は、２つのディレイライン２０６，２０８を通る伝播時間の差は、電圧差のみに依存し、Ｖ_refの変化によって影響を受けないことを示している。

この構成において、変換スピードと量子化ステップはともに、Ｉ_biasとディレイセルの構成に依存する。このことは、ＡＤＣ実施形態は、量子化ステップの動的変更のような、より多くの機能を提供することが可能であり、現在使用されている電流敏感ディレイセルを、図３Ａに示すようなデジタル的にプログラム可能なディレイセルに置き換えることによって、変更可能な変換時間が付加され得ることを意味する。一実施形態において、さらに電力消費を削減するため、ＡＤＣ変換が完了した後、電流バイアス回路を停止し、クロック信号の新たな立ち上がりエッジで再び起動してもよい。

実施形態において、非線形量子化ステップは、可変利得を生成するのに用いられ、リミットサイクル振動を発生することなくコントローラ過渡応答を改善する。デジタル制御ＳＭＰＳでは、通常、ゼロエラー値をもたらすＡＤＣの入力電圧量子化ステップの最小サイズを制限することが望ましい（すなわち、ゼロエラーｂ_inの幅を制限する）。量子化ステップ（デルタ）Ｖｑが非常に小さい場合、起こり得るリミットサイクル振動を排除するのに、高ＤＰＷＭ分解能が必要になる。他方、ゼロエラーｂ_in以外では、大きいステップは、出力電圧変化に対する低感度をもたらし、非線形量子化効果によって生ずるループ利得を減少させる。

図３Ａは、ＡＤＣの一実施形態の入力／出力特性を示す。図３Ａに示すように、ゼロエラーｂ_inは、Ｖ_refとコンバータ出力電圧との間の有意差に相当する他の量子化ステップよりも大きい。結果として、関係（２）に示すように定義されるＡＤＣの利得は、非ゼロ値のために大きくなるようにされ、非線形利得特性が生成される。

図３Ｂは、一実施形態における非線形ＡＤＣ特性の実現例を示す。これは、変換処理の終端で取得された測定ディレイラインの異なるスナップショットのエラーデコーダの出力値を示している。測定ディレイラインの３つの異なるスナップショットにゼロエラー値を割り当てることは、非線形性を生成する。図３Ｂに示すように、基準ディレイラインを１回通過する時に、測定ディレイラインを伝搬するパルスが同じ数のセルを通り抜ける場合、または、信号が伝搬したセル数の差が１より大きくない場合、ｅ[ｎ]はゼロだと思われる。

（システム検証）
ＡＤＣの一実施形態が、特定用途向け集積回路（ＡＳＩＣ）として実現され、０．１８μｍＣＭＯＳプロセスで設計された。図４は、スイッチング周波数１５０ＭＨｚで動作するように調整された設計のＨＳＰＩＣＥシミュレーション結果を示す。

図４は、１５０ＭＨｚのクロック信号周波数を有する非線形ＡＤＣ実施形態の動作を説明するシミュレーション結果を示す。この波形は、１Ｖ基準の周辺におけるスイッチングコンバータ出力電圧ｖ_out（ｔ）の傾斜変化が、どのようにＡＤＣの出力（すなわち、エラーｅ[ｎ]）に影響するかを示している。これから分かるように、ｅ[ｎ]もまた、コンバータ入力電圧の８０ｍＶ有効変化の２値の−４から＋４へ増加している。前述の非均一量子化ステップもまた、観察することができる。このＡＤＣのゼロエラーｂ_inは、約２０ｍＶであり、ｅ[ｎ]＝−１に相当するステップよりもおよそ３倍大きい。また、シミュレーションは、高速なアナログ−デジタル変換も実証している。これからも分かるように、対象のＡＤＣ実施形態は、急激な電圧変化に反応して、アナログ信号をそのデジタル等価値に変換するのに、たった５ｎｓしか必要としない。電流消費は、約９５０ｍＡ（７ｍＡ／ＭＨｚ）である。

提案した構成は、利用可能な最も高速なスイッチング電力コンバータに対して、並びに、１００ＭＨｚを超える周波数での動作が期待される将来のシステムに対して、効果的なデジタル制御解決策を提供することができることを、これらの結果は実証している。

本発明の前述の記載は、説明及び解説の目的のために提供されたものである。包括的であることを意図するものではなく、開示された形態に本発明を限定することを意図したものでもない。当業者にとって、多くの修正及び変更が明らかであろう。特に、ビネットスコア（vignette score）に基づく実用性順の数値ランクを有する上述の検知及びランキングイメージの特徴が、これらの記載をこえて他の種類のソフトウェアアプリケーションに取り込まれることが明らかであろう。本発明の原理及びその実用化を分かりやすく説明するために、実施形態が選んで説明され、これにより、種々の実施形態、並びに予期される特定用途に合わせるための種々の修正を有する本発明を、他の当業者が理解することを可能にする。本発明の範囲は、以下の請求項及びその等価物によって画定されることを意図するものである。

１００デジタルコントローラ
１０２ＡＤＣ
１０４デジタル補償器
１０６デジタルパルス幅変調器（ＤＰＷＭ）
２０２，２０４差動段
２０６基準電圧ディレイライン
２０８電圧測定ディレイライン
２１０エラーデコーダ

Claims

ゼロボルトに近い入力電圧を受信し、基準バイアス電圧及び出力バイアス電圧を生成する第１の差動入力段及び第２の差動入力段と、
それぞれ異なる数のディレイセルを含む、前記基準バイアス電圧を受信する基準ディレイラインと、前記出力バイアス電圧を受信する出力測定ディレイラインと、
前記基準ディレイラインと前記出力測定ディレイラインとを通るクロック信号（ＣＬＫ）の伝搬時間を比較することによって、出力電圧エラーを決定し、前記出力電圧エラーのデジタル等価値をデジタル補償器へ送信するエラーデコーダと、を有することを特徴とするアナログ−デジタルコンバータ（ＡＤＣ）回路。
前記基準ディレイライン及び前記出力測定ディレイラインは、それらを通る２つのパルスを始動するＣＬＫ信号の立ち上がりエッジで同時にトリガされることを特徴とする請求項１記載の回路。
前記基準ディレイラインを通って伝搬するパルスがＮ番目のディレイセルに到達した時、ストローブ信号が生成され、前記測定ディレイラインのスナップショットが採取されることを特徴とする請求項１記載の回路。
前記エラーデコーダは、前記クロック信号（ＣＬＫ）が伝搬したセルの個数に基づいて、出力電圧エラーのデジタル等価値ｅ［ｎ］を決定することを特徴とする請求項３記載の回路。
前記基準ディレイライン及び前記出力測定ディレイラインの少なくとも１つの中の前記ディレイセルは、変換時間を変更するためにデジタル的にプログラム可能であることを特徴とする請求項１記載の回路。
前記基準ディレイライン及び前記出力測定ディレイラインの少なくとも１つの中の前記ディレイセルは、量子化ステップを動的に変更するためにデジタル的にプログラム可能であることを特徴とする請求項１記載の回路。
前記ＡＤＣは、電力消費を減らすために、変換の後、電源が落とされることを特徴とする請求項１記載の回路。
前記デジタル補償器は、スイッチモード電源（ＳＭＰＳ）を制御するために、デジタルパルス幅変調器に接続されていることを特徴とする請求項１記載の回路。
前記基準ディレイライン及び前記出力測定ディレイラインを通るクロック信号の伝搬の差は、入力電圧Ｖ_refの変化と無関係であることを特徴とする請求項１記載の回路。
非線形利得特性を提供するために、Ｖ_refとコンバータ出力電圧との間の有意差が存在するとき、ゼロエラーｂ_inは、他の量子化ステップよりも大きいことを特徴とする請求項１記載の回路。