JP2017005332A - 巡回型ａｄ変換器、並びに巡回型ａｄ変換器用のデジタル補正器及びその方法 - Google Patents

Abstract

【課題】巡回型ＡＤ変換器で発生する誤差に基づいた誤差係数を自動的、且つ所望のタイミングで計測可能とする巡回型ＡＤ変換器、並びに巡回型ＡＤ変換器用のデジタル補正器及びその方法を提供する。【解決手段】本発明の巡回型ＡＤ変換器１は、巡回型ＡＤ変換のための複数のキャパシタＣｓ１，Ｃｓ２，Ｃｆ及びオペアンプ１２、並びにサブＡＤ変換器１３と、デジタル出力コードを基に巡回型ＡＤ変換のための電圧値を生成するＤＡＣ１１と、ＤＡＣ１１を制御するＤＡＣ制御クロック発生部１４と、動作フェーズを切り替え制御するスイッチＳＲ，ＳＳ，Ｓ０，Ｓ１，Ｓ２，Ｓ３と、発生する誤差の誤差係数の計測モードの回路構成となるよう切り替え可能なスイッチ群ＳＸ，ＳＥＲと、を備える。本発明のデジタル補正器及びその方法は、巡回型ＡＤ変換器１に対してスイッチ群ＳＰ，ＳＭＳ，ＳＮ，ＳＸ，ＳＥＲを切り替え指示してデジタル補正する。【選択図】図１

Description

本発明は、巡回型アナログ・デジタル変換器（Cyclic Analog- Digital Converter）の技術に関し、特に、高フレームレートで超高精細のイメージセンサ用の巡回型アナログ・デジタル（ＡＤ）変換器、並びに巡回型ＡＤ変換器用のデジタル補正器及びその方法に関する。

従来、ＣＭＯＳイメージセンサに巡回型ＡＤ変換器が用いられることが知られている（例えば、非特許文献１参照）。

特に、近年では、高フレームレートで超高精細のイメージセンサとして、フレームレート１２０Ｈｚで動作する３３００万画素のＣＭＯＳイメージセンサの研究開発が行われている（例えば、非特許文献２〜４参照）。

例えば、非特許文献２に開示されるフレームレート１２０Ｈｚで動作する３３００万画素のＣＭＯＳイメージセンサでは、１水平走査期間が約１．９μｓと短く、その列ごとに配置されるＡＤ変換器には、この期間内に１２ビットの変換を行う高速性が求められる。また、当該ＣＭＯＳイメージセンサでは、そのＡＤ変換器を約８０００列に配置することとなるため、低消費電力化も重要な技術課題となっている。これらを満たすＡＤ変換器として、非特許文献２では、２段巡回型ＡＤ変換器が提案されている。

ここで、より具体的に、図１２に示す従来技術における１段構成の巡回型ＡＤ変換器について説明し、次に当該１段構成の巡回型ＡＤ変換器を２段縦列接続した図１４に示す２段巡回型ＡＤ変換器と、この２段巡回型ＡＤ変換器を適用した当該ＣＭＯＳイメージセンサの動作タイミングについて簡潔に説明する。

（１段構成の巡回型ＡＤ変換器）
まず、図１２に示すように、１段構成の巡回型ＡＤ変換器１は、スイッチＳ_Ｐ，Ｓ_Ｎ，Ｓ_ＭＳを有するデジタル・アナログ変換器（ＤＡＣ：Digital-Analog Converter）１１と、１つのオペアンプ（演算増幅器）１２と、２段のキャパシタＣ_ｓ（Ｃ_ｓ＝Ｃ_ｓ１＋Ｃ_ｓ２），Ｃ_ｆと、後述する各動作フェーズを切り替え可能とするスイッチＳ_Ｒ，Ｓ_Ｓ，Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３と、サブＡＤ変換器（Ｓｕｂ-ＡＤＣ）１３と、ＤＡＣ制御クロック発生部１４と、フェーズ制御クロック発生部１５とを備えるよう構成されている。尚、各スイッチは、スイッチトランジスタを用いてオン／オフ制御可能に構成される。ＤＡＣ制御クロック発生部１４は、サブＡＤ変換器（Ｓｕｂ-ＡＤＣ）１３のデジタル出力コードＤを基にＤＡＣ１１を制御するために、スイッチＳ_Ｐ，Ｓ_ＭＳ，Ｓ_Ｎを制御する各クロックΦ_Ｐ，Φ_ＭＳ，Φ_Ｎを発生するよう構成されている。また、フェーズ制御クロック発生部１５は、各動作フェーズを制御するために、スイッチＳ_Ｓ，Ｓ_Ｒ，Ｓ_１，Ｓ_２，Ｓ_３，Ｓ_０を制御する各クロックΦ_Ｓ，Φ_Ｒ，Φ_１，Φ_２，Φ_３，Φ_０を発生するよう構成されている。

図１２に示す１段構成の巡回型ＡＤ変換器１は、以下に説明するように、４つの動作フェーズに分類できる。Ｖ_ｉｎはアナログ入力信号であり、Ｖ_ＲＬ，Ｖ_ＲＨはそれぞれ下限及び上限を定める基準電源の入力端子であり、Ｖ_ＣＯＭは仮想接地を定める接地電源の入力端子である。

１）リセットフェーズ
ＡＤ変換動作の最初に、スイッチＳ_１をオフ、スイッチＳ_２，Ｓ_３，Ｓ_０及びＳ_Ｒをオンするとともに、ＤＡＣ１１内のスイッチＳ_ＭＳをオンしてキャパシタＣ_ｓ１，Ｃ_ｓ２のＤＡＣ１１側の極板を接続し、キャパシタＣ_ｓ１，Ｃ_ｓ２，Ｃ_ｆをリセットする。

２）サンプリングフェーズ
次に、スイッチＳ_０をオフ、スイッチＳ_Ｓをオンして、入力信号Ｖ_ｉｎをサンプリングしてサブＡＤ変換器１３に入力し、｛０，１／２，１｝の３値によるＡＤ変換を行う。サブＡＤ変換器１３は、サブＡＤ変換器１３内の２個の比較器（図示せず）によって、判定電圧（Ｖ_ＲＣＨ，Ｖ_ＲＣＬ）を用いて式（１）のようにデジタル出力コードＤを求める。

このように２進数で３値を用いる方式は、１．５ビット冗長方式と呼ばれる。ここで、巡回型ＡＤ変換器１によるＡＤ変換のフルスケールは基準電源Ｖ_ＲＬからＶ_ＲＨまでとしている。また、判定電圧（Ｖ_ＲＣＨ，Ｖ_ＲＣＬ）は、それぞれ式（２）のように表される。

３）２倍増幅フェーズ
次に、スイッチＳ_Ｓ，Ｓ_３及びＳ_Ｒをオフ、スイッチＳ_０をオンするとともに、ＤＡＣ１１内のスイッチがサブＡＤ変換器１３の出力に基づいて２つの基準電源Ｖ_ＲＨ又はＶ_ＲＬのいずれかをキャパシタＣ_ｓ１，Ｃ_ｓ２に接続するように動作することで、入力信号Ｖ_ｉｎがサンプリングされたキャパシタＣ_ｓ１，Ｃ_ｓ２の一方の端子を２つの基準電源Ｖ_ＲＨ又はＶ_ＲＬのいずれかに接続し、他方をオペアンプ１２の負入力端子に接続する。これにより、オペアンプ１２の出力には、入力信号値Ｖ_ｉｎの２倍からＤＡＣ１１によるＤＡ変換値が差し引かれた値が現れる。

４）フィードバックフェーズ
次に、スイッチＳ_２をオフ、スイッチＳ_１，Ｓ_３及びＤＡＣ１１内のスイッチＳ_ＭＳをオンして、２倍増幅フェーズのアンプ出力を容量Ｃ_ｓ１，Ｃ_ｓ２の一方の端子（ＤＡＣ１１側） に接続してサンプリングするとともに、サブＡＤ変換器１３によってオペアンプ１２の出力電圧値Ｖ_ｏｕｔに対して｛０，１／２，１｝の３値によるＡＤ変換を行う。

３）と４）の動作を１サイクルとして所定の回数を繰り返すことにより、当該回数に応じた分解能のＡＤ変換がなされる。いま、Ｖ_ＲＨ＝Ｖ_ｒ，Ｖ_ＲＬ＝０と仮定し（このように設定しても議論の一般性は失われない）、ｉ回目のサイクルにおけるオペアンプ１２の出力をＶ_ｏｕｔ（ｉ）とし、そのときのサブＡＤ変換器１３のデジタル出力コードをＤ（ｉ）とすると、ｉ回目のサイクルにおけるオペアンプ１２の出力Ｖ_ｏｕｔ（ｉ）は、式（３）のように表すことができる。

ここで、Ｃ_ｓ＝Ｃ_ｓ１＋Ｃ_ｓ２である。このとき、Ｃ_ｓ＝Ｃ_ｆであれば、式（３）のように表すことができる。

式（４）で表される変換特性を図示すると、図１３のようになる。このように１サイクルあたり出力電圧値Ｖ_ｏｕｔに対して｛０，１／２，１｝の３値のデジタル出力コードＤ（ｉ）に対応するデジタル出力が得られるため、このデジタル出力コードＤ（ｉ）に対応するデジタル出力は２ビット長でそれぞれ００，０１，１０と表すことができる。そして、Ｎ回の巡回を行うたびに、ＤＡＣ１１は、このデジタル出力コードＤ（ｉ）が当該３値の｛０｝であれば「Ｓ_Ｐをオフ、Ｓ_Ｎ，Ｓ_ＭＳをオン」とし、デジタル出力コードＤ（ｉ）が当該３値の｛１／２｝であれば「Ｓ_Ｐ，Ｓ_Ｎをオン、Ｓ_ＭＳをオフ」とし、デジタル出力コードＤ（ｉ）が当該３値の｛１｝であれば「Ｓ_Ｐ，Ｓ_ＭＳをオン、Ｓ_Ｎをオフ」としてＤＡ変換値を出力する。一般に、Ｎ−１回の巡回による冗長Ｎビットにより、Ｎ＋１ビットの分解能のＡＤ変換を行うことができる。

（２段巡回型ＡＤ変換器）
図１４に、図１２に示す巡回型ＡＤ変換器を２段縦列接続して、２段巡回型ＡＤ変換器１として構成した例を示している。尚、図１４において１段目の巡回型ＡＤ変換器１ａと２段目の巡回型ＡＤ変換器１ｂとの間で対応する構成要素には、それぞれ参照符号に添字Ａ，Ｂ（又はａ,ｂ）を付している。この２段巡回型ＡＤ変換器１は、Ｎ_Ｆビットの分解能を、１段目の巡回型ＡＤ変換器１ａで上位Ｍビット、２段目の巡回型ＡＤ変換器１ｂで下位Ｎ_Ｆ−Ｍビットに分割してＡＤ変換するよう構成される。まず、１段目の巡回型ＡＤ変換器１ａで、先に説明した動作方式にしたがって、３）と４）の動作フェーズをＭ−１サイクル繰り返して、上位Ｍビットをデジタル出力Ｄ_ＡとしてＡＤ変換する。ここで、Ｍ−１サイクル目の３）に示した動作の間に、スイッチＳ_ＳＢをオンして１段目の巡回型ＡＤ変換器１ａのアナログ出力と２段目の巡回型ＡＤ変換器１ｂの入力を接続する。このとき、２段目の巡回型ＡＤ変換器１ｂは２）に示した動作を行い、１段目の巡回型ＡＤ変換器１ａの出力が２段目の巡回型ＡＤ変換器１ｂに入力、サンプルされる。この後、スイッチＳ_ＳＢをオフして２段目の巡回型ＡＤ変換器１ｂを１段目の巡回型ＡＤ変換器１ａから切り離し、３）と４）のサイクルをＮ_Ｆ−Ｍ回繰り返すことで、２段目の巡回型ＡＤ変換器１ｂにおいて残りの下位Ｎ_Ｆ−Ｍビットをデジタル出力Ｄ_ＢとしてＡＤ変換することができる。

（２段巡回型ＡＤ変換器を適用した当該ＣＭＯＳイメージセンサの動作タイミング）
２段巡回型ＡＤ変換器１を各列に配置したＣＭＯＳイメージセンサでは、１画素の信号を１段目の巡回型ＡＤ変換器１ａで上位ＭビットをＡＤ変換した後、２段目の巡回型ＡＤ変換器１ｂで残りの下位Ｎ_Ｆ−ＭビットをＡＤ変換するとき、１段目の巡回型ＡＤ変換器１ａでは次行の画素信号が入力され、同様に上位ＭビットをＡＤ変換する。このように１段目の巡回型ＡＤ変換器１ａと２段目の巡回型ＡＤ変換器１ｂの間でパイプライン並列動作を行うことで、実効的な変換速度を高くすることができる。例えば、Ｎ_Ｆ＝１２、Ｍ＝４のときの動作タイミングを図１５に示している。

図１５において、上記説明の１）の動作をＲ（リセット）、２）の動作をＳ（サンプル）、３）の動作をＡ（アンプ）、４）の動作をＦ（フィードバック）と表している。また、“Ｒ”，“Ｓ”に並んで表記する１〜１２の数値は、各段の巡回型ＡＤ変換器１ａ，１ｂがＡＤ変換するビット深度を示している。ＣＭＯＳイメージセンサの画素信号は、画素信号リセットパルスによりリセット後、画素転送パルスにより出力され、１段目の巡回型ＡＤ変換器１ａにおけるスイッチＳ_Ａのオン／オフを制御するクロックΦ_ＳＡによりサンプリングされる。このサンプリングされた１段目の巡回型ＡＤ変換器１ａのアナログ出力は、スイッチＳ_Ｂのオン／オフを制御するクロックΦ_ＳＢにより２段目の巡回型ＡＤ変換器１ｂに転送される。このとき１段目の巡回型ＡＤ変換器（１段目ＡＤＣ）１ａと２段目の巡回型ＡＤ変換器（２段目ＡＤＣ）１ｂの間でパイプライン並列動作を行うことで、１段目の巡回型ＡＤ変換器１ａのアナログ出力を残りの下位８ビットをＡＤ変換するときには、１段目の巡回型ＡＤ変換器１ａでは、クロックΦ_ＳＡにより次行の画素信号をサンプルしＡＤ変換しているため、実効的な変換速度を高くすることができる。

尚、非特許文献２に開示されるような高フレームレート・超高精細のＣＭＯＳイメージセンサに求められる高速、高精度、小面積という条件を満たす巡回型ＡＤ変換器や、それを２段縦続に接続した２段巡回型ＡＤ変換器において、ＡＤ変換特性の悪化をもたらすアナログ回路部で発生する誤差をＡＤ変換後のデジタル出力コードによりデジタル領域で補正することができることも知られている（例えば、非特許文献５，６参照）。

相澤清晴・浜本隆之 編著／黒田隆男・中村淳一・高橋秀和・川人祥二・太田 淳 共著，"CMOSイメージセンサ"、映像情報メディア学会編、コロナ社、pp.169-174，2012年7月発行 渡部俊久, 他, "12ビットカラム並列サイクリックADCを用いた3300万画素120fps CMOSイメージセンサ," 映像情報メディア学会技術報告, vol. 34, No. 18, IST2013-13, CE2012-25, pp. 31-36, 2012. T. Watabe, et al., "A 33Mpixel 120fps CMOS Image Sensor Using 12b Column-Parallel Pipelined Cyclic ADCs," ISSCC Dig. Tech Papers, pp.388-389, 2012. K. Kitamura， et al., "A 33-Megapixel 120-Frames-Per-Second 2.5-Watt CMOS Image Sensor With Column-Parallel Two-Stage Cyclic Analog-to-Digital Converters," IEEE Trans. Electron Devices, Vol.59, No.12, pp.3426-3433, 2012. T. Watabe，et al., "Digital Calibration Algorithm for a 2-Stage Cyclic Analog-to-Digital Converter Used in a 33-Mpixel 120-fps SHV CMOS Image Sensor," ITE Trans. Media Technology and Applications, Vol. 2, No. 2, pp. 102-107, 2014. T. Watabe，et al., "A Digitally-Calibrated 2-Stage Cyclic ADC for a 33-Mpixel 120-fps Super High-Vision CMOS Image Sensor," in Proc. IEEE SENSORS, pp. 66-69, 2014.

前述したように、非特許文献５，６では、高フレームレート・超高精細のＣＭＯＳイメージセンサに求められる高速、高精度、小面積という条件を満たす巡回型ＡＤ変換器や、それを２段縦続に接続した２段巡回型ＡＤ変換器において、ＡＤ変換特性の悪化をもたらすアナログ回路部で発生する誤差をＡＤ変換後のデジタル出力コードによりデジタル領域で補正することが示されている。

しかしながら、その従来技法では、誤差を記述するパラメータである誤差係数の値を、正確に求めるために、各構成要素の設計上で推定される誤差係数を基にトライ・アンド・エラーを繰り返して最終的な誤差係数を決定し固有の値として保持するように構成しているため、固体ばらつきを吸収するのが容易ではなく、更には温度変化等の誤差の時間変化に対応できないといった問題があった。このため、高精度のデジタル補正が実現できないという問題があった。

また、ＡＤ変換回路を構成するアナログ回路部は様々な誤差を含んでいるため、実際の出力は式（３）のようには表現できない。図１６は、図１２に示す巡回型ＡＤ変換器１で発生するこれらの誤差の要因を示している。それぞれの誤差（及びその誤差係数）について、以下に説明する。

（容量ミスマッチ誤差）
図１２に示す巡回型ＡＤ変換器１のキャパシタＣ_ｓ（＝Ｃ_ｓ１＋Ｃ_ｓ２）とＣ_ｆの間には、キャパシタの製造誤差に起因した容量ミスマッチ誤差ΔＣ＝ Ｃ_ｓ−Ｃ_ｆが含まれるため、式（３）は、式（５）のように表される。

式（５）に示すように、容量ミスマッチ誤差ΔＣにより、増幅率が２倍からずれることになる。また、｛０，１／２，１｝の３値のデジタル出力コードＤについて、キャパシタＣ_ｓ１とＣ_ｓ２との間に容量ミスマッチ誤差ΔＣ_ｓ＝Ｃ_ｓ１−Ｃ_ｓ２が含まれる場合は、図１３に示す入出力特性のＤ＝１／２の領域の直線に誤差が生じ、式（５）は式（６）のように書き換えられる。

ここで、Ｄ_ｓ（ｉ）はＤ（ｉ）により定まる定数で、Ｄ（ｉ）＝０又は１のときはＤ_ｓ（ｉ）＝０、Ｄ（ｉ）＝１／２のときはＤ_ｓ（ｉ）＝１となる。容量ミスマッチ誤差の各誤差係数をｅ_ｍ＝ΔＣ／Ｃ_ｆ、ｅ_ｍｓ＝ΔＣ_ｓ／Ｃ_ｓと定義すると、式（６）は、式（７）のように表すことができる。

したがって、式（７）をデジタル領域で表すと、式（８）となる。

ここで、Ｘ（ｉ） ＝ Ｖ_ｏｕｔ（ｉ）／Ｖ_ｒとした。式（８）において、各誤差係数ｅ_ｍ，ｅ_ｍｓは十分小さいため、これらの積ｅ_ｍ・ｅ_ｍｓの項を無視すると、ｉ回目のサイクルにおける容量ミスマッチ誤差Ｅ_ｍ（ｉ）は、式（９）のように表すことができる。

Ｎビット変換後の容量ミスマッチ誤差の合計は、ｉ＝１からＮ−１までのＥ_ｍ（ｉ）を積算することで求められる。１段構成の巡回型ＡＤ変換器１におけるＮビット変換後の容量ミスマッチ誤差の合計は、式（１０）のように表すことができる。

ここで、デジタル出力コードに含まれる誤差が十分小さいものとして、式（８）に示すＸ（ｉ）は、式（１１）のように近似できる。

ここで、ｉはＡＤ変換回路の分解能がＮビットのとき、０からＮ−１の範囲の整数値をとる。式（１１）を式（１０）に代入することで、容量ミスマッチ誤差の合計は、式（１２）のように表される。

一方、図１４に示す２段巡回型ＡＤ変換器１におけるＮビット変換後の容量ミスマッチ誤差の合計は、１段目の巡回型ＡＤ変換器１ａで行われる最初のＭビットのＡＤ変換と、２段目の巡回型ＡＤ変換器１ｂで行われる残りのＮ−ＭビットのＡＤ変換を別々に計算することにより、式（１３）のように表される。

ここで、ｅ_ｍＡ及びｅ_ｍＢは、それぞれ１段目の巡回型ＡＤ変換器１ａのキャパシタＣ_ｓＡとＣ_ｆＡとの間のミスマッチ誤差の誤差係数、及び２段目の巡回型ＡＤ変換器１ｂのキャパシタＣ_ｓＢとＣ_ｆＢとの間の容量ミスマッチ誤差の誤差係数を表し、ｅ_ｍｓＡ及びｅ_ｍｓＢは、それぞれ１段目の巡回型ＡＤ変換器１ａのキャパシタＣ_ｓ１ＡとＣ_ｓ２Ａとの間の容量ミスマッチ誤差の誤差係数、及び２段目の巡回型ＡＤ変換器１ｂのキャパシタＣ_ｓ１ＢとＣ_ｓ２Ｂとの間の容量ミスマッチ誤差の誤差係数を表す。したがって、式（１１）を式（１３）に代入することで、例えばＮ＝１２、Ｍ＝４のときの容量ミスマッチ誤差の合計は、式（１４）のように表される。

（アンプの有限ゲイン誤差）
図１２に示す巡回型ＡＤ変換器１において、オペアンプ１２の開ループゲインを無限大と仮定した場合は、オペアンプ１２の負入力は仮想接地（Ｖ_ＣＯＭ） となり、２倍増幅回路の閉ループゲインは容量Ｃ_ｓとＣ_ｆの比のみで決定するため、Ｃ_ｓ＝Ｃ_ｆとすると、２倍増幅フェーズにおける入出力特性は式（４）で表される理想的な形となるが、実際の開ループゲインは有限なため、式（１５）のように表される。

ここで、Ｇ_０及びＣ_ｉは、それぞれオペアンプ１２の開ループゲインおよび入力容量を表す。有限ゲイン誤差の誤差係数をｅ_ｆｇ＝（Ｃ_ｓ＋Ｃ_ｆ＋Ｃ_ｉ）／（Ｃ_ｆ・Ｇ_０）と定義し、式（１５）をデジタル領域で表すと、式（１６）のように表される。

したがって、ｉ回目のサイクルにおける有限ゲイン誤差Ｅ_ｆｇ（ｉ）は、式（１７）のように表される。

このため、１段構成の巡回型ＡＤ変換器１におけるＮビット変換後の有限ゲイン誤差の合計は、式（１８）のように表される。

式（１１）を式（１８）に代入することで、有限ゲイン誤差の合計は、有限ゲイン誤差の誤差係数ｅ_ｆｇとデジタル出力コードＤ（ｉ）により、式（１９）のように表される。

一方、図１４に示す２段巡回型ＡＤ変換器１におけるＮビット変換後の有限ゲイン誤差の合計は、１段目の巡回型ＡＤ変換器１ａで行われる最初のＭビットのＡＤ変換と、２段目の巡回型ＡＤ変換器１ｂで行われる残りのＮ−ＭビットのＡＤ変換を別々に計算することにより、式（２０）のように表される。

ここで、ｅ_ｆｇＡ及びｅ_ｆｇＢは、それぞれ１段目及び２段目の巡回型ＡＤ変換回路の有限ゲイン誤差の誤差係数を表す。式（１１）を式（２０）に代入することで、例えばＮ＝１２， Ｍ＝４のときの有限ゲイン誤差の合計は、式（２１）のように表される。

（アンプのセットリング誤差）
図１２に示す巡回型ＡＤ変換器１において、オペアンプ１２の帯域は有限なため、有限な時間内における出力が理想値（無限大の時間における出力）からずれることによるセットリング誤差を生じる。セットリング誤差係数をｅ_ｓｔとすると、実際の入出力特性は、式（２２）のように表される。

式（２２）をデジタル領域で表すと、式（２３）となる。

したがって、ｉ回目のサイクルにおけるセットリング誤差Ｅ_ｓｔ（ｉ）は、式（２４）のように表される。

このため、１段構成の巡回型ＡＤ変換器１におけるＮビット変換後のセットリング誤差の合計は、式（２５）のように表される。

式（１１）を式（２５）に代入することで、セットリング誤差の合計は、セットリング誤差係数ｅ_ｓｔ とデジタル出力コードＤ（ｉ）により、式（２６）のように表される。

一方、図１４に示す２段巡回型ＡＤ変換器１におけるＮビット変換後のセットリング誤差の合計は、１段目の巡回型ＡＤ変換器１ａで行われる最初のＭビットのＡＤ変換と、２段目の巡回型ＡＤ変換器１ｂで行われる残りのＮ−ＭビットのＡＤ変換を別々に計算するが、１段目の巡回型ＡＤ変換器１ａがＭ−１サイクル目（ＭビットのＡＤ変換時）の２倍増幅フェーズで動作しているとき、１段目の巡回型ＡＤ変換器１ａは、サンプリングフェーズで動作する２段目の巡回型ＡＤ変換器１ｂと接続されるため、セットリング誤差は、これより前のサイクルにおける誤差より大きくなる。したがって、セットリング誤差の合計Ｅ_ｓｔ＿ｔは、式（２７）のように計算される。

ここで、ｅ_ｓｔＡ及びｅ_ｓｔＢは、それぞれ１段目及び２段目の巡回型ＡＤ変換器１ａ，１ｂのセットリング誤差の誤差係数を表し、ｅ_ｓｔＡＢは、１段目の巡回型ＡＤ変換器１ａがＭ−１サイクル目の２倍増幅フェーズで動作しているとき、即ち１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂが接続しているときの、１段目の巡回型ＡＤ変換器１ａのセットリング誤差の誤差係数を表す。式（１１）を式（２７）に代入することで、例えばＮ＝１２，Ｍ＝４のときのセットリング誤差の合計は、式（２８）のように表される。

尚、オペアンプ１２ａ，１２ｂの有限ゲイン誤差とセットリング誤差は、式（１７）、 式（２４）より同じ形式で書き表されるため、１段構成の巡回型ＡＤ変換器１における式（１９）と式（２６）、２段巡回型ＡＤ変換器１（Ｎ＝１２、Ｍ＝４のとき）における式（２１）と式（２８）は、それぞれ以下の式（２９）、式（３０）のようにまとめることができる。

（オフセット誤差）
図１２に示す巡回型ＡＤ変換器１において、サンプリングフェーズから２倍増幅フェーズに移行するときのスイッチングにより、オペアンプ１２の負入力端子に流入するチャージインジェクションとクロックフィードスルー電荷に起因したオフセット誤差を生じる。

オフセット誤差係数をｅ_ｏｆｆとすると、デジタル領域で表した入出力特性は、式（３１）となる。

したがって、１段構成の巡回型ＡＤ変換器１におけるＮビット変換後のオフセット誤差の合計は、式（３２）となる。

一方、図１４に示す２段巡回型ＡＤ変換器１におけるＮビット変換後のオフセット誤差の合計は、１段目の巡回型ＡＤ変換器１ａで行われる最初のＭビットのＡＤ変換と、２段目の巡回型ＡＤ変換器１ｂで行われる残りのＮ−ＭビットのＡＤ変換を別々に計算することにより、式（３３）のように表される。

ここで、ｅ_ｏｆｆＡ及びｅ_ｏｆｆＢは、それぞれ１段目及び２段目の巡回型ＡＤ変換１ａ，１ｂのオフセット誤差係数を表す。

（デジタル補正）
上述した誤差は大変小さいため、２次以上の誤差係数の項は無視できると考えられる。したがって、容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、オフセット電圧により１段又は２段巡回型ＡＤ変換器１で発生する誤差の総計Ｅ_ｓｕｍは、１段の場合は、式（１２）、式（１９）、式（２６）及び式（３２）で算出されるそれぞれの誤差の総和、また、２段の場合は、式（１４）、式（２１）、式（２８）及び式（３３）で算出されるそれぞれの誤差の総和となり、式（３４）のように表される。

デジタル補正処理は、式（１１）で近似されたデジタル出力コードＸ（０）（誤差を含んだデジタル出力コード）から式（３４）で表される誤差の総計Ｅ_ｓｕｍを減算することで行われ、補正されたデジタルコードＤ_{ｃａｌｉｂ}は、例えば、ＡＤ変換ビット数Ｎを１２とすると、式（３５）にように表される。

上述の説明から分かるように、高精度なデジタル補正処理を行うためには、巡回型ＡＤ変換器１で発生する誤差をできるだけ正確に求める必要がある。

しかしながら、その従来技法では、誤差を記述するパラメータである誤差係数の値を、正確に求めるために、各構成要素の設計上で推定される誤差係数を基にトライ・アンド・エラーを繰り返して最終的な誤差係数を決定し固有の値として保持するように構成しているため、固体ばらつきを吸収するのが容易ではなく、更には温度変化等の誤差の時間変化に対応できないといった問題が生じる。このため、高精度のデジタル補正が実現できないという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、本発明の目的は、巡回型ＡＤ変換器で発生する誤差に基づいた誤差係数を自動的、且つ所望のタイミングで計測可能とし、より高精度で決定することが可能な、巡回型ＡＤ変換器、並びに巡回型ＡＤ変換器用のデジタル補正器及びその方法を提供することにある。

本発明の巡回型ＡＤ変換器は、内部で発生する所定の誤差の誤差係数を自動計測可能に構成した巡回型ＡＤ変換器であって、入力されるアナログ信号をサンプリングするサンプリング手段と、複数のキャパシタからなるキャパシタ群及び演算増幅器を有し、前記アナログ信号を分解能に応じた巡回回数でＡＤ変換するために、直前の巡回時における出力を２倍増幅した電圧値に対して、当該直前の巡回時にＡＤ変換されたデジタル出力コードに応じた電圧値で差分した出力を発生するスイッチトキャパシタ増幅手段と、前記スイッチトキャパシタ増幅手段の出力をＡＤ変換して冗長ビットのデジタル出力コードを生成するサブＡＤ変換手段と、当該ＡＤ変換されたデジタル出力コードに応じた電圧値を生成するＤＡ変換手段と、前記デジタル出力コードに応じた電圧値を前記ＤＡ変換手段が生成するよう制御するＤＡ変換制御手段と、前記サンプリング手段及び前記スイッチトキャパシタ増幅手段における前記分解能に応じた巡回回数でＡＤ変換するための動作フェーズを切り替え制御するフェーズ制御手段と、前記キャパシタ群と前記演算増幅器のいずれか一方又は双方に起因する誤差の誤差係数を含む当該スイッチトキャパシタ増幅手段の出力をＡＤ変換して得られるデジタル出力コードから前記誤差係数を特定可能にするために、当該誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能な複数のスイッチからなるスイッチ群と、を備えることを特徴とする。

また、本発明による他の態様の巡回型ＡＤ変換器は、本発明の巡回型ＡＤ変換器が２段縦列接続されていることを特徴とする。

また、本発明の巡回型ＡＤ変換器において、前記スイッチ群は、当該予め定めた計測モードの回路構成として前記誤差係数の種類数以上の回路構成を実現可能に配置されていることを特徴とする。

また、本発明の巡回型ＡＤ変換器において、前記誤差は、前記キャパシタ群の容量ミスマッチ誤差、前記演算増幅器の有限ゲイン誤差、前記演算増幅器のセットリング誤差、及び前記演算増幅器のオフセット誤差のうち１つ以上の誤差を含み、前記スイッチ群は、該誤差の誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能に配置されていることを特徴とする。

また、本発明の巡回型ＡＤ変換器において、前記スイッチ群は、前記キャパシタ群の容量ミスマッチ誤差、前記演算増幅器の有限ゲイン誤差、前記演算増幅器のセットリング誤差、及び前記演算増幅器のオフセット誤差の全ての誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能に配置されていることを特徴とする。

また、本発明の巡回型ＡＤ変換器において、前記スイッチ群は、前記誤差係数を含む当該演算増幅器の出力をＡＤ変換した際に、当該巡回型ＡＤ変換器のフルスケール内で計測可能なバイアスが生じる回路構成となるよう配置されていることを特徴とする。

更に、本発明の巡回型ＡＤ変換器用のデジタル補正器は、本発明の巡回型ＡＤ変換器に対して、当該誤差係数を計測するよう前記スイッチ群を切り替え指示する手段と、該切り替え指示により計測された当該誤差係数を含む電圧値のデジタル出力コードから、対応する誤差を算出し当該アナログ信号のデジタル出力から減算する手段と、を備えることを特徴とする。

更に、本発明の巡回型ＡＤ変換器用のデジタル補正方法は、本発明の巡回型ＡＤ変換器に対して当該アナログ信号の誤差をデジタル領域で補正するデジタル補正方法であって、該巡回型ＡＤ変換器に対して当該誤差係数を計測するよう前記スイッチ群を切り替え指示するステップと、該切り替え指示により計測された当該誤差係数を含む電圧値のデジタル出力コードから、対応する誤差を算出し当該アナログ信号のデジタル出力から減算するステップと、を含むことを特徴とする。

本発明によれば、巡回型ＡＤ変換器の内部で発生する所定の誤差の誤差係数を含む信号を巡回型ＡＤ変換器の入力としてサンプリングし、本信号をＡＤ変換して得られた出力コードを基に誤差係数の値を自動的、且つ所望のタイミングで計測可能となるので、固体ばらつきを吸収するのが容易となり、更には温度変化等の誤差の時間変化に対応することができる。例えば、ＣＭＯＳイメージセンサや巡回型ＡＤ変換器の電源投入時、或いはＣＭＯＳイメージセンサのブランキング期間に、当該巡回型ＡＤ変換器の誤差を自動的に計測することができるので、実効性の高い高精度のデジタル補正が可能となる。

本発明による第１実施形態の巡回型ＡＤ変換器の構成を示すブロック図である。 本発明による第２実施形態の巡回型ＡＤ変換器の構成を示すブロック図である。 本発明による各実施形態の巡回型ＡＤ変換器における第１計測モードの回路構成を示すブロック図である。 本発明による各実施形態の巡回型ＡＤ変換器における第２計測モードの回路構成を示すブロック図である。 本発明による各実施形態の巡回型ＡＤ変換器における第３計測モードの回路構成を示すブロック図である。 本発明による第２実施形態の巡回型ＡＤ変換器における第３計測モードの追加の回路構成を示すブロック図である。 本発明による各実施形態の巡回型ＡＤ変換器における第４計測モードの回路構成を示すブロック図である。 本発明による各実施形態の巡回型ＡＤ変換器における第１計測モードの動作タイミングを示す図である。 本発明による各実施形態の巡回型ＡＤ変換器における第２計測モードの動作タイミングを示す図である。 本発明による各実施形態の巡回型ＡＤ変換器における第３及び第４計測モードの動作タイミングを示す図である。 本発明による第２実施形態の巡回型ＡＤ変換器における第３計測モードの追加の動作タイミングを示す図である。 従来技術における１段構成の巡回型ＡＤ変換器の構成を示すブロック図である。 冗長ビット方式の巡回型ＡＤ変換器のデジタル出力例を示す図である。 従来技術における２段巡回型ＡＤ変換器の構成を示すブロック図である。 ２段巡回型ＡＤ変換器をＣＭＯＳイメージセンサに適用する際の動作例を示す説明図である。 巡回型ＡＤ変換器にて発生する誤差の説明図である。

以下、図面を参照して、本発明による各実施形態の巡回型ＡＤ変換器１、並びに巡回型ＡＤ変換器１用のデジタル補正器及びその方法を説明する。尚、各図において同様な構成要素には同一の符号を付し、重複する説明については省略している。特に、第２実施形態の巡回型ＡＤ変換器１の説明では、対応する同様な構成要素にはその参照番号の添え字にＡ，Ｂ（またはａ,ｂ）を付すことで、個別の重複する説明を省略している。本発明による各実施形態の巡回型ＡＤ変換器１は、例えば非特許文献２に開示されるＣＭＯＳイメージセンサに適用可能なＡＤ変換器として構成されている。

（第１実施形態）
図１は、本発明による第１実施形態の巡回型ＡＤ変換器１の構成を示すブロック図である。図１に示す巡回型ＡＤ変換器１は、その内部で発生する所定の誤差の誤差係数を自動計測可能に構成されており、入力されるアナログ信号Ｖ_ｉｎをサンプリングするスイッチＳ_Ｓと、アナログ信号Ｖ_ｉｎを分解能に応じた巡回回数でＡＤ変換するために、式（４）で表されるように、直前の巡回時における出力を２倍増幅した電圧値に対して、当該直前の巡回時にＡＤ変換されたデジタル出力コードに応じた電圧値で差分した出力を発生するスイッチトキャパシタ増幅回路の構成要素である複数のキャパシタＣ_ｓ１，Ｃ_ｓ２，Ｃ_ｆ及びオペアンプ１２と、オペアンプ１２の出力をＡＤ変換して冗長ビットのデジタル出力コードＤ（ｉ）を生成するサブＡＤ変換器１３と、そのデジタル出力コードに応じた電圧値を生成するＤＡＣ１１と、ＤＡＣ１１を制御するＤＡＣ制御クロック発生部１４と、動作フェーズを切り替え制御するスイッチＳ_Ｒ，Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３（及びＳ_Ｓ）と、複数のキャパシタＣ_ｓ１，Ｃ_ｓ２，Ｃ_ｆ及びオペアンプ１２のいずれか一方又は双方に起因する誤差の誤差係数を含むオペアンプ１２の出力をＡＤ変換して得られるデジタル出力コードからその誤差係数を特定可能にするために、当該誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能な複数のスイッチＳ_Ｐ，Ｓ_ＭＳ，Ｓ_Ｎ，Ｓ_Ｘ，Ｓ_ＥＲと、を備える。

図１に示す本実施形態の巡回型ＡＤ変換器１は、主として、図１２に示す巡回型ＡＤ変換器１と比較して、ＤＡＣ１１内にスイッチＳ_Ｘを追加し、アナログ信号Ｖ_ｉｎの入力ラインとＤＡＣ１１との間にスイッチＳ_ＥＲを挿入している点で相違している。

また、本実施形態の巡回型ＡＤ変換器１にて、自動的、且つ所望のタイミングで各誤差係数を計測可能にするために、本実施形態の巡回型ＡＤ変換器１が動作モード制御部１７によって「誤差係数の計測時」と「通常動作時」の各動作モードを切り替え可能にするよう構成されている点で相違している。この動作モード制御部１７は、誤差係数の計測時と通常動作時の各動作モードを切り替え指示するべく、ＤＡＣ制御指示信号及びフェーズ指示信号をそれぞれＤＡＣ制御クロック発生部１４及びフェーズ制御クロック発生部１５に供給するとともに、デジタル補正を行う補正制御部１６内の各スイッチＳ_ｃａｌ，Ｓ_ｅｒｒのオン／オフをそれぞれ制御するためのクロックΦ_ｃａｌ，Φ_ｅｒｒを補正制御部１６に供給し、誤差係数の計測時と通常動作時の各動作モードを切り替え制御する機能部である。従って、誤差係数の計測時以外の動作、即ち本実施形態の巡回型ＡＤ変換器１における通常動作時は、図１２に示す巡回型ＡＤ変換器１と同様に制御される。

また、ＤＡＣ１１を制御するＤＡＣ制御クロック発生部１４がスイッチＳ_Ｐ，Ｓ_ＭＳ，Ｓ_Ｎ，Ｓ_Ｘを制御する各クロックΦ_Ｐ，Φ_ＭＳ，Φ_Ｎ，Φ_Ｘを発生するよう構成されている点、誤差係数の計測時と通常動作時の各動作モードを切り替え可能にするために、各動作フェーズを制御するフェーズ制御クロック発生部１５がスイッチＳ_ＥＲ，Ｓ_Ｒ，Ｓ_Ｓ，Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３を制御する各クロックΦ_ＥＲ，Φ_Ｒ，Φ_Ｓ，Φ_０，Φ_１，Φ_２，Φ_３を発生するよう構成されている点でも相違している。これらの各クロックのタイミング例は、図８〜図１０を参照して後述する。

補正制御部１６は、動作モード制御部１７の制御により、式（１１）で近似されたデジタル出力コードＸ（０）（誤差を含んだデジタル出力コード）から式（３４）で表される誤差の総計Ｅ_ｓｕｍを減算することでデジタル補正処理を行うよう構成されている。

より具体的には、補正制御部１６は、スイッチＳ_ｃａｌ，Ｓ_ｅｒｒと、演算部１６１と、誤差係数用レジスタ１６２と、誤差演算器１６３と、誤差用レジスタ１６４と、減算部１６５とを備える。

補正制御部１６における誤差係数の計測時の動作モードでは、その第１ステップとして、スイッチＳ_ｃａｌがオフ、スイッチＳ_ｅｒｒがオンとされ、演算部１６１により、巡回数分のデジタル出力コードＤが保持されて、容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、及び、オフセット電圧により巡回型ＡＤ変換器１で発生する各誤差の誤差係数が演算され、誤差係数用レジスタ１６２に保持される。誤差係数用レジスタ１６２は、スイッチＳ_ｅｒｒがオンとなり演算部１６１により誤差係数が演算される度に更新するよう構成される。続いて、誤差係数の計測時の動作モードにおける第２ステップとして、スイッチＳ_ｃａｌがオン、スイッチＳ_ｅｒｒがオフとされ（通常動作時の動作モードと同様）、誤差演算器１６３は、巡回数分のデジタル出力コードＤが保持されて、当該誤差係数用レジスタ１６２に保持された誤差係数の値を用いて、当該巡回型ＡＤ変換器１の分解能に応じたビット数の総計Ｅ_ｓｕｍを算出し、誤差用レジスタ１６４に保持させる。誤差用レジスタ１６４は、スイッチＳ_ｃａｌがオン、スイッチＳ_ｅｒｒがオフとされ誤差演算器１６３によりの総計Ｅ_ｓｕｍが演算される度に更新するよう構成される。

また、補正制御部１６における通常動作時の動作モードでは、スイッチＳ_ｃａｌがオン、スイッチＳ_ｅｒｒがオフとされ、減算部１６５によって、巡回数分のデジタル出力コードＤに対して誤差用レジスタ１６４に保持された誤差の総計Ｅ_ｓｕｍが減算されて、デジタル補正後の出力Ｄ’（即ち、式（３５）で表される補正されたデジタルコードＤ_{ｃａｌｉｂ}）を出力する。

特に、補正制御部１６及び動作モード制御部１７は、「デジタル補正器」として構成される。このようなデジタル補正器は、マイクロコンピュータ等のコンピュータとして機能させることもでき、当該コンピュータに、補正制御部１６及び動作モード制御部１７の各機能を実現させるためのプログラムは、当該コンピュータの内部又は外部に備えられるメモリ（図示せず）に記憶される。コンピュータに備えられる中央演算処理装置（ＣＰＵ）などの制御で、これらの機能を実現するための処理内容が記述されたプログラムを、適宜、メモリから読み込んで、当該デジタル補正器の機能をコンピュータに実現させることができる。ここで、当該デジタル補正器の一部又は全部の機能を論理回路やレジスタ等を用いたハードウェアで実現してもよい。

まず、本実施形態の巡回型ＡＤ変換器１、フェーズ制御クロック発生部１５及びそのデジタル補正器（補正制御部１６及び動作モード制御部１７）は、前述した容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、及び、オフセット電圧により巡回型ＡＤ変換器１で発生する誤差に関するそれぞれのパラメータである誤差係数を予め定めた複数の計測モードで特定できるように動作するとともに、その誤差計測動作と通常動作との切り替えも可能に動作するよう構成されている。

即ち、通常動作では、図１に示すＤＡＣ１１を構成するスイッチＳ_Ｐ，Ｓ_ＭＳ，Ｓ_Ｎのオン／オフ制御はデジタル出力Ｄに基づいて行われているが、誤差係数の計測動作時の最初のサンプリングフェーズ及び２倍増幅フェーズでは、それぞれの誤差係数の計測モード時の回路構成（後述する図３，図４，図５及び図７）となるように、ＤＡＣ１１内のスイッチＳ_Ｐ，Ｓ_ＭＳ，Ｓ_Ｎ，Ｓ_Ｘ、及びスイッチＳ_ＥＲのオン／オフ制御が外部から（本例では、動作モード制御部１７によるＤＡＣ制御指示信号及びフェーズ指示信号）から強制的に制御可能となっている。

スイッチＳ_ＥＲのオン／オフ制御は、詳細に後述するが、通常動作時では図１２に示す構成と同様にスイッチＳ_ＥＲをオンとし、誤差係数の計測モード時では、そのサンプリングフェーズ時に、フィードバック容量Ｃ_ｆに入力する電圧がＶ_ｉｎ端子に接続されるようスイッチＳ_ＥＲをオフし、その後の２倍増幅フェーズ時にスイッチＳ_ＥＲをオンする。

そして、動作モード制御部１７により、補正制御部１６は、それぞれの誤差係数の計測モード時の回路構成（後述する図３，図４，図５及び図７）から、容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、及び、オフセット電圧により巡回型ＡＤ変換器１で発生する誤差に関する各誤差係数を算出して保持し、サブＡＤ変換器（Ｓｕｂ-ＡＤＣ）１３からの誤差を含んだデジタル出力Ｄ（式（１１）で近似されたデジタル出力コードＸ（０））に対して、式（３４）で表される誤差の総計Ｅ_ｓｕｍを減算することで補正後のデジタル出力Ｄ’ （即ち、式（３５）で表される補正されたデジタルコードＤ_{ｃａｌｉｂ}）を得るよう構成されている。

（第２実施形態）
一方、図２は、本発明による第２実施形態の２段巡回型ＡＤ変換器１の構成を示すブロック図である。図２に示す第２実施形態の２段巡回型ＡＤ変換器１は、図１に示す１段構成の巡回型ＡＤ変換器１が２段縦列接続されて構成されている。このため、図２において１段目の巡回型ＡＤ変換器１ａと２段目の巡回型ＡＤ変換器１ｂとの間で対応する構成要素には、それぞれ参照符号に添字Ａ，Ｂ（又はａ,ｂ）を付している。図２に示す本実施形態の２段巡回型ＡＤ変換器１は、主として、図１５に示す２段巡回型ＡＤ変換器１と比較して、１段目及び２段目の巡回型ＡＤ変換器１ａ，１ｂにおける各ＤＡＣ１１ａ，１１ｂ内にそれぞれスイッチＳ_ＸＡ，Ｓ_ＸＢを追加し、アナログ信号Ｖ_ｉｎの入力ラインとＤＡＣ１１ａとの間にスイッチＳ_ＥＲＡを挿入するとともに、２段目の巡回型ＡＤ変換器１ｂのアナログ信号Ｖ_ｉｎの入力ラインとＤＡＣ１１ｂとの間にスイッチＳ_ＥＲＢを挿入している点で相違している。

また、本実施形態の巡回型ＡＤ変換器１にて、自動的、且つ所望のタイミングで各誤差係数を計測可能にするために、各ＤＡＣ１１ａ，１１ｂを制御するそれぞれのＤＡＣ制御クロック発生部１４ａ，１４ｂが、それぞれ対応するスイッチＳ_ＰＡ，_ＳＭＳＡ，Ｓ_ＮＡ，Ｓ_ＸＡ、及びＳ_ＰＢ，Ｓ_ＭＳＢ，Ｓ_ＮＢ，Ｓ_ＸＢを制御する各クロックΦ_ＰＡ，Φ_ＭＳＡ，Φ_ＮＡ，Φ_ＸＡ、及びΦ_ＰＢ，Φ_ＭＳＢ，Φ_ＮＢ，Φ_ＸＢを発生するよう構成されている点、誤差係数の計測時と通常動作時の各動作モードを切り替え可能にするために、１段目及び２段目の巡回型ＡＤ変換器１ａ，１ｂの各動作フェーズを制御するフェーズ制御クロック発生部１５ａ，１５ｂが、それぞれ対応するスイッチＳ_ＥＲＡ，Ｓ_ＲＡ，Ｓ_ＳＡ，Ｓ_０Ａ，Ｓ_１Ａ，Ｓ_２Ａ，Ｓ_３Ａ、及びＳ_ＥＲＢ，Ｓ_ＲＢ，Ｓ_ＳＢ，Ｓ_０Ｂ，Ｓ_１Ｂ，Ｓ_２Ｂ，Ｓ_３Ｂを制御する各クロックΦ_ＥＲＡ，Φ_ＲＡ，Φ_ＳＡ，Φ_０Ａ，Φ_１Ａ，Φ_２Ａ，Φ_３Ａ、及びΦ_ＥＲＢ，Φ_ＲＢ，Φ_ＳＢ，Φ_０Ｂ，Φ_１Ｂ，Φ_２Ｂ，Φ_３Ｂを発生するよう構成されている点、及び、式（１１）で近似されたデジタル出力コードＸ（０）（誤差を含んだデジタル出力コード）から式（３４）で表される誤差の総計Ｅ_ｓｕｍを減算することでデジタル補正処理を行う各補正制御部１６ａ，１６ｂが、それぞれ動作モード制御部１７ａ，１７ｂの制御により、自動的、且つ所望のタイミングで各誤差係数を計測可能にするために、それぞれＤＡＣ制御クロック発生部１４ａ，１４ｂ、並びにフェーズ制御クロック発生部１５ａ，１５ｂに対して、それぞれＤＡＣ制御指示信号及びフェーズ指示信号を与えるよう構成されている点でも相違している。これらの各クロックのタイミング例は、図８〜図１１を参照して後述する。従って、誤差係数の計測時以外の動作、即ち本実施形態の巡回型ＡＤ変換器１における通常動作時は、図１４に示す２段巡回型ＡＤ変換器１と同様に制御される。

尚、図２において、動作モード制御部１７ａ，１７ｂの制御により、それぞれ補正制御部１６ａ，１６ｂを制御する個別の機能ブロックとして図示しているが、動作モード制御部１７ａ，１７ｂを１つの機能ブロックとして構成し、補正制御部１６ａ，１６ｂにより１段目及び２段目の巡回型ＡＤ変換器１ａ，１ｂに対して自動的、且つ所望のタイミングで各誤差係数を計測可能とし、且つ式（１１）で近似されたデジタル出力コードＸ（０）（誤差を含んだデジタル出力コード）から式（３４）で表される誤差の総計Ｅ_ｓｕｍを減算することでデジタル補正処理を行うよう構成することもできる。

特に、補正制御部１６ａ，１６ｂ及び動作モード制御部１７ａ，１７ｂは、「デジタル補正器」として構成される。このようなデジタル補正器は、マイクロコンピュータ等のコンピュータとして機能させることもでき、当該コンピュータに、補正制御部１６ａ，１６ｂ及び動作モード制御部１７ａ，１７ｂの各機能を実現させるためのプログラムは、当該コンピュータの内部又は外部に備えられるメモリ（図示せず）に記憶される。コンピュータに備えられる中央演算処理装置（ＣＰＵ）などの制御で、これらの機能を実現するための処理内容が記述されたプログラムを、適宜、メモリから読み込んで、当該デジタル補正器の機能をコンピュータに実現させることができる。ここで、当該デジタル補正器の一部又は全部の機能を論理回路やレジスタ等を用いたハードウェアで実現してもよい。

第２実施形態の２段巡回型ＡＤ変換器１、フェーズ制御クロック発生部１５ａ，１５ｂ及びそのデジタル補正器においても、前述した容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、及び、オフセット電圧により２段巡回型ＡＤ変換器１で発生する誤差に関するそれぞれのパラメータである誤差係数を予め定めた複数の計測モードで特定できるように動作するとともに、その誤差計測動作と通常動作との切り替えも可能に動作するよう構成されている。

即ち、通常動作では、図２に示すＤＡＣ１１ａ，１１ｂを構成する各スイッチのオン／オフ制御はそれぞれのデジタル出力Ｄ_Ａ，Ｄ_Ｂに基づいて行われているが、誤差係数の計測動作時の最初のサンプリングフェーズ及び２倍増幅フェーズでは、それぞれの誤差係数の計測モード時の回路構成（後述する図３〜図７）となるように、ＤＡＣ１１ａ，１１ｂ内の各スイッチ、及びスイッチＳ_ＥＲＡ，Ｓ_ＥＲＢのオン／オフ制御が外部から（本例では、動作モード制御部１７ａ，１７ｂによるＤＡＣ制御指示信号及びフェーズ指示信号）から強制的に制御可能となっている。

スイッチＳ_ＥＲＡ，Ｓ_ＥＲＢのオン／オフ制御は、詳細に後述するが、通常動作時では図１４に示す構成と同様にスイッチＳ_ＥＲＡ，Ｓ_ＥＲＢをオンとし、誤差係数の計測モード時では、そのサンプリングフェーズ時に、フィードバック容量Ｃ_ｆに入力する電圧がＶ_ｉｎ端子に接続されるようスイッチＳ_ＥＲＡ，Ｓ_ＥＲＢをオフし、その後の２倍増幅フェーズ時にスイッチＳ_ＥＲＡ，Ｓ_ＥＲＢをオンする。

そして、動作モード制御部１７ａ，１７ｂにより、補正制御部１６ａ，１６ｂは、それぞれの誤差係数の計測モード時の回路構成（後述する図３〜図７）から、容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、及び、オフセット電圧により２段巡回型ＡＤ変換器１で発生する誤差に関する各誤差係数を算出して保持し、サブＡＤ変換器（Ｓｕｂ-ＡＤＣ）１３ａ，１３ｂからの誤差を含んだデジタル出力Ｄ_Ａ，Ｄ_Ｂ（式（１１）で近似されたデジタル出力コードＸ（０））に対して、式（３４）で表される誤差の総計Ｅ_ｓｕｍを減算することで補正後のデジタル出力Ｄ_Ａ’，Ｄ_Ｂ’を得るよう構成されている。

（誤差係数の計測モード）
ここで、各誤差係数を算出可能とする計測モードについて説明する。本例では４種類の誤差係数を特定するため、４種類の計測モードで切り替え可能に動作するよう図１及び図２にそれぞれ示す１段又は２段巡回型ＡＤ変換器１が構成されている。これらの４種類の計測モードは、図１に示す第１実施形態であれば動作モード制御部１７（図２に示す第２実施形態であれば動作モード制御部１７ａ，１７ｂ）により、誤差係数の計測時の動作モードで実行される。

各計測モードの動作原理の要諦は、計測動作時における最初のサンプリングフェーズと２倍増幅フェーズにより、所望の誤差係数を含む電圧値をサンプリングすることにある。特に、本実施形態では、サンプリングされた電圧値をサイクリックにＡＤ変換していくため、この電圧値がＡＤ変換範囲に含まれるように工夫されている。以下、各計測モードの回路構成（図２〜図５）と動作について説明する。尚、図１に示すＶ_ＣＯＭの入力端子に印加するバイアス電圧は０とし、オペアンプ１２のオフセット電圧Ｖ_ＯＳが付加されている。

（１）第１計測モード
代表して図１に示す巡回型ＡＤ変換器１において、第１計測モードにおける計測動作時の最初のサンプリングフェーズ（Sampling phase）及び２倍増幅フェーズ（Amplification phase）の回路構成を図３に示す。この第１計測モードにおける各クロックの動作は、図８に示される。Ｖ_ＲＨ，Ｖ_ＲＬは、それぞれＡＤ変換範囲の上限、下限を示している。いま、上述した説明と同様にＶ_ＲＨ＝Ｖ_ｒ，Ｖ_ＲＬ＝０とし、オペアンプ１２の負入力端子における電荷保存則より、第１計測モードにおけるオペアンプ１２の出力電圧Ｖ_{ｏｕｔ＿ｍｄ１}は、式（３６）となる。

尚、各誤差係数の定義は上記の説明に示した通りである。ｅ_ｍ，ｅ_ｍｓは正負両方の値を取り得るが、バイアス値として０．５Ｖ_ｒが加わっているため（式（３６）の第１項）、出力電圧Ｖ_{ｏｕｔ＿ｍｄ１}は０．５Ｖ_ｒ前後となり、確実にＡＤ変換範囲に含まれる。こうしてサンプリングされた出力電圧Ｖ_{ｏｕｔ＿ｍｄ１}を巡回型ＡＤ変換器１の入力として、通常動作時と同様にサイクリックにＡＤ変換する。即ち、誤差計測時の最初のサンプリングフェーズ（Sampling phase）及び２倍増幅フェーズ（Amplification phase）ではＤＡＣ１１内の各クロックが強勢的に制御されて図３に示す回路構成を実現し、このときの出力電圧Ｖ_{ｏｕｔ＿ｍｄ１}をサイクリックにＡＤ変換すると、Ｎ回の巡回を行うたびに、ＤＡＣ１１は、このデジタル出力コードＤ（ｉ）が当該３値の｛０｝であれば「Ｓ_Ｐ，Ｓ_Ｘをオフ、Ｓ_Ｎ，Ｓ_ＭＳをオン」とし、デジタル出力コードＤ（ｉ）が当該３値の｛１／２｝であれば「Ｓ_Ｐ，Ｓ_Ｎをオン、Ｓ_ＭＳ，Ｓ_Ｘをオフ」とし、デジタル出力コードＤ（ｉ）が当該３値の｛１｝であれば「Ｓ_Ｐ，Ｓ_ＭＳをオン、Ｓ_Ｎ，Ｓ_Ｘをオフ」としてＤＡ変換値を出力する。誤差係数の計測モードでは、通常動作モードと異なり、Ｎ回の巡回により冗長Ｎビットが変換され、Ｎ＋１ビットの分解能のＡＤ変換を行うことができる。

そして、式（３６）で表される出力電圧Ｖ_{ｏｕｔ＿ｍｄ１}をＡＤ変換したとき、得られるデジタル出力コードＤ（ｉ）には誤差が含まれる。上記の説明より、デジタル出力コードＤ（ｉ）に含まれる誤差の総計Ｅ_ｓｕｍは式（３４）のように表されるが、式（１２）、式（１９）、式（２６）及び式（３２）より、Ｅ_ｍ＿ｔ，Ｅ_ｆｇ＿ｔ，Ｅ_ｓｔ＿ｔ，Ｅ_{ｏｆｆ＿ｔ}は、式（３７）のようになる。

尚、式（３７）の右辺の各係数ａ_１，ａ_２，ｂ_１は、動作フェーズごとに、式（１２）、 式（１９）及び 式（２６）にデジタル出力コードＤ（ｉ）を代入して求める。また、ｃ_１は、各動作フェーズで一定値である。したがって、式（３６）で表されるＶ_{ｏｕｔ＿ｍｄ１}をＡＤ変換して得られる、複数の誤差を含んだデジタル出力コードＸ_{ｏｕｔ＿ｍｄ１}は、式（３８）となる。

尚、式（３８）において、デジタル出力コードＸ_{ｏｕｔ＿ｍｄ１}は０．５近傍のため、誤差が大変小さいと仮定すると、誤差の総計Ｅ_ｓｕｍの計算は、式（１２）、式（１９）及び式（２６）の代わりに式（１０）、 式（１８）及び式（２５）においてＸ（ｉ）＝０．５，Ｄ（ｉ）＝０．５，Ｄ_ｓ（ｉ）＝１とし簡略すると、第１計測モードで例えば冗長１４ビット変換（Ｎ＝１４）では、式（３９）となる。

また、図２に示す２段巡回型ＡＤ変換器１の場合、第１計測モードは、１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂにそれぞれ適用する。

（２）第２計測モード
代表して図１に示す巡回型ＡＤ変換器１において、第２計測モードにおける計測動作時の最初のサンプリングフェーズ（Sampling phase）及び２倍増幅フェーズ（Amplification phase）の回路構成を図４に示す。この第２計測モードにおける各クロックの動作は、図９に示される。Ｖ_ＲＨ，Ｖ_ＲＬは、それぞれＡＤ変換範囲の上限、下限を示している。いま、上述した説明と同様にＶ_ＲＨ＝Ｖ_ｒ，Ｖ_ＲＬ＝０とし、オペアンプ１２の負入力端子における電荷保存則より、第２計測モードにおけるオペアンプ１２の出力電圧Ｖ_{ｏｕｔ＿ｍｄ２}は、式（４０）となる。

第１計測モードと同様に、第２計測モードにおいてもバイアス値として０．５Ｖ_ｒが加わっているため（式（４０）の第１項）、確実にＡＤ変換範囲に含まれる。こうしてサンプリングされた出力電圧Ｖ_{ｏｕｔ＿ｍｄ２}を巡回型ＡＤ変換器１の入力として、通常動作時と同様にサイクリックにＡＤ変換する。式（４０）で表される電圧をＡＤ変換したとき、得られるデジタル出力コードＤ（ｉ）に含まれる誤差は式（３７）の形で表されるため、式（４０）で表されるＶ_{ｏｕｔ＿ｍｄ２}をＡＤ変換して得られる、複数の誤差を含んだデジタル出力コードＸ_{ｏｕｔ＿ｍｄ２}は、式（４１）となる。

尚、式（４１）において、デジタル出力コードＸ_{ｏｕｔ＿ｍｄ２}は０．５近傍のため、誤差が大変小さいと仮定すると、誤差の総計Ｅ_ｓｕｍの計算は、式（１２）、式（１９）及び式（２６）の代わりに式（１０）、式（１８）及び式（２５）においてＸ（ｉ）＝０．５，Ｄ（ｉ）＝０．５，Ｄ_ｓ（ｉ）＝１とし簡略すると、第２計測モードで例えば冗長１４ビット変換（Ｎ＝１４）では、式（４２）となる。

また、図２に示す２段巡回型ＡＤ変換器１の場合、第２計測モードは、１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂにそれぞれ適用する。

（３）第３計測モード
代表して図１に示す巡回型ＡＤ変換器１において、第３計測モードにおける計測動作時の最初のサンプリングフェーズ（Sampling phase）及び２倍増幅フェーズ（Amplification phase）の回路構成を図５に示す。この第１計測モードにおける各クロックの動作は、図１０に示される。Ｖ_ＲＨ，Ｖ_ＲＬは、それぞれＡＤ変換範囲の上限、下限を示している。いま、上述した説明と同様にＶ_ＲＨ＝Ｖ_ｒ，Ｖ_ＲＬ＝０とし、オペアンプ１２の負入力端子における電荷保存則より、第３計測モードにおけるオペアンプ１２の出力電圧Ｖ_{ｏｕｔ＿ｍｄ３}は、式（４３）となる。

第１計測モードと同様に、第３計測モードにおいてもバイアス値として０．５Ｖ_ｒが加わっているため（式（４３）の第１項）、確実にＡＤ変換範囲に含まれる。こうしてサンプリングされた出力電圧Ｖ_{ｏｕｔ＿ｍｄ３}を巡回型ＡＤ変換器１の入力として、通常動作時と同様にサイクリックにＡＤ変換する。式（４３）で表される電圧をＡＤ変換したとき、得られるデジタル出力コードＤ（ｉ）に含まれる誤差は式（３７）の形で表されるため、式（４３）で表される出力電圧Ｖ_{ｏｕｔ＿ｍｄ３}をＡＤ変換して得られる、複数の誤差を含んだデジタル出力コードＸ_{ｏｕｔ＿ｍｄ３}は、式（４４）となる。

尚、式（４４）において、デジタル出力コードＸ_{ｏｕｔ＿ｍｄ３}は０．５近傍のため、誤差が大変小さいと仮定すると、誤差の総計Ｅ_ｓｕｍの計算は、式（１２）、式（１９）及び式（２６）の代わりに式（１０）、式（１８）及び式（２５）においてＸ（ｉ）＝０．５，Ｄ（ｉ）＝０．５，Ｄ_ｓ（ｉ）＝１とし簡略すると、第２計測モードで例えば冗長１４ビット変換（Ｎ＝１４）では、式（４５）となる。

また、図２に示す２段巡回型ＡＤ変換器１の場合、第３計測モードは、１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂにそれぞれ適用する。ただし、２段巡回型ＡＤ変換器１の場合、第３計測モードにおいて、１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂが接続しているときの１段目の巡回型ＡＤ変換器１ａのセットリング誤差係数ｅ_ｓｔＡＢは別途考慮しなければならないため、この点について図６及び図１１を参照して説明する。

２段巡回型ＡＤ変換器１の場合の第３計測モード３において、１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂが接続しているときの１段目の巡回型ＡＤ変換器１ａのセットリング誤差係数ｅ_ｓｔＡＢは別途考慮する。即ち、１段目の巡回型ＡＤ変換器１ａが２段目の巡回型ＡＤ変換器１ｂと接続されるときのセットリング誤差ｅ_ｓｔＡＢを含んだ信号をサンプリングするために、１段目の巡回型ＡＤ変換器１ａが２倍増幅フェーズで動作する時に、サンプリングフェーズで動作する２段目の巡回型ＡＤ変換器１ｂを接続する。このときの、最初のサンプリングフェーズ（Sampling phase）及び２倍増幅フェーズ（Amplification phase）の回路構成を図６に示す。このときの第３計測モードにおける各クロックの動作は、図１１に示される。こうしてサンプリングされた出力電圧Ｖ_{ｏｕｔ＿ｍｄ３ｂ}を１段目の巡回型ＡＤ変換器１ａの入力として、通常動作によりサイクリックにＡＤ変換する。このときのデジタル出力コードＤ_Ａ（ｉ）をＸ_{ｏｕｔ＿ｍｄ３ｂ}とすると、式（４４）を１段目の巡回型ＡＤ変換器１ａに適用した式のセットリング誤差ｅ_ｓｔＡをｅ_ｓｔＡＢに置き換えればよいので、式（４６）となる。

また、誤差が大変小さいと仮定した場合、本動作モードで冗長１４ビット変換（Ｎ＝１４）を実行すると、式（４７）となる。

式（４６）、式（４７）は、２段巡回型ＡＤ変換器１において１段目の巡回型ＡＤ変換器１ａにのみ適用する。

（４）第４計測モード
代表して図１に示す巡回型ＡＤ変換器１において、第４計測モードにおける計測動作時の最初のサンプリングフェーズ（Sampling phase）及び２倍増幅フェーズ（Amplification phase）の回路構成を図７に示す。この第４計測モードにおける各クロックの動作は、図１０に示される。Ｖ_ＲＨ，Ｖ_ＲＬは、それぞれＡＤ変換範囲の上限、下限を示している。いま、上述した説明と同様にＶ_ＲＨ＝Ｖ_ｒ，Ｖ_ＲＬ＝０とし、オペアンプ１２の負入力端子における電荷保存則より、第４計測モードにおけるオペアンプ１２の出力電圧Ｖ_{ｏｕｔ＿ｍｄ４}は、式（４８）となる。

ここで、オフセット誤差の誤差係数ｅ_ｏｆｆは、スイッチングによるチャージインジェクションとクロックフィードスルー電荷がオペアンプ１２の負入力端子に流入することによる誤差に起因するため、ｅ_ｏｆｆ＞０となるため、出力電圧Ｖ_{ｏｕｔ＿ｍｄ４}は確実にＡＤ変換範囲に含まれる。こうしてサンプリングされた出力電圧Ｖ_{ｏｕｔ＿ｍｄ４}を巡回型ＡＤ変換器１の入力として、通常動作時と同様にサイクリックにＡＤ変換する。式（４８）で表される電圧をＡＤ変換したとき、得られるデジタル出力コードＤに含まれる誤差は式（３７）の形で表されるため、式（４８）で表される出力電圧Ｖ_{ｏｕｔ＿ｍｄ４}をＡＤ変換して得られる、複数の誤差を含んだデジタル出力コードＸ_{ｏｕｔ＿ｍｄ４}は、式（４９）となる。

尚、式（４９）において、デジタル出力コードＸ_{ｏｕｔ＿ｍｄ４}は０近傍のため、誤差が大変小さいと仮定すると、誤差の総計Ｅ_ｓｕｍの計算は、式（１２）、式（１９）及び式（２６）の代わりに式（１０）、式（１８）及び式（２５）においてＸ（ｉ）＝０，Ｄ（ｉ）＝０，Ｄ_ｓ（ｉ）＝０とし簡略すると、第４計測モードで例えば冗長１４ビット変換（Ｎ＝１４）では、オフセット誤差の誤差係数ｅ_ｏｆｆのみを含む式（５０）となる。

また、図２に示す２段巡回型ＡＤ変換器１の場合、第４計測モードは、１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂにそれぞれ適用する。

（誤差係数の算出）
図１に示す巡回型ＡＤ変換器１の場合、式（３８）、式（４１）、式（４４）、式（４９）を連立させることにより、例えば、上述の各動作モードで冗長１４ビット変換を実行すると、以下の行列式の形に表される。

ここに、式（５１）における行列内のパラメータは、式（５２）、及び式（５３）で与えられる。

尚、式（５３）で表される係数ａ_１，ａ_２，ｂ_１は、動作モードごとにデジタル出力コードを代入して求める。これらの式より、誤差係数は式（５４）のように算出することができる。

この式（５４）で与えられる連立式を解いて各誤差係数を求めるよう補正制御部１６における演算部１６１の機能をコンピュータとして構成した「デジタル補正器」により実行させることで、高精度のデジタル補正が可能となるが、その処理負担を軽減させたい場合には、式（３９）、式（４２）、式（４５）及び式（５０）を連立して得られる、式（５５）を用いて演算部１６１の機能を構成することができる。式（５５）であれば、補正制御部１６における演算部１６１の機能を比較的簡単な論理回路で構成することができる。

図２に示す２段巡回型ＡＤ変換器１の場合、各計測モードを１段目と２段目の巡回型ＡＤ変換器１ａ，１ｂに適用することで、上述した１段構成の巡回型ＡＤ変換器１の場合と同様にして、１段目の誤差係数ｅ_ｍＡ，ｅ_ｍｓＡ，ｅ_ｆｇＡ＋ｅ_ｓｔＡ，ｅ_ｏｆｆＡと、２段目の誤差係数ｅ_ｍＢ，ｅ_ｍｓＢ，ｅ_ｆｇＢ＋ｅ_ｓｔＢ，ｅ_ｏｆｆＢを算出できる。また、誤差係数ｅ_ｓｔＡＢに関しては、算出した誤差係数ｅ_ｍＡ，ｅ_ｍｓＡ，ｅ_ｏｆｆＡを式（４６）に代入することで、式（５６）のように求めることができる。

また、簡略化した式（３９）、式（４２）、式（４５）、式（４７）、式（５０）を連立することにより、１段目の巡回型ＡＤ変換器１ａの誤差係数については式（５７）のように、２段目の巡回型ＡＤ変換器１ｂの誤差係数については式（５８）のように算出することもできる。尚、式（５７）及び式（５８）において、参照符号Ｘの添え字“ADC_1ST”及び“ADC_2ND”は、１段目の巡回型ＡＤ変換器１ａ及び２段目の巡回型ＡＤ変換器１ｂにおけるそれぞれの誤差係数を含んだデジタル出力コードＸを示している。

前述した、図８〜図１１において、２倍増幅フェーズ及びフィードバックフェーズの時間は、通常動作における２倍増幅フェーズ及びフィードバックフェーズの時間と同じとすることができる。そして、補正制御部１６及び動作モード制御部１７（或いは補正制御部１６ａ，１６ｂ及び動作モード制御部１７ａ，１７ｂ）を構成する「デジタル補正器」は、各誤差係数を特定するための各計測モードにより得られたデジタル出力コードを、式（５１）〜式（５６）、又は、簡略化した式（５７）、式（５８）に代入することで計測の対象としている巡回型ＡＤ変換器１で発生する誤差に起因した誤差係数を高精度で算出することができる。このように計算された各誤差係数は、図１に示す例では、誤差係数用レジスタ１６２に格納される。

そして、当該「デジタル補正器」は、このようにして求めた誤差係数を、１段構成の巡回型ＡＤ変換器１の場合は、誤差演算器１６３により、誤差係数用レジスタ１６２に格納された誤差係数を用いて、式（１２）、式（２９）、式（３２）及び式（３４）で、また、２段巡回型ＡＤ変換器１の場合は、式（１４）、式（３０）、式（３３）及び式（３４）で各誤差に基づく誤差の総計Ｅ_ｓｕｍを演算し誤差用レジスタ１６４に保持させておくことで、減算部１６５により誤差用レジスタ１６４に保持させた誤差を用いて、式（３５）で表されるデジタル補正の計算式に当てはめて、デジタル補正を行うようにすることで、高精度なデジタル補正処理が可能となる。

以上、特定の実施形態の例を挙げて本発明を説明したが、本発明は前述の実施形態の例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。例えば、上述した実施形態の例では、１段又は２段の巡回型ＡＤ変換器１に対する「デジタル補正器」として、補正制御部１６及び動作モード制御部１７（或いは補正制御部１６ａ，１６ｂ及び動作モード制御部１７ａ，１７ｂ）をそれぞれ個別の機能ブロックで説明したが、マイクロコンピュータとして構成し、例えば中央演算処理ユニット（ＣＰＵ）又はＡＳＩＣ（集積回路）の一部の機能、或いはこれらの組み合わせで単一のハードウェア内で構成することができる。

また、上述した実施形態の例では、容量ミスマッチ、アンプの有限ゲイン、アンプの不完全なセットリング、オフセット電圧により１段又は２段巡回型ＡＤ変換器１で発生する誤差の全てについて計測可能とする好適例を説明したが、上述した本発明に係る技法を利用して、これらの誤差のうち少なくとも１つ以上の誤差を対象にしてデジタル補正を可能に構成することができる。例えば、容量ミスマッチ誤差のみを本発明に係る技法を利用して計測するにあたり、式（３４）等で表される誤差係数のうち容量ミスマッチ誤差以外の誤差係数の値をゼロとして扱えばよく、所望の誤差係数を選択的に計測・補正するよう構成することができる。

また、上述した例では、ＣＭＯＳイメージセンサに本発明に係る巡回型ＡＤ変換器１を適用する例を好適例として説明したが、これに限定するものではない。

本発明によれば、本誤差係数を含む信号を巡回型ＡＤ変換器の入力としてサンプリングし、本信号をＡＤ変換して得られた出力コードを基に誤差係数の値を自動的、且つ所望のタイミングで計測可能となるので、巡回型ＡＤ変換を利用する用途に有用である。

１ 巡回型ＡＤ変換器
１ａ ２段巡回型ＡＤ変換器における１段目の巡回型ＡＤ変換器
１ｂ ２段巡回型ＡＤ変換器における２段目の巡回型ＡＤ変換器
１１，１１ａ，１１ｂ デジタル・アナログ変換器（ＤＡＣ）
１２，１２ａ，１２ｂ オペアンプ
１３，１３ａ，１３ｂ サブＡＤ変換器（Ｓｕｂ-ＡＤＣ）
１４，１４ａ，１４ｂ ＤＡＣ制御クロック発生部
１５，１５ａ，１５ｂ フェーズ制御クロック発生部
１６，１６ａ，１６ｂ 補正制御部
１７，１７ａ，１７ｂ 動作モード制御部
１６１ 演算部
１６２ 誤差係数用レジスタ
１６３ 誤差演算器
１６４ 誤差用レジスタ
１６５ 減算器
Ｃ_ｓ，Ｃ_ｓ１，Ｃ_ｓ２，Ｃ_ｆ キャパシタ
Ｃ_ｓＡ，Ｃ_ｓ１Ａ，Ｃ_ｓ２Ａ，Ｃ_ｆＡ キャパシタ
Ｃ_ｓＢ，Ｃ_ｓ１Ｂ，Ｃ_ｓ２Ｂ，Ｃ_ｆＢ キャパシタ
Ｓ_Ｐ，Ｓ_Ｎ，Ｓ_ＭＳ，Ｓ_Ｘ ＤＡＣ内のスイッチ
Ｓ_ＰＡ，Ｓ_ＮＡ，Ｓ_ＭＳＡ，Ｓ_ＸＡ ＤＡＣ内のスイッチ
Ｓ_ＰＢ，Ｓ_ＮＢ，Ｓ_ＭＳＢ，Ｓ_ＸＢ ＤＡＣ内のスイッチ
Ｓ_Ｒ，Ｓ_Ｓ，Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３ スイッチ
Ｓ_ＲＡ，Ｓ_ＳＡ，Ｓ_０Ａ，Ｓ_１Ａ，Ｓ_２Ａ，Ｓ_３Ａ スイッチ
Ｓ_ＲＢ，Ｓ_ＳＢ，Ｓ_０Ｂ，Ｓ_１Ｂ，Ｓ_２Ｂ，Ｓ_３Ｂ スイッチ
Ｓ_ｅｒｒ，Ｓ_ｃａｌ 補正制御部内のスイッチ

Claims (8)

1. 内部で発生する所定の誤差の誤差係数を自動計測可能に構成した巡回型ＡＤ変換器であって、
   入力されるアナログ信号をサンプリングするサンプリング手段と、
   複数のキャパシタからなるキャパシタ群及び演算増幅器を有し、前記アナログ信号を分解能に応じた巡回回数でＡＤ変換するために、直前の巡回時における出力を２倍増幅した電圧値に対して、当該直前の巡回時にＡＤ変換されたデジタル出力コードに応じた電圧値で差分した出力を発生するスイッチトキャパシタ増幅手段と、
   前記スイッチトキャパシタ増幅手段の出力をＡＤ変換して冗長ビットのデジタル出力コードを生成するサブＡＤ変換手段と、
   当該ＡＤ変換されたデジタル出力コードに応じた電圧値を生成するＤＡ変換手段と、
   前記デジタル出力コードに応じた電圧値を前記ＤＡ変換手段が生成するよう制御するＤＡ変換制御手段と、
   前記サンプリング手段及び前記スイッチトキャパシタ増幅手段における前記分解能に応じた巡回回数でＡＤ変換するための動作フェーズを切り替え制御するフェーズ制御手段と、
   前記キャパシタ群と前記演算増幅器のいずれか一方又は双方に起因する誤差の誤差係数を含む当該スイッチトキャパシタ増幅手段の出力をＡＤ変換して得られるデジタル出力コードから前記誤差係数を特定可能にするために、当該誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能な複数のスイッチからなるスイッチ群と、
   を備えることを特徴とする巡回型ＡＤ変換器。
2. 請求項１に記載の巡回型ＡＤ変換器が２段縦列接続されていることを特徴とする巡回型ＡＤ変換器。
3. 前記スイッチ群は、当該予め定めた計測モードの回路構成として前記誤差係数の種類数以上の回路構成を実現可能に配置されていることを特徴とする、請求項１又は２に記載の巡回型ＡＤ変換器。
4. 前記誤差は、前記キャパシタ群の容量ミスマッチ誤差、前記演算増幅器の有限ゲイン誤差、前記演算増幅器のセットリング誤差、及び前記演算増幅器のオフセット誤差のうち１つ以上の誤差を含み、前記スイッチ群は、該誤差の誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能に配置されていることを特徴とする、請求項１から３のいずれか一項に記載の巡回型ＡＤ変換器。
5. 前記スイッチ群は、前記キャパシタ群の容量ミスマッチ誤差、前記演算増幅器の有限ゲイン誤差、前記演算増幅器のセットリング誤差、及び前記演算増幅器のオフセット誤差の全ての誤差係数を計測するための予め定めた計測モードの回路構成となるよう切り替え可能に配置されていることを特徴とする、請求項１から３のいずれか一項に記載の巡回型ＡＤ変換器。
6. 前記スイッチ群は、前記誤差係数を含む当該演算増幅器の出力をＡＤ変換した際に、当該巡回型ＡＤ変換器のフルスケール内で計測可能なバイアスが生じる回路構成となるよう配置されていることを特徴とする、請求項１から５のいずれか一項に記載の巡回型ＡＤ変換器。
7. 請求項１から６のいずれか一項に記載の巡回型ＡＤ変換器に対して、当該誤差係数を計測するよう前記スイッチ群を切り替え指示する手段と、
   該切り替え指示により計測された当該誤差係数を含む電圧値のデジタル出力コードから、対応する誤差を算出し当該アナログ信号のデジタル出力から減算する手段と、
   を備えることを特徴とする、巡回型ＡＤ変換器用のデジタル補正器。
8. 請求項１から６のいずれか一項に記載の巡回型ＡＤ変換器に対して当該アナログ信号の誤差をデジタル領域で補正するデジタル補正方法であって、
   該巡回型ＡＤ変換器に対して当該誤差係数を計測するよう前記スイッチ群を切り替え指示するステップと、
   該切り替え指示により計測された当該誤差係数を含む電圧値のデジタル出力コードから、対応する誤差を算出し当該アナログ信号のデジタル出力から減算するステップと、
   を含むことを特徴とする、巡回型ＡＤ変換器用のデジタル補正方法。