JP7119982B2 - A/d変換回路 - Google Patents
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Description
図1から図6は、第1実施形態の説明図を示している。図1に示すTAD1は、時間A/D(TAD:Time Analog to Digital Converter)方式のA/D変換回路であり、例えば自動車の電子制御ユニット(以下、ECU)に搭載されたマイクロコンピュータやECUとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置の内部にCMOS製造プロセスを用いて構成される。TAD1は、センサ等から出力されたアナログ入力信号Vinを入力し、このアナログ入力信号Vinをデジタル値となるA/D変換データDTに変換して出力する。
パルス遅延回路2は、パルス信号PAを反転遅延して出力する遅延ユニットDU(G1…G15)を奇数個直列接続して例えばリング状に構成される。遅延ユニットDUは、それぞれパルス信号PAを所定の遅延時間Tdだけそれぞれ遅延させて出力するゲート回路G1…G15により構成されている。このため、以下の説明では、1又は複数の遅延ユニットを「DU」と表記したり、またはゲート回路として「G1」…「G15」と表記する。本形態では、パルス遅延回路2はゲート回路G1…G15を15個接続した形態を示す。パルス遅延回路2は、各遅延ユニットDU(G1…G15)の出力をパルス位置数値化部41…48に出力するように構成されている。
図2に示すように、クロック発生回路3は、インバータM1を前段に接続すると共にインバータM2a…M2dを後段に並列接続して構成され、これにより複数のサンプリングクロックCK1…CKmを出力する。この図2の構成では、インバータM1を1段目、インバータM2a…M2dを2段目としている。なお、本実施形態ではm=4の形態を示している。
また、サンプリングクロックCK1…CKmの周期Tsは、各遅延ユニットDUの各遅延時間Tdに比べて長い時間、例えば、1つの遅延ユニットDUの遅延時間Tdの数倍以上の一定時間に設定されている。各サンプリングクロックCK1…CKmは、隣接するクロック同士の位相差がその周期を1/mした一定時間△Tsとなるように設定されている。
図3の詳細図を参照して全体構成説明を続ける。複数のパルス位置数値化部41…44は、サンプリングクロックCK1…CK4の立上り又は立下りのクロックエッジのタイミングに同期して、そのサンプリングクロックCK1…CK4の一周期内にパルス遅延回路2の内部にてパルス信号PAが通過した遅延ユニットDUの個数を検出し、その検出結果に相関のあるA/D変換データDTを出力する。
特に、サンプリングクロックCK1…CKmにて複数のエンコーダ14のエンコード値を同期サンプリングするため、例えば多数のエンコーダ14のエンコード値をサンプリングしたときに、これらに前述のステップ誤差を生じてしまうと、これらの誤差が積算されることで誤差が大きくなる。
Dts ≒ Ndu / Nckes …(1)
本実施形態では、シフト量Dts = 15/4 ≒ 4としている。このように設定することでシフト量を均等に割り振ることができる。
<比較形態の具体例>
例えば、全てのサンプリングクロックCK1…CKmに対応したエンコード値がシフトされていない場合を考える。図4を参照して説明すると、各ビット[1]…[15]に対応したパルスセレクタ13の排他的論理和ゲートにより設定される値(図4中の縦系列の値)が全て同一値となっている場合を考える。
これに対し本実施形態では、エンコード値が互いに「4」づつシフトされている。このため、ある一つのパルス位置数値化部本体41bのエンコーダ14のエンコーダ値が前回値「14」、今回値「2」とステップ誤差を含んで出力されたとしても、他のパルス位置数値化部本体41b…41dのエンコーダ14は、ステップ誤差を含むことなく出力される可能性が高くなる。例えば、パルス位置数値化部本体41bのエンコーダ14は、前回値「3」、今回値「6」と出力し、パルス位置数値化部本体41cのエンコーダ14は、前回値「7」、今回値「10」と出力し、パルス位置数値化部本体41dのエンコーダ14は、前回値「11」、今回値「14」と出力する。この場合、ステップ誤差は含まれない。
シフト量Dtsが各エンコーダ14のエンコード値間で「4」に均等に設定されているため、多数回のA/D変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。
シフト量Dtsは、後述の例えば第3実施形態に比較して多くなるため、1回のA/D変換処理においてステップ誤差を生じるエンコーダ14の数を極力少なくできる。
図7および図8は、第2実施形態の説明図を示している。本実施形態は、4つのサンプリングクロックCK1…CK4により17段の遅延ユニットDU(G1…G17)の出力をラッチしてパルス信号の位置を数値化(エンコード)する場合の例を示す。
本形態のパルス遅延回路202は、図7に示すように、パルス信号PAを反転遅延して出力する遅延ユニットDU(G1…G17)を17段直列接続してリング状に構成される。その他、ラッチ回路241a…244a、パルス位置数値化部本体241b…244bの構成は、17段のゲート回路G1…G17に対応するように構成される。パルス位置数値化部本体241b…244bは、それぞれ、17段の排他的論理和ゲートを図示形態に接続して構成されたパルスセレクタ213と、エンコーダ214と、ラッチ回路215と、減算器216とを備える。
このため、前述実施形態と同様の作用効果が得られる。本形態においても、各パルス位置数値化部本体241b…244bのエンコーダ214のエンコード値間において、シフト量Dtsが「4」に均等に設定されているため、多数回のA/D変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。
図9および図10は、第3実施形態の説明図を示す。本実施形態は、8つのサンプリングクロックCK1…CK8により15段の遅延ユニットDU(G1…G15)の出力をラッチしてパルス信号の位置を数値化(エンコード)する場合の例を示す。
図9に示すように、A/D変換回路301は、サンプリングクロックCK1…CK8を8つ出力するクロック発生回路303を備え、さらにパルス位置数値化部41…48、及び加算器5を備える。すなわち本形態ではm=8の場合の例を示す。パルス位置数値化部41…48の内部構成は、第1実施形態に示したパルス位置数値化部41…44のそれぞれの構成と同様であるため説明を省略する。
図11は、第4実施形態の説明図を示す。本実施形態は、8つのサンプリングクロックCK1…CK8により17段の遅延ユニットDU(G1…G17)の出力をラッチしてパルス信号の位置を数値化、すなわちエンコードする場合の例を示す。
本実施形態では、各パルス位置数値化部41…48の内部にエンコーダ214が構成される。各パルス位置数値化部41…48のエンコーダ214のエンコード値は、図11に示すように互いに「2」づつ均等にシフトされている。
図12は、第5実施形態の説明図を示す。本実施形態は、16つのサンプリングクロックCK1…CK16により15段の遅延ユニットDU(G1…G15)の出力をラッチして、パルス信号の位置を数値化、すなわちエンコードする場合の例を示す。
図12に示すように、TAD501は、サンプリングクロックCK1…CK16を16出力するクロック発生回路503を備え、さらにパルス位置数値化部41…56、及び加算器505を備える。すなわち本形態ではm=16の場合の例を示す。パルス位置数値化部41…56の内部構成は、第1実施形態に示したパルス位置数値化部41…44のそれぞれの構成と同様であるため説明を省略する。
図14は、第6実施形態の説明図を示す。本実施形態は、16つのサンプリングクロックCK1…CK16により17段の遅延ユニットDU(G1…G17)の出力をラッチして、パルス信号の位置を数値化(エンコード)する場合の例を示す。
本実施形態では、各パルス位置数値化部41…56の内部にエンコーダ214が構成される。各パルス位置数値化部41…56のエンコーダ214のエンコード値は、図14に示すように互いに「1」づつシフトされている。
図15から図17は、第7実施形態の説明図を示す。TAD601は、第1のTAD1の機能と、第2のTAD201の機能とを合わせもつ構成であるため、前述実施形態で説明した同一部分には同一符号を付して必要に応じて説明を省略する。
またパルス位置数値化部41…44とパルス位置数値化部241…244とはクロック発生回路3のサンプリングクロックCKを共通入力して動作する。このサンプリングクロックCKは、前述実施形態で説明したサンプリングクロックCK1…CK4に相当している。
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
前述実施形態では、遅延ユニットDUを15個、17個だけ直列接続した形態を示したが、2のn乗個±1(nは1以上の自然数)で表される奇数個だけ直列接続した形態に適用することができる。
前述実施形態では、エンコーダ14、214を、4、8、16設けた形態を示したが、2以上設ければ良い。
第7実施形態では、クロック発生回路3を用いてサンプリングクロックCK1…CK4によりラッチ回路41a…44aのラッチ出力をサンプリングした形態を示したが、これに限定されるものではなく、クロック発生回路303、503を用いて構成しても良い。すなわち、m=4、8、16の何れの形態に適用しても良い。
第7実施形態において、第1エンコーダ14の第1エンコード値、第2エンコーダ214の第2エンコード値のシフト量Dtsが均等に設定されている形態を示したが、これに限定されるものではない。
Claims (6)
- アナログ信号(Vin)を数値データに変換するA/D変換回路(1;201;501)であって、
奇数個だけ直列接続されパルス信号を反転遅延する遅延ユニット(DU)を備え、前記アナログ信号の値に応じて前記パルス信号が前記遅延ユニットを通過した数を変化させるパルス遅延部(2;202)と、
前記パルス遅延部により遅延した前記パルス信号を複数のサンプリングクロックに同期してラッチする複数のラッチ回路(41a…44a;241a…244a)と、
前記複数のラッチ回路によりラッチされた前記パルス信号及び前記複数のサンプリングクロックを用いて、初期値から終値にかけて順に周期的に設定されるエンコード値を周回して同期サンプリングすることで前記パルス信号の位置を数値データとする複数のエンコーダ(41b…44bの14:241b…244bの214)と、
連続する前記サンプリングクロックにて同期サンプリングされる前記エンコーダの数値データの前回値と今回値との差をそれぞれ算出する複数の減算部(16;216)と、
前記複数の減算部の減算結果を加算してデジタルデータを出力する加算部(5;505)と、を備え、
前記エンコード値は、少なくとも2以上の前記エンコーダ間でシフトするように設定されているA/D変換回路。 - 前記エンコード値のシフト量が、前記複数のエンコーダ間で均等に設定されている請求項1記載のA/D変換回路。
- 前記エンコーダは、2以上設けられている請求項1または2記載のA/D変換回路。
- アナログ信号(Vin)を数値データに変換するA/D変換回路(601)であって、
{2のn乗-(2x-1)}(n、xは1以上の自然数)個だけ直列接続されパルス信号を反転遅延する第1遅延ユニットを備え、前記アナログ信号の値に応じて前記パルス信号が前記第1遅延ユニットを通過した数を変化させる第1パルス遅延部(2)と、
前記第1パルス遅延部により遅延した前記パルス信号を複数のサンプリングクロックに同期してラッチする複数の第1ラッチ回路(41a…44a)と、
前記複数の第1ラッチ回路によりラッチされた前記パルス信号及び前記複数のサンプリングクロックを用いて、それぞれ、第1初期値から第1終値にかけて周期的に設定される第1エンコード値をサンプリングすることで前記パルス信号の位置を数値データとする複数の第1エンコーダ(41…44の14)と、
連続する前記サンプリングクロックにてサンプリングされる前記第1エンコーダの数値データの前回値と今回値との差をそれぞれ算出する複数の第1減算部(16)と、
{2のn乗+(2x-1)}個だけ直列接続され前記パルス信号を反転遅延する第2遅延ユニットを備え、前記アナログ信号の値に応じて前記パルス信号が前記第2遅延ユニットを通過した数を変化させる第2パルス遅延部(202)と、
前記第2パルス遅延部により遅延した前記パルス信号を複数のサンプリングクロックに同期してラッチする複数の第2ラッチ回路(241a…244a)と、
前記複数の第2ラッチ回路によりラッチされた前記パルス信号及び前記複数のサンプリングクロックを用いて、それぞれ、第2初期値から第2終値にかけて周期的に設定される第2エンコード値をサンプリングすることで前記パルス信号の位置を数値データとする複数の第2エンコーダ(241…244の214)と、
連続する前記サンプリングクロックにてサンプリングされる前記第2エンコーダの数値データの前回値と今回値との差をそれぞれ算出する複数の第2減算部(216)と、
前記複数の第1減算部の減算結果を加算すると共に前記複数の第2減算部の減算結果を加算することで前記数値データを出力する加算部(605)と、を備え、
前記第1エンコード値は少なくとも2以上の前記エンコーダ間でシフトするように設定されると共に、前記第2エンコード値は少なくとも2以上の前記第2エンコーダ間でシフトするように設定されるA/D変換回路。 - 前記第1エンコード値のシフト量が前記複数の第1エンコーダ間で均等に設定され、前記第2エンコード値のシフト量が前記複数の第2エンコーダ間で均等に設定されている請求項4記載のA/D変換回路。
- 前記第1エンコーダ及び前記第2エンコーダは、それぞれ2以上設けられている請求項4または5記載のA/D変換回路。
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