JP2012175598A - 時間デジタル変換装置 - Google Patents
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Abstract
【解決手段】第1の信号に応答して、所定の周期で繰返される第1のパルスの生成を開始する第1のパルス列生成部と、前記第1の信号に応答して、前記第1のパルスのカウントを開始するカウンタ回路と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み、第2の信号が入力する時の前記カウンタ回路のカウント数に基づく第1の時間を、前記第1の信号と前記第2の信号の時間差として検出する。
【選択図】図1
Description
図1は、本実施の形態の時間デジタル変換装置(TDC)2の構成図である。TDC2は、図1に示すように、第1のパルス列生成部4と、第2のパルス列生成部6と、カウンタ回路8と、誤差検出部10とを有している。
第1の信号12が第1の入力端子20に入力すると、第1のパルス列生成部4は、図4に示すように、第1の信号12の立ち上がるエッジRE12に応答して、所定の周期Tで繰り返される第1のパルス16の生成を開始する(図3のS12)。生成された第1のパルス16は、第1の信号線VS0に出力される。この時、第1の信号12の先頭部分H12は、最初に生成される第1のパルス16aの先頭部分H16として出力される。カウンタ回路8は、この第1の信号12の先頭部分H12に応答して、第1のパルス16のカウント18を開始する(S14)。尚、カウンタ回路8は、第1のパルス16の立ち上がりエッジをカウントする。
図5は、第1の誤差の検出手順(図2のS4)を説明するフローチャートである。図6乃至8は、第1の誤差の検出手順(S4)を説明するタイムチャ―トである。図6には、第1の信号12、第2の信号14、第1のパルス16、および第2のパルス26が示されている。
図10は、第2の誤差の検出手順(図2のS6)を説明するフローチャートである。図11は、第2の誤差の検出手順(S6)を説明するタイムチャ―トである。誤差検出部10は、第1のパルス列生成部4を制御して、図11に示すように、誤差検出用の隣接エッジNEを有する隣接パルス30を、第2のパルス26に向かって所定のシフト時間tfずつシフトさせる(図10のS32)。誤差検出部10は、この隣接パルス30のシフトと並行して、第2のパルス26の立ち上がりエッジRE26と隣接エッジNEとの時間差を測定する。
次に、誤差検出部10は、第2のパルスの立ち上りエッジRE26と最近接エッジNNEの時間差tover3を、第3の誤差として検出する(図2のS8)。
最後に、誤差検出部10は、カウンタ回路8のカウント数に基づく第1の時間t0、第1の誤差t1、第2の誤差t2、および第3の誤差t3に基づく時間(=t0+t1+t2+t3)を、第1の信号12と第2の信号14との時間差として算出する(図2のS10)。
(1)構造
図13は、本実施の形態のTDC2aの構成図である。本TDC2aは、図13に示すように、第1のパルス生成部4a、第2のパルス生成部6a、カウンタ回路8、および誤差検出部10aを有している。
第1のパルス生成部4aは、第1の遅延回路ユニット32a、第1の反転遅延回路34a、および第1のゲート回路36aを有している。第1の遅延回路ユニット32aは、入力信号を所定の時間tc(例えば、10〜100ps)遅らせて出力する所定数(例えば、1〜10)の第1の遅延回路38aを有している。第1の遅延回路38aは縦列に接続され、前段の遅延回路の出力部が次段の遅延回路の入力部に接続されている。初段の遅延回路44aは、後述する第1のタイミング制御回路42aからの制御信号に応答して入力信号を上記所定の時間tcより長い時間遅らせて出力する可変遅延回路である。
第2のパルス生成部6aは、第1のパルス生成部4aと略同じ構造を有している。但し、第2の遅延回路ユニット32bの初段の遅延回路は、可変遅延回路ではない。
カウンタ回路8の第1の入力部CIN1は、第1のスイッチ回路40aと第1の遅延回路ユニット32aの間に接続された第1の信号線VS0に接続されている。一方、カウンタ回路8の第2の入力部CIN2は、第2のスイッチ回路40bと第2の遅延回路ユニット32bの間に接続された第5の信号線Vrに接続されている。カウンタ回路8は、第1の入力部CIN1に入力されるパルスに応答して当該パルスのカウントを開始する。更に、カウンタ回路8は、第2の入力部CIN2に入力される信号に応答して、第1の入力部CIN1に入力されるパルスのカウントを停止する。
誤差検出部10aは、第3のスイッチ回路48、Stochastic型の時間デジタル変換装置50(以下、STDCと呼ぶ)と、演算制御部54を有している。第3のスイッチ回路48の入力部は、それぞれ信号線VS0〜VS3に接続されている。第3のスイッチ回路48の出力部SOUTは、STDC50の第1の入力部STIN1に接続されている。一方、STDC50の第2の入力部STIN2には、第2のパルス生成ユニット6aに接続された第5の信号線Vrが接続されている。
第1および第2の遅延回路38a,38bとして、種々の論理回路を用いることができる。例えば、一対のインバータ回路や排他的論理回路を用いることができる。第1および第2の反転遅延回路34a,34bについても同様である。
図15は、第1の遅延回路ユニット32aの初段の可変遅延回路44aの一例を説明する回路図である。図15に示す遅延回路44aは、縦列接続された一対のCMOSインバータ回路56c,56d、キャパシタ58、およびスイッチ60を有している。CMOSインバータ回路56c,56dの遅延時間は、第1および第2の遅延回路38a,38bが有するCMOSインバータ回路56a,56bの遅延時間と実質的に同じ所定の時間である。
図16は、第1および第2の反転遅延回路34a,34bの一例を説明する回路図である。図16に示す反転遅延回路34a,34bは、一つのCMOSインバータ56eと、このCMOSインバータ56eの出力部に接続されたキャパシタ64を有している。CMOSインバータ56eの遅延時間は、第1および第2の遅延回路38a,38bが有するCMOSインバータ回路56a,56bの遅延時間と実質的に同じである。
図17は、STDC50の構造を説明する図である。図18は、STDC50の動作を説明する図である。図17に示すように、STDC50は、複数の遅延フリップフロップ(Dフリップフロップ)66と、エンコーダ68を有している。遅延フリップフロップ66の入力端子Xは互いに接続され、STDC50の第1の入力部STIN1に接続されている。同様に、遅延フリップフロップ66のクロック端子Yは互いに接続され、STDC50の第2の入力部STIN2に接続されている。
最大値になる。この特性に基づいて、第2の入力信号70bの立ち上がりエッジにおける第1の入力信号70aの信号レベルを検出することができる。例えば、STDC50の出力Dtdcが略0であれば、第2の入力信号70bの立ち上がりエッジにおける第1の入力信号70aの信号レベルはローレベルである。一方、STDC50の出力が略最大値(例えば、255)であれば、第2の入力信号70bの立ち上がりエッジにおける第1の入力信号70aの信号レベルはハイレベルである。
本TDC2aの動作は、図2乃至12を参照して説明した実施の形態1のTDC2と略同じである。従って、図2乃至12および図13の回路図を参照して、本TDC2aの動作を説明する。
第1の信号12が入力するまでは、TDC2aの第1の入力端子20aは、第1のゲート回路36aにより、第1の遅延回路ユニット32aの入力部に接続されている。一方、第1の遅延回路ユニット32aの入力部と第1の反転遅延回路34aの出力部は切り離されている。この状態では、第1の遅延回路ユニット32aが有する各遅延回路38aの出力は全てローレベルであり、第1の反転遅延回路34aの出力はハイレベルである。
図20は、本実施の形態における第1の誤差の検出手順を説明するフローチャートである。演算制御部54は、まず、第1のタイミング制御回路42aを介して第3のスイッチ回路48を制御し、第1〜第4の信号線VS0〜VS3を順次STDC50の第1の入力部STIN1に接続する。一方、STDC50の第2の入力部STIN2には、第5の信号線Vrが接続されている。演算制御部54は、STDC50の出力を順次読出し、第5の信号線Vrに出力される信号が立ち上がる時の第1〜第4の信号線VS0〜VS3の信号レベルを順次検出し記録する(図20のS42)。
図23は、本実施の形態における第2の誤差の検出手順を説明するフローチャートである。図24は、本実施の形態における第2の誤差の検出手順を説明するタイムチャートである。
次に、誤差検出部10は、STDC50を用いて、第3の残余時間tover3を第3の誤差t3として検出する。図25は、第3の誤差の検出手順を説明するフローチャ―トである。
最後に、演算制御部54は、カウンタ回路8のカウント数に対応する時間t0、第1の誤差t1、第2の誤差t2、および第3の誤差t3に基づいて、第1の信号12と第2の信号14との時間差(=t0+t1+t2+t3)を算出する。
図26は、本実施の形態のTDC2bの構成図である。本実施の形態のTDC2bの構造および動作は、実施の形態2のTDC2aと略同じである。すなわち、本TDC2bは、図26に示すように、第1のパルス生成部4A、第2のパルス生成部6A、カウンタ回路8A、および誤差検出部10A(以下、第1のパルス生成部4A等と呼ぶ)を有している。尚、TDC2aを示す図13と図26では、第1のパルス生成部4Aと第2のパルス生成部6Aの位置が入れ替わっている。
第1のパルス生成部4Aは、実施の形態2の第1のパルス生成部4aと同様に、第1の遅延回路ユニット32A、第1の反転遅延回路34A、および第1のゲート回路36A(以下、第1の遅延回路ユニット32A等と呼ぶ)を有している。但し、第1の遅延回路ユニット32A等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。
第1の遅延回路ユニット32Aは、図26に示すように、縦列接続された第1の遅延回路38Aを備えている。図27は、第1の遅延回路38A(可変遅延回路44Aを除く)の一例を説明する回路図である。図27に示すように、遅延回路38Aは、正転遅延部84と反転遅延部86を有している。正転遅延部84および反転遅延部86の構造は、実施の形態2の第1の遅延回路38aと略同じである(図14参照)。
第1の反転遅延回路34Aは、図27の第1の遅延回路38Aと略同じ構造を有している。但し、第1の反転遅延回路34Aの正転遅延部の出力84は、反転出力部94に接続されている。一方、反転遅延部86の出力は、正転出力部90に接続されている。従って、第1の反転遅延回路34Aは、入力信号を反転して出力する反転遅延回路として機能する。更に、第1の反転遅延回路34Aの正転遅延部および反転遅延部は、電源とグランドの間にスイッチを有している。
第1のゲート回路36Aは、第1のスイッチ回路40Aと、第1のタイミング制御回路42Aを有している。第1のタイミング制御回路42Aの構造および機能は、実施の形態2の第1のタイミング制御回路42aと略同じである。
第2のパルス生成部6Aは、第1のパルス生成部4Aと略同じ構造および機能を有している。但し、第2の遅延回路ユニット32Bの初段の遅延回路44Bは可変遅延回路ではなく、他の遅延回路38Bと略構造および遅延時間を有している。
スイッチ回路48A、カウンタ回路8A、およびSTDC50Aの構造および機能は、実施の形態2の各回路等と略同じである。但し、これらの装置は、第1のパルス列発生部4Aおよび第2のパルス列発生部6Aから供給される正転信号および反転信号を処理する。
図29は、本実施の形態のTDC2cの構成図である。本TDC2cは、図29に示すように、第1のパルス列生成部4aと、第2のパルス列生成部6aと、カウンタ回路8と、誤差検出部10cを有している。
図32は、本実施の形態のTDC2dの構成図である。図32に示すように、TDC2dの構造は、実施の形態のTDC2cと略同じである。但し、第1のパルス列生成部4dが有する第3の遅延回路ユニット32cの初段の遅延回路44cは可変遅延回路ではなく、他の第1の遅延回路38aと実質的に等しい一つの遅延時間tcを有している。また、第2のパルス列生成部6dが有する第4の遅延回路ユニット32dの初段の遅延回路44dは、他の第2の遅延回路38bの遅延時間tcよりシフト時間tf分短い遅延時間を有している。
第1の信号に応答して、所定の周期で繰返される第1のパルスの生成を開始する第1のパルス列生成部と、
前記第1の信号に応答して、前記第1のパルスのカウントを開始するカウンタ回路と、
入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み
第2の信号が入力する時の前記カウンタ回路のカウント数に基づく第1の時間を、前記第1の信号と前記第2の信号の時間差として検出する
時間デジタル変換装置。
付記1に記載の時間デジタル変換装置において、
前記第1のパルス列生成部は、それぞれが前記第1のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、
更に、第2の信号に応答して、前記所定の周期で繰り返される第2のパルスの生成を開始する第2のパルス列生成部と、
前記第1のパルスおよび前記遅延パルスのエッジの中で前記第2のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第1のパルスの立ち上がりエッジとの時間差を、第1の誤差として検出する誤差検出部を有し、
前記第1の時間と前記第1の誤差に基づく第2の時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
付記2に記載の時間デジタル変換装置において、
前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第2のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第2のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第2のパルスのシフト回数に基づく第2の時間を第2の誤差として検出し、
前記第2の時間および前記第2の誤差に基づく第3の時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
付記3に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第2のパルスの立ち上りエッジとの時間差を第3の誤差として検出し、
前記第3の時間と前記第3の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
付記1乃至4のいずれか1項に記載の時間デジタル変換装置において、
前記第1のパルス列生成部は、
入力信号を前記所定の時間遅らせて出力する所定数の第1の遅延回路を有し、前記第1の遅延回路が縦列に接続された第1の遅延回路ユニットと、
前記第1の遅延回路ユニットの最終段の前記第1の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第1の反転遅延回路と、
前記第1の遅延回路ユニットの初段の前記第1の遅延回路の入力部に前記第1の信号を供給し、その後前記第1の遅延回路ユニットの初段の前記第1の遅延回路の入力部に前記第1の反転遅延回路の出力部を接続する第1のゲート回路とを有することを
特徴とする時間デジタル変換装置。
付記2乃至5のいずれか1項に記載の時間デジタル変換装置において、
前記第2のパルス列生成部は、
入力信号を前記所定の時間遅らせて出力する前記所定数の第2の遅延回路を有し、前記所定数の第2の遅延回路が縦列に接続された第2の遅延回路ユニットと、
前記第2の遅延回路ユニットの最終段の前記第2の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第2の反転遅延回路と、
前記第2の遅延回路ユニットの初段の前記第2の遅延回路の入力部に前記第2の信号を供給し、その後前記第2の遅延回路ユニットの初段の前記第2の遅延回路の入力部に前記第2の反転遅延回路の出力部を接続する第2のゲート回路とを有することを
特徴とする時間デジタル変換装置。
付記4に記載の時間デジタル変換装置において、
前記ストキャスティック型時間デジタル装置は、前記絶対値が前記シフト時間以下になった前記隣接エッジの一方と前記第2のパルスの立ち上りエッジとの時間差を測定することを
特徴とする時間デジタル変換装置。
付記1に記載の時間デジタル変換装置において、
更に、前記第2の信号に応答して、前記所定の周期で繰返される第2のパルスの生成を開始する第2のパルス列生成部と、
前記第1のパルスおよび前記第2のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第1のパルスおよび第2のパルスのシフト回数に基づく時間を第4の誤差として検出する誤差検出部とを有し、
前記カウント数および前記第4の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
付記8に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上りエッジとの時間差を第5の誤差として検出し、
前記カウント数、前記第4の誤差、および前記第5の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
4・・・第1のパルス列生成部
6・・・第2のパルス列生成部
8・・・カウンタ回路
10・・・誤差検出部
Claims (6)
- 第1の信号に応答して、所定の周期で繰返される第1のパルスの生成を開始する第1のパルス列生成部と、
前記第1の信号に応答して、前記第1のパルスのカウントを開始するカウンタ回路と、
入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック時間デジタル変換装置とを含み
第2の信号が入力する時の前記カウンタ回路のカウント数に基づく第1の時間を、前記第1の信号と前記第2の信号の時間差として検出する
時間デジタル変換装置。 - 請求項1に記載の時間デジタル変換装置において、
前記第1のパルス列生成部は、それぞれが前記第1のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、
更に、第2の信号に応答して、前記所定の周期で繰り返される第2のパルスの生成を開始する第2のパルス列生成部と、
前記第1のパルスおよび前記遅延パルスのエッジの中で前記第2のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第1のパルスの立ち上がりエッジとの時間差を、第1の誤差として検出する誤差検出部を有し、
前記第1の時間と前記第1の誤差に基づく第2の時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。 - 請求項2に記載の時間デジタル変換装置において、
前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第2のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第2のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第2のパルスのシフト回数に基づく第2の時間を第2の誤差として検出し、
前記第2の時間および前記第2の誤差に基づく第3の時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。 - 請求項3に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第2のパルスの立ち上りエッジとの時間差を第3の誤差として検出し、
前記第3の時間と前記第3の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置 - 請求項1に記載の時間デジタル変換装置において、
更に、前記第2の信号に応答して、前記所定の周期で繰返される第2のパルスの生成を開始する第2のパルス列生成部と、
前記第1のパルスおよび前記第2のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第1のパルスおよび第2のパルスのシフト回数に基づく時間を第4の誤差として検出する誤差検出部とを有し、
前記カウント数および前記第4の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。 - 請求項5に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第1のパルスの立ち上がりエッジと前記第2のパルスの立ち上りエッジとの時間差を第5の誤差として検出し、
前記カウント数、前記第4の誤差、および前記第5の誤差に基づく時間を、前記第1の信号と前記第2の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
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