JP2015084481A - Ａ／ｄコンバータ及び半導体集積回路 - Google Patents

Abstract

【課題】遅延セルの遅延時間が温度等により変化した場合でも、遅延時間の変化が相殺され、基準値が変動しない安定したＡ／Ｄ変換が可能なＡ／Ｄコンバータを提供する。
【解決手段】入力電圧と基準電圧の差分電圧に応じた第１のバイアス電流が供給される複数の遅延セルが直列接続された第１の遅延セル列１１１を有する。前記差分電圧に対して逆位相の差分電圧に応じた第２のバイアス電流が供給される複数の遅延セルが直列接続された第２の遅延セル列１２１を有する。前記第１の遅延セル列と前記第２の遅延セル列の遅延時間の差分値を符号化する符号化手段１３０を備えるＡ／Ｄコンバータが提供される。
【選択図】図１

Description

本発明の実施形態は、Ａ／Ｄコンバータ、及びそのＡ／Ｄコンバータを備える半導体集積回路に関する。

従来、動作電圧や動作電流に依存して変化する遅延セルの遅延時間を利用したＡ／Ｄコンバータ、及び、そのＡ／Ｄコンバータを電源回路の出力電圧の制御に用いる技術が開示されている。遅延セルを用いた遅延線Ａ／Ｄコンバータは、低消費電力化を図る上で好ましい。

例えば、Ａ／Ｄ変換の対象となる入力電圧でバイアスされる遅延セル列の信号伝播の遅延時間と、基準電圧でバイアスされる遅延セル列の信号伝播の遅延時間の差を検知してデジタル出力を得る構成が開示されている。しかしながら、遅延セルの遅延時間は、例えば、温度によっても変化する。遅延線Ａ／Ｄコンバータの遅延セルの遅延時間が変化することにより、基準となる遅延セル列側の出力が変動する。この為、デジタル出力信号が温度変化によって変動する。例えば、電源回路の出力電圧の制御にＡ／Ｄコンバータを用いた場合、Ａ／Ｄコンバータの出力信号の変動により電源回路の出力電圧も変動する不都合が生じる。

特表２００５−５１２４９３号公報

本発明の一つの実施形態は、遅延セルの遅延時間が温度等により変化した場合でも、遅延時間の変化が相殺され、基準となる中心の値が変動しない安定したＡ／Ｄ変換が可能なＡ／Ｄコンバータを提供することを目的とする。

本発明の一つの実施形態によれば、入力電圧と基準電圧の差分電圧に応じた第１のバイアス電流が供給される複数の遅延セルが直列接続された第１の遅延セル列を有する。前記差分電圧に対して逆位相の差分電圧に応じた第２のバイアス電流が供給される複数の遅延セルが直列接続された第２の遅延セル列を有する。前記第１の遅延セル列と前記第２の遅延セル列の信号伝播の遅延時間の差分値を符号化する符号化手段を備えるＡ／Ｄコンバータが提供される。

図１は、Ａ／Ｄコンバータの第１の実施形態を示す図である。 図２は、遅延セルのひとつの実施形態を示す図である。 図３は、Ａ／Ｄコンバータの回路動作を説明するための図である。 図４は、Ａ／Ｄコンバータの動作特性を示す図である。 図５は、Ａ／Ｄコンバータを電源回路に適用した半導体集積回路のひとつの実施形態を示す図である。 図６は、Ａ／Ｄコンバータの第２の実施形態を示す図である。 図７は、Ａ／Ｄコンバータの第３の実施形態を示す図である。 図８は、第３の実施形態のＡ／Ｄコンバータの動作特性を示す図である。 図９は、Ａ／Ｄコンバータの第４の実施形態を示す図である。 図１０は、第４の実施形態の動作を説明するための図である。

以下に添付図面を参照して、実施形態にかかるＡ／ＤコンバータとそのＡ／Ｄコンバータを備える半導体集積回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のＡ／Ｄコンバータを示す図である。本実施形態は、第１の差動増幅回路１０を有する。第１の差動増幅回路１０の第１の入力端子１０１には、入力電圧Ｖｉｎが印加される。第１の差動増幅回路１０の第２の入力端子１０２には、参照電圧Ｖｒｅｆが印加される。第１の入力端子１０１には、差動対を構成するＰＭＯＳトランジスタ２００のゲート電極が接続される。ＰＭＯＳトランジスタ２００のソース電極は、電流源２０４に接続され、ドレイン電極は、逆位相出力端子１０３に接続される。第２の入力端子１０２には、差動対を構成するＰＭＯＳトランジスタ２０１のゲート電極が接続される。ＰＭＯＳトランジスタ２０１のソース電極は、電流源２０４に接続され、ドレイン電極は、正位相出力端子１０４に接続される。電流源２０４の他端側は、電源電圧Ｖｄｄが印加される。ここで言う「逆位相」とは、一方の出力が増加する場合に、他方の出力は反対に減少する関係にあることを意味する。

ＰＭＯＳトランジスタ２０１のソース・ドレイン流路に直列に、ＮＭＯＳトランジスタ２０３のソース・ドレイン流路が接続される。ＮＭＯＳトランジスタ２０３のドレイン電極は、ＰＭＯＳトランジスタ２０１のドレイン電極に接続され、ソース電極は接地される。また、ＮＭＯＳトランジスタ２０３のゲート電極は、正位相出力端子１０４に接続される。

ＰＭＯＳトランジスタ２００のソース・ドレイン流路に直列に、ＮＭＯＳトランジスタ２０２のソース・ドレイン流路が接続される。ＮＭＯＳトランジスタ２０２のドレイン電極は、ＰＭＯＳトランジスタ２００のドレイン電極に接続され、ソース電極は接地される。また、ＮＭＯＳトランジスタ２０２のゲート電極は、逆位相出力端子１０３に接続される。

ＮＭＯＳトランジスタ２０３のゲート電極には、ＮＭＯＳトランジスタ２０８のゲート電極が接続される。ＮＭＯＳトランジスタ２０８のソース電極は接地され、ドレイン電極は、ＰＭＯＳトランジスタ２０７のドレイン電極に接続される。

ＮＭＯＳトランジスタ２０２のゲート電極には、ＮＭＯＳトランジスタ２０６のゲート電極が接続される。ＮＭＯＳトランジスタ２０６のソース電極は接地され、ドレイン電極は、ＰＭＯＳトランジスタ２０５のドレイン電極に接続される。

第１の差動増幅回路１０に印加された入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの比較結果に応じた出力電圧が逆位相出力端子１０３と正位相出力端子１０４から出力される。参照電圧Ｖｒｅｆに対して入力電圧Ｖｉｎが高い場合には、正位相出力端子１０４の出力電圧が上昇する。逆に、参照電圧Ｖｒｅｆに対して入力電圧Ｖｉｎが低い場合には、逆位相出力端子１０３の出力電圧が上昇する。すなわち、正位相出力端子１０４の出力電圧は、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じて上昇し、逆位相出力端子１０３の出力電圧は、逆位相の関係となる第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じて上昇する。

本実施形態は、デジタル処理回路部１１を有する。デジタル処理回路部１１は、第１の遅延線回路１１０と第２の遅延線回路１２０を有する。第１の遅延線回路１１０は、第１の遅延セル列１１１と第１のフリップフロップ回路列１１２を有する。第２の遅延線回路１２０は、第２の遅延セル列１２１と第２のフリップフロップ回路列１２２を有する。

第１の遅延セル列１１１は、直列接続された、例えば１５個の遅延セル（３０１、３０２、３１４、３１５）と、各遅延セルにバイアス電流を供給する第１のトランジスタ群１１１０と第２のトランジスタ群１１１１を有する。遅延セル列１１１の遅延セルの個数は、出力するデジタル出力信号Ｏｕｔのビット数に応じて設定する。本実施形態においては、４ビットのデジタル出力信号Ｏｕｔを出力する為、遅延セルの個数を１５個に設定している。

第１のトランジスタ群１１１０を構成するトランジスタは、第１の遅延セル列１１１の遅延セルの数に応じて設けられる。本実施形態においては、第１のトランジスタ群１１１０は、ゲート電極が共通接続された１５個のＮＭＯＳトランジスタ（３３１、３３２、３３４、３３５）を有する。第１のトランジスタ群１１１０の各ＮＭＯＳトランジスタのゲート電極は、ＮＭＯＳトランジスタ２０３のゲート電極に接続される。この構成により、ＮＭＯＳトランジスタ２０３と第１のトランジスタ群１１１０の各ＮＭＯＳトランジスタはカレントミラー回路を構成する。ＮＭＯＳトランジスタ２０３のゲート電極は、正位相出力端子１０４の電圧よってバイアスされるため、第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流が、第１のトランジスタ群１１１０の各ＮＭＯＳトランジスタによって第１の遅延セル列１１１の各遅延セル（３０１、３０２、３１４、３１５）に供給される。

第１の遅延セル列１１１は、第２のトランジスタ群１１１１を有する。第２のトランジスタ群１１１１を構成するトランジスタも、第１の遅延セル列１１１の遅延セルの数に応じて設けられる。従って、本実施形態においては、第２のトランジスタ群１１１１は、ゲート電極が共通接続された１５個のＰＭＯＳトランジスタ（３２１、３２２、３２４、３２５）を有する。第２のトランジスタ群１１１１の各ＰＭＯＳトランジスタのゲート電極は、ＰＭＯＳトランジスタ２０７のゲート電極に接続される。この構成により、ＰＭＯＳトランジスタ２０７と第２のトランジスタ群１１１１の各ＰＭＯＳトランジスタはカレントミラー回路を構成する。ＰＯＳトランジスタ２０７には、ＮＭＯＳトランジスタ２０８のドレイン電流と等しい電流が流れる。ＮＮＭＯＳトランジスタ２０８は、ＮＭＯＳトランジスタ２０３とカレントミラー回路を構成している。従って、第２のトランジスタ群１１１１の各ＰＭＯＳトランジスタからも、第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流が第１の遅延セル列１１１の各遅延セルに供給される。第１のトランジスタ群１１１０の各ＮＭＯＳトランジスタと第２のトランジスタ群１１１の各ＰＭＯＳトランジスタの両方から第１の遅延セル列１１１の各遅延セルに第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流を供給することにより、各遅延セルの第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に対する感度を高めることが出来る。第１の遅延セル列１１１の第１番目の遅延セル３０１に、入力端１０００に供給されるトリガー信号ｔｒｉｇが供給される。第１の遅延セル列１１１によるトリガー信号ｔｒｉｇの伝播遅延が、第１の遅延線回路１１０により検知される。

第１の遅延線回路１１０は、第１のフリップフロップ回路列１１２を有する。第１のフリップフロップ回路列１１２は、第１の遅延セル列１１１の遅延セル数に等しい数のフリップフロップ回路（３４１、３４２、３４４、３４５）を有する。第１の遅延セル列１１１の各遅延セルの出力が、夫々対応するフリップフロップ回路に供給される。

第１の遅延線回路１１０は、第１のエンコーダ１１３を有する。第１のエンコーダ１１３は、第１のフリップフロップ回路列１１２からの出力信号を符号化し、第１の出力信号Ｐを出力する。

第１の遅延線回路１１０は、第１のリセット信号ｒｅｓｅｔが供給される端子７００と、第２のリセット信号ｒｅｓｅｔｂが供給される端子７０１を有する。第２のリセット信号ｒｅｓｅｔｂは、第１のリセット信号ｒｅｓｅｔの反転信号である。第１のリセット信号ｒｅｓｅｔと第２のリセット信号ｒｅｓｅｔｂを第１の遅延セル列１１１の各遅延セルに供給することにより、各遅延セルの出力はリセットされ、Ｌｏｗレベルとなる。

第２の遅延線回路１２０は、基本的には、第１の遅延線回路１１０と同様の構成を有する。すなわち、第２の遅延線回路１２０は、第２の遅延セル列１２１、第２のフリップフロップ回路列１２２、及び、第２のエンコーダ１２３を有する。

第２の遅延線回路１２０は、第１のリセット信号ｒｅｓｅｔが供給される端子８００と、第２のリセット信号ｒｅｓｅｔｂが供給される端子８０１を有する。第２の遅延線回路１２０の第２の遅延セル列１２１は、第１の遅延線回路１１０の遅延セルと同数の遅延セル（４０１、４０２、４１４、４１５）を有する。第２の遅延セル列１２１の各遅延セルには、第３のトランジスタ群１２１０の各ＮＭＯＳトランジスタ（４３１、４３２、４３４、４３５）、及び、第４のトランジスタ群１２１１の各ＰＭＯＳトランジスタ（４２１、４２２、４２４、４２５）により、逆位相の第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じた電流がバイアス電流として供給される。従って、第２の遅延線回路１２０の遅延時間は、逆位相の第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じて変化する。第２の遅延セル列１２１の第１番目の遅延セル４０１に、入力端１０００に供給されるトリガー信号ｔｒｉｇが供給される。第２の遅延セル列１２１によるトリガー信号ｔｒｉｇの伝播遅延が、第２の遅延線回路１２０により検知される。

第２の遅延セル列１２１の各遅延セル（４０１、４０２、４１４、４１５）の出力が、第２のフリップフロップ回路列１２２の夫々対応するフリップフロップ回路（４４１、４４２、４４４、４４５）に供給される。第２のエンコーダ１２３は、第２のフリップフロップ回路列１２２からの出力信号を符号化し、第２の出力信号Ｍを出力する。

第１の遅延線回路１１０の出力信号Ｐと第２の遅延線回路１２０の出力信号Ｍが、演算回路１３０に供給される。演算回路１３０は、出力信号Ｐと出力信号Ｍの差分値の１／２の値、すなわち、デジタル出力信号（Ｐ−Ｍ）／２を出力する。第１の遅延回路１１０の出力信号Ｐは、第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じた遅延時間を示す出力であり、また、第２の遅延回路１２０の出力信号Ｍは、逆位相の第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じた遅延時間を示す。従って、両方の出力信号の差分値、すなわち、（（Ｖｉｎ−Ｖｒｅｆ）−（Ｖｒｅｆ−Ｖｉｎ））の１／２の値を求めることにより、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたデジタル信号出力を得ることが出来る。演算回路１３０は、例えば減算回路とシフター回路により構成される。

本実施形態は、検知信号ｃｈｅｃｋを生成する検知信号生成回路２０を有する。第１の遅延線回路１１０の第１のフリップフロップ回路列１１２と第２の遅延線回路１２０の第２のフリップフロップ回路列１２２の各フリップフロップ回路は、検知信号ｃｈｅｃｋに応答して、第１の遅延セル列１１１と第２の遅延セル列１２１の各遅延セルの出力信号を取り込む。

検知信号生成回路２０は、第２の差動増幅回路６００を有する。第２の差動増幅回路６００は、差動対を構成するＰＭＯＳトランジスタ６１０と６１１を有する。ＰＭＯＳトランジスタ６１０と６１１のソース電極は、電流源６１４に接続される。ＰＭＯＳトランジスタ６１０のドレイン電極は、ＮＭＯＳトランジスタ６１２のドレイン電極とゲート電極に接続される。ＰＭＯＳトランジスタ６１１のドレイン電極は、出力端子６１７、及びＮＭＯＳトランジスタ６１３のドレイン電極とゲート電極に接続される。ＮＭＯＳトランジスタ６１２と６１３のソース電極は、接地される。

ＮＭＯＳトランジスタ６１３のゲート電極には、ＮＭＯＳトランジスタ６１５のゲート電極が接続される。ＮＭＯＳトランジスタ６１５のソース電極は、接地される。ＮＭＯＳ
トランジスタ６１３と６１５は、カレントミラー回路を構成する。従って、ＮＭＯＳトランジスタ６１５のドレイン電流は、ＮＭＯＳトランジスタ６１３のドレイン電流に等しくなる。差動対を構成するＰＭＯＳトランジスタ６１０と６１１のゲート電極には、夫々参照電圧Ｖｒｅｆが印加される。従って、ＮＭＯＳトランジスタ６１３には、電流源６１４の電流の１／２の電流が流れる。この為、ＮＭＯＳトランジスタ６１とカレントミラー回路を構成するＮＭＯＳトランジスタ６１５のドレイン電流も電流源６１４の電流値の１／２に等しい値となる。ＮＭＯＳトランジスタ６１５のドレイン電極は、ＰＭＯＳトランジスタ６１６のドレイン電極とゲート電極に接続される。ＰＭＯＳトランジスタ６１６のドレイン電流は、ＮＭＯＳトランジスタ６１５のドレイン電流に等しくなるため、ＰＭＯＳトランジスタ６１６のドレイン電流も、電流源６１４の電流値の１／２に等しい値となる。

検知信号生成回路２０は、第３の遅延セル列１４０を有する。第３の遅延セル列１４０は、第１のリセット信号ｒｅｓｅｔが供給される端子９００と、第２のリセット信号ｒｅｓｅｔｂが供給される端子９０１を有する。第３の遅延セル列１４０は、直列接続された、例えば７個の遅延セル（５０１、５０２、５０７）と、各遅延セルにバイアス電流を供給する第５のトランジスタ群１４０１と第６のトランジスタ群１４０２を有する。第５のトランジスタ群１４０１を構成するトランジスタは、第３の遅延セル列１４０の遅延セルの数に応じて設けられる。本実施形態においては、第５のトランジスタ群１４０１は、ゲート電極が共通接続された７個のＮＭＯＳトランジスタ（５２１、５２２、５２７）を有する。第５のトランジスタ群１４０１の各ＮＭＯＳトランジスタのゲート電極は、ＮＭＯＳトランジスタ６１３のゲート電極に接続され、ソース電極は接地される。従って、第５のトランジスタ群１４０１の各ＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ６１３とカレントミラー回路を構成する。この為、第５のトランジスタ群１４０１の各ＮＭＯＳトランジスタは、電流源６１４の電流値の１／２に等しい電流をバイアス電流として、第３の遅延セル列１４０の各遅延セル（５０１、５０２、５０７）に供給する。

第３の遅延セル列１４０は、第６のトランジスタ群１４０２を有する。第６のトランジスタ群１４０２を構成するトランジスタも、第３の遅延セル列１４０の遅延セルの数に応じて設けられる。従って、本実施形態においては、第６のトランジスタ群１４０２は、ゲート電極が共通接続された７個のＰＭＯＳトランジスタ（５１１、５１２、５１７）を有する。第６のトランジスタ群１４０２の各ＰＭＯＳトランジスタのゲート電極は、ＰＭＯＳトランジスタ６１６のゲート電極に接続される。この構成により、ＰＭＯＳトランジスタ６１６と第６のトランジスタ群１４０２の各ＰＭＯＳトランジスタはカレントミラー回路を構成する。ＰＯＳトランジスタ６１６には、ＮＭＯＳトランジスタ６１５のドレイン電流と等しい電流、すなわち、電流源６１４の電流値の１／２に等しい電流が流れる為、第６のトランジスタ群１４０２の各ＰＭＯＳトランジスタのドレイン電極から第３の遅延セル列１４０の各遅延セルに、電流源６１４の電流値の１／２に等しい電流が供給される。

第１の差動増幅回路１０の電流源２０４の電流値と第２の差動増幅回路６００の電流源６１４の電流値を同じにすることにより、検知信号生成回路２０の第３の遅延セル列１４０の各遅延セルには、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆに等しい時、すなわち、Ｖｉｎ＝Ｖｒｅｆの時に第１の遅延セル列１１１及び第２の遅延セル列１２１の遅延セルに供給されるバイアス電流に等しいバイアス電流が供給される。従って、検知信号生成回路２０の各遅延セル（５０１、５０２、５０７）は、参照電圧Ｖｒｅｆが印加された場合の第１の遅延セル列１１１及び第２の遅延セル列１２１の遅延セルの遅延時間に相当する遅延時間を有する。例えば、第１の遅延セル列１１１及び第２の遅延セル列１２１の遅延セルの遅延時間が温度変化によって変動した場合、検知信号生成回路２０の第３の遅延セル列１４０の遅延セルの遅延時間も同様に変動する。この為、この遅延時間の変動は、第１の遅延セル列１１１の遅延セル及び第２の遅延セル列１２１の遅延セルと検知信号形成回路２０の遅延セルとの間で相殺される。これにより、検知信号生成回路２０は、第１及び第２の遅延セル列（１１１、１２１）の各遅延セルからの信号を第１及び第２のフリップフロップ回路列(１１２、１２２)の各フリップフロップ回路が取り込むタイミングを制御する検知信号ｃｈｅｃｋを、入力電圧Ｖｉｎとして参照電圧Ｖｒｅｆが印加された時の遅延時間の条件の下で供給することが出来る。参照電圧Ｖｒｅｆを基準としたＡ／Ｄ変換を行う上で、好ましい構成となる。

第３の遅延セル列１４０の遅延セルの数は、検知タイミングに応じて任意に設定することが出来る。すなわち、第１の遅延セル列１１１及び第２の遅延セル列１２１を伝播するトリガー信号ｔｒｉｇをどのタイミングで検知するかに応じて設定する。本実施形態においては、第１の遅延セル列１１１及び第２の遅延セル列１２１の中央に位置する遅延セルのタイミングで検知するため、第３の遅延セル列１４０の遅延セルの個数は、第１の遅延セル列１１１及び第２の遅延セル列１２１の遅延セル数の半分に対応する７個としている。

検知信号生成回路２０の第３の遅延セル列１４０の第１番目の遅延セル５０１には、入力端１０００に供給されるトリガー信号ｔｒｉｇが供給される。第３の遅延セル列１４０による遅延の後に検知信号ｃｈｅｃｋが最終段の遅延セル５０７から出力され、第１のフリップフロップ回路列１１２及び第２のフリップフロップ回路列１２２の各フリップフロップ回路に供給される。各フリップフロップ回路は、検知信号ｃｈｅｃｋに応答して、第１の遅延セル列１１１及び第２の遅延セル列１２１の、夫々対応する遅延セルの出力信号を取り込む。

第１の差動増幅回路１０の正位相出力端子１０４と逆位相出力端子１０３の出力に現れる電圧により、第１の遅延セル列１１１の各遅延セルに供給される電流Ｉ１と第２の遅延セル列１２１の各遅延セルに供給される電流Ｉ２は、以下の式で示すことが出来る。
Ｉ１＝Ａ×（Ｖｉｎ−Ｖｒｅｆ）＋Ｉ／２ ・・・ （１）
Ｉ２＝Ａ×（Ｖｒｅｆ−Ｖｉｎ）＋Ｉ／２ ・・・ （２）
ここで、Ｉは、第１の差動増幅回路１０の電流源２０４の電流値を示す。Ａは、利得を示す。各遅延セルは、供給される電流値に応じた信号伝播速度を有する為、第１の遅延セル列１１１の遅延セルの信号伝播速度ν１と第２の遅延セル列１２１の遅延セルの信号伝播速度ν２は、以下の式で示すことが出来る。
ν１＝Ｂ×（Ｖｉｎ−Ｖｒｅｆ）＋νｏ ・・・ （３）
ν２＝Ｂ×（Ｖｒｅｆ−Ｖｉｎ）＋νｏ ・・・ （４）
ここで、Ｂは信号伝播速度への変換係数、νｏは電流Ｉ／２による信号伝播速度を示す。信号伝播速度の差が、第１の遅延線回路１１０と第２の遅延線回路１２０における遅延時間の差として検出される。

第１の実施形態においては、検知信号生成回路２０を構成する第２の差動増幅回路６００の電流源６１４の電流値を第１の差動増幅回路１０の電流源２０４の電流値と同じにすることにより、検知信号生成回路２０を構成する第３の遅延セル列１４０の遅延セルは、式（３）及び式（４）で示す信号伝播速度νｏを有する。従って、検知信号生成回路２０の出力信号である検知信号ｃｈｅｃｋにより第１の遅延線回路１１０と第２の遅延線回路１２０の検知のタイミングを制御することで、信号伝播速度νｏの影響は相殺される。

入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより大きい場合には、第１の遅延セル列１１１の遅延セルの信号伝播速度ν１が第２の遅延セル列１２１の遅延セルの信号伝播速度ν２より速い為、第１の遅延線回路１１０の出力信号Ｐが第２の遅延線回路１２０の出力信号Ｍより大きくなる。この為、第１の遅延線回路１１０と第２の遅延線回路１２０の出力信号の差分を演算回路１３０により求めることにより、（Ｂ×（Ｖｉｎ−Ｖｒｅｆ）−Ｂ×（Ｖｒｅｆ−Ｖｉｎ））／２に対応した出力信号、すなわち、Ｂ×（Ｖｉｎ−Ｖｒｅｆ）に応じた正の出力信号が得られる。逆に、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより小さい場合には、第２の遅延セル列１２１の遅延セルの信号伝播速度ν２が第１の遅延セル列１１１の遅延セルの信号伝播速度ν１より速い為、第２の遅延線回路１２０の出力信号Ｍが第１の遅延線回路１１０の出力信号Ｐより大きくなる。この為、第１の遅延線回路１１０と第２の遅延線回路１２０の出力信号の差分を演算回路１３０により求めることにより、Ｂ×（Ｖｒｅｆ−Ｖｉｎ）に応じた負の出力信号が得られる。いずれの場合にも、参照電圧Ｖｒｅｆを基準にした入力電圧Ｖｉｎの比較動作による出力信号が得られる。すなわち、中心の値は参照電圧Ｖｒｅｆで変化しない。

温度変化により、式（３）及び式（４）に示す第１の遅延セル列１１１の遅延セルの信号伝播速度ν１と第２の遅延セル列１２１の遅延セルの信号伝播速度ν２に示す信号伝播速度νｏが変動したとしても、検知信号生成回路２０を構成する第３の遅延セル列１４０の遅延セルの信号伝播速度νｏが同様に変動する為、検知信号生成回路２０の出力信号である検知信号ｃｈｅｃｋにより第１の遅延線回路１１０と第２の遅延線回路１２０の検知のタイミングを制御することで信号伝播速度νｏの変動の影響は相殺される。温度変化により、信号伝播速度への変換係数Ｂが変化し、例えば、変換係数がＢ１となった場合、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより大きい場合は、Ｂ１×（Ｖｉｎ−Ｖｒｅｆ）に応じた出力信号が得られる。逆に、入力電圧Ｖｉｎが、参照電圧Ｖｒｅｆより小さい場合は、Ｂ１×（Ｖｒｅｆ−Ｖｉｎ）の差分に応じた負の出力信号が得られる。すなわち、いずれの場合にも、参照電圧Ｖｒｅｆを基準にした入力電圧Ｖｉｎの比較動作による出力信号が得られるため、温度変化により変換係数Ｂが変動したとしても、Ａ／Ｄ変換の中心値は参照電圧Ｖｒｅｆで変化しない。尚、温度上昇により、変換係数Ｂが小さくなると、変換係数Ｂによる差分電圧（Ｖｉｎ−Ｖｒｅｆ）の変換率が小さくなる。従って、遅延セルの信号伝播速度が遅くなるため、差分電圧（Ｖｉｎ−Ｖｒｅｆ）が大きくならないと出力信号が変化しない。すなわち、温度が高い場合には、参照電圧Ｖｒｅｆに対して入力電圧Ｖｉｎがより高い電圧にならないと、出力信号が変化しない。入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより小さい場合の差分電圧（Ｖｒｅｆ−Ｖｉｎ）については、逆に、入力電圧Ｖｉｎがより小さい電圧にならないと出力信号は変化しない。結果として、温度が高くなると、例えば、出力信号が「０」となる入力電圧Ｖｉｎの幅が広くなる。しかし、温度変化があった場合でも、変換係数Ｂの変動による信号伝播速度の変動の影響は、参照電圧Ｖｒｅｆを中心にして左右対称に生じるため、Ａ／Ｄ変換の基準となる電圧の中心値は参照電圧Ｖｒｅｆで変化しない。

本実施形態においては、逆位相の関係にある第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）と第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じたバイアス電流でバイアスされる第１の遅延セル列１１１と第２の遅延セル列１２１を有する。第１の遅延セル列１１１と第２の遅延セル列１２１によるトリガー信号ｔｒｉｇの伝播速度の差が両方の遅延セル列間の遅延時間の差分として検知され、この遅延時間の差分をＡ／Ｄ変換する。逆位相の関係にある第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）と第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じた電流で夫々バイアスされる第１の遅延セル列１１１と第２の遅延セル列１２１の信号伝播の遅延時間の差分を利用することにより、参照電圧Ｖｒｅｆを中心にして、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより大きい場合、及び、逆に入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより小さい場合に対応して出力値が変化するＡ／Ｄ変換を行うことが出来る。遅延セルの信号伝播速度νｏが、例えば温度により変化した場合でも、第１の遅延セル列１１１及び第２の遅延セル列１２１の遅延セルと同じ構成の遅延セルを用いて構成される検知信号生成回路２０の出力で第１の遅延線回路１１０と第２の遅延線回路１２０の検知タイミングを制御することにより遅延セルの信号伝播速度νｏの変動は相殺され、基準となる中央の値が参照電圧Ｖｒｅｆで変動しないＡ／Ｄ変換を行うことが出来る。この効果の検証については、後述する。

図２は、各遅延セル列に用いられる遅延セルのひとつの実施形態を示す図である。代表して第１の遅延セル列１１１の遅延セル３０１の構成を説明する。遅延セル３０１は、入力端３６０にゲート電極が接続されたＮＭＯＳトランジスタ３５１を有する。ＮＭＯＳトランジスタ３５１のソース電極は、ＮＭＯＳトランジスタ３３１のドレイン電極に接続される。ＮＭＯＳトランジスタ３３１は、既述の通り、遅延セル３０１にバイアス電流を供給する第１のトランジスタ群１１１０のＮＭＯＳトランジスタ３３１である。ＮＭＯＳトランジスタ３５１のドレイン電極は、ＰＭＯＳトランジスタ３５０のドレイン電極に接続される。ＰＭＯＳトランジスタ３５０のソース電極には、電源電圧Ｖｄｄが印加され、ゲート電極には、端子７０１に供給されるリセット信号ｒｅｓｅｔｂが印加される。

ＰＭＯＳトランジスタ３５０のドレイン電極は、ＰＭＯＳトランジスタ３５２のゲート電極に接続される。ＰＭＯＳトランジスタ３５２のソース電極は、ＰＭＯＳトランジスタ３２１のドレイン電極に接続される。ＰＭＯＳトランジスタ３２１は、既述の通り、遅延セル３０１にバイアス電流を供給する第２のトランジスタ群１１１１のＰＭＯＳトランジスタ３２１である。ＰＭＯＳトランジスタ３５２のドレイン電極は、出力端子３７０とＮＭＯＳトランジスタ３５３のドレイン電極に接続される。ＮＭＯＳトランジスタ３５３のソース電極は接地され、ゲート電極には端子７００に供給されるリセット信号ｒｅｓｅｔが印加される。

端子７０１に供給されるリセット信号ｒｅｓｅｔｂは、端子７００に供給されるリセット信号ｒｅｓｅｔの反転信号である。リセット信号ｒｅｓｅｔがＨｉｇｈレベルになるとＮＭＯＳトランジスタ３５３がオンとなり、出力がリセットされる。また、端子７０１のリセット信号ｒｅｓｅｔｂがＬｏｗレベルになるため、ＰＭＯＳトランジスタ３５０がオンとなり、ＰＭＯＳトランジスタ３５２のゲート電極の電位を電源電圧Ｖｄｄにプリチャージする。入力端子３６０にＨｉｇｈレベルの入力が印加されるとＮＭＯＳトランジスタ３５１がオンし、ＰＭＯＳトランジスタ３５２のゲート電極の電位が引き下げられる。これによりＰＭＯＳトランジスタ３５２がオンとなり、出力がＨｉｇｈレベルになる。すなわち、入力端子３６０に印加される入力信号の立上りに応答して、出力信号がＨｉｇｈレベルとなり、入力信号が出力端子３７０に伝播される。

遅延セル３０１を構成する前段のＮＭＯＳトランジスタ３５１にはＮＭＯＳトランジスタ３３１から第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流が供給され、後段のＰＭＯＳトランジスタ３５２には、ＰＭＯＳトランジスタ３２１により第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流が供給される。前段のＮＭＯＳトランジスタ３５１を経由する放電経路と後段のＰＭＯＳトランジスタ３５２を経由する充電経路は、各々第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流で制御されるため、遅延セル３０１の第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に対する感度が高くなる。

図３は、Ａ／Ｄコンバータの回路動作を説明するためのである。図３（Ａ）は、Ａ／Ｄコンバータに供給される信号と出力信号のタイミングの関係を示す図である。まず、リセット信号ｒｅｓｅｔ（図３（Ａ）（ｉ））により、各遅延セル列の遅延セルがリセットされる。既述の通り、リセット信号ｒｅｓｅｔの反転信号であるリセット信号ｒｅｓｅｔｂも供給されるが省略している。トリガー信号ｔｒｉｇが供給される（図３（Ａ）（ｉｉ））。トリガー信号ｔｒｉｇは、既述の通り、第１の遅延線回路１１０、第２の遅延線回路１２０、及び、検知信号生成回路２０の第１番目の遅延セル（３０１、４０１、５０１）に供給される。トリガー信号ｔｒｉｇが、検知信号生成回路２０で遅延され、所定の時間経過後に検知信号ｃｈｅｃｋとして各遅延線回路に供給される。検知信号ｃｈｅｃｋに応答して、各遅延線回路における遅延セル列の信号が各フリップフロップ回路列のフリップフロップ回路に取り込まれ、各フリップフロップ回路列からの出力がエンコーダにより符号化されて、出力信号ＰとＭが得られる（図３（Ａ）（ｉｉｉ）（ｉｖ））。

図３（Ｂ）は、出力信号の関係を示す図である。同図において、一点鎖線（ｉ）は、第１の遅延回路１１０の出力信号Ｐを示す。すなわち、正位相の差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたバイアス電流が供給される第１の遅延セル列１１１による遅延時間に応じた出力信号である。入力電圧Ｖｉｎの増加と共に出力が増加する右上がりとなっている。同図において破線（ｉｉ）は、第２の遅延回路１２０の出力信号Ｍを示す。すなわち、逆位相の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じたバイアス電流が供給される第２の遅延セル列１２１による遅延時間に応じた出力信号である。入力電圧Ｖｉｎの増加と共に出力が減少する右下がりとなっている。同図において実線（ｉｉｉ）は、出力信号Ｐと出力信号Ｍの差分値の１／２の値を有するデジタル出力信号（Ｐ−Ｍ）／２を示す。入力電圧Ｖｉｎの増加に伴い増加する右上がりとなっている。このデジタル出力信号（Ｐ−Ｍ）／２が、Ａ／Ｄコンバータの出力信号として出力される。入力電圧Ｖｉｎが参照電圧Ｖｒｅｆに等しいとき、デジタル出力信号（Ｐ−Ｍ）／２は、「０」となる。

図４は、Ａ／Ｄコンバータの出力信号のシミュレーション結果を示す。温度変化を与え、遅延セルの遅延時間が変動した場合に出力信号がどの様に変化するかを検証したものである。同図（ｉ）は２５℃、（ｉｉ）は１２５℃、（ｉｉｉ）は−４０℃に設定して検証した結果を示す。出力信号が「０」となる入力電圧Ｖｉｎの幅に変動は見られるが、その中心値は変動しない結果が得られている。出力信号が「０」となる入力電圧Ｖｉｎの幅が変動するのは、既述の通り、式（３）及び（４）で示す信号伝播速度への変換係数Ｂが温度変化により変動し、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの差分値（Ｖｉｎ−Ｖｒｅｆ）の変換率が変化することにより、出力信号が変化するのに必要な入力電圧Ｖｉｎの値が変化することによる。例えば、電源回路の出力電圧の制御は、出力電圧が参照電圧Ｖｒｅｆに等しくなるように制御を行う。従って、基準値となる電圧の値が変動しないことが重要となる。本実施形態のＡ／Ｄコンバータを電源回路の出力電圧の制御回路部に用いることにより、基準となる中心の電圧が参照電圧Ｖｒｅｆで変動しない環境下で、電源回路の出力電圧の制御が可能となる。

図５は、既述の実施形態のＡ／Ｄコンバータを電源回路に適用した半導体集積回路のひとつの実施形態を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。入力端子１には、直流電源３が接続される。入力端子１は、ＰＭＯＳスイッチングトランジスタ５を介して、インダクタ７の一端に接続される。インダクタ７の他端は、出力端子２に接続される。出力端子２には、コンデンサ８の一端が接続され、コンデンサ８の他端は接地される。出力電圧が供給される出力端子２には、負荷４が接続される。

出力電圧のフィードバック電圧Ｖ_ＦＢが、差動増幅回路１０の入力端子１０１に入力電圧Ｖｉｎとして供給される。差動増幅回路１０の他方の入力端子１０２には、参照電圧源９により参照電圧Ｖｒｅｆが印加される。差動増幅回路１０の正位相出力端子１０４の出力が、第１の遅延線回路１１０の遅延セル列１１１にバイアス電流を供給する。第１の遅延セル列１１１にトリガー信号ｔｒｉｇが供給される。第１の遅延セル列１１１を伝播するトリガー信号ｔｒｉｇが、検知信号ｃｈｅｃｋ（図示せず）に応答して第１のフリップフロップ回路列１１２に取り込まれる。第１のフリップフロップ回路列１１２の出力信号が第１のエンコーダ１１３で符号化され、符号化された出力信号Ｐが演算回路１３０に供給される。

同様に、差動増幅回路１０の逆位相出力端子１０３の出力が、第２の遅延線回路１２０の遅延セル列１２１にバイアス電流を供給する。第２の遅延セル列１２１にトリガー信号ｔｒｉｇが供給される。第２の遅延セル列１２１を伝播するトリガー信号ｔｒｉｇが、検知信号ｃｈｅｃｋ（図示せず）に応答して第２のフリップフロップ回路列１２２に取り込まれる。第２のフリップフロップ回路列１２２の出力信号が第２のエンコーダ１２３で符号化され、符号化された出力信号Ｍが演算回路１３０に供給される。演算回路１３０では、出力信号Ｐと出力信号Ｍの差分値の１／２を算出する処理が行われ、Ａ／Ｄコンバータのデジタル出力信号（Ｐ−Ｍ）／２が出力される。このＡ／Ｄコンバータのデジタル出力信号（Ｐ−Ｍ）／２は、出力電圧のフィードバック電圧Ｖ_ＦＢが入力として印加される入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じたデジタル信号となる。

演算回路１３０のＡ／Ｄコンバータのデジタル出力信号（Ｐ−Ｍ）／２が、デジタル補償器１２に供給される。デジタル補償器１２は、例えば、ＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｅｒｉｖａｔｉｖｅ)制御を行い、Ａ／Ｄコンバータのデジタル出力信号（Ｐ−Ｍ）／２からＰＭＷ信号のデューティを制御する制御信号を生成してデジタルＰＷＭ回路１３に供給する。デジタルＰＷＭ回路１３からの出力信号がＲＳラッチ回路１４のリセット入力端Ｒに供給される。ＲＳラッチ回路１４は、システムクロック信号ＣＬＫによってセットされ、デジタルＰＷＭ回路１３の出力でリセットされる出力Ｑをドライバ１５に供給する。尚、システムクロックＣＬＫは、デジタル処理回路１１のトリガー信号ｔｒｉｇとして用いられる。

ドライバ１５の出力により、ＰＭＯＳスイッチングトランジスタ５とＮＭＯＳスイッチングトランジスタ６が駆動される。参照電圧Ｖｒｅｆに対して出力電圧のフィードバック電圧Ｖ_ＦＢが低い場合には、出力電圧を高めるように、ＰＭＯＳスイッチングトランジスタ５のオン時間を長くする制御が行われる。

既述の実施形態のＡ／Ｄコンバータを構成するデジタル処理回路１１により、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じた制御信号により、電源回路の出力電圧を参照電圧Ｖｒｅｆに等しくする制御を行うことが出来る。温度等の変化で遅延セルの遅延時間に変動が生じた場合も、既述の通り、基準となる中心の値が参照電圧Ｖｒｅｆで変動しない為、出力電圧を参照電圧Ｖｒｅｆに等しくする制御を安定した状態で行うことが可能である。

（第２の実施形態）
図６は、Ａ／Ｄコンバータの第２の実施形態を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、第１の差動増幅回路１０と第２の差動増幅回路６００の構成が異なる。すなわち、第１の差動増幅器１０において、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆを受ける差動対がＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１で構成される。第１の遅延セル列１１１の各遅延セルにバイアス電流を供給する為のカレントミラー回路が、ＮＭＯＳトランジスタ２１１のドレイン電極側に接続されたＰＭＯＳトランジスタ２１３と第２のトランジスタ群１１１１の各ＰＭＯＳトランジスタ（３２１、３２２、３２４、３２５）との間で構成される。また、ＰＭＯＳトランジスタ２１３とカレントミラー回路を構成するＰＭＯＳトランジスタ２１８のドレイン電流を受けるＮＭＯＳトランジスタ２１７とカレントミラー回路を構成する第１のトランジスタ群１１１０の各ＮＭＯＳトランジスタ（３３１、３３２、３３４、３３５）のドレイン電極からもバイアス電流が第１の遅延セル列１１１の各遅延セルに供給される。

同様に、第２の遅延セル列１２１の各遅延セルにバイアス電流を供給する為のカレントミラー回路が、ＮＭＯＳトランジスタ２１０のドレイン電極側に接続されたＰＭＯＳトランジスタ２１２と第４のトランジスタ群１２１１の各ＰＭＯＳトランジスタ（４２１、４２２、４２４、４２５）との間で構成される。また、ＰＭＯＳトランジスタ２１２とカレントミラー回路を構成するＰＭＯＳトランジスタ２１６のドレイン電流を受けるＮＭＯＳトランジスタ２１５とカレントミラー回路を構成する第３のトランジスタ群１２１０の各ＮＭＯＳトランジスタ（４３１、４３２、４３４、４３５）のドレイン電極からもバイアス電流が第２の遅延セル列１２１の各遅延セルに供給される。

検知信号生成回路２０の第２の差動増幅回路６００の差動対は、ＮＭＯＳトランジスタ６２０と６２１で構成される。第３の遅延セル列１４０の各遅延セルにバイアス電流を供給する為のカレントミラー回路が、ＮＭＯＳトランジスタ６２１のドレイン電極側に接続されたＰＭＯＳトランジスタ６２３と第６のトランジスタ群１４０２の各ＰＭＯＳトランジスタ（５１１、５１２、５１７）との間で構成される。また、ＰＭＯＳトランジスタ６２３とカレントミラー回路を構成するＰＭＯＳトランジスタ６２５のドレイン電流を受けるＮＭＯＳトランジスタ６２６とカレントミラー回路を構成する第５のトランジスタ群１４０１の各ＮＭＯＳトランジスタ（５２１、５２２、５２７）のドレイン電極からもバイアス電流が第３の遅延セル列１４０の各遅延セルに供給される。

本実施形態においても、正位相出力端子１０４と逆位相出力端子１０３から逆位相の関係となる第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）と第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じた出力が得られ、夫々、バイアス電流に変換されて第１の遅延線回路１１０と第２の遅延線回路１２０の各遅延セルに供給される。逆位相の関係にある第１の差分電圧（Ｖｉｎ−Ｖｒｅｆ）と第２の差分電圧（Ｖｒｅｆ−Ｖｉｎ）を用いて得られる第１の遅延線回路１１０の出力信号Ｐと第２の遅延線回路１２０の出力信号Ｍの差分値を求めることにより、既述の通り、基準となる中心値が変動しないＡ／Ｄ変換を行うＡ／Ｄコンバータが得られる。

（第３の実施形態）
図７は、Ａ／Ｄコンバータの第３の実施形態を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付し、説明を省略する。本実施形態においては、フリップフロップ回路列が遅延セル列の信号を取り込むタイミングを設定する検知信号ｃｈｅｃｋを、遅延セル列からの出力信号を用いて生成している。すなわち、第１の遅延セル列１１１の１４番目の遅延セル３１４の出力信号と、第２の遅延セル列１２１の１４番目の遅延セル４１４の出力信号がＯＲ回路７１０に供給され、ＯＲ回路７１０の出力信号が、検知信号ｃｈｅｃｋとして用いられる。すなわち、第１の遅延セル列１１１、または、第２の遅延セル列１２１からの出力信号のうち、早く入力された信号にＯＲ回路７１０が応答し、検知信号ｃｈｅｃｋを出力する。本実施形態においては、検知信号ｃｈｅｃｋは、同じ構成の第１の遅延セル列１１１と第２の遅延セル列１２１の遅延セルの出力を用いて生成されるため、温度変化による信号伝播速度νｏの変動が生じたとしても、その変動は第１の遅延セル列１１１と第２の遅延セル列１２１間で相殺され、基準となる中心値は参照電圧Ｖｒｅｆで変動しない。演算回路１３０は、第１の遅延線回路１１０からの出力信号Ｐと第２の遅延線回路１２０からの出力信号Ｍの差分値（Ｐ−Ｍ）を出力する。

図８は、第３の実施形態のＡ／Ｄコンバータの回路動作を説明するための図である。Ａ／Ｄコンバータの出力信号のシミュレーション結果を示す。同図において、一点鎖線（ｉ）は、第１の遅延線回路１１０の出力信号Ｐを示し、破線（ｉｉ）は、第２の遅延線回路１２０の出力信号Ｍを示し、実線（ｉｉｉ）は、デジタル信号出力（Ｐ−Ｍ）を示している。入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの差分電圧（Ｖｉｎ−Ｖｒｅｆ）に応じた信号を出力する第１の遅延線回路１１０の出力信号Ｐは、入力電圧Ｖｉｎの増加と共に増加し、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも大きくなった段階で一定の値の最大値を示す。すなわち、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより大きくなると、第１の遅延線回路１１０の遅延セルの信号伝播速度が第２の遅延線回路１２０の遅延セルの信号伝播速度より速くなるため、第１の遅延線回路１１０の第１の遅延セル列１１１からの出力信号がＯＲ回路７１０に先に入力される。従って、ＯＲ回路７１０から検知信号ｃｈｅｃｋが出力されるタイミングでは、第１の遅延セル列１１１の遅延セルからは、全てＨｉｇｈレベルの信号が出力されるため、第１の遅延線回路１１０の出力信号Ｐは、一定の値の最大値を示す。

逆に、参照電圧Ｖｒｅｆと入力電圧Ｖｉｎの差分電圧（Ｖｒｅｆ−Ｖｉｎ）に応じた信号を出力する第２の遅延線回路１２０の出力信号Ｍは、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより小さい範囲では、第２の遅延線回路１２０の信号伝播速度が第１の遅延線回路１１０の遅延セルの信号伝播速度より速くなるため、第２の遅延線回路１２０の第２の遅延セル列１２１からの出力信号がＯＲ回路７１０に先に入力される。従って、ＯＲ回路７１０から検知信号ｃｈｅｃｋが出力されるタイミングでは、第２の遅延セル列１２１の遅延セルからは、全てＨｉｇｈレベルの信号が出力されるため、第２の遅延線回路１２０の出力信号Ｍは、一定の値の最大値を示す。そして、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより大きくなると、出力信号Ｍは、入力電圧Ｖｉｎの増加と共に減少する。

本実施形態によれば、参照電圧Ｖｒｅｆを中心にして、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆよりも大きい場合、及び、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆより小さい場合の差分電圧を、第１の遅延線回路１１０と第２の遅延線回路１２０の１４個の遅延セルを夫々用いて比較することが出来る。すなわち、Ｖｉｎ＝Ｖｒｅｆの場合を中心にして、左右対称に１４個の遅延セルを夫々用いた比較を行うことが出来る。従って、４ビットの出力を得る場合と同じ個数の遅延セルを用いて、分解能が２倍の５ビットの出力を得ることが出来る。このため、第１の遅延線回路１１０の出力信号Ｐと第２の遅延線回路の出力信号Ｍの差分値の１／２の値を求める構成ではなく、出力信号Ｐと出力信号Ｍの差分値（Ｐ−Ｍ）を求める構成とすることにより、分解能の高いＡ／Ｄコンバータを得ることが出来る。また、本実施形態においては、検知信号生成回路が簡略化されるため、消費電力の低減を図ることが出来る。本実施形態においては、検知信号ｃｈｅｃｋは、同じ構成の第１の遅延セル列１１１と第２の遅延セル列１２１の遅延セルの出力を用いて生成されるため、温度変化による信号伝播速度νｏの変動が生じたとしても、その変動は第１の遅延セル列１１１と第２の遅延セル列１２１間で相殺され、基準となる中心値は参照電圧Ｖｒｅｆで変動しない。尚、ＯＲ回路７１０に信号を供給する遅延セルは、１４番目の遅延セルに限らず、各遅延セル列から対応するフリップフロップ回路列へのデータの取り込みのタイミングを考慮して、任意に選ぶことが可能である。

（第４の実施形態）
図９は、Ａ／Ｄコンバータの第４の実施形態を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付し、説明を省略する。本実施形態においては、トリガー信号ｔｒｉｇ、リセット信号ｒｅｓｅｔ、並びに、検知信号ｃｈｅｃｋを、Ａ／Ｄコンバータ回路自身で生成する。また、トリガー信号ｔｒｉｇとリセット信号ｒｅｓｅｔのタイミングを調整するタイミング調整回路７１１を有する。

タイミング調整回路７１１は、ＯＲ回路７１０の検知信号ｃｈｅｃｋを受けるＮＯＲ回路７１３を有する。また、ＯＲ回路７１０の検知信号ｃｈｅｃｋは、インバータ７１５を介してＮＯＲ回路７１４に供給される。ＮＯＲ回路７１３の出力は、遅延回路７１６を介してＮＯＲ回路７１４の他方の入力端に供給される。ＮＯＲ回路７１４の出力は、遅延回路７１７を介してＮＯＲ回路７１３の他方の入力端に供給される。ＮＯＲ回路７１３の出力は、トリガー信号ｔｒｉｇとして第１の遅延セル列１１１と第２の遅延セル列１２１の夫々第１番目の遅延セル３０１と４０１に供給される。ＮＯＲ回路７１４の出力は、リセット信号ｒｅｓｅｔとして、各遅延セルに供給される。リセット信号ｒｅｓｅｔは、インバータ７１２で反転され、リセット信号ｒｅｓｅｔｂとして、各遅延セルに供給される。尚、第１の遅延セル列側の端子７００には、タイミング調整回路７１１のＮＯＲ回路７１４の出力がリセット信号ｒｅｓｅｔとして供給され、端子７０１には、ＮＯＲ回路７１４の出力信号の反転された信号がリセット信号ｒｅｓｅｔｂとして供給される。

図１０は、第４の実施形態の動作を説明するための図である。ＮＯＲ回路７１４の出力であるリセット信号ｒｅｓｅｔ（同図（ｉ））が、遅延回路７１７で遅延され、ＮＯＲ回路７１３に入力される。リセット信号ｒｅｓｅｔが入力されると、各遅延セルの出力がＬｏｗレベルになるため、ＯＲ回路７１０から出力される検知信号ｃｈｅｃｋがＬｏｗレベルになる。検知信号ｃｈｅｃｋ（同図（ｉｉ））が、Ｌｏｗレベルの為、遅延回路７１７による所定の遅延の後にリセット信号ｒｅｓｅｔの立下りにＮＯＲ回路７１３が応答して、トリガー信号ｔｒｉｇが、Ｈｉｇｈレベルになる（同図（ｉｉｉ））。検知信号ｃｈｅｃｋの立上りに応答して、トリガー信号ｔｒｉｇが立下り、遅延回路７１６による所定の遅延時間後にトリガー信号ｔｒｉｇの立下りにＮＯＲ回路７１４が応答して、リセット信号ｒｅｓｅｔがＨｉｇｈレベルになる。検知信号ｃｈｅｃｋに応答して、第１及び第２のフリップフロップ回路列（１１２、１２２）のフリップフロップ回路が、対応する遅延セルの出力信号を取り込み、第１及び第２のエンコーダ（１１３、１２３）から符号化された出力信号Ｐと出力信号Ｍが出力される（同図（ｉｖ）（ｖ））。

詳細は省略するが、タイミング調整回路７１１によりリセット信号ｒｅｓｅｔとトリガー信号ｔｒｉｇが同時にＨｉｇｈレベルになることを回避している。図２において一つの実施形態として説明した遅延セル３０１は、電源電圧Ｖｄｄと接地電位との間にＰＭＯＳトランジスタ３５０とＮＭＯＳトランジスタ３５１の直列接続を有する。遅延セル３０１に供給される入力信号としてのトリガー信号ｔｒｉｇとリセット信号ｒｅｓｅｔが同時にＨｉｇｈレベルとなることを回避して、ＰＭＯＳトランジスタ３５０とＮＭＯＳトランジスタ３５１が同時にオンすることにより生じる貫通電流の発生を防ぐことが出来る。

本実施形態によれば、検知信号生成回路が簡略されるため、消費電力の低減を図ることが出来る。本実施形態においては、検知信号ｃｈｅｃｋは、同じ構成の第１の遅延セル列１１１と第２の遅延セル列１２１の遅延セルの出力を用いて生成されるため、温度変化による信号伝播速度νｏの変動が生じたとしても、その変動は第１の遅延セル列１１１と第２の遅延セル列１２１間で相殺され、基準となる中心値は参照電圧Ｖｒｅｆで変動しない。また、自ら生成するトリガー信号ｔｒｉｇとリセット信号ｒｅｓｅｔの発生タイミングをタイミング調整回路７１１により調整しているため、遅延セルにおいて貫通電流が発生する事態を回避することが出来る。

既述の実施形態においては、エンコーダで符号化された出力信号を用いて、その出力信号の差分値の１／２の値を求める構成であるが、第１及び第２のフリップフロップ回路列からの出力信号の差分値を先に求め、その差分値の１／２の信号をエンコーダにより符号化する構成とすることも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 入力端子、２ 出力端子、３ 直流電源、４ 負荷、５及び６ スイッチングトランジスタ、７ インダクタ、８ コンデンサ、９ 参照電圧源、１０ 差動増幅回路、１１ デジタル処理回路部、１２ デジタル補償器、１３ デジタルＰＷＭ回路、１４ ＲＳラッチ回路、１５ ドライバ、１１０ 第１の遅延線回路、１２０ 第２の遅延線回路、１３０ 演算回路。

Claims (9)

1. 入力電圧と基準電圧の差分電圧に応じた第１のバイアス電流が供給される複数の遅延セルが直列接続された第１の遅延セル列と、
   前記差分電圧に対して逆位相の差分電圧に応じた第２のバイアス電流が供給される複数の遅延セルが直列接続された第２の遅延セル列と、
   前記第１の遅延セル列と前記第２の遅延セル列の信号伝播の遅延時間の差分値を符号化する符号化手段と、
   を備えることを特徴とするＡ／Ｄコンバータ。
2. 前記符号化手段は、前記第１の遅延セル列と前記第２の遅延セル列の信号伝播の遅延時間の差分値の１／２の値を符号化して出力することを特徴とする請求項１に記載のＡ／Ｄコンバータ。
3. 前記入力電圧と前記基準電圧を比較する差動増幅回路を有し、前記差動増幅回路の２つの出力を用いて前記第１のバイアス電流及び前記第２のバイアス電流を生成することを特徴とする請求項１または２に記載のＡ／Ｄコンバータ。
4. 差動対を構成する２つのＭＯＳトランジスタを有し、前記差動対を構成する２つのトランジスタの夫々のゲート電極に前記基準電圧が供給される第２の差動増幅回路と、
   前記第１の遅延セル列と前記第２の遅延セル列の遅延セルと同じ構成を有し、前記第１の遅延セル列と前記第２の遅延セル列の遅延セルの個数よりも少ない個数の遅延セルが直列接続された第３の遅延セル列と、
   前記第２の差動増幅回路の出力電圧に応じたバイアス電流を前記第３の遅延セル列の各遅延セルに供給するトランジスタ群と、
   を有し、前記第３の遅延セル列の最終段の遅延セルの出力に応答して前記第１の遅延セル列及び前記第２の遅延セル列の信号伝播の遅延時間の差分を検知することを特徴とする請求項１から３のいずれか一項に記載のＡ／Ｄコンバータ。
5. 前記第１の遅延セル列と前記第２の遅延セル列の出力信号を受ける論理回路を備え、前記論理回路の出力信号を用いて前記第１の遅延セル列及び前記第２の遅延セル列の信号伝播の遅延時間の差分を検知することを特徴とする請求項１から３のいずれか一項に記載のＡ／Ｄコンバータ。
6. 前記論理回路の出力をその第１の入力端に受ける第１のＮＯＲ回路と、
   前記論理回路の出力の反転信号をその第１の入力端に受ける第２のＮＯＲ回路と、
   前記第１のＮＯＲ回路の出力を前記第２のＮＯＲ回路の第２の入力端に供給する第１の遅延回路と、
   前記第２のＮＯＲ回路の出力を前記第１のＮＯＲ回路の第２の入力端に供給する第２の遅延回路と、
   を更に備え、前記第１のＮＯＲ回路の出力信号を前記第１の遅延セル列と第２の遅延セル列の夫々第１番目の遅延セルに供給し、前記第２のＮＯＲ回路の出力信号を前記第１の遅延セル列と第２の遅延セル列の各遅延セルのリセット信号として用いること特徴とする請求項５に記載のＡ／Ｄコンバータ。
7. 前記第１の遅延セル列の遅延セルは、
   ソース・ドレイン電流路を有し、そのゲート電極に入力信号を受ける第１のＮＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタのドレイン電極にそのドレイン電極が接続され、そのソース電極に電源電圧が供給される第２のＰＭＯＳトランジスタと、
   前記第２のＰＭＯＳトランジスタのドレイン電極にゲート電極が接続され、そのソース電極に前記第１のバイアス電流が供給される第３のＰＭＯＳトランジスタと、
   前記第３のＰＭＯＳトランジスタのドレイン電極にそのドレイン電極が接続され、そのソース電極が接地される第４のＮＭＯＳトランジスタと、
   を有し、
   前記第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのソース・ドレイン電流路に前記第１のバイアス電流が供給されることを特徴とする請求項１から６のいずれか一項に記載のＡ／Ｄコンバータ。
8. 入力電圧と基準電圧の差分電圧に応じた第１のバイアス電流が供給される複数の遅延セルが直列接続された第１の遅延セル列と、
   前記差分電圧に対して逆位相の差分電圧に応じた第２のバイアス電流が供給される、前記第１の遅延セル列の遅延セルと同数の遅延セルが直列接続された第２の遅延セル列と、
   前記第１の遅延セル列と前記第２の遅延セル列の信号伝播の遅延時間の差分値を符号化する符号化手段と、
   を備えるＡ／Ｄコンバータと、
   電源回路の出力電圧のフィードバック電圧を前記Ａ／Ｄコンバータの入力電圧として供給する手段と、
   前記Ａ／Ｄコンバータの出力信号により前記電源回路の出力電圧を制御する手段と、
   を具備することを特徴とする半導体集積回路。
9. 前記電源回路の出力電圧のフィードバック電圧と、前記基準電圧が供給される差動増幅回路を備え、前記差動増幅回路の第１の出力信号に応じて前記第１のバイアス電流を生成し、前記差動増幅回路の第２の出力信号に応じて前記第２のバイアス電流を生成することを特徴とする請求項８に記載の半導体集積回路。

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