JP2016219887A - 電圧制御発振器およびad変換器 - Google Patents
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Abstract
【課題】制御電圧が高周波信号であっても、低い消費電力で、制御電圧の変化に対する直線性がよい電流を出力でき、かつ、差動信号が入力できる電圧制御発振器を提供する。【解決手段】電圧制御発振器は、電圧電流変換器10と、第1リング発振器30と、第2リング発振器40とを備える。電圧電流変換器10は、第1制御電圧V1がゲート端子に入力される第1トランジスタM1と、第2制御電圧V2がゲート端子に入力される第2トランジスタM2と、M1に直列に接続され、ゲート端子がM1のドレイン端子に接続された第3トランジスタM3と、M2に直列に接続され、ゲート端子がM2のドレイン端子に接続された第4トランジスタM4と、M1のソース端子とM2のソース端子とを接続する抵抗13と、M1のドレイン端子にゲート端子が接続されている第5トランジスタM5と、M2のドレイン端子にゲート端子が接続されている第6トランジスタM6を備える。【選択図】図2
Description
本発明は、電圧電流変換器を備えた電圧制御発振器、および、その電圧制御発振器を備えたAD変換器に関する。
電圧制御発振器として、特許文献1などに開示されているように、定電流コントロール回路と、リングオシレータを備えた構成が公知である。この構成の電圧制御発振器は、制御電圧が定電流コントロール回路に入力され、定電流コントロール回路から、制御電圧に比例した電流がリングオシレータに出力される。
特許文献1に開示の定電流コントロール回路は、演算増幅器を備えている。この演算増幅器の非反転入力端子に制御電圧が入力され、出力端子はNチャンネルトランジスタのゲート端子に接続されている。このNチャンネルトランジスタとグランドの間に抵抗が設けられ、Nチャンネルトランジスタと抵抗との間の電圧が、演算増幅器の反転入力端子に入力される。
この構成により、抵抗に流れる電流は、制御電圧/抵抗で求められることになるので、定電流コントロール回路は、制御電圧に比例した電流をリングオシレータに出力できる。
また、AD変換器として、リング状に接続された複数の遅延要素を有する周回回路を備え、この周回回路を信号が周回した周回数と周回位置に対応した数値データをAD変換データとして出力するAD変換器が知られている(たとえば特許文献2)。
特許文献1に開示されている定電流コントロール回路は、演算増幅器を備えているので、制御電圧が高周波信号になると、出力電流が制御電圧に比例しなくなる恐れが生じる。定電流コントロール回路が出力する出力電流が制御電圧に比例しなくなると、電圧制御発振器が発振する発振信号は、制御電圧に対する直線性が低下する。
演算増幅器内の多くのトランジスタを高速で作動させれば、制御電圧が高周波信号であっても、出力電流を制御電圧に比例させることができる。しかし、演算増幅器内の多くのトランジスタを高速で作動させると、消費電力が増加してしまう。
また、特許文献1に開示の定電流コントロール回路はシングルエンド入力であるため、差動信号を扱おうとすると、定電流コントロール回路が2つ必要となる。なお、以下、本明細書では、特許文献1のように制御電圧が入力され、その制御電圧に比例した電流を出力する回路を、電圧電流変換器とする。
本発明は、この事情に基づいて成されたものであり、その目的とするところは、制御電圧が高周波信号であっても、低い消費電力で、制御電圧の変化に対する直線性がよい発振信号を出力でき、かつ、差動信号が入力できる電圧制御発振器、その電圧制御発振器を備えたAD変換器を提供することにある。
上記目的は独立請求項に記載の特徴の組み合わせにより達成され、また、下位請求項は、発明の更なる有利な具体例を規定する。特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
上記目的を達成するための電圧制御発振器に係る発明は、第1制御電圧、第2制御電圧が入力され、第1制御電圧に比例した電流および第2制御電圧に比例した電流を出力する電圧電流変換器(10、310、410、510)であって、
第1制御電圧がゲート端子に入力される第1トランジスタ(M1、M1P、M1U、M1D)と、
第2制御電圧がゲート端子に入力される第2トランジスタ(M2、M2P、M2U、M2D)と、
第1トランジスタに直列に接続され、かつ、ゲート端子が第1トランジスタのドレイン端子に接続された第3トランジスタ(M3、M3P、M3U、M3D)と、
第2トランジスタに直列に接続され、かつ、ゲート端子が第2トランジスタのドレイン端子に接続された第4トランジスタ(M4、M4P、M4U、M4D)と、
第1トランジスタのソース端子と、第2トランジスタのソース端子とを接続する抵抗(13)と、
第1トランジスタのドレイン端子にゲート端子が接続されている第5トランジスタ(M5、M5P、M5U、M5D)と、
第2トランジスタのドレイン端子にゲート端子が接続されている第6トランジスタ(M6、M6P、M6U、M6D)とを備えた電圧電流変換器と、
リング状に結合された複数の遅延要素(32)を備え、電圧電流変換器が第1制御電圧を変換した電流である第1出力電流に基づいて発振する第1リング発振器(30、33)と、
リング状に結合された複数の遅延要素(42)を備え、電圧電流変換器が第2制御電圧を変換した電流である第2出力電流に基づいて発振する第2リング発振器(40、43)とを備えている。
第1制御電圧がゲート端子に入力される第1トランジスタ(M1、M1P、M1U、M1D)と、
第2制御電圧がゲート端子に入力される第2トランジスタ(M2、M2P、M2U、M2D)と、
第1トランジスタに直列に接続され、かつ、ゲート端子が第1トランジスタのドレイン端子に接続された第3トランジスタ(M3、M3P、M3U、M3D)と、
第2トランジスタに直列に接続され、かつ、ゲート端子が第2トランジスタのドレイン端子に接続された第4トランジスタ(M4、M4P、M4U、M4D)と、
第1トランジスタのソース端子と、第2トランジスタのソース端子とを接続する抵抗(13)と、
第1トランジスタのドレイン端子にゲート端子が接続されている第5トランジスタ(M5、M5P、M5U、M5D)と、
第2トランジスタのドレイン端子にゲート端子が接続されている第6トランジスタ(M6、M6P、M6U、M6D)とを備えた電圧電流変換器と、
リング状に結合された複数の遅延要素(32)を備え、電圧電流変換器が第1制御電圧を変換した電流である第1出力電流に基づいて発振する第1リング発振器(30、33)と、
リング状に結合された複数の遅延要素(42)を備え、電圧電流変換器が第2制御電圧を変換した電流である第2出力電流に基づいて発振する第2リング発振器(40、43)とを備えている。
また、AD変換器に係る発明は、本発明の電圧制御発振器と、
第1リング発振器を信号が周回した回数、および第1リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をAD変換データとして出力する第1符号化回路(150)と、
第2リング発振器を信号が周回した回数、および第2リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をAD変換データとして出力する第2符号化回路(160)とを備えている。
第1リング発振器を信号が周回した回数、および第1リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をAD変換データとして出力する第1符号化回路(150)と、
第2リング発振器を信号が周回した回数、および第2リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をAD変換データとして出力する第2符号化回路(160)とを備えている。
本発明によれば、第1トランジスタのソース電圧は第1制御電圧に応じて変化し、第2トランジスタのソース電圧は第2制御電圧に応じて変化する。抵抗は、第1トランジスタのソース端子と、第2トランジスタのソース端子とを接続しているので、抵抗には、第1トランジスタのソース電圧と、第2トランジスタのソース電圧との電圧差に応じた電流が流れる。したがって、抵抗には、第1制御電圧と第2制御電圧との電圧差に応じた電流が流れることになる。この抵抗に流れる電流により、第3トランジスタ、第4トランジスタに流れる電流が変化する。したがって、第3トランジスタ、第4トランジスタに流れる電流は、第1制御電圧と第2制御電圧との電圧差に応じて変化することになる。そこで、第3トランジスタ、第4トランジスタに流れる電流を取り出せば、第1制御電圧、第2制御電圧に応じた電流を取り出すことができる。
取り出される電流は、第1制御電圧と第2制御電圧との電圧差により定まり、この電圧差の変化に対応して直線的に変化する。また、電圧差は、制御電圧の周波数の影響を受けにくい。したがって、この電圧電流変換器は、制御電圧が高周波信号であっても、制御電圧の変化に対する直線性がよい電流を出力できる。第1リング発振器は、電圧電流変換器が、第1制御電圧を変換した電流である第1出力電流に基づいて発振し、第2リング発振器は、電圧電流変換器が、第2制御電圧を変換した電流である第2出力電流に基づいて発振する。したがって、制御電圧の変化に対する直線性がよい発振信号を出力できる。
また、電圧電流変換器が備えるトランジスタは4つであることから、低い消費電力で、制御電圧に応じた電流を出力することができる。
さらに、第1制御電圧、第2制御電圧、2つの制御電圧が入力されることから、差動信号を入力することもできる。
<第1実施形態>
以下、本発明の実施形態を図面に基づいて説明する。図1に示すように、第1実施形態の電圧制御発振器1は、電圧電流変換器10と、第1リング発振器30と、第2リング発振器40とを備える。
以下、本発明の実施形態を図面に基づいて説明する。図1に示すように、第1実施形態の電圧制御発振器1は、電圧電流変換器10と、第1リング発振器30と、第2リング発振器40とを備える。
(電圧制御発振器1の概要)
電圧電流変換器10には、第1制御電圧V1と第2制御電圧V2が入力される。これら第1制御電圧V1と第2制御電圧V2は、互いに差動関係にある電圧信号である。電圧電流変換器10は、第1制御電圧V1の変化に比例して変化する第1出力電流I1を出力するとともに、第2制御電圧V2の変化に比例して変化する第2出力電流I2を出力する。
電圧電流変換器10には、第1制御電圧V1と第2制御電圧V2が入力される。これら第1制御電圧V1と第2制御電圧V2は、互いに差動関係にある電圧信号である。電圧電流変換器10は、第1制御電圧V1の変化に比例して変化する第1出力電流I1を出力するとともに、第2制御電圧V2の変化に比例して変化する第2出力電流I2を出力する。
第1出力電流I1は第1リング発振器30に入力され、第2出力電流I2は第2リング発振器40に入力される。これら第1リング発振器30と第2リング発振器40は同じ構成である。第1リング発振器30は、第1出力電流I1の大きさに応じた発振周波数の第1発振信号Rout1を出力し、第2リング発振器40は第2出力電流I2の大きさに応じた発振周波数の第2発振信号Rout2を出力する。
(電圧電流変換器10の構成)
図2に、電圧電流変換器10の回路構成を示す。電圧電流変換器10は、第1トランジスタM1、第2トランジスタM2を備える。これら第1トランジスタM1、第2トランジスタM2は、Nチャンネル型のMOSFETであり、互いに同じサイズ、同じ特性である。
図2に、電圧電流変換器10の回路構成を示す。電圧電流変換器10は、第1トランジスタM1、第2トランジスタM2を備える。これら第1トランジスタM1、第2トランジスタM2は、Nチャンネル型のMOSFETであり、互いに同じサイズ、同じ特性である。
第1トランジスタM1のドレイン端子は定電流源21に接続され、第2トランジスタM2のドレイン端子は定電流源22に接続されている。
電圧電流変換器10は、これら第1トランジスタM1、第2トランジスタM2、定電流源21、定電流源22の他に、第3トランジスタM3〜第6トランジスタM6、抵抗13、定電流源23、定電流源24を備えている。第3トランジスタM3〜第6トランジスタM6は、第1トランジスタM1、第2トランジスタM2と同様、Nチャンネル型のMOSFETであり、かつ、互いに同じサイズ、同じ特性である。定電流源21〜24は、共通の電源電圧VDDに接続されている。
第1トランジスタM1のソース端子は、第3トランジスタM3のドレイン端子に接続されており、第3トランジスタM3のドレイン端子はグランドに接続されている。したがって、定電流源21、第1トランジスタM1、第3トランジスタM3は、直列接続されている。
第1トランジスタM1のゲート端子に、第1制御電圧V1が印加される。この第1制御電圧V1は、オフセット電圧Voに、入力電圧Vinを加えた値である。
第5トランジスタM5は、ドレイン端子が定電流源23に接続されており、ソース端子がグランドに接続されている。これら第5トランジスタM5、定電流源23は、定電流源21、第1トランジスタM1、第3トランジスタM3に対して並列である。
また、第3トランジスタM3のゲート端子と、第1トランジスタM1のドレイン端子とが接続されている。換言すれば、第3トランジスタM3のドレイン端子は、第1トランジスタM1を介して、この第3トランジスタM3のゲート端子とダイオード接続されている。また、第3トランジスタM3のゲート端子は、第5トランジスタM5のゲート端子と接続されている。これにより、第3トランジスタM3、第5トランジスタM5は、第1カレントミラー回路11を構成している。
第2トランジスタM2、第4トランジスタM4、第6トランジスタM6の結合関係は、第1トランジスタM1、第3トランジスタM3、第5トランジスタM5と同じである。
詳しくは、第2トランジスタM2のソース端子は、第4トランジスタM4のドレイン端子に接続されており、第4トランジスタM4のソース端子はグランドに接続されている。したがって、定電流源22、第2トランジスタM2、第4トランジスタM4は、直列接続されている。
第2トランジスタM2のゲート端子に、第2制御電圧V2が印加される。この第2制御電圧V2は、オフセット電圧Vo−入力電圧Vinである。入力電圧Vinは高周波信号であり、第1制御電圧V1と第2制御電圧V2は、オフセット電圧Voに、差動関係にある入力電圧±Vinが加えられた信号である。したがって、第1制御電圧V1(=Vo+Vin)と第2制御電圧V2(=Vo+Vin)も差動関係にある信号である。
第6トランジスタM6は、ドレイン端子が定電流源24に接続されており、ソース端子がグランドに接続されている。これら第6トランジスタM6、定電流源24は、定電流源22、第2トランジスタM2、第4トランジスタM4に対して並列である。
また、第4トランジスタM4のゲート端子と、第2トランジスタM2のドレイン端子とが接続されている。換言すれば、第4トランジスタM4のドレイン端子は、第2トランジスタM2を介して、この第4トランジスタM4のゲート端子とダイオード接続されている。また、第4トランジスタM4のゲート端子は、第6トランジスタM6のゲート端子と接続されている。これにより、第4トランジスタM4、第6トランジスタM6は、第2カレントミラー回路12を構成している。
抵抗13は、一端が、第1トランジスタM1のソース端子と第3トランジスタM3のドレイン端子に接続され、他端が、第2トランジスタM2のソース端子と第4トランジスタM4のドレイン端子に接続されている。この抵抗13は固定抵抗である。
(電圧電流変換器10の作動)
このように構成された電圧電流変換器10の作動を説明する。第1トランジスタM1のゲート端子には第1制御電圧V1が印加されているので、第1トランジスタM1のソース電圧VSPは、第1制御電圧V1に応じた電圧だけ第1トランジスタM1のドレイン電圧VDPから低下した電圧となる。
このように構成された電圧電流変換器10の作動を説明する。第1トランジスタM1のゲート端子には第1制御電圧V1が印加されているので、第1トランジスタM1のソース電圧VSPは、第1制御電圧V1に応じた電圧だけ第1トランジスタM1のドレイン電圧VDPから低下した電圧となる。
同様に、第2トランジスタM2のゲート端子には第2制御電圧V2が印加されているので、第2トランジスタM2のソース電圧VSNは、第2制御電圧V2に応じた電圧だけ第2トランジスタM2のドレイン電圧VDNから低下した電圧となる。
したがって、抵抗13の両端間電圧は、第1制御電圧V1と第2制御電圧V2の差の電圧となる。すなわち、抵抗13に加えられる電圧は、V1−V2=Vo+Vin−(Vo−Vin)=2Vinとなる。抵抗13に加えられる電圧が2Vinとなることから、抵抗13の値をRS(Ω)とすると、抵抗13に流れる電流i0は、2Vin/RSとなる。
抵抗13は、第3トランジスタM3のドレイン端子と、第4トランジスタM4のドレイン端子に接続されていることから、第3トランジスタM3、第4トランジスタM4に流れる電流の変動成分もi0となる。
さらに、第1カレントミラー回路11、第2カレントミラー回路12が構成されていることから、第5トランジスタM5に流れる電流、第6トランジスタM6に流れる電流の変動成分もi0となる。また、第5トランジスタM5に流れる電流、第6トランジスタM6に流れる電流は互いに差動関係になる。
第5トランジスタM5のドレイン端子と定電流源23の間から出力される第1出力電流I1、第6トランジスタM6のドレイン端子と定電流源24の間から出力される第2出力電流I2も、変動成分がi0となり、かつ、互いに差動関係になる。
(リング発振器30、40の構成)
図3に第1リング発振器30、第2リング発振器40の構成を示す。第1リング発振器30、第2リング発振器40は、同じ構成であり、入力される電流が異なるのみである。また、これら第1リング発振器30、第2リング発振器40は公知の構成である。
図3に第1リング発振器30、第2リング発振器40の構成を示す。第1リング発振器30、第2リング発振器40は、同じ構成であり、入力される電流が異なるのみである。また、これら第1リング発振器30、第2リング発振器40は公知の構成である。
第1リング発振器30は、定電流源31と、遅延要素であるインバータ32がn個(nは奇数)、リング状に接続されたインバータリング部33とを備える。また、第1リング発振器30は、定電流源31とグランドとの間に接続されたトランジスタ34、各インバータ32の負電源端子とグランドとの間に接続されたトランジスタ35も備えている。これらのトランジスタ34、35は、Nチャンネル型のMOSFETであり、かつ、互いに同じサイズ、同じ特性である。
定電流源31には、インバータリング部33と同じ電源電圧VDDが供給される。第1出力電流I1は、定電流源31と、トランジスタ34のドレイン端子との間の点j1に入力される。よって、トランジスタ34のドレイン端子の電圧は、定電流源31を流れる電流と、第1出力電流I1との和に比例する電圧となる。また、トランジスタ34のドレイン端子とゲート端子とは接続されているので、トランジスタ34のゲート端子も、このトランジスタ34のドレイン端子と同じ電圧となる。
さらに、トランジスタ34のドレイン端子と、各インバータ32に接続されているトランジスタ35のゲート端子も接続されているので、トランジスタ35のゲート端子の電圧も、トランジスタ34のドレイン端子と同じ電圧となる。
このような構成により、第1出力電流I1の大きさに応じて、インバータ32の正負電源端子間の電圧が変化するので、第1リング発振器30は、第1出力電流I1の大きさに応じた発信周波数で発振する第1発振信号Rout1を出力する。
第2リング発振器40は、定電流源41と、遅延要素であるインバータ42がn個(nは奇数)、リング状に接続されたインバータリング部43、トランジスタ44、トランジスタ45を備える。これらは、それぞれ、第1リング発振器30の定電流源31、インバータ32、インバータリング部33、トランジスタ34、トランジスタ35と同じものである。また、第2出力電流I2は、定電流源41と、トランジスタ44のドレイン端子との間の点j2に入力される。
したがって、第2リング発振器40は、第2出力電流I2の大きさに応じた発信周波数で発振する第2発振信号Rout2を出力する。
ここで、第1出力電流I1、第2出力電流I2は、第1、第2制御電圧V1、V2の大きさに応じた電流であり、第1、第2制御電圧V1、V2は、オフセット電圧Voを中心として±Vinで変動する差動電圧である。したがって、図4に示すように、第1発振信号Rout1の周波数は、入力電圧Vinに反比例して低くなり、第2発振信号Rout2の周波数は、入力電圧Vinに比例して高くなる。また、入力電圧Vinが0であれば、第1発振信号Rout1の周波数と第2発振信号Rout2の周波数はともに同じ周波数f0となる。
(第1実施形態まとめ)
以上、説明した電圧制御発振器1が備える電圧電流変換器10は、4つのトランジスタM1〜M4により、第1、第2制御電圧V1、V2を第1出力電流I1、第2出力電流I2に変換する。このような少ない数のトランジスタにより電圧を電流に変換することができるので低消費電力である。
以上、説明した電圧制御発振器1が備える電圧電流変換器10は、4つのトランジスタM1〜M4により、第1、第2制御電圧V1、V2を第1出力電流I1、第2出力電流I2に変換する。このような少ない数のトランジスタにより電圧を電流に変換することができるので低消費電力である。
また、第1出力電流I1、第2出力電流I2は、第1制御電圧V1と第2制御電圧V2の電圧差に対応して直線的に変化する。また、この電圧差は、第1制御電圧V1、第2制御電圧V2の周波数の影響を受けにくい。したがって、第1出力電流I1、第2出力電流I2は、第1制御電圧V1、第2制御電圧V2が高周波信号であっても、それら第1制御電圧V1、第2制御電圧V2の変化に対する直線性がよい。
第1リング発振器30、第2リング発振器40は、この第1出力電流I1、第2出力電流I2を入力として、第1発振信号Rout1、第2発振信号Rout2を出力する。したがって、電圧制御発振器1は、第1制御電圧V1、第2制御電圧V2が高周波信号であっても、第1制御電圧V1、第2制御電圧V2の変化に対する周波数変化の直線性がよい発振信号Rout1、Rout2を出力できる。
また、本実施形態では、1つの電圧電流変換器10で、差動信号である第1制御電圧V1と第2制御電圧V2を、それぞれ第1出力電流I1、第2出力電流I2に変換することもできる。
<第2実施形態>
次に、第2実施形態を説明する。この第2実施形態以下の説明において、それまでに使用した符号と同一番号の符号を有する要素は、特に言及する場合を除き、それ以前の実施形態における同一符号の要素と同一である。また、構成の一部のみを説明している場合、構成の他の部分については先に説明した実施形態を適用できる。
次に、第2実施形態を説明する。この第2実施形態以下の説明において、それまでに使用した符号と同一番号の符号を有する要素は、特に言及する場合を除き、それ以前の実施形態における同一符号の要素と同一である。また、構成の一部のみを説明している場合、構成の他の部分については先に説明した実施形態を適用できる。
第2実施形態では、図5に示すAD変換器100を説明する。このAD変換器100は、図5に示すように、第1実施形態と同じ電圧電流変換器10を備える。さらに、AD変換器100は、第1リング発振器130、第2リング発振器140、第1符号化回路に相当する第1TADロジック回路150、第2符号化回路に相当する第2TADロジック回路160、減算器170を備える。
第1リング発振器130は、各インバータ32の出力が第1TADロジック回路150に入力される点が異なる以外は、第1実施形態の第1リング発振器30と同じ構成である。なお、最終段のインバータ32の出力は、第1実施形態の第1発振信号Rout1である。他のインバータ32の出力信号はRm(n)とする。
第2リング発振器140は、第1リング発振器130と同様の構成であり、各インバータ42の出力が第2TADロジック回路160に入力される点が異なる以外は、第1実施形態の第2リング発振器40と同じ構成である。なお、最終段のインバータ42の出力は、第1実施形態の第2発振信号Rout2である。他のインバータ32の出力信号はRm(n)とする。
第1TADロジック回路150は、公知のTADロジック回路であり、所定時間内にインバータリング部33を信号が周回した回数(以下、周回数)およびインバータリング部33内における信号の周回位置を検出する。そして、検出した周回数および周回位置に対応した数値を表すデジタルデータを、AD変換データDT1として出力する。なお、インバータリング部33内における信号の周回位置とは、インバータリング部33において、H信号およびL信号のうち、それまでとは反対の信号を出力したインバータ32の段数を意味する。
第2TADロジック回路160も、第1TADロジック回路150と同じ構成である。したがって、第2TADロジック回路160は、所定時間内にインバータリング部43を信号が周回した周回数および信号の周回位置を検出して、それら周回数および周回位置に対応した数値を表すデジタルデータを、AD変換データDT2として出力する。減算器170は、AD変換データDT1からAD変換データDT2を減算する。
図6は、第1TADロジック回路150の構成の具体例を示している。この第1TADロジック回路150は、特許文献2において、パルス周回回路を通過する信号の周回数および周回位置を検出する構成と同様の構成であり、パルスセレクタ151、エンコーダ152、カウンタ153、ラッチ回路154、減算器155を備える。
パルスセレクタ151は、インバータリング部33のインバータ32が出力する出力信号Rに基づいて、インバータリング部33内における信号の周回位置を検出して、その周回位置を表す信号をエンコーダ152に出力する。
エンコーダ152は、パルスセレクタ151から入力される信号に対応したデジタルデータを発生する。カウンタ153は、インバータリング部33の最終段に設けられたインバータ32の出力レベルの変化回数、すなわち、第1発振信号Rout1の反転回数をカウントし、カウントした回数を表すデジタルデータをラッチ回路154に出力する。カウントした回数は、インバータリング部33を信号が周回した回数を意味する。
ラッチ回路154は、カウンタ153から出力されるデジタルデータをラッチする。そして、ラッチしたデジタルデータを減算器155に出力する。ラッチ回路154とパルスセレクタ151には、所定時間毎にクロック信号CKが入力される。ラッチ回路154とパルスセレクタ151は、このクロック信号が入力されるごとに信号を出力する。
減算器155は、ラッチ回路154からのデジタルデータが上位ビット、エンコーダ152からのデジタルデータが下位ビットとして入力される。そして、ラッチ回路154からのデジタルデータと、エンコーダ152からのデジタルデータとから生成したデジタルデータから、前回、クロック信号CKが入力されてから、今回、クロック信号CKが入力されるまでの間のカウント数を表すデジタルデータをAD変換データDT1として出力する。第1発振信号Rout1が、第1制御電圧V1に応じて変化することから、AD変換データDT1も、第1制御電圧V1に応じて変化する。
第2TADロジック回路160の構成は、前述したように、第1TADロジック回路150と同じである。したがって、第2TADロジック回路160は、第2制御電圧V2に応じて変化するAD変換データDT2を出力する。
(第2実施形態まとめ)
この第2実施形態のAD変換器100は、第1実施形態の電圧電流変換器10を備えている。この電圧電流変換器10は、高周波信号であっても、低い消費電力で制御電圧V1、V2の変化に対する周波数変化の直線性がよい発振信号Rout1、Rout2を出力することができる。
この第2実施形態のAD変換器100は、第1実施形態の電圧電流変換器10を備えている。この電圧電流変換器10は、高周波信号であっても、低い消費電力で制御電圧V1、V2の変化に対する周波数変化の直線性がよい発振信号Rout1、Rout2を出力することができる。
したがって、第2実施形態のAD変換器100は、第1制御電圧V1、第2制御電圧V2が高周波信号であっても、低い消費電力で、第1制御電圧V1、第2制御電圧V2を精度よく表すAD変換データDT1、DT2を出力することができる。
また、AD変換データDT1と、AD変換データDT2は、差動関係にあることから、減算器170により減算されたデータは、それぞれのAD変換データDT1、DT2に対して2倍の分解能となる。
<第3実施形態>
図7に第3実施形態の電圧制御発振器200の構成を示す。この電圧制御発振器200は、第1実施形態と同じ電圧電流変換器10を備える。また、第1実施形態と同じ定電流源31、41、インバータリング部33、43も備える。第3実施形態でも、定電流源31、41は、電源電圧VDDに接続されている。
図7に第3実施形態の電圧制御発振器200の構成を示す。この電圧制御発振器200は、第1実施形態と同じ電圧電流変換器10を備える。また、第1実施形態と同じ定電流源31、41、インバータリング部33、43も備える。第3実施形態でも、定電流源31、41は、電源電圧VDDに接続されている。
第3実施形態では、インバータリング部33が請求項の第1リング発振器に相当し、インバータリング部43が請求項の第2リング発振器に相当する。これらインバータリング部33、43の配置は、第1実施形態とは異なる。第3実施形態では、インバータリング部33は定電流源31に直列、かつ、第5トランジスタM5に並列に接続されている。また、インバータリング部43は定電流源41に直列、かつ、第6トランジスタM6に並列に接続されている。
より詳しくは、インバータリング部33が備える各インバータ32の正電源端子に、定電流源31が出力する電流と、電圧電流変換器10が出力する第1出力電流I1とが合成された電流が入力される。また、インバータリング部43が備える各インバータ42の正電源端子に、定電流源41が出力する電流と、電圧電流変換器10が出力する第2出力電流I2とが合成された電流が入力される。なお、第3実施形態では、定電流源31は請求項の第1発振器用定電流源に相当し、定電流源41は請求項の第2発振器用定電流源に相当する。
このような構成でも、インバータリング部33、43が備える各インバータ32、42の正負電源端子間の電圧は、第1出力電流I1、第2出力電流I2の大きさに応じて変化する。したがって、第3実施形態でも、第1実施形態と同様の効果が得られる。
<第4実施形態>
図8に第4実施形態の電圧制御発振器300の構成を示す。この電圧制御発振器300は、電圧電流変換器310と、インバータリング部33、43を備える。電圧電流変換器310は、第1実施形態の電圧電流変換器10から、定電流源23、24を取り除いた構成である。
図8に第4実施形態の電圧制御発振器300の構成を示す。この電圧制御発振器300は、電圧電流変換器310と、インバータリング部33、43を備える。電圧電流変換器310は、第1実施形態の電圧電流変換器10から、定電流源23、24を取り除いた構成である。
この第4実施形態でも、インバータリング部33、43が、請求項の第1リング発振器、第2リング発振器に相当する。第4実施形態では、インバータリング部33、43は、第1実施形態では定電流源23、24が配置されていた位置に配置されている。
すなわち、第4実施形態では、インバータリング部33は、電源電圧VDDに接続され、第5トランジスタM5と直列、かつ、定電流源21、22と並列になっている。また、インバータリング部43は、電源電圧VDDに接続され、第6トランジスタM6と直列、かつ、定電流源21、22と並列になっている。
より詳しくは、インバータリング部33が備える各インバータ32の正電源端子は電源電圧VDDに接続され、負電源端子は第5トランジスタM5のドレイン端子に接続されている。また、インバータリング部43が備える各インバータ42の正電源端子は電源電圧VDDに接続され、負電源端子は第6トランジスタM6のドレイン端子に接続されている。
このような構成では、第5トランジスタM5を流れる電流が第1出力電流I1、第6トランジスタM6を流れる電流が第2出力電流I2となる。また、インバータ32、42の負電源端子の電圧は、第1出力電流I1、第2出力電流I2に応じて変化する。
したがって、第1出力電流I1の大きさに応じて、インバータ32の正負電源端子間の電圧が変化し、第2出力電流I2の大きさに応じて、インバータ42の正負電源端子間の電圧が変化する。
また、インバータ32は、第5トランジスタM5を駆動させる駆動電流により駆動し、インバータ42は、第6トランジスタM6を駆動させる駆動電流により駆動することになる。
第4実施形態でも、第1、第2出力電流I1、I2の大きさに応じてインバータ32、42の正負電源端子間の電圧が変化するので、第1実施形態と同様の効果が得られる。
<第5実施形態>
図9に第5実施形態の電圧制御発振器400の構成を示す。この電圧制御発振器400は、電圧電流変換器410と、インバータリング部33、43を備える。インバータリング部33、43は、請求項の第1リング発振器、第2リング発振器に相当する。
図9に第5実施形態の電圧制御発振器400の構成を示す。この電圧制御発振器400は、電圧電流変換器410と、インバータリング部33、43を備える。インバータリング部33、43は、請求項の第1リング発振器、第2リング発振器に相当する。
電圧電流変換器410は、いずれもPチャネル型のMOSFETである第1トランジスタM1P、第2トランジスタM2P、第3トランジスタM3P、第4トランジスタM4P、第5トランジスタM5P、第6トランジスタM6Pを備える。また、電圧電流変換器410は、抵抗13、定電流源21、22を備える。
第1トランジスタM1P〜第6トランジスタM6PがPチャネル型のMOSFETであることに伴い、第1トランジスタM1P〜第6トランジスタM6P、抵抗13、定電流源21、22の配置は、第4実施形態の電圧電流変換器310とは反対になっている。
また、インバータリング部33は第5トランジスタM5Pのドレイン端子とグランドとに接続され、インバータリング部43は第6トランジスタM6Pのドレイン端子とグランドとに接続されている。より詳しくは、インバータリング部33が備える各インバータ32の正電源端子は第5トランジスタM5Pのドレイン端子に接続され、負電源端子はグランドに接続されている。また、インバータリング部43が備える各インバータ42の正電源端子は第6トランジスタM6Pのドレイン端子に接続され、負電源端子はグランドに接続されている。
このような構成でも、第5トランジスタM5Pを流れる電流、第6トランジスタM6Pを流れる電流の大きさに応じて、インバータリング部33、43が備える各インバータ32、42の正負電源端子間の電圧が変化する。したがって、第5実施形態の構成でも第4実施形態と同様の効果が得られる。
<第6実施形態>
図10に第6実施形態の電圧制御発振器500の構成を示す。この電圧制御発振器500は、電圧電流変換器510と、インバータリング部33、43を備える。インバータリング部33、43は、請求項の第1リング発振器、第2リング発振器に相当する。
図10に第6実施形態の電圧制御発振器500の構成を示す。この電圧制御発振器500は、電圧電流変換器510と、インバータリング部33、43を備える。インバータリング部33、43は、請求項の第1リング発振器、第2リング発振器に相当する。
この電圧電流変換器510は、CMOS型であり、定電流源21、22がないことを除けば第5実施形態の電圧電流変換器410と同じ構成の上側回路511と、定電流源21、22がないことを除けば第4実施形態の電圧電流変換器310と同じ構成の下側回路512を備えている。
上側回路511は、上側第1トランジスタM1U〜上側第6トランジスタM6Uと、抵抗13を備える。上側第1トランジスタM1U〜上側第6トランジスタM6Uは、それぞれ電圧電流変換器410が備える第1トランジスタM1P〜第6トランジスタM6Pと同じであり、互いの接続関係も電圧電流変換器410と同じである。上側回路511が備える抵抗13には、上側第1トランジスタM1Uのソース電圧VSPUと、上側第2トランジスタM2Uのソース電圧VSNUの電圧差、および、抵抗13の抵抗値RSにより定まる電流が流れる。
下側回路512は、下側第1トランジスタM1D〜下側第6トランジスタM6Dと、抵抗13を備える。下側第1トランジスタM1D〜下側第6トランジスタM6Dは、それぞれ電圧電流変換器310が備える第1トランジスタM1〜第6トランジスタM6と同じであり、互いの接続関係も電圧電流変換器310と同じである。下側回路512が備える抵抗13には、下側第1トランジスタM1Dのソース電圧VSPDと、下側第2トランジスタM2Dのソース電圧VSNDの電圧差、および、抵抗13の抵抗値RSにより定まる電流が流れる。
また、上側第1トランジスタM1Uのドレイン端子と、下側第1トランジスタM1Dのドレイン端子が接続され、上側第2トランジスタM2Uのドレイン端子と、下側第2トランジスタM2Dのドレイン端子が接続されている。
また、上側第1トランジスタM1Uのゲート端子と、下側第1トランジスタM1Dのゲート端子に第1制御電圧V1が入力され、上側第2トランジスタM2Uのゲート端子と、下側第2トランジスタM2Dのゲート端子に第2制御電圧V2が入力されている。
インバータリング部33は、上側第5トランジスタM5Uと下側第5トランジスタM5Dの間において、それら上側第5トランジスタM5Uと下側第5トランジスタM5Dに直列に接続されている。インバータリング部43は、上側第6トランジスタM6Uと下側第6トランジスタM6Dの間において、それら上側第6トランジスタM6Uと下側第6トランジスタM6Dに直列に接続されている。
より詳しくは、インバータリング部33が備える各インバータ32の正電源端子に上側第5トランジスタM5Uのドレイン端子が接続され、負電源端子に下側第5トランジスタM5Dのドレイン端子が接続されている。また、インバータリング部43が備える各インバータ42の正電源端子に上側第6トランジスタM6Uのドレイン端子が接続され、負電源端子に下側第6トランジスタM6Dのドレイン端子が接続されている。
この第6実施形態の電圧電流変換器510は、定電流源21、22がない以外は第5、4実施形態の電圧電流変換器410、310と同じ構成である上側回路511、下側回路512を備えている。したがって、第4、5実施形態に比較して、同じ第1、第2制御電圧V1、V2が入力された場合において、インバータリング部33、43には、2倍の電流が流れることになる。したがって、第1発振信号Rout1、第2発振信号Rout2の発振周波数を高くすることができる。発振周波数を高くすることができると、この電圧制御発振器500をAD変換器に用いれば、分解能を高くすることができる。
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、次の変形例も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施できる。
<変形例1>
たとえば、第2実施形態のAD変換器100において、電圧電流変換器10の代わりに、第3〜第6実施形態の電圧制御発振器200、300、400、500を用いてもよい。
たとえば、第2実施形態のAD変換器100において、電圧電流変換器10の代わりに、第3〜第6実施形態の電圧制御発振器200、300、400、500を用いてもよい。
<変形例2>
インバータリング部33、43として、特許文献2にパルス周回回路のように、初段のインバータの前にNAND回路が接続され、このNAND回路にパルス信号が入力される構成を用いてもよい。
インバータリング部33、43として、特許文献2にパルス周回回路のように、初段のインバータの前にNAND回路が接続され、このNAND回路にパルス信号が入力される構成を用いてもよい。
<変形例3>
抵抗13を可変抵抗としてもよい。この場合、制御電圧V1、V2の値が大きくなるのに伴い、抵抗13の抵抗値を大きくする。抵抗値を大きくすれば、第1出力電流I1、第2出力電流I2を小さくすることができる。すなわち、抵抗値により、制御電圧V1、V2に対する出力電流I1、I2の大きさ、換言すれば、制御電圧V1、V2に対する出力電流I1、I2の感度を調整することができる。
抵抗13を可変抵抗としてもよい。この場合、制御電圧V1、V2の値が大きくなるのに伴い、抵抗13の抵抗値を大きくする。抵抗値を大きくすれば、第1出力電流I1、第2出力電流I2を小さくすることができる。すなわち、抵抗値により、制御電圧V1、V2に対する出力電流I1、I2の大きさ、換言すれば、制御電圧V1、V2に対する出力電流I1、I2の感度を調整することができる。
従来、AD変換器に入力される電圧が大きくなり過ぎないように、AD変換器の前段に可変ゲインアンプが備えられることがあった。しかし、抵抗13を可変抵抗として、抵抗13の抵抗値により制御電圧V1、V2に対する出力電流I1、I2の感度を調整すれば、AD変換器の前段に可変ゲインアンプを備えなくてもよい。なお、抵抗13の抵抗値を制御するためには、AD変換器の出力に応じて抵抗13の抵抗値を制御する制御部を備えればよい。
1:電圧制御発振器 10:電圧電流変換器 11:第1カレントミラー回路 12:第2カレントミラー回路 13:抵抗 21、22、23、24:定電流源 30:第1リング発振器 31:定電流源 32:インバータ 33:インバータリング部 34、35:トランジスタ 40:第2リング発振器 41:定電流源 42:インバータ 43:インバータリング部 44、45:トランジスタ 100:AD変換器 130:第1リング発振器 140:第2リング発振器 150:第1TADロジック回路 160:第2TADロジック回路 170:減算器 200:電圧制御発振器 300:電圧制御発振器 310:電圧電流変換器 400:電圧制御発振器 410:電圧電流変換器 500:電圧制御発振器 510:電圧電流変換器 I1:第1出力電流 I2:第2出力電流 M:トランジスタ Rout:発振信号 V:制御電圧
Claims (7)
- 第1制御電圧、第2制御電圧が入力され、前記第1制御電圧に比例した電流および前記第2制御電圧に比例した電流を出力する電圧電流変換器(10、310、410、510)であって、
前記第1制御電圧がゲート端子に入力される第1トランジスタ(M1、M1P、M1U、M1D)と、
前記第2制御電圧がゲート端子に入力される第2トランジスタ(M2、M2P、M2U、M2D)と、
前記第1トランジスタに直列に接続され、かつ、ゲート端子が前記第1トランジスタのドレイン端子に接続された第3トランジスタ(M3、M3P、M3U、M3D)と、
前記第2トランジスタに直列に接続され、かつ、ゲート端子が前記第2トランジスタのドレイン端子に接続された第4トランジスタ(M4、M4P、M4U、M4D)と、
前記第1トランジスタのソース端子と、前記第2トランジスタのソース端子とを接続する抵抗(13)と、
前記第1トランジスタのドレイン端子にゲート端子が接続されている第5トランジスタ(M5、M5P、M5U、M5D)と、
前記第2トランジスタのドレイン端子にゲート端子が接続されている第6トランジスタ(M6、M6P、M6U、M6D)とを備えた電圧電流変換器と、
リング状に結合された複数の遅延要素(32)を備え、前記電圧電流変換器が前記第1制御電圧を変換した電流である第1出力電流に基づいて発振する第1リング発振器(30、33)と、
リング状に結合された複数の遅延要素(42)を備え、前記電圧電流変換器が前記第2制御電圧を変換した電流である第2出力電流に基づいて発振する第2リング発振器(40、43)と、
を備えていることを特徴とする電圧制御発振器。 - 請求項1において、
前記第1制御電圧および前記第2制御電圧が差動信号であることを特徴とする電圧制御発振器。 - 請求項1または2において、
前記抵抗が可変抵抗であることを特徴とする電圧制御発振器。 - 請求項1〜3のいずれか1項において、
前記第5トランジスタと前記第1リング発振器が並列に配置され、
前記第6トランジスタと前記第2リング発振器が並列に配置され、
前記第1リング発振器を駆動する第1発振器用定電流源(31)と、
前記第2リング発振器を駆動する第2発振器用定電流源(41)とを備えていることを特徴とする電圧制御発振器。 - 請求項1〜3のいずれか1項において、
前記第5トランジスタと前記第1リング発振器が直列に配置され、
前記第5トランジスタを駆動する駆動電流により前記第1リング発振器が駆動し、
前記第6トランジスタと前記第2リング発振器が直列に配置され、
前記第6トランジスタを駆動する駆動電流により前記第2リング発振器が駆動することを特徴とする電圧制御発振器。 - 請求項1〜5のいずれか1項に記載の電圧制御発振器と、
前記第1リング発振器を信号が周回した回数、および前記第1リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をAD変換データとして出力する第1符号化回路(150)と、
前記第2リング発振器を信号が周回した回数、および前記第2リング発振器内における信号の周回位置を検出し、周回した回数および周回位置に対応した数値をAD変換データとして出力する第2符号化回路(160)とを備えていることを特徴とするAD変換器。 - 請求項6において、
前記第1符号化回路が出力したAD変換データと、前記第2符号化回路が出力したAD変換データとの差を算出する減算器(170)を備えることを特徴とするAD変換器。
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Families Citing this family (3)
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---|---|---|---|---|
US10050624B2 (en) * | 2016-05-18 | 2018-08-14 | Cavium, Inc. | Process-compensated level-up shifter circuit |
US9989927B1 (en) * | 2016-11-30 | 2018-06-05 | Silicon Laboratories Inc. | Resistance-to-frequency converter |
CN111459219A (zh) * | 2020-02-20 | 2020-07-28 | 南京麦澜德医疗科技有限公司 | 一种双向恒流源电路及控制方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5451901A (en) * | 1994-07-01 | 1995-09-19 | Cirrus Logic Inc. | Transconductance amplifiers and exponential variable gain amplifiers using the same |
US20030219111A1 (en) * | 2002-05-21 | 2003-11-27 | Frey Douglas R. | Integrated driver circuitry |
JP2007104475A (ja) * | 2005-10-06 | 2007-04-19 | Denso Corp | A/d変換方法及び装置 |
JP2012222662A (ja) * | 2011-04-11 | 2012-11-12 | Olympus Corp | A/d変換回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3064644B2 (ja) | 1992-03-16 | 2000-07-12 | 株式会社デンソー | A/d変換回路 |
JPH0621776A (ja) | 1992-07-01 | 1994-01-28 | Sanyo Electric Co Ltd | 電圧制御型発振回路 |
JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Otaおよびバイポーラマルチプライヤ |
CA2298310C (en) * | 2000-02-09 | 2003-07-29 | James A. Cherry | Low-voltage transconductance amplifier/filters |
US7795973B2 (en) * | 2008-10-13 | 2010-09-14 | Gigle Networks Ltd. | Programmable gain amplifier |
US8542138B2 (en) * | 2011-01-28 | 2013-09-24 | The Regents Of The University Of California | Ring oscillator delta sigma ADC modulator with replica path nonlinearity calibration |
GB2502557B8 (en) * | 2012-05-30 | 2015-10-21 | Cirrus Logic Int Semiconductor Ltd | Analogue-to-digital converter |
-
2015
- 2015-05-14 JP JP2015099400A patent/JP2016219887A/ja active Pending
-
2016
- 2016-05-10 US US15/150,663 patent/US9577661B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5451901A (en) * | 1994-07-01 | 1995-09-19 | Cirrus Logic Inc. | Transconductance amplifiers and exponential variable gain amplifiers using the same |
US20030219111A1 (en) * | 2002-05-21 | 2003-11-27 | Frey Douglas R. | Integrated driver circuitry |
JP2007104475A (ja) * | 2005-10-06 | 2007-04-19 | Denso Corp | A/d変換方法及び装置 |
JP2012222662A (ja) * | 2011-04-11 | 2012-11-12 | Olympus Corp | A/d変換回路 |
Also Published As
Publication number | Publication date |
---|---|
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