JP2006303753A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】低コストで低電圧高速動作が可能なＩ／Ｏ回路を備えた半導体集積回路装置を提供する。
【解決手段】Ｉ／Ｏ回路において、Ｉ／Ｏ電圧ｖｃｃ（例えば３．３Ｖ）をｖｃｃ＿１８（例えば１．８Ｖ）へ低電圧化した場合に、速度劣化を引き起こす部分が、レベル変換部と、メインの大型バッファを駆動するためのプリバッファ部分であることに着目し、レベルアップコンバータＬＵＣとプリバッファＰＢＦの回路に高電圧（電圧ｖｃｃ）を印加することにより、低コストで低電圧高速動作が可能なＩ／Ｏ回路を実現する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に携帯機器向けシステムＬＳＩ又はマイクロプロセッサ等の半導体集積回路装置に適用して有効な技術に関する。
本発明者が検討した技術として、例えば、携帯機器向けシステムＬＳＩ又はマイクロプロセッサ等の半導体集積回路装置においては、以下の技術が考えられる。
近年の携帯機器においてはＩ／Ｏ（入出力）電圧の多様化が進んでいる。より低消費電力を求めるための低電圧化と、既存の資産を有効に活用するために従来からの高電圧で動作するインターフェースを使用するためである。低電圧化に関しては、特に汎用的な記憶素子であるランダム・アクセス・メモリ（ＤＲＡＭ）のインターフェース部に対しての低電力化志向が強く、これが低電圧Ｉ／Ｏの標準化を牽引している。例えば、携帯機器においては、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭなどのインターフェース電圧は現在の業界標準である３．３Ｖと比較して低電圧な１．８Ｖ が標準となりつつある。
一方、従来からのインターフェースを保持することも重要である。着脱可能な不揮発メモリ（フラッシュ等）などは高電圧（３．３Ｖ）で動作するように設計され、このインターフェース仕様も業界で標準化されているからである。このような従来型のインターフェースは製品世代の異なる様々な機種に対して採用されており、量産効果によるコスト低減のメリットがある。したがって、このような従来からのＩ／Ｏも引き続き使用し続ける要望が高い。
したがって、コストと低電力を考えた場合、ＬＳＩに搭載されるすべてのＩ／Ｏ回路（入出力回路）の電源を単一化する（例えば１．８Ｖ電圧に統一する）ことは現段階ではきわめて難しい。
ところで、これまでは、低電圧（１．８Ｖ）系のＩ／Ｏはあまり高速動作の要求がなかった。そのため、１．８Ｖ系のＩ／Ｏは標準的な電圧（例えば３．３Ｖ）で動作させることを前提としたトランジスタを低電圧（１．８Ｖ）動作させて使用することが可能であった。しかし、最近の携帯機器ではアプリケーションの機能が充実し、多量のデータを高速に転送する必要性が高まってきている。そのため、低電圧動作のＩ／Ｏにおいても高速化の要求は高まり、今後は１．８Ｖ系のＩ／Ｏの高速化が必須となる。
米国特許第５９６９５４２号明細書 特開２００３−１５２０９６号公報
ところで、前記のような技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
現在主流のＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）用ＬＳＩは、ＣＰＵなどの論理回路を構成するトランジスタへの供給電圧であるコア電圧（例えば１．２Ｖ）と、外部機器と合わせるためのＩ／Ｏ電圧（例えば３．３Ｖ）で動作させることを前提として、ＭＩＳＦＥＴのゲート絶縁膜厚を２種類として設計される。このような設計上の境界条件の下で１．８ＶのＩ／Ｏを設計する場合、上記３．３Ｖ用のＭＩＳＦＥＴを用いて１．８Ｖ動作させることが考えられる。この場合、ＭＩＳＦＥＴの飽和電流Ｉｄｓがゲート電圧Ｖｇとしきい値電圧Ｖｔｈの差の２乗に比例する（Ｉｄｓ∝（Ｖｇ−Ｖｔｈ）２）という、いわゆるＭＩＳＦＥＴの電流−電圧関係から明らかなように、３．３Ｖ動作時の飽和電流と１．８Ｖ動作時の飽和電流には、Ｖｔｈ＝０．７Ｖと仮定する場合に、約６倍程度の差が生じ、遅延時間（Ｔｐｄ）に換算すると、遅延時間が電源電圧Ｖとゲート容量Ｃの積をＩｄｓで除した商（Ｔｐｄ≒Ｃ×Ｖ／Ｉｄｓ）であることから、およそ３倍程度遅くなることがわかる。したがって、３．３Ｖ用のトランジスタを用いて１．８Ｖでの高速動作は難しい。
１．８Ｖ動作を高速化するために、３．３Ｖ用のＭＩＳＦＥＴを、インプラ工程の追加による低いしきい値のＭＩＳＦＥＴを用いて設計することも考えられるが、低いしきい値ＭＩＳＦＥＴをレベル変換回路からプリバッファ、メインバッファに到る、低電力用Ｉ／Ｏ回路全体に使用するとリーク電流量が増大し、携帯機器で必須となる低電力性が失われてしまうデメリットが発生する。
また、１．２Ｖで動作する論理回路用のＭＩＳＦＥＴを用いて１．８Ｖ動作のＩ／Ｏを設計する方法も考えられる。これは特許文献１に記載される例がある。この文献の場合、１．８Ｖデバイスを用いて２．５ＶのＩ／Ｏを構成することが開示されている。 ＭＩＳＦＥＴにかかる最大印加電圧を緩和する耐圧緩和技術を利用する。しかし、このような例を応用し、1．２Ｖ用のＭＩＳＦＥＴにて１．８ＶのＩ／Ｏ回路を構築する場合、１．２Ｖ用のＭＩＳＦＥＴはいわゆるスケーリング則により一般的にしきい値が低く設定せざるを得ないため、リーク電流の増大という課題がある。さらに、静電破壊に対する対策（ＥＳＤ対策）も新規に実施しなくてはならず、追加の工数及びコストがかかってしまう。
上記の例は、ＬＳＩの製造プロセス及びマスク枚数に対して打撃の少ない方法であるが、この点を意識しなくても良い場合は、ゲート絶縁膜厚の異なる複数のＭＩＳＦＥＴを用いて構成する方法もある。１．８Ｖで電流が多くとれるようなゲート絶縁膜厚にて設計されたＭＩＳＦＥＴを使用すると、ＭＩＳＦＥＴのオン電流は、ゲート絶縁膜厚の逆数に比例する関係があるため、このような特別のＭＩＳＦＥＴを追加できれば高速化が達成できる。この場合、リーク電流は問題とならないが、ゲート絶縁膜厚を３種類作成するために、製造プロセスの複雑化とマスク枚数の増大や品質管理の工数増大は避けられず、製造コストが増加してしまう。
携帯機器をはじめとする民生機器は、競合他社との競争に勝ち抜くために、コスト意識が高い製品である。したがって、ＳｏＣ用のＬＳＩを製造する際のデバイス種類を絞り、使用するマスク数を削減させ、プロセスステップを簡易化することが望まれている。したがって、携帯機器向けのＩ／Ｏ回路としては、低コストな１．８Ｖ高速Ｉ／Ｏを３．３Ｖ用のトランジスタを用いて設計することが課題である。
そこで、本発明の目的は、低コストで低電圧高速動作が可能なＩ／Ｏ回路を備えた半導体集積回路装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明では、Ｉ／Ｏ回路でＩ／Ｏ電圧ｖｃｃが低電圧化した場合に、速度劣化を引き起こす部分が、レベル変換部と、メインの大型バッファを駆動するためのプリバッファ部分であることに着目し、この部分の回路に高電圧を印加することで前記課題である低コストで低電圧高速動作Ｉ／Ｏを実現させる。
すなわち、本発明による半導体集積回路装置は、第１の電源電圧で動作する回路と、 前記第１の電源電圧より高い第２の電源電圧で動作する出力回路を有する半導体集積回路装置であって、前記第１の電源電圧で動作する回路から前記第２の電源電圧で動作する出力回路への信号伝達に際し、前記第２の電源電圧より高い第３の電源電圧へ信号電圧振幅を一度増幅し、その後、前記第２の電源電圧の振幅を持った信号に変換する手段を有することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、Ｉ／Ｏ回路を備えた半導体集積回路装置において、低コストで低電圧高速動作が可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は本発明の一実施の形態による半導体集積回路装置の主たる構成を示す図である。本実施の形態は、ＬＳＩ（半導体集積回路装置）内部の論理回路からＬＳＩ外部へ信号を送出するための出力バッファにおいて、まず、インターフェース部に使用される電源電圧よりも高い電圧振幅の信号に変換し、その後、インターフェース用電源電圧振幅に変換することが特徴である。
図１には、ＬＳＩ内部のＣＰＵなどの論理回路（ロジック部）ＬＧＣで使用する電源ｖｄｄ（例えば１．２Ｖ、第１の電源電圧）と、標準インターフェース用電源ｖｃｃ（例えば３．３Ｖ、第３の電源電圧）と、低電圧インターフェース用電源ｖｃｃ＿１８（例えば１．８Ｖ、第２の電源電圧）が供給されたＬＳＩを示した。１．８Ｖのインターフェース信号がＬＳＩへ入力され、その信号が内部の論理で処理されてＬＳＩから出力される経路をブロック図で示してある。入力パッドＰＡＤ＿Ｉから入力された信号は、入力バッファＩＢＦを経由してＩ／Ｏ（入出力）電圧（１．８Ｖ）から論理回路の電源ｖｄｄへの信号レベル変換回路（レベルダウンコンバータＬＤＣ）を介して内部の論理回路ＬＧＣへ伝達される。
一方、論理回路ＬＧＣから外部への信号は、論理回路の電源電圧ｖｄｄからＩ／Ｏ用の電源ｖｃｃ＿１８に信号レベルを変換する必要がある。その際、本実施の形態の特徴は、いったん、レベルアップコンバータＬＵＣで、より高電圧であるｖｃｃレベルに信号振幅を増幅し、その後、その信号をプリバッファＰＢＦで増幅し、最終段のメインバッファＭＢＦにてインターフェース電圧ｖｃｃ＿１８に変換して送出することである。これにより動作速度の劣化を生じていたレベル変換部とプリバッファ部を高速に動作させることができるため、高耐圧ＭＩＳＦＥＴを用いながらも低電圧で高速動作が可能となる。ここで使用するレベル変換回路は、例えば、特許文献２に記載のレベル変換回路を使用すれば実現できる。
また、レベルアップコンバータＬＵＣを低電圧ｖｃｃ＿１８用Ｉ／Ｏと高電圧ｖｃｃ用Ｉ／Ｏで共用できることは、レベル変換回路の再設計が不要となるため、設計工数が削減できる効果もある。特許文献２に記載のレベルアップコンバータはより低電圧（１Ｖ以下）の信号振幅を高電圧（３．３Ｖ）振幅へ高速に変換させる回路であり、構造が多少複雑であるため、レベルアップコンバータをすべてのＩ／Ｏ回路（入出力回路）で共用できれば設計コストが削減できる効果がある。
ところで、本実施の形態は、信号振幅をｖｄｄ電源レベルからｖｃｃ＿１８電源レベルへ変換する際に、途中、レベル変換飽回路及びプリバッファにて信号振幅を昇圧して駆動させるため、消費電力の増加が懸念される。しかし、一般的なＩ／Ｏ回路では、そのＩ／Ｏ回路が駆動する負荷が、内部のトランジスタのゲート容量などに比べて桁違いに大きいため問題にならない。例えば、仕様で外部の出力負荷ＣＬが１５ｐＦと非常に大きなものが規定されている。一方、Ｉ／Ｏ回路のゲートは高々１００μｍ程度であり、その容量は数百ｆＦ程度である。したがって、消費電力は最終段のメインバッファＭＢＦにより負荷容量ＣＬを充放電する電力が支配的であり、レベルアップコンバータＬＵＣ及びプリバッファＰＢＦで消費される電力は無視できるレベルであることが分かる。
また、リーク電流に関しても無視できるレベルにある。それは、リーク電流はドレイン・ソース間電圧に比例する傾向があるため１．８Ｖ印加時に比べて増大するが、もともと、高耐圧ＭＩＳＦＥＴはしきい値が高めに設定されているため、ＳｏＣチップ全体のリーク電流を考慮した場合に無視できる量になるからである。
さらに、本実施の形態は、低電圧用のＩ／Ｏ回路と高電圧用のＩ／Ｏ回路で、レベルアップコンバータとプリバッファを共用するため、Ｉ／Ｏ回路の特性を決めるレベルアップコンバータとプリバッファの構成がほぼ最終段の電圧に依存せず決められることにある。そのため、特性の粗調整及びある程度の微調整を１種類の電圧仕様（例えば高電圧の３．３Ｖの場合、これからのマージンとして、例えば１０％減を見込んだ電圧値である３Ｖ）のみで実施できる。そのため、安定した性能を短ＴＡＴかつ低コストで実現できる効果もある。
したがって、本実施の形態による半導体集積回路装置によれば、レベル変換部とプリバッファ部を高電圧駆動することで、１．８ＶＩ／Ｏの動作速度が高速化できる。
また、レベル変換部とプリバッファ部が、３．３ＶＩ／Ｏと１．８ＶＩ／Ｏとで共通化でき、さらに印加電圧を共通の３．３Ｖとすれば、部品の共通化とセル特性の抽出が容易となる。
図１において、入力回路の接地電位と出力回路のレベル変換回路の接地電位が内部の論理回路と同じｖｓｓにしている。その理由は、出力回路のメインバッファＭＢＦが非常に大きなトランジスタで構成されるため、そのトランジスタがオン・オフすることで出力回路のプリバッファＰＢＦとメインバッファＭＢＦの接地電位ｖｓｓｃには大きなノイズが載る恐れがある。入力回路やレベル変換回路はこのようなノイズを取り込まないようにしておくと、動作速度の劣化や信号品質の向上などの効果がある。なお、このような状況が起こりえない製品がある場合には、入力回路やレベル変換回路にもＩ／Ｏ用の接地電位ｖｓｓｃを用いて設計することも可能である。
次に、出力側のＩ／Ｏ回路ＯＩＯＣの構成について述べる。図２は出力側のＩ／Ｏ回路ＯＩＯＣの構成を示したものである。図２（ａ）は出力側のＩ／Ｏ回路ＯＩＯＣの概略であり、図２（ｂ）はそのトランジスタの各端子の電源を示したものである。
まず図２（ａ）を用いて出力側のＩ／Ｏ回路ＯＩＯＣの概略を説明する。レベルアップコンバータＬＵＣは信号振幅を増加させる機能を持った回路であり、内部の論理回路で使用するｖｄｄ電源と高電位であるｖｃｃ電源とを印加して動作させる。プリバッファＰＢＦは高電圧ｖｃｃで駆動する。
最終段のメインバッファＭＢＦはインターフェース電源であるｖｃｃ＿１８電源で駆動される。図２には、このメインバッファＭＢＦの構成として、Ｐ型ＭＩＳＦＥＴの基板端子がｖｃｃに、ソース端子をｖｃｃ＿１８に接続された例を示した。また、そのＰ型ＭＩＳＦＥＴのしきい値電圧を小さく設定した場合を記した。
ここでは図示しないが、メインバッファＭＢＦのＰ型ＭＩＳＦＥＴとして、しきい値電圧の小さいＭＩＳＦＥＴを用いずに構成する場合は、ゲート幅Ｗを大きくとることによって、このＰ型ＭＩＳＦＥＴの駆動電流を確保するようにすればよい。
しかし、一般的なプロセスにおいてはミックスド・シグナルを扱うアナログ用のトランジスタが設定される場合が多く、その多くの場合で、そのトランジスタはしきい値電圧の小さいＭＩＳＦＥＴで構成される。そのため、このようなＭＩＳＦＥＴを用いるとプロセスステップ数とマスク枚数を増やすことなく高速な低電圧Ｉ／Ｏ回路が実現できるため、ここでは主に、その実施形態を説明する。
図２（ｂ）は、図２（ａ）で示したプリバッファＰＢＦとメインバッファＭＢＦの回路図である。一般的に、Ｉ／Ｏ回路はイネーブル信号や駆動倍力切り替え信号などがあり複雑であるが、ここでは最もシンプルな増幅回路としてのインバータで説明する。インバータ以外の複雑な機能を持ったＩ／Ｏ回路にも本実施の形態は適用できる。
プリバッファＰＢＦはｖｃｃ印加を想定したＭＩＳＦＥＴで構成されており、そのしきい値電圧もｖｃｃが供給される回路の標準的なもので設計されている。
一方、メインバッファＭＢＦのＮ型ＭＩＳＦＥＴはプリバッファと同様のＭＩＳＦＥＴを用いるが、Ｐ型ＭＩＳＦＥＴはＭＩＳＦＥＴのチャネルのインプラントを変更し、いわゆるＭＩＳＦＥＴのしきい値電圧を小さくしたＭＩＳＦＥＴを用いる。このＰ型ＭＩＳＦＥＴは基板電極ＶＢの電位がｖｃｃであり、ソース電極ＶＳがｖｃｃ＿１８であるため、基板バイアス効果が発生する。また、この前段のプリバッファＰＢＦは動作電圧がｖｃｃであるため、その出力はハイ出力状態がｖｃｃレベルとなる。したがって、メインバッファＭＢＦのＰ型ＭＩＳＦＥＴがオフする条件（Ｐ型ＭＩＳＦＥＴのゲート電圧がｖｃｃの場合）においては、基板バイアス効果とともにいわゆるネガティブゲート電圧効果（ここではＰ型ＭＩＳＦＥＴなので、ゲート電圧がソース電圧より高い値であるため強くオフする）と相乗して低リーク化が可能である。
図３は、図２に示した出力側のＩ／Ｏ回路の動作波形図である。内部の論理回路ＬＧＣからの出力ノードｎｄ１はｖｄｄ電圧の振幅を有し、時刻Ｔ１でロウレベル（ｖｓｓレベル）からハイレベル（ｖｄｄレベル）へ遷移する場合を説明する。以後、ここでの遷移の定義は、信号が振幅の半値を横切る時刻とする。ノードｎｄ１はその後レベルアップコンバータＬＵＣに入力され、そこで信号振幅をｖｃｃレベルに変換される。レベルアップ回路の遅延時間があるので、レベルアップ回路の出力ノードｎｄ２は時刻Ｔ２でロウレベル（ｖｓｓｃレベル）からハイレベル（ｖｃｃレベル）へ遷移する。この例は、バッファ型のレベルアップコンバータを想定したため、ノードｎｄ１とノードｎｄ２の論理が一致しているが、インバータ型のレベルアップコンバータを用いる場合は、論理が反転することを除けば同じような信号レベル変換が実施される。その後、ノードｎｄ２はプリバッファＰＢＦへ入力され、メインバッファＭＢＦを駆動するのに十分な駆動力まで駆動力の増幅がなされる。プリバッファＰＢＦもｖｃｃ電源で動作させるため、プリバッファＰＢＦの出力ノードｎｄ３の信号振幅はノードｎｄ２と同じｖｃｃ電源の振幅である。この例ではプリバッファＰＢＦの遅延量を考慮して時刻Ｔ３でロウレベル（ｖｓｓｃレベル）からハイレベル（ｖｃｃレベル）へ遷移する場合を示した。その後、ノードｎｄ３はメインバッファＭＢＦに入力され、メインバッファＭＢＦは出力パッドＰＡＤ＿Ｏを通じて外部の高負荷を駆動する。メインバッファＭＢＦはｖｃｃ＿１８電源で駆動されるため、出力ノードｎｄ４の振幅はｖｃｃ＿１８電源の振幅となる。また、この例では外部の負荷が大きいためメインバッファＭＢＦの出力波形が鈍っている様子を示し、時刻Ｔ４でロウレベル（ｖｓｓｃレベル）からハイレベル（ｖｃｃ＿１８レベル）へ変化する例を示した。
次に、時刻Ｔ５でハイレベル（ｖｄｄレベル）からロウレベル（ｖｓｓレベル）へ遷移する場合を説明する。ノードｎｄ１はその後レベルアップコンバータＬＵＣに入力され、そこで信号振幅をｖｃｃレベルに変換される。レベルアップ回路の遅延時間があるので、レベルアップ回路の出力ノードｎｄ２は時刻Ｔ６でハイレベル（ｖｃｃレベル）からロウレベル（ｖｓｓｃレベル）へ遷移する。この例はバッファ型のレベルアップコンバータを想定したため、ノードｎｄ１とノードｎｄ２の論理が一致しているが、インバータ型のレベルアップコンバータを用いる場合は、論理が反転することを除けば同じような信号レベル変換が実施される。その後、ノードｎｄ２はプリバッファＰＢＦへ入力され、メインバッファＭＢＦを駆動するのに十分な駆動力まで駆動力の増幅がなされる。プリバッファＰＢＦもｖｃｃ電源で動作させるため、プリバッファＰＢＦの出力ノードｎｄ３の信号振幅はノードｎｄ２と同じｖｃｃ電源の振幅である。この例ではプリバッファＰＢＦの遅延量を考慮して時刻Ｔ７でハイレベル（ｖｃｃレベル）からロウレベル（ｖｓｓｃレベル）へ遷移する場合を示した。その後、ノードｎｄ３はメインバッファＭＢＦに入力され、メインバッファＭＢＦは出力パッドＰＡＤ＿Ｏを通じて外部の高負荷を駆動する。メインバッファＭＢＦはｖｃｃ＿１８電源で駆動されるため、出力ノードｎｄ４の振幅はｖｃｃ＿１８電源の振幅となる。また、この例では外部の負荷が大きいためメインバッファＭＢＦの出力は鈍った例を示し、時刻Ｔ８でハイレベル（ｖｃｃ＿１８レベル）からロウレベル（ｖｓｓｃレベル）へ変化する例を示した。
図４は、本実施の形態で使用するＭＩＳＦＥＴの例をその断面図と共に示したものである。ここで、ＶＧはゲート電極、ＶＤはドレイン電極、ＶＳはソース電極、ＶＢは基板電極を示す。この図には、ゲート電極のシンボルが線分で示された、ゲート絶縁膜厚の薄いＭＩＳＦＥＴと、ゲート電極が四角いボックスで示されたゲート絶縁膜厚の厚いＭＩＳＦＥＴを、Ｎ型とＰ型、しきい値電圧の大小で分類して表示した。
内部の論理回路で使用されるＭＩＳＦＥＴのゲート絶縁膜厚は、例えば２ｎｍ程度の厚さで設計されるのに対し、Ｉ／Ｏ回路で用いられるゲート絶縁膜厚の厚いＭＩＳＦＥＴは、内部論理回路のＭＩＳＦＥＴのＳゲート絶縁膜厚よりも厚く、例えば６〜７ｎｍ程度の厚さで設計されている。
ＴＮＳ−ＮＭＩＳＦＥＴは内部の論理回路で用いられる薄膜標準しきい値電圧Ｎ型ＭＩＳＦＥＴで、ＴＮＳ−ＰＭＩＳＦＥＴは薄膜標準しきい値電圧Ｐ型ＭＩＳＦＥＴである。
ＴＮＬ−ＮＭＩＳＦＥＴは内部の論理回路で用いられる薄膜低しきい値電圧Ｎ型ＭＩＳＦＥＴで、ＴＮＬ−ＰＭＩＳＦＥＴは薄膜低しきい値電圧Ｐ型ＭＩＳＦＥＴである。
ＴＣＳ−ＮＭＩＳＦＥＴはＩ／Ｏ回路で用いられる厚膜標準しきい値電圧Ｎ型ＭＩＳＦＥＴで、ＴＣＳ−ＰＭＩＳＦＥＴは厚膜標準しきい値電圧Ｐ型ＭＩＳＦＥＴである。
ＴＣＬ−ＮＭＩＳＦＥＴはＩ／Ｏ回路で用いられる厚膜低しきい値Ｎ型ＭＩＳＦＥＴで、ＴＣＬ−ＰＭＩＳＦＥＴは厚膜低しきい値Ｐ型ＭＩＳＦＥＴである。
これらのトランジスタは、Ｐ型半導体基板Ｐ−ｓｕｂ上に深いＮウエルＤＮＷを作りこみ、その上にＰ型ＭＩＳＦＥＴを構成するためのＮウエルＮＷとＮ型ＭＩＳＦＥＴを構成するためのＰウエルＰＷを作りこんだ、いわゆる、３重ウエル構成の場合について説明しているが、この深いＮウエルＤＮＷを用いないで、ＮウエルＮＷ、ＰウエルＰＷのみの２重ウエル構成も可能である。低しきい値電圧ＭＩＳＦＥＴはトランジスタのチャネル部に追加インプラを打ち込みＭＩＳＦＥＴのしきい値電圧を小さくしている。Ｎ型拡散層ＮＬはＮ型ＭＩＳＦＥＴの拡散層インプラ領域及びＰ型ＭＩＳＦＥＴの基板給電用拡散層インプラ領域であり、Ｐ型拡散層ＰＬはＰ型ＭＩＳＦＥＴの拡散層インプラ領域及びＮ型ＭＩＳＦＥＴの基板給電用拡散層インプラ領域である。
図５に、Ｉ／Ｏ回路のレイアウト例を示した。このレイアウト例は、図２に記載の出力側のＩ／Ｏ回路を想定しており、レイアウト領域を大きく４つの領域に分けて示した。ここでは、レイアウトの平面概念図を下部に、図中に示したＡ−Ａ’間の断面図を上部に示した。図５には簡略化のため、各領域に２つのセルが背中合わせにレイアウトされている例（Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴの組が２組で構成されている例）を示した。実際のレイアウトは縦方向及び横方向の制約から各領域の大きさを決めればよく、ここに示した以外の組数で実現されてもよい。
第１の領域ＡＲＥＡ１は、内部のロジック回路の供給電源であるｖｄｄが印加された領域であり、ｖｄｄとｖｓｓの電源が供給されている。
第２の領域ＡＲＥＡ２はｖｃｃが印加される領域であり、ｖｃｃ電源とｖｓｓｃ電源が印加される。
第３の領域ＡＲＥＡ３はｖｃｃ＿１８が印加される領域であり、ｖｃｃ＿１８とｖｓｓｃが印加される。
第４の領域ＡＲＥＡ４は、第１の領域と第２及び第３の領域とを電気的に分離するためのウエル分離領域である。この第４の領域は、２重ウエル構造を用いる場合は面積を小さくすることが出来る。第２及び第３の領域のグランドレベル電源ｖｓｓｃが第１の領域のグランドレベル電源ｖｓｓと同一とする場合、深いＮウエルＤＮＷを設けなくてもＬＳＩを構成することが可能である。ｖｃｃとｖｄｄの基板の分離はＰウエルＰＷのみで実施可能なため、ウエル分離領域は不要となる。しかし、深いＮウエルＤＮＷはノイズ分離に有効なため、第１の領域と、電源ノイズの最も激しい第２及び第３の領域の電源を分離することはノイズ耐性が向上するなどの効果がある。
第１の領域は、Ｉ／Ｏ回路の制御論理やレベルアップコンバータとレベルダウンコンバータのｖｄｄ印加部がレイアウトされる。第２の領域はレベルアップコンバータのｖｃｃ印加部とプリバッファがレイアウトされる。第３の領域はレベルダウンコンバータのｖｃｃ＿１８印加部とメインバッファとＥＳＤ保護素子がレイアウトされる。
ｖｃｃ＿１８が印加される第３の領域ＡＲＥＡ３は、メインバッファＭＢＦのＰ型ＭＩＳＦＥＴの電源と基板電源が異なるため、第２の領域ＡＲＥＡ２とレイアウトが一部異なる。この例では、セル内の電源配線をメタル第１層で実施することを念頭に置いたため、ｖｃｃ電源１本とｖｃｃ＿１８電源２本でレイアウトした例を示した。ｖｃｃ電源はＰ型ＭＩＳＦＥＴの基板にのみ供給するため、電流供給量はｖｃｃ＿１８に比べて少なくてよいため、このレイアウトでは細いメタル配線で十分である。
続いて、断面構造を説明する。図５の上部には、図中に示したＡ−Ａ’間の断面を模式的に示した。ここに示したのは、いわゆる３重ウエル構造の場合であり、Ｐ型半導体基板Ｐ−ｓｕｂ上に深いＮウエルＤＮＷを作り、その上にＰ型ＭＩＳＦＥＴ用のＮウエルＮＷとＮ型ＭＩＳＦＥＴ用のＰウエルＰＷを作ることで、ＭＩＳＦＥＴを構成する。内部の論理回路用トランジスタはゲート絶縁膜の薄いＭＩＳＦＥＴで構成され、このＭＩＳＦＥＴはポリシリコンｐｏｌｙ１２をゲート電極として構成される。Ｉ／Ｏ用のゲート絶縁膜厚の厚いＭＩＳＦＥＴで構成され、このＭＩＳＦＥＴはポリシリコンｐｏｌｙ３３をゲート電極として構成される。各トランジスタの基板とソースへの給電はメタル第１層Ｍ１を用いて実施され、基板及びソースへはメタル第１層Ｍ１からコンタクトＣＴを通じて給電される。ここでは、基板への給電のみを図示したが、ＭＩＳＦＥＴのソース電極への給電も当業者に周知の方法で給電すればよい。
図６は、図５記載のレイアウトの変形例であり、電源配線に２層のメタル配線を使用できる場合の実施形態である。図中のＢ−Ｂ’間の断面も合わせて図示した。図５と同様にメタル第１層Ｍ１で電源配線が実施されるが、そのほかにメタル第０層Ｍ０を用いて電源が強化される。このように、２層の電源配線を用いると、メタル第０層Ｍ０の配線で基板給電を実施し、メタル第１層Ｍ１の配線でＭＩＳＦＥＴのソースに給電することが可能となり、面積削減効果や配線自由度の向上などの効果がある。図６に示した例では、メインバッファＭＢＦのＰ型ＭＩＳＦＥＴの基板とソース電極を異なる配線層で配線していることを示している。
図６からも明らかなように、このレイアウトは、各セルにはメタル第１層の電源が２本で済むことである。ｖｃｃ＿１８が印加される部分は断面図に示したように、ｖｃｃ＿１８とｖｃｃ電源を分離させるためにメタル第１層Ｍ１とメタル第０層Ｍ０間のコンタクトＣＴがないことである。その他の電源はメタル第１層Ｍ１とメタル第０層Ｍ０間をコンタクトＣＴで結線する。このようなレイアウトを実施することで、メタル第１層Ｍ１の配線自由度が高まり、レイアウトが容易化するという効果がある。
図７は、本発明の別の実施形態を示す図である。図２と同様に、出力側のＩ／Ｏ回路を示したものである。図７（ａ）は出力側のＩ／Ｏ回路の概略であり、図７（ｂ）はそのトランジスタの各端子の電源を示した。
まず、図７（ａ）を用いて出力側のＩ／Ｏ回路の概略を説明する。レベルアップコンバータＬＵＣは信号振幅を増加させる機能を持った回路であり、内部の論理回路で使用するｖｄｄ電源と高電位であるｖｃｃ電源とを印加して動作させる。プリバッファＰＢＦは高電圧ｖｃｃで駆動する。最終段のメインバッファＭＢＦはインターフェース電源であるｖｃｃ＿１８電源で駆動される。図７には、図２と異なり、メインバッファの構成として、Ｐ型ＭＩＳＦＥＴの基板電極ＶＢがｖｃｃ＿１８に接続され、そのＰ型ＭＩＳＦＥＴを標準しきい値電圧のＭＩＳＦＥＴで構成した場合を記した。
図７（ｂ）は、図７（ａ）で示したプリバッファＰＢＦとメインバッファＭＢＦの構成を示したものである。一般的にＩ／Ｏ回路はイネーブル信号や駆動倍力切り替え信号などがあり複雑であるが、ここでは最もシンプルな増幅回路としてのインバータ回路で説明する。インバータ以外の複雑な機能を持ったＩ／Ｏ回路にも本実施の形態は適用できる。プリバッファＰＢＦはｖｃｃ印加を想定したＭＩＳＦＥＴで構成されており、そのしきい値電圧もｖｃｃを供給される回路の標準的なもので設計されている。一方、メインバッファＭＢＦのＮ型ＭＩＳＦＥＴはプリバッファＰＢＦと同様のＭＩＳＦＥＴを用いる。このＰ型ＭＩＳＦＥＴは基板電極の電位がｖｃｃ＿１８であり、ソース電極ＶＳがｖｃｃ＿１８であるため、このＰ型ＭＩＳＦＥＴがオフする条件（Ｐ型ＭＩＳＦＥＴのゲート電圧がｖｃｃの場合）においては、ネガティブゲート電圧効果で低リーク化が可能である。
図８は、メインバッファＭＢＦの別の実施形態である。ここでは、図７に示したメインバッファのＰ型ＭＩＳＦＥＴにしきい値電圧の小さいＭＩＳＦＥＴを用いることが特徴である。これにより、Ｐ型ＭＩＳＦＥＴの駆動力が高まるため、出力ノードのプルアップが高速になり、結果として出力側のＩ／Ｏ回路の高速化が出来る効果がある。
また、ここには図示しないが、ＭＩＳＦＥＴのゲート長ＬＧを短くすることも高速化のためには効果がある。ＭＩＳＦＥＴの電流はゲート長の逆数にほぼ比例するためである。
図９は、図７の構成のレイアウト例である。このレイアウト例は、図７に記載の出力側のＩ／Ｏ回路を想定しており、レイアウト領域を大きく５つの領域に分けて示した。レイアウトの平面概念図を下部に、図中に示したＣ−Ｃ’間の断面図を上部に示した。図９には簡略化のため、各領域に２つのセルが背中合わせにレイアウトされている例（Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴの組が２組で構成されている例）を示した。実際のレイアウトは縦方向及び横方向の制約から各領域の大きさを決めればよく、ここに示した以外の組数で実現されてもよい。これら５つの領域はＭＩＳＦＥＴの基板電源によって分けられる。
第１の領域ＡＲＥＡ１は、内部のロジック回路の供給電源であるｖｄｄが印加された領域であり、ｖｄｄとｖｓｓの電源が供給されている。第２の領域ＡＲＥＡ２はｖｃｃが印加される領域であり、ｖｃｃ電源とｖｓｓＣ電源が印加される。第３の領域ＡＲＥＡ３はｖｃｃ＿１８が印加される領域であり、ｖｃｃ＿１８とｖｓｓｃが印加される。第４の領域ＡＲＥＡ４は、第１の領域と第２及び第３の領域とを電気的に分離するためのウエル分離領域である。第５の領域ＡＲＥＡ５は、第２の領域と第３の領域とを電気的に分離するためのウエル分離領域である。なぜなら、メインバッファＭＢＦのＰ型ＭＩＳＦＥＴの基板電位とプリバッファＰＢＦ及びレベルアップコンバータＬＵＣのＰ型ＭＩＳＦＥＴの基板電位が異なるため、メインバッファＭＢＦとプリバッファＰＢＦ間で基板の絶縁が必要となるからである。
この第４及び第５の領域は、２重ウエル構造を用いる場合は面積を小さくすることが出来る。第５領域は深いＮウエルＤＮＷを設定しない場合はｖｃｃとｖｃｃ＿１８の基板分離に際してＰウエルＰＷのみで実施できるため、深いＮウエルＤＮＷの分離が必要ないからである。この深いＮウエルＤＮＷは第２及び第３の領域のグランドレベル電源ｖｓｓｃが第１の領域のグランドレベル電源ｖｓｓと同一とする場合には設定しなくてもよい。しかし、深いＮウエルＤＮＷはノイズ分離に有効なため、第１の領域と、電源ノイズの最も激しい第２及び第３の領域の電源を分離することはノイズ耐性が向上するなどの効果がある。
ここでは、電源配線をメタル第１層Ｍ１で配線する場合を示しているが、例えば図６に示したように、メタル第０層Ｍ０とメタル第１層Ｍ１とを用いた２層以上のメタル配線層を用いて配線することも可能である。この場合レイアウト容易化や小面積化などの効果がある。
図１０は、本発明を用いるようなＬＳＩの電源構成（電源割り付け）を示した図である。図１０には、ｖｄｄ電源とｖｃｃ1電源とｖｃｃ２電源とｖｃｃ＿１８電源とで構成された例を示した。ｖｄｄ電源は例えば１．２Ｖであり、ｖｃｃ１は例えば２．５Ｖであり、ｖｃｃ２は例えば３．３Ｖであり、ｖｃｃ＿１８は例えば１．８Ｖである。なお接地レベル電源は省略した。図１０（ａ）は、ＳＤＲＡＭへの入出力回路ＳＤＲＡＭＩＦにｖｃｃ２とｖｃｃ＿１８を給電した図、図１０（ｂ）は、ＳＤＲＡＭへの入出力回路ＳＤＲＡＭＩＦにｖｃｃ１とｖｃｃ＿１８を給電した図を示す。前記図１に示した入力バッファＩＢＦ、プリバッファＰＢＦ、メインバッファＭＢＦなどは、入出力回路ＳＤＲＡＭＩＦの中に設けられる。
まず、ｖｄｄ電源を用いる回路ブロックは、ＣＰＵなどの論理部Ｌｏｇｉｃとオンチップの記憶素子であるＳＲＡＭが挙げられる。これらは複数集積される構成であっても良い。また、ここには図示しないが、これらの回路は異なる電源電圧（例えばｖｄｄ２＝０．９Ｖ）などで動作させても構成するＭＩＳＦＥＴの耐圧以下であれば良い。ｖｃｃ１はアナログ回路ＡＮＬＧやオフチップの記憶素子であるフラッシュメモリなどへの入出力回路ＩＦＣ１，ＩＦＣ２などで構成される。ｖｃｃ２電源が供給されるのは、チップがスタンバイ状態に入り、例えばｖｄｄが印加される回路ブロックがチップの外あるいはオンチップの電源スイッチで遮断された場合にもチップの制御を実施するスタンバイ回路ＳＴＢＹＣやオンチップの電源遮断スイッチの制御回路ＰＳＷＣ１，ＰＳＷＣ２などである。ｖｃｃ＿１８電源を用いるのは外部の記憶素子であるＳＤＲＡＭへの入出力回路ＳＤＲＡＭＩＦである。このＳＤＲＡＭＩＦにはｖｃｃ＿１８よりも高い電圧が供給される。図１０（ａ）では最も高い電圧であるｖｃｃ２を用いている。仕様によっては、図１０（ｂ）に示すように、ｖｃｃ１を用いてもｖｃｃ２と比較して遅くはなるが、それでも高速化の効果がある。
多くの場合で、アナログ回路ＡＮＬＧ、フラッシュメモリなどへの入出力回路ＩＦＣ１，ＩＦＣ２、スタンバイ回路ＳＴＢＹＣ、電源遮断スイッチの制御回路ＰＳＷＣ１，ＰＳＷＣ２、ＳＤＲＡＭへの入出力回路ＳＤＲＡＭＩＦを構成するＭＩＳＦＥＴは、ゲート絶縁膜の厚いＭＩＳＦＥＴで構成される。また、そのゲート絶縁膜厚の設計値は同じである。これは、製造コストを削減するという効果がある。
図１１は、ＬＳＩのＩ／Ｏ回路及び電源端子の結線を示す概念図である。図１１は、ＬＳＩチップの上面から電源をとるボールグリッド型電源配線を示した図である。製造プロセスの微細化に伴い、ＬＳＩ内部の電源供給はチップの上部から直接ボンディングして電圧降下を避ける方法が主流になりつつある。その際、低電圧で駆動する１．８ＶＩ／Ｏの近傍に、チップ上部からｖｃｃ＿１８とｖｓｓｃ及びｖｃｃ電源を配置すれば、電源供給能力も最も効果があり、しかも、レイアウトが容易になるという効果がある。図１１では、ｖｓｓとｖｄｄがほぼ均等になるようにボールグリッドの配置を実施したが、ＬＳＩによっては電力消費に偏りがある場合もあるので、その場合は、最も電流を消費する回路ブロック上に多くの電源がとれるように電源用ボールグリッドを配置すればよい。
図１２は、Ｉ／Ｏ回路の別の実施形態である。ここでは、３種類のＩ／Ｏ回路が記載されている。簡単のため、内部の論理回路ＣＬＧＣからチップ外部への出力系のみ記載した。各Ｉ／Ｏ回路は、最も低電圧（例えば１．８Ｖ）で動作させるＩ／Ｏ回路ＩＯ１８Ｃと最も高い電圧（例えば３．３Ｖ）で動作させるＩ／Ｏ回路ＩＯ３３Ｃとこれらの回路の中間電圧（例えば２．５Ｖ）で動作させるＩ／Ｏ回路ＩＯ２５Ｃで構成される。
Ｉ／Ｏ回路ＩＯ３３Ｃは、動作電圧としてｖｄｄとｖｃｃ及びそれらの接地レベルであるｖｓｓ、ｖｓｓｃとで構成される。また、外部からの静電気などからＬＳＩ内部を保護する保護素子ＥＳＤ１を有する。
Ｉ／Ｏ回路ＩＯ２５Ｃは、動作電圧としてｖｄｄとｖｃｃ＿２５とｖｃｃ及びそれらの接地レベルであるｖｓｓ、ｖｓｓｃとで構成される。また、外部からの静電気などからＬＳＩ内部を保護する保護素子ＥＳＤ１を有する。
Ｉ／Ｏ回路ＩＯ１８Ｃは、動作電圧としてｖｄｄとｖｃｃ＿１８とｖｃｃ及びそれらの接地レベルであるｖｓｓ、ｖｓｓｃとで構成される。また、外部からの静電気などからＬＳＩ内部を保護する保護素子ＥＳＤ１を有する。なお、前記図１に示したＩ／Ｏ回路がＩ／Ｏ回路ＩＯ１８Ｃに該当する。
これらのＩ／Ｏ回路を構成するＭＩＳＦＥＴは、ｖｄｄ電源で動作するように設計されたゲート絶縁膜厚の薄いＭＩＳＦＥＴと、ｖｃｃ電源で動作するように設計されたゲート絶縁膜厚の厚いＭＩＳＦＥＴとの２種類で構成される。
保護素子ＥＳＤ１はすべて同じ回路で構成されており、能動素子としてはｖｃｃで動作できるＭＩＳＦＥＴなどが使用される。
このような回路を採用することで、保護素子の共通化が可能であり、設計コストが削減できるという効果がある。
図１３は、図１２の変形例であり、Ｉ／Ｏ回路の別の実施形態である。ここでは３種類のＩ／Ｏ回路が記載されている。簡単のため、内部の論理回路ＣＬＧＣからチップ外部への出力系のみ記載した。各Ｉ／Ｏ回路は、最も低電圧（例えば１．８Ｖ）で動作させるＩ／Ｏ回路ＩＯ１８Ｃ２と、最も高い電圧（例えば３．３Ｖ）で動作させるＩ／Ｏ回路ＩＯ３３Ｃ２と、これらの回路の中間電圧（例えば２．５Ｖ）で動作させるＩ／Ｏ回路ＩＯ２５Ｃ２とで構成される。
Ｉ／Ｏ回路ＩＯ３３Ｃ２は、動作電圧としてｖｄｄとｖｃｃ、ｖｃｃ＿２５及びそれらの接地レベルであるｖｓｓ、ｖｓｓｃとで構成される。この回路は図１２に記載のＩＯ３３Ｃと異なり、構成されるＭＩＳＦＥＴがｖｃｃ＿２５電源で動作させることを前提に作成されてＭＩＳＦＥＴである。ｖｃｃ＿２５で動作させるＭＩＳＦＥＴは、ｖｃｃで動作させるＭＩＳＦＥＴよりゲート絶縁膜厚が薄いことが特徴である。したがって、ｖｃｃ用のＭＩＳＦＥＴで構成した場合より低電圧（例えば２．５Ｖ）で高速動作が可能である。ただし、このＭＩＳＦＥＴを、そのままｖｃｃ電源を印加させて動作させてしまうと、ゲート絶縁膜の耐圧を超えてしまうため、ＭＩＳＦＥＴの破壊に繋がってしまう。また、外部からの静電気などからＬＳＩ内部を保護する保護素子ＥＳＤ２を有する。このＥＳＤ２はＥＳＤ１と異なり能動素子としてｖｃｃ＿２５で動作させるＭＩＳＦＥＴ等を用いる。ただし、このＭＩＳＦＥＴを、そのままｖｃｃ電圧を印加するとゲート絶縁膜の破壊が起きる。そのため、このＥＳＤ２回路は最大印加電圧を抑えるための回路的な対策が必要である。
Ｉ／Ｏ回路ＩＯ２５Ｃ２は、動作電圧としてｖｄｄとｖｃｃ＿２５及びそれらの接地レベルであるｖｓｓ、ｖｓｓｃとで構成される。この回路は図１２に記載のＩＯ２５Ｃと同様であるが、ｖｃｃ＿２５を印加するＭＩＳＦＥＴのゲート絶縁膜厚がＩＯ２５Ｃで使用されるＭＩＳＦＥＴに比べて薄い。また、外部からの静電気などからＬＳＩ内部を保護する保護素子ＥＳＤ３を有する。このＥＳＤ３はＥＳＤ１と異なり能動素子としてｖｃｃ＿２５で動作させるＭＩＳＦＥＴ等を用いる。
Ｉ／Ｏ回路ＩＯ１８Ｃは、動作電圧としてｖｄｄとｖｃｃ＿１８とｖｃｃ＿２５及びそれらの接地レベルであるｖｓｓ、ｖｓｓｃとで構成される。この回路は図１２に記載のＩ／Ｏ回路ＩＯ１８Ｃと同様であるが、ｖｃｃ＿２５及びｖｃｃ＿１８を印加するＭＩＳＦＥＴのゲート絶縁膜厚がＩ／Ｏ回路ＩＯ１８Ｃで使用されるＭＩＳＦＥＴに比べて薄い。また、外部からの静電気などからＬＳＩ内部を保護する保護素子ＥＳＤ３を有する。このＥＳＤ３はＥＳＤ１と異なり能動素子としてｖｃｃ＿２５で動作させるＭＩＳＦＥＴ等を用いる。なお、前記図１に示したＩ／Ｏ回路がＩ／Ｏ回路ＩＯ１８Ｃ２に該当する。
これらのＩ／Ｏ回路を構成するＭＩＳＦＥＴはｖｄｄ電源で動作するように設計されたゲート絶縁膜厚の薄いＭＩＳＦＥＴと、ｖｃｃ電源で動作するように設計された、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの２種類で構成される。さらに、ＩＯ３３Ｃ２の回路においては、ｖｃｃ電源をｖｃｃ＿２５電源用に設計されたＭＩＳＦＥＴを用いる際にゲート絶縁膜の破壊を避ける必要がある。
本回路を用いると、高耐圧ＭＩＳＦＥＴとしてｖｃｃ＿２５電圧印加にて最適化されたＭＩＳＦＥＴを使用できるため、ｖｃｃ＿２５電源を印加する回路も高速に動作させることが可能である。
図１４は、図１３に示したＩ／Ｏ回路ＩＯ３３Ｃ２の一実施の形態である。図１４には、レベルアップコンバータＬＳＣとプリバッファＰＢＦとメインバッファＭＢＦを示した。ここで使用するＭＩＳＦＥＴは、内部の論理回路で使用するゲート絶縁膜厚の薄いＭＩＳＦＥＴと、Ｉ／Ｏ用として、ｖｃｃ＿２５電圧で最適化されたＭＩＳＦＥＴを用いることが特徴である。図１４には、図４に示したＭＩＳＦＥＴの記号と同様の記号を用いて説明するが、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧はｖｃｃ＿２５とする。このＭＩＳＦＥＴを使用することで、ｖｃｃ電源を印加することを念頭に設計された、ゲート絶縁膜厚のより厚いＭＩＳＦＥＴと比較してｖｃｃ＿２５電圧下での高速動作が可能である。
ところで、このＭＩＳＦＥＴにはｖｃｃ電源を直接印加することは出来ない。それは、このＭＩＳＦＥＴのゲート絶縁膜厚がｖｃｃの印加に耐えうるだけの十分な厚さを有していないからである。そのため、ｖｃｃ電源で動作させるためには、このＭＩＳＦＥＴへかかる最大印加電圧をｖｃｃ＿２５電圧以下に抑えなくてはならない。そこで、本実施の形態では、ｖｃｃ動作を可能とさせるためのＭＩＳＦＥＴへの最大印加電圧をｖｃｃ＿２５に抑えるため、後述する耐圧緩和機構を設けている。
まず、この回路の接続関係を説明する。レベルアップコンバータＬＵＣの入力はＬＵＣ＿Ｂにまず入力され、ここで、ｖｄｄ電源とｖｓｓ電源間の振幅を有する信号をｖｃｃ＿２５電源とｖｓｓ電源間の振幅を有する信号に変換される。この回路は相補信号ｎｄ１１とｎｄ１１ｂを出力する。これらの出力信号はＬＵＣ＿Ａに入力されて、ここでｖｃｃ電源とｖｄｄ電源の振幅を有する信号に変換される。ＬＵＣ＿Ａの出力は信号ｎｄ１２ｂである。ＬＵＣ＿ＡとＬＵＣ＿Ｂの出力である、ｎｄ１１とｎｄ１２は引き続きプリバッファＰＢＦへ入力される。プリバッファＰＢＦは図示したようにＰＢＦ＿ＡとＰＢＦ＿Ｂで構成される。ＰＢＦ＿Ａは電源ｖｄｄと電源ｖｃｃ間を遷移する信号の駆動力を増幅し、ＰＢＦ＿Ｂは電源ｖｓｓｃと電源ｖｃｃ＿２５間を遷移する信号の駆動力を増幅させる。プリバッファＰＢＦの出力はＰＢＦ＿Ａからの信号ｎｄ１６、ＰＢＦ＿Ｂからの信号ｎｄ１５であり、それらはメインバッファＭＢＦへ入力される。
ここで、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ９，ＭＮ１０，ＭＮ５，ＭＰ５はＭＩＳＦＥＴのしきい値電圧の小さいＭＩＳＦＥＴを用いる。それは、これらのＭＩＳＦＥＴが耐圧緩和用途に用いられるため、ゲート・ソース間電圧が小さいためである。動作速度が多少遅くなっても問題ない場合は、これらのＭＩＳＦＥＴを標準的なしきい値電圧を持ったＭＩＳＦＥＴにすることも可能である。その場合、製造プロセスが簡易化し低コスト化する効果がある。
次に図１４に示した回路の動作を説明する。
入力信号ｉがハイレベル（ｖｄｄ）の場合を説明する。
このとき、ＬＵＣ＿Ｂ内で、インバータＩＮＶ１の出力はＭＩＳＦＥＴＭＮ１，ＭＮ７，ＭＰ１，ＭＰ９に入力され、インバータＩＮＶ１の出力信号を受けるインバータＩＮＶ２の出力がＭＩＳＦＥＴＭＮ２，ＭＮ８，ＭＰ２，ＭＰ１０に入力される。その結果、ｎｄ１１がロウレベル（ｖｓｓ）になるので、ＭＰ７がオンし、ＭＰ９がオンしているためｎｄ１１ｂがハイレベル（ｖｃｃ＿２５）となる。
ｎｄ１１がロウレベル（ｖｓｓ）、ｎｄ１１ｂがハイレベル（ｖｃｃ＿２５）になると、ＬＵＣ＿Ａ内で、ＭＰ３がオフ、ＭＮ９がオンし、ＭＰ４がオン、ＭＮ１０がオフする。ＭＰ１１がオフし、ＭＮ３がオンしているためｎｄ１２がロウレベル（ｖｄｄ）となり、ＭＰ１２がオンし、ｎｄ１２ｂがハイレベル（ｖｃｃ）となる。ＭＰ１３とＭＰ１４は常にオンしている。このＭＩＳＦＥＴＭＰ１３，ＭＰ１４は電流抑止用の目的で用いられるもので、信号レベル変換時にロウレベルへ高速に遷移させる目的がある。これらのＭＩＳＦＥＴがなくても所望の性能が出る場合は、ＭＰ１３、ＭＰ１４は用いずに構成できる。その場合小面積化の効果がある。以上によりレベル変換回路の動作は確定する。
レベルアップコンバータＬＵＣで信号振幅を変換された２つの信号はプリバッファＰＢＦで最終段のメインバッファＭＢＦを駆動するのに十分な駆動力までバッファリングされる。このとき、ｎｄ１１はロウレベルであるためｎｄ１５はロウレベル（ｖｓｓｃ）である。一方のｎｄ１２はハイレベル（ｖｃｃ）であるので、ｎｄ１６はロウレベル（ｖｄｄ）となる。これらプリバッファＰＢＦからの出力はメインバッファＭＢＦへ入力される。メインバッファＭＢＦ内では、ｎｄ１５がロウレベルであるので、ＭＮ１６はオフし、ＭＰ６はオンする。そのため、ｎｄ１３はｖｃｃ＿２５電位となり、ＭＮ５のゲート電位がｖｃｃ＿２５電源であることからＭＮ５もオフする。一方、ｎｄ１６がロウレベル（ｖｄｄ）であるので、ＭＰ１３はオンし、ＭＮ６はオフする。そのため、ｎｄ１４はｖｃｃ電位となり、ＭＰ５のゲート電位がｖｄｄであることからＭＰ５もオン状態である。したがって出力ｏはｖｃｃレベルになる。
入力信号iがロウレベル（ｖｓｓ）の場合を説明する。
このとき、ＬＵＣ＿Ｂ内で、インバータＩＮＶ１の出力はＭＩＳＦＥＴＭＮ１，ＭＮ７，ＭＰ１，ＭＰ９に入力され、インバータＩＮＶ１の出力信号を受けるインバータＩＮＶ２の出力がＭＩＳＦＥＴＭＮ２，ＭＮ８，ＭＰ２，ＭＰ１０に入力される。その結果、ｎｄ１１ｂがロウレベル（ｖｓｓ）になるので、ＭＰ８がオンし、ＭＰ１０がオンしているためｎｄ１１がハイレベル（ｖｃｃ＿２５）となる。
ｎｄ１１ｂがロウレベル（ｖｓｓ）、ｎｄ１１がハイレベル（ｖｃｃ＿２５）になると、ＬＵＣ＿Ａ内で、ＭＰ４がオフ、ＭＮ１０がオンし、ＭＰ３がオン、ＭＮ９がオフする。その結果ＭＰ１２がオフする。ＭＮ４がオンしているためｎｄ１２ｂがロウレベル（ｖｄｄ）となり、その結果ＭＰ１１がオンし、ｎｄ１２がハイレベル（ｖｃｃ）となる。このときＭＰ１３とＭＰ１４は常にオンしている。このＭＩＳＦＥＴＭＰ１３，ＭＰ１４は電流抑止用の目的で用いられるもので、信号レベル変換時にロウレベルへ高速に遷移させる目的がある。これらのＭＩＳＦＥＴがなくても所望の性能が出る場合は、ＭＰ１３、ＭＰ１４は用いずに構成できる。その場合小面積化の効果がある。
以上によりレベル変換回路の動作は確定する。
レベルアップコンバータＬＵＣで信号振幅を変換された２つの信号はプリバッファＰＢＦで最終段のメインバッファＭＢＦを駆動するのに十分な駆動力までバッファリングされる。このとき、ｎｄ１１はハイレベル（ｖｃｃ＿２５）であるため、ｎｄ１５はハイレベル（ｖｃｃ＿２５）である。一方のｎｄ１２はロウレベル（ｖｄｄ）であるので、ｎｄ１６はハイレベル（ｖｃｃ）となる。これらプリバッファＰＢＦからの出力はメインバッファＭＢＦへ入力される。メインバッファＭＢＦ内では、ｎｄ１５がハイレベルであるので、ＭＮ１６はオンし、ＭＰ６はオフする。そのため、ｎｄ１３はｖｓｓｃ電位となり、ＭＮ５のゲート電位がｖｃｃ＿２５電源であることからＭＮ５もオンする。一方、ｎｄ１６がハイレベル（ｖｃｃ）であるので、ＭＰ１３はオフし、ＭＮ６はオンする。そのため、ｎｄ１４はｖｄｄ電位となり、ＭＰ５のゲート電位がｖｄｄであることからＭＰ５もオフ状態である。したがって出力ｏはｖｓｓｃレベルになる。
図１５に図１４のＩ／Ｏ回路の主要ノードの動作波形図を示す。
次に耐圧緩和について説明する。
図１４に示したＭＮ１〜６，ＭＰ１〜６で示したＭＩＳＦＥＴが耐圧緩和機構を構成する。ＭＮ１のゲート電圧がロウレベルの場合、ＭＰ１がオンしてＭＮ１のソース側はｖｄｄとなる。このときの電圧関係を見る。
ＭＮ７に関しては、ゲート電圧がｖｓｓ、ソース電圧がｖｓｓ、ドレイン電圧がｖｄｄであるため、ゲート絶縁膜厚の薄いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＰ１に関しては、ゲート電圧がｖｓｓ、ソース電圧がｖｄｄ、ドレイン電圧がｖｄｄであるため、ゲート絶縁膜厚の薄いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＮ１に関しては、ゲート電圧がｖｓｓ、ソース電圧がｖｄｄ、ドレイン電圧がｖｃｃ＿２５であるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
一方、ＭＮ１のゲート電圧がハイレベル（ｖｄｄ）の場合、ＭＰ１がオフしてＭＮ１のソース側はｖｓｓとなる。このときの電圧関係を見る。
ＭＮ７に関しては、ゲート電圧がｖｄｄ、ソース電圧がｖｓｓ、ドレイン電圧がｖｓｓであるため、ゲート絶縁膜厚の薄いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＰ１に関しては、ゲート電圧がｖｄｄ、ソース電圧がｖｄｄ、ドレイン電圧がｖｓｓであるため、ゲート絶縁膜厚の薄いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＮ１に関しては、ゲート電圧がｖｄｄ、ソース電圧がｖｓｓ、ドレイン電圧がｖｓｓであるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ここでは、ＭＮ７の最大印加電圧を上述のようにｖｄｄ以下に抑えることを目的としている。ＭＮ８、ＭＮ２、ＭＰ２についても同様な機能を有し、ＭＮ８の最大印加電圧をｖｄｄ以下に抑えられる。
次に、ＬＵＣ＿Ａを構成する耐圧緩和機構について説明する。
ｎｄ１１がロウレベル（ｖｓｓ）の場合について説明する。
このときＭＮ１０に関しては、ゲート電圧がｖｓｓ、ソース電圧がｖｄｄ、ドレイン電圧がｖｃｃ＿２５であるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＰ４に関しては、ゲート電圧がｖｓｓ、ソース電圧がｖｃｃ＿２５、ドレイン電圧がｖｃｃ＿２５であるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＮ４に関しては、ゲート電圧がｖｃｃ＿２５、ソース電圧がｖｃｃ＿２５、ドレイン電圧がｖｃｃであるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ｎｄ１１がハイレベル（ｖｃｃ＿２５）の場合について説明する。
ＭＮ１０に関しては、ゲート電圧がｖｃｃ＿２５、ソース電圧がｖｄｄ、ドレイン電圧がｖｄｄであるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＰ４に関しては、ゲート電圧がｖｃｃ＿２５、ソース電圧がｖｃｃ＿２５、ドレイン電圧がｖｄｄであるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ＭＮ４に関しては、ゲート電圧がｖｃｃ＿２５、ソース電圧がｖｄｄ、ドレイン電圧がｖｄｄであるため、ゲート絶縁膜厚の厚いＭＩＳＦＥＴの最大印加電圧以内にある。
ここでは、ＭＮ１０の最大印加電圧を上述のように（ｖｃｃ−ｖｃｃ＿２５）以下に抑えることを目的としている。ＭＮ９、ＭＮ３、ＭＰ３についても同様な機能を有し、ＭＮ８の最大印加電圧を（ｖｃｃ−ｖｃｃ＿２５）以下に抑えられる。
以上、高耐圧のＭＩＳＦＥＴを用いながら、そのＭＩＳＦＥＴの耐圧より低い電圧で高速に動作させるＩ／Ｏ回路について述べたが、動作速度が図１で示した実施形態よりも遅くなっても良い場合には、レベルアップコンバータを変更することも考えられる。
図１６は、ｖｃｃ電源で動作させるＭＩＳＦＥＴを用いながらそれよりも低い電源ｖｃｃ＿１８で動作させるための別の実施形態である。ここではレベルアップコンバータを示しており、プリバッファ及びメインバッファは従来と同様の回路を用いる。この場合は、電源を２種類配線する必要がないため、設計の複雑度を低く出来る効果がある。
次に、この回路（レベルアップコンバータ）を説明する。このレベルアップコンバータは、ゲート絶縁膜厚の薄いＭＩＳＦＥＴで ＭＮ２１，ＭＮ２２、ＭＰ２１，ＭＰ２２、とインバータＩＮＶ２１が構成され、それ以外の、ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６，ＭＰ２３，ＭＰ２４，ＭＰ２５，ＭＰ２６及びインバータＩＮＶ２２はｖｃｃ電源を印加可能なゲート絶縁膜厚の厚いＭＩＳＦＥＴで構成される。
この回路は標準的なレベル変換回路と同様のクロスカップル型のレベル変換回路であるが、本実施例の特徴は、電流制御用のＭＰ２３，及びＭＰ２４がＭＰ２５、ＭＰ２６よりも小さいしきい値電圧のＭＩＳＦＥＴで構成され、ＭＮ２３、及びＭＮ２４がＭＮ２５、ＭＮ２６よりもしきい値電圧の低いＭＩＳＦＥＴで構成されていることである。なお、ＭＮ２５およびＭＮ２６は電源遮断時の状態保持や、安定動作のためのラッチとして機能する。このゲート絶縁膜厚の厚いＭＩＳＦＥＴはｖｃｃ（例えば３．３Ｖ）で動作させることを前提に設計されているため、ｖｃｃ＿１８（例えば１．８Ｖ）で動作させる場合にＭＩＳＦＥＴの飽和電流が少なくなってしまう。レベルアップコンバータは、ＭＮ２１，ＭＮ２２のＭＩＳＦＥＴで電流を引き抜くことで信号振幅の変換を実現するため、例えば入力信号がロウからハイへ変換する最にＭＰ２３をオフする制御を実施することで高速に変換できる。そのため、レベル変換時のｖｃｃ＿１８電源への電流経路を制限する目的でＭＰ２３及びＭＰ２４は効果がある。しかし、もともとｖｃｃで動作させるように設計されたＭＩＳＦＥＴをｖｃｃ＿１８電源で動作させるため、入力ｉがハイレベルになったときに、ＭＰ２３のドレインをｖｃｃ＿１８電源レベルに引き上げる際の駆動電流が少なくなり動作が遅くなってしまう。そこで、これらＭＰ２３，ＭＰ２４のしきい値電圧を小さくすることで、ｖｃｃ＿１８レベルへの引き上げを高速化させることが可能となる。それにより、動作電源電圧が低い場合においても、レベルアップコンバータの動作を高速化できる効果がある。ＭＮ２５、ＭＮ２６についても同様に、ゲート絶縁膜の厚いＭＩＳＦＥＴで構成することによる動作遅延を防ぐため、しきい値電圧を小さくしている。本実施例では、ＭＮ２５およびＭＮ２６のソース側に電流制御を目的としたゲートにＶＣＣ_１８電源を印加したＮ型ＭＩＳＦＥＴを用いている。このＭＩＳＦＥＴによりＭＮ２５およびＭＮ２６の駆動能力が制限されてレベル変換回路の拘束動作が可能となる。このＭＩＳＦＥＴのゲート長を長くすると実効的にしきい値が上がり電流抑制効果が大きくなる。このＮ型ＭＩＳＦＥＴは必須ではなく、このＮ型ＭＩＳＦＥＴが無くても所望の性能が満たされれば、このＮ型ＭＩＳＦＥＴを省いて設計することも可能である。その場合、面積が小さくなるなどの効果がある。
以下、本発明に係るインターフェースで使用する電源よりも高い電圧で駆動するＩ／Ｏ回路を、ＳＳＴＬについて適用した例について説明する。
図１７は、1．８ＶのＳＳＴＬ２規格の仕様を満たす入力回路の一実施の形態である。1．８ＶのＳＳＴＬ２規格は入力信号が完全な０Ｖとｖｃｃ＿１８の間を遷移する、いわゆるフル振幅信号ではなく、基準電圧（ＶＲＥＦ ）としてｖｃｃ＿１８の半分の電圧（ｖｃｃ_１８が1．８ＶであればＶＲＥＦ＝０．９Ｖ）を振幅の中心とした、最大振幅が1．８Ｖ未満の振幅の信号で伝達される。本実施の形態の特徴は、入力に差動アンプＳＡを設け、その差動アンプＳＡの電源をｖｃｃ電源で駆動するということである。これにより、ｖｃｃ電源の印加を前提としたトランジスタを用いても低電圧である１．８Ｖ振幅の信号を、高速かつ安定に増幅することが可能となり、後段へ品質の高い信号を伝達することが可能となる。差動アンプＳＡの出力はフル振幅の信号として入力バッファＩＢＦに入力され、レベル変換回路を経て内部ロジックへ伝達される。
なお、ｖｄｄ電圧が低く、例えば１Ｖである場合は、ＶＲＥＦとしてｖｄｄを使用することもできる。この回路には、接地レベルをすべて内部の論理回路で使用している接地電源ｖｓｓとしている。その理由は出力バッファで発生する大きな電源線上のノイズを入力回路側で遮断するためである。
図１８は、図１７の差動アンプＳＡの回路例を示す図である。図１８には、差動型増幅器を用いた差動アンプＳＡを示してある。この回路の特徴は、入力信号の電源レベルが１．８Ｖである場合に、その入力信号を受けるセンスアンプ回路の電源を1．８Ｖではなく３．３Ｖという高電圧で動かすことにより、３．３Ｖ用に最適化されたトランジスタを使用して高速かつ安定に動作する回路を提供できることである。この実施形態に示した差動アンプＳＡは、一般的な差動型オペアンプの例を示している。この回路の入力信号レベルと、ＶＲＥＦ（ｖｃｃ＿１８／２＝０．９Ｖ）の電圧レベルが低いため、Ｐ型ＭＩＳＦＥＴにて電圧をセンスする方式をとっている。その理由は、ゲート電圧が１Ｖ程度と低いため、Ｐ型ＭＩＳＦＥＴのソース・ドレイン間電圧及びソース・ゲート間電圧を３．３Ｖ化することで大きくすることで、いわゆるトランジスタの飽和領域で動作させるためである。
この差動アンプＳＡは電流増幅型の増幅器という回路特性上、電圧レベルをセンスするために常に電流を流しておく必要がある。低電力化のためには、非動作時にこの電流を削減することが必要となる。そのために、制御信号ＣＴＬをロウレベルとすることによってセンスアンプの電流制御Ｐ型ＭＩＳＦＥＴをオフし、オペアンプに流れる電流をカットする。このとき、センスアンプの出力Ｏ１はフローティングになるため、後段の回路で貫通電流の恐れがある。そこで、このＣＴＬ信号をロウにすることで、ＮＡＮＤの出力がハイ固定され、このＮＡＮＤ回路での貫通電流を阻止する。
図１９は、図１６の入力回路の別の実施形態である。この回路はオペアンプの電流制御用Ｐ型ＭＩＳＦＥＴ ＭＰ３０のゲートにバイアス電圧を印加させてオペアンプのゲインやオフセットの特性を向上させることを考えたものである。通常、一般的なオペアンプでは、バイアス発生回路から発生された電圧をこのＰ型ＭＩＳＦＥＴに印加するが、Ｉ／Ｏ回路においてはこのバイアス発生回路を設けることが難しい場合がある。その際、オペアンプ内のノードＮＤ３０が一種のバイアス発生回路になることに着目して、この電圧をバイアス電圧として使用することが特徴である。この回路においても、非動作時に不要な消費電流を抑える必要があるため、制御信号ＣＴＬで消費電流削減制御をする必要がある。制御信号ＣＴＬをロウにすることで、ＭＮ３３、ＭＰ３３で構成されるトランスミッションゲートがオフし、ＮＤ３０とＭＰ３０のゲートが遮断され、同時に、ＭＰ３７のＰ型ＭＩＳＦＥＴがオンするため、ＭＰ３０のゲート電圧がｖｃｃとなり、オペアンプの電源が遮断される。このときオペアンプの電源が遮断されることに伴いオペアンプの出力に不定が発生するが、このとき、ＭＮ３２がオンするため、後段の回路で貫通電流を回避することが可能である。図１９では、内部の回路へハイ信号を送出してオペアンプを停止させることもこのＣＴＬ信号で実施している。
図２０に、図１７の回路の動作波形を示す。ＳＳＴＬ１８の入力レベルは1．８Ｖのフル振幅ではなく、ＶＲＥＦを中心とした０．４〜１Ｖ程度の振幅の信号である。ここで、ＶＲＥＦは、ｖｃｃ＿１８電源の半分の電圧が規格で決められている。まず、ロウレベルからハイレベルへの変換について説明する。時刻Ｔ１で入力がロウレベルからハイレベルに変化すると、時刻Ｔ１で入力信号がＶＲＥＦを横切るためセンスアンプの出力が変化する。センスアンプはこの入力信号ＩとＶＲＥＦの差を増幅し、０Ｖとｖｃｃの振幅の信号に変換する。ここでは時刻Ｔ２でセンスアンプの出力を受けた入力バッファによって波形整形されるとしている。その後レベル変換回路によってｖｄｄ振幅の信号に変換され、時刻Ｔ３でハイレベルへと遷移する。
次に、ハイレベルからロウレベルへの変換について説明する。時刻Ｔ４で入力がハイレベルからロウレベルに変化すると、時刻Ｔ４で入力信号がＶＲＥＦを横切るためセンスアンプの出力が変化する。センスアンプはこの入力信号ＩとＶＲＥＦの差を増幅し、０Ｖとｖｃｃの振幅の信号に変換する。ここでは時刻Ｔ５でセンスアンプの出力を受けた入力バッファによって波形整形されるとしている。その後レベル変換回路によってｖｄｄ振幅の信号に変換され、時刻Ｔ６で０Ｖに変化する。
図２１は、入力回路の終端抵抗の一実施の形態を示す図である。ここで、終端抵抗はＥＳＤ回路内のＭＰ４０，ＭＮ４０で構成される。これらのＭＩＳＦＥＴは入力ＩとＶＴＴ電源の間に設置される。ＶＴＴ電源はＳＳＴＬなどではｖｃｃ＿１８／２の値に設定される。これらのＭＩＳＦＥＴのゲート信号は、Ｐ型ＭＩＳＦＥＴ側はＣＴＬ１に、Ｎ型ＭＩＳＦＥＴ側はＣＴＬ２に、それぞれ結線される。ＣＴＬ１及びＣＴＬ２はｖｃｃ電圧の印加に耐えられるＭＩＳＦＥＴを用いて構成されており、これらの信号はｖｃｃ電源電圧で駆動される。ＭＮ４０をこのように構成すると、トランジスタのオン抵抗が小さいところで使えるため面積削減が可能という効果がある。例えば、終端抵抗を５０Ωとした場合、１．８Ｖで駆動する場合には、ＭＩＳＦＥＴのオン抵抗が単位幅（1マイクロメートル）あたり２．５ＫΩと仮定すると、５０μｍ必要となるが、３．３Ｖで駆動する場合にＭＩＳＦＥＴのオン抵抗が単位幅あたり１ＫΩになると仮定すると、２０μｍのＭＩＳＦＥＴで実現できる。このようにＭＩＳＦＥＴの小型化が実現できて、ひいては面積の小型化が可能となる。また、ＣＴＬ１，ＣＴＬ２の制御電圧が高いので、特にＮ型ＭＩＳＦＥＴの制御において、十分に高いゲート電圧が印加できるため、このＮ型ＭＩＳＦＥＴを十分な飽和領域で動作が可能なため、制御電圧のちょっとした変動に対してもオン抵抗のばらつき具合への影響を十分に小さく出来るという効果もある。
なお、ここではＰ型ＭＩＳＦＥＴについては省略が可能で、Ｎ型ＭＩＳＦＥＴだけで構成することも可能である。
本実施の形態は、ＳＳＴＬについて主に述べたが、一般の低振幅Ｉ／Ｏの終端抵抗にも適用可能である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、携帯機器向けシステムＬＳＩ又はマイクロプロセッサなどの半導体装置について適用可能である。
本発明の一実施の形態による半導体集積回路装置の主たる構成を示すブロック図である。 （ａ），（ｂ）は本発明の一実施の形態による半導体集積回路装置において、出力側のＩ／Ｏ回路の構成例を示す図である。 図２の出力側のＩ／Ｏ回路の動作を示す波形図である。 本発明の一実施の形態による半導体集積回路装置で用いるトランジスタ（ＭＩＳＦＥＴ）の構造を示す図である。 図２のＩ／Ｏ回路のレイアウト例とその断面構造を示す図である。 図２のＩ／Ｏ回路の別のレイアウト例とその断面構造を示す図である。 （ａ），（ｂ）は本発明の一実施の形態による半導体集積回路装置において、出力側のＩ／Ｏ回路の別の構成例を示す図である。 図７のメインバッファの別の構成例を示す図である。 図７のＩ／Ｏ回路のレイアウト例とその断面構造を示す図である。 （ａ），（ｂ）は本発明の一実施の形態による半導体集積回路装置において、電源結線構造の一例を示すブロック図である。 本発明の一実施の形態による半導体集積回路装置において、パッケージ上での電源結線構造の一例を示す図である。 本発明を複数のＩ／Ｏ電源を持つ半導体集積回路装置に適用した場合の構成例を示すブロック図である。 本発明を複数のＩ／Ｏ電源を持つ半導体集積回路装置に適用した場合の別の構成例を示すブロック図である。 図１３のＩ／Ｏ回路（耐圧緩和回路）の構成例を示す回路図である。 図１４のＩ／Ｏ回路の動作を示す波形図である。 本発明の一実施の形態による半導体集積回路装置において、レベル変換回路の構成例を示す回路図である。 本発明をＳＳＴＬ２に適用した場合の入力回路の構成例を示すブロック図である。 図１７の差動アンプの構成例を示す回路図である。 図１７の差動アンプの構成例を示す回路図である。 図１７の入力回路の動作を示す波形図である。 本発明の一実施の形態による半導体集積回路装置において、入力回路の終端抵抗の構成例を示すブロック図である。
符号の説明
ＡＮＬＧ アナログ回路
ＣＬ 外部負荷容量
ＣＴ コンタクト
ＤＮＷ 深いＮウエル
ＥＳＤ１，ＥＳＤ２，ＥＳＤ３ 保護素子
ＩＦＣ１，ＩＦＣ２，ＳＤＲＡＭＩＦ 入出力回路
ＩＢＦ 入力バッファ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ２１，ＩＮＶ２２ インバータ
ＬＳＩ 半導体集積回路装置
ＩＩＯＣ，ＩＯ１８Ｃ，ＩＯ１８Ｃ２，ＩＯ２５Ｃ，ＩＯ２５Ｃ２，ＩＯ３３Ｃ，ＩＯ３３Ｃ２，ＯＩＯＣ Ｉ／Ｏ回路
ＬＤＣ レベルダウンコンバータ
ＬＧＣ，ＣＬＧＣ 論理回路（ロジック部）
ＬＵＣ，ＬＳＣ レベルアップコンバータ
ＭＢＦ メインバッファ
ＭＮ１〜ＭＮ４０，ＭＰ１〜ＭＰ４０ トランジスタ（ＭＩＳＦＥＴ）
Ｍ０ メタル第０層
Ｍ１ メタル第1層
ＮＬ Ｎ型拡散層
ＮＷ Ｎウエル
ＰＢＦ プリバッファ
ＰＡＤ＿Ｉ 入力パッド
ＰＡＤ＿Ｏ 出力パッド
ＰＬ Ｐ型拡散層
ＰＳＷＣ１，ＰＳＷＣ２ 制御回路
ＰＷ Ｐウエル
Ｐ−ｓｕｂ Ｐ型半導体基板
ＳＡ 差動アンプ
ＳＴＢＹＣ スタンバイ回路
ＶＢ 基板電極
ＶＧ ゲート電極
ＶＳ ソース電極
ＶＤ ドレイン電極
ｐｏｌｙ１２，ｐｏｌｙ３３ ポリシリコン
ｖｃｃ ｖｃｃ電源
ｖｃｃ＿１８ ｖｃｃ＿１８電源
ｖｄｄ ｖｄｄ電源
ｖｓｓ ｖｓｓ電源
ｖｓｓｃ ｖｓｓｃ電源

Claims (16)

  1. 第１の電源電圧で動作する回路と、
    前記第１の電源電圧より高い第２の電源電圧で動作する出力回路と、を有する半導体集積回路装置であって、
    前記第１の電源電圧で動作する回路から前記第２の電源電圧で動作する出力回路への信号伝達に際し、前記第２の電源電圧より高い第３の電源電圧へ信号電圧振幅を一度増幅し、その後、前記第２の電源電圧の振幅を持った信号に変換する変換回路を有することを特徴とした半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記変換回路は、
    前記回路からの信号の電圧振幅を、前記第３の電源電圧の電圧振幅へ増幅するレベル変換部と、
    前記レベル変換部で増幅された信号を、前記第２の電源電圧で動作する回路を駆動するために十分な駆動力まで駆動力を増幅する前記第３の電源電圧で動作するプリバッファ部と、
    前記プリバッファ部の出力を受けて前記第２の電源電圧の電圧振幅を持った信号に変換して出力するメインバッファ部と、を備えることを特徴とした半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記第１の電源電圧で動作する第１のトランジスタと、
    前記第２の電源電圧で動作する第２のトランジスタと、
    前記第３の電源電圧で動作する第３のトランジスタと、を有し、
    前記第１のトランジスタは、第１の膜厚のゲート絶縁膜を有し、
    前記第２及び第３のトランジスタは、前記第１の膜厚よりも厚い第２の膜厚のゲート絶縁膜を有することを特徴とした半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記第２のトランジスタの基板電位と前記第３のトランジスタの基板電位とが等しく、
    前記第２のトランジスタのうち高電位を動作電源とする第１導電型のトランジスタのしきい値電圧が、前記第３のトランジスタのうち前記第１導電型のトランジスタのしきい値電圧より小さい値であることを特徴とした半導体集積回路装置。
  5. 請求項３記載の半導体集積回路装置において、
    前記第２のトランジスタの基板電位と前記第３のトランジスタの基板電位とが異なり、
    前記第２のトランジスタのうち高電位を動作電源とする第１導電型のトランジスタのしきい値電圧が、前記第３のトランジスタのうち前記第１導電型のトランジスタのしきい値電圧と同じ値であることを特徴とした半導体集積回路装置。
  6. 請求項３記載の半導体集積回路装置において、
    前記第２のトランジスタの基板電位と、前記第３のトランジスタの基板電位とが異なり、
    前記第２のトランジスタのうち高電位を動作電源とする第１導電型のトランジスタのしきい値電圧が、前記第３のトランジスタのうち前記第１導電型のトランジスタのしきい値より小さい値であることを特徴とした半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記半導体集積回路装置の外部からの静電破壊を防止するためのＥＳＤ回路を有し、
    前記ＥＳＤ回路を構成するトランジスタは、前記第３の電源電圧で動作する入出力回路を構成するトランジスタと同じ種類のものであることを特徴とした半導体集積回路装置。
  8. 第１の電源電圧で動作する回路と、前記第１の電源電圧よりも高い第２の電源電圧で動作する出力回路と、前記第２の電源電圧よりも高い第３の電源電圧で動作する出力回路と、前記第２の電源電圧と前記第３の電源電圧の中間の電圧である第４の電源電圧で動作する出力回路と、を有する半導体集積回路装置であって、
    前記第１の電源電圧で動作する回路から前記第３の電源電圧で動作する出力回路への信号伝達に際しては、前記第１の電源電圧から前記第３の電源電圧へ信号振幅を変換して出力し、
    前記第１の電源電圧で動作する回路から前記第２の電源電圧で動作する出力回路への信号伝達に際しては、前記第１の電源電圧の信号振幅から前記第３の電源電圧の信号振幅に変換した後、前記第２の電源電圧の信号振幅に変換して出力し、
    前記第１の電源電圧で動作する回路から前記第４の電源電圧で動作する出力回路への信号伝達に際しては、前記第１の電源電圧の信号振幅から前記第３の電源電圧の信号振幅に変換した後、前記第３の電源電圧振幅の信号へ変換する変換回路を有することを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記第１の電源電圧で動作する回路に用いられる第１の電界効果型トランジスタと、
    前記第１の電界効果型トランジスタのゲート絶縁膜厚よりもゲート絶縁膜厚が厚く、前記第３の電源電圧の印加に耐えられる第２の電界効果型トランジスタと、を有することを特徴とする半導体集積回路装置。
  10. 第１の電源電圧で動作する回路と、前記第１の電源電圧よりも高い電圧で動作する複数の出力回路と、を有し、
    前記出力回路の電源電圧のうち最も低い電圧が第２の電源電圧であり、前記出力回路の電源電圧のうち最も高い電圧が第３の電源電圧であり、
    前記第１の電源電圧で動作する回路から前記第３の電源電圧で動作する出力回路への信号伝達に対して前記第１の電源電圧から直接前記第３の電源電圧へ信号振幅を増幅し、
    前記第３の電源電圧よりも低い電源電圧で動作する出力回路に対しては、前記第１の電源電圧から前記第３の電源電圧へ信号振幅を変換した後、前記第３の電源電圧より低い電圧振幅に変換する変換回路を有することを特徴とする半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置において、
    前記第１の電源電圧で動作する回路に用いられる第１の電界効果型トランジスタと、
    前記第１の電界効果型トランジスタのゲート絶縁膜厚よりもゲート絶縁膜厚が厚く、前記第３の電源電圧の印加に耐えられる第２の電界効果型トランジスタと、を有することを特徴とする半導体集積回路装置。
  12. 第１の動作電位を供給される回路と、
    前記第１の動作電位よりも高い第２の動作電位を供給される第１の入出力回路と、
    前記第２の動作電位よりも高い第３の動作電位を供給される第２の入出力回路と、
    前記第２の動作電位よりも高く前記第３の動作電位よりも低い第４の動作電位を供給される第３の入出力回路とを有し、
    前記第１乃至第３の入出力回路は、第１の膜厚のゲート酸化膜を有する第１トランジスタと、前記第１の膜厚よりも厚いゲート酸化膜を有する第２トランジスタとを有し、
    前記第１トランジスタの耐圧は前記第１の動作電位であり、
    前記第２トランジスタの耐圧は前記第４の動作電位であり、
    前記回路から前記第１の入出力回路への信号伝達に際しては、前記第１の動作電位の信号振幅を前記第４の動作電位の信号振幅に変換した後、前記第２の動作電位の信号振幅に変換して出力し、
    前記回路から前記第３の入出力回路への信号伝達に際しては、前記第１の動作電位の信号振幅から前記第４の動作電位の信号振幅に変換して出力し、
    前記第２の入出力回路は、前記第１、第３及び第４の動作電位を受け、前記第１の動作電位の信号振幅から前記第３の動作電位の信号振幅に変換して出力する回路であり、この回路を構成する前記第２トランジスタのゲート電極とソース電極およびドレイン電極の間に前記第３の動作電位が印加されることを避ける耐圧緩和回路を有することを特徴とする半導体集積回路装置。
  13. 入力信号を受けるインバータ回路と、
    前記入力信号をゲートに受ける第１のＮ型トランジスタと、
    前記入力信号をゲートに受け、ドレインが前記第１のＮ型トランジスタのドレインと接続される第１のＰ型トランジスタと、
    前記入力信号をゲートに受け、ソースが前記第１のＰ型トランジスタのドレインと接続される第２のＮ型トランジスタと、
    前記入力信号をゲートに受け、ドレインが前記第２のＮ型トランジスタのドレインと接続される第２のＰ型トランジスタと、
    前記インバータの出力信号をゲートに受ける第３のＮ型トランジスタと、
    前記出力信号をゲートに受け、ドレインが前記第３のＮ型トランジスタと接続される第３のＰ型トランジスタと、
    前記出力信号をゲートに受け、ソースが前記第３のＰ型トランジスタのドレインと接続される第４のＮ型トランジスタと、
    前記出力信号をゲートに受け、ドレインが前記第４Ｎ型トランジスタのソースと接続される第４のＰ型トランジスタと、
    ゲートが前記第２のＮ型トランジスタのドレインに接続され、ドレインが前記第４のＰ型トランジスタのソースに接続される第５のＰ型トランジスタと、
    ゲートが前記第４のＮ型トランジスタのドレインに接続され、ドレインが前記第２のＰ型トランジスタのソースに接続される第６のＰ型トランジスタと、
    ゲートが前記第５のＰ型トランジスタのゲートと接続され、ソースが前記第４のＮ型トランジスタのソースと接続される第５のＮ型トランジスタと、
    ゲートが前記第６のＰ型トランジスタのゲートと接続され、ソースが前記第２のＮ型トランジスタのソースと接続される第６のＮ型トランジスタとを有し、
    前記インバータ回路を構成するトランジスタと、前記第１、第３のＮ型トランジスタと、前記第１、第３のＰ型トランジスタのゲート絶縁膜は、第１の膜厚であり、
    前記第２、第４、第５、第６のＮ型トランジスタと、前記第２、第４、第５、第６のＰ型トランジスタのゲート絶縁膜は、前記第１の膜厚よりも厚い第２の膜厚であり、
    前記第２及び第４のＰ型トランジスタのしきい値電圧は、前記第５及び第６のＰ型トランジスタのしきい値電圧よりも低く、
    前記第２及び第４のＮ型トランジスタのしきい値電圧は、前記第５及び第６のＰ型トランジスタのしきい値電圧よりも低いことを特徴とする半導体集積回路装置。
  14. 第１の動作電圧で動作する回路と、
    前記第１の動作電圧よりも高い第２の動作電圧で動作する入力回路とを有し、
    前記入力回路は、前記第１の動作電圧よりも高く前記第２の動作電圧よりも低い振幅の信号の入力を受け、前記入力された信号を前記第２の動作電圧の振幅に変換した後、前記第１の動作電圧の振幅に変換して前記回路に入力することを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記入力回路は、センスアンプ回路を有し、
    前記センスアンプ回路は、前記信号の入力を受け、前記入力された信号を前記第２の動作電圧の振幅に変換することを特徴とする半導体集積回路装置。
  16. 請求項１４記載の半導体集積回路装置において、
    前記入力回路は、オペアンプを有し、
    前記オペアンプは、前記信号の入力を受け、前記入力された信号を前記第２の動作電圧の振幅に変換することを特徴とする半導体集積回路装置。
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