CN104521146B - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN104521146B
CN104521146B CN201380041424.6A CN201380041424A CN104521146B CN 104521146 B CN104521146 B CN 104521146B CN 201380041424 A CN201380041424 A CN 201380041424A CN 104521146 B CN104521146 B CN 104521146B
Authority
CN
China
Prior art keywords
pmos transistor
level
terminal
supply voltage
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380041424.6A
Other languages
English (en)
Other versions
CN104521146A (zh
Inventor
松冈大辅
袛园雅弘
宇佐美志郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN104521146A publication Critical patent/CN104521146A/zh
Application granted granted Critical
Publication of CN104521146B publication Critical patent/CN104521146B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体集成电路，具备：电源开关电路(1)，其使用PMOS晶体管(P1)以及NMOS晶体管(N1)对施加给电源供给端子(11)的电源电压(VDD1)或者施加给电源供给端子(12)的电源电压(VDD2)进行选择来作为电源电压(VOUT)输出至电源输出端子(13)；与PMOS晶体管(P1)的栅极连接的开关控制电路(2)；和与NMOS晶体管(N1)的栅极连接的开关控制电路(3)。

Description

半导体集成电路
技术领域
本发明涉及包括具有对所供给的电源电压进行切换的功能的电源开关电路的半导体集成电路。
背景技术
一般而言，在为了使接口高速化而提高信号频率的情况下，为了抑制耗电的增大而减小信号的电压电平。例如，在SD卡的接口标准中，以往为3.3V信号的接口，相对于此，在新的高速标准中变为1.8V信号的接口。此外，由于在SD卡这样的已广泛普及的接口标准下想要获得与新旧两种标准对应的设备，因此作为接口电路而出现了根据要连接的SD卡所对应的标准来切换信号的电压电平的需要。因而，需要以3.3V和1.8V来切换向接口电路供给的电源电压的电源开关电路。
在先技术文献
专利文献
专利文献1：日本特开2008-118582号公报
发明内容
发明要解决的课题
作为电源开关电路，使用了PMOS晶体管的电路为一般性的。然而，在如上述的SD卡的接口的3.3V和1.8V那样电源电压有较大差距的情况下，若简单地分别以PMOS晶体管来连接3.3V的电源供给端子和电源输出端子、以及1.8V的电源供给端子和电源输出端子，则会流动由寄生二极管所引起的电流。具体而言，在将3.3V输出至电源输出端子之际，与1.8V的电源供给端子连接的PMOS晶体管的漏极电压成为3.3V，基板电压成为1.8V，因漏极与基板之间的寄生二极管而会流动电流。因为电流会逆流至1.8V的电源供给端子，所以根据情况而会发生元件破坏、闩锁、误动作等严重问题。
为此，例如，如专利文献1所记载的那样，将PMOS晶体管的基板电压控制在比漏极电压高的电压，能防止上述的寄生二极管电流。不过，在专利文献1中，由于所有电源以接通状态为前提，因此在任一个电源为断开状态的情况或在电源启动的过渡状态下，存在产生寄生二极管电流的课题。
用于解决课题的手段
本发明提供具备在任一个电源为断开状态的情况下也不会产生寄生二极管电流等的不必要电流的电源开关电路的半导体集成电路。
本发明的第一半导体集成电路的特征在于，具备：接地端子，其被施加接地电位；第一电源端子，其被施加比接地电位高的第一电源电压；第二电源端子，其被施加比接地电位高且比第一电源电压低的第二电源电压；第三电源端子，其用于输出施加给第一电源端子的第一电源电压、或者施加给第二电源端子的第二电源电压；第一PMOS晶体管，其对第一电源端子和第三电源端子进行连接；第一NMOS晶体管，其对第二电源端子和第三电源端子进行连接；第一开关控制电路，其与第一PMOS晶体管连接；和第二开关控制电路，其与第一NMOS晶体管连接，第一开关控制电路通过向第一PMOS晶体管的栅极输出从接地电位的电平至第一电源电压的电平为止的信号，从而将第一PMOS晶体管控制为导通状态或者截止状态，第二开关控制电路通过向第一NMOS晶体管的栅极输出从接地电位的电平至第一电源电压的电平为止的信号，从而将第一NMOS晶体管控制为导通状态或者截止状态。
本发明的第二半导体集成电路的特征在于，具备：接地端子，其被施加接地电位；第一电源端子，其被施加比接地电位高的第一电源电压；第二电源端子，其被施加比接地电位高且比第一电源电压低的第二电源电压；第三电源端子，其用于输出施加给第一电源端子的第一电源电压、或者施加给第二电源端子的第二电源电压；第一PMOS晶体管，其对第一电源端子和第三电源端子进行连接；第二PMOS晶体管，其对第二电源端子和第三电源端子进行连接；第一开关控制电路，其与第一PMOS晶体管连接；第二开关控制电路，其与第二PMOS晶体管连接；和基板控制电路，其将输出连接至第二PMOS晶体管的基板电极，基板控制电路将第一电源电压以及第二电源电压作为电源，输出其中的电源电压较高的电压。
在上述第二半导体集成电路中，其特征在于，第二开关控制电路具备：输入端子，其被赋予输入信号；输出端子，其用于输出输出信号；第一输出电路，其根据输入信号来输出从接地电位的电平至第一电源电压的电平为止的信号；第二输出电路，其根据输入信号来输出从接地电位的电平至第二电源电压的电平为止的信号；第三PMOS晶体管，其对第一输出电路和输出端子进行连接；和第四PMOS晶体管，其对第二输出电路和输出端子进行连接，第三PMOS晶体管在栅极被施加了第二电源电压，在基板电极连接着基板控制电路的输出，第四PMOS晶体管在栅极被施加了第一电源电压，在基板电极连接着基板控制电路的输出。
本发明的第三半导体集成电路的特征在于，具备：接地端子，其被施加接地电位；第一电源端子，其被施加比接地电位高的第一电源电压；第二电源端子，其被施加比接地电位高且比第一电源电压低的第二电源电压；第三电源端子，其用于输出施加给第一电源端子的第一电源电压、或者施加给第二电源端子的第二电源电压；第一PMOS晶体管，其对第一电源端子和第三电源端子进行连接；第二PMOS晶体管，其对第三电源端子和第一节点进行连接；第三PMOS晶体管，其对第一节点和第二电源端子进行连接；第一开关控制电路，其与第一PMOS晶体管连接；第二开关控制电路，其与第二PMOS晶体管连接；和第三开关控制电路，其与第三PMOS晶体管连接，第二PMOS晶体管的基板电极被连接至第一电源端子，第三PMOS晶体管的基板电极被连接至第二电源端子，第一开关控制电路通过向第一PMOS晶体管的栅极输出从接地电位的电平至第一电源电压的电平为止的信号，从而将第一PMOS晶体管控制为导通状态或者截止状态，第二开关控制电路通过向第二PMOS晶体管的栅极输出从接地电位的电平至第一电源电压的电平为止的信号，从而将第二PMOS晶体管控制为导通状态或者截止状态，第三开关控制电路通过向第三PMOS晶体管的栅极输出从接地电位的电平至第二电源电压的电平为止的信号，从而将第三PMOS晶体管控制为导通状态或者截止状态。
发明效果
本发明在具备了电源开关电路的半导体集成电路中，在任一个电源电压为断开状态的情况下也不会产生寄生二极管等所引起的不必要电流，能防止元件破坏、闩锁、误动作等问题。此外，因为可以不考虑电源顺序，所以能够简化***，能够实现设计成本和芯片面积的削减、电源IC等***部件成本的削减。
附图说明
图1是表示第一实施方式所涉及的半导体集成电路的电路图。
图2是表示第二实施方式所涉及的半导体集成电路的电路图。
图3是表示第二实施方式所涉及的半导体集成电路中的第一实施例的电路图。
图4是表示第二实施方式所涉及的半导体集成电路中的第二实施例的电路图。
图5是表示第二实施方式所涉及的半导体集成电路中的第三实施例之中使用的第三电平转换器电路构成的电路图。
图6是表示第三实施方式所涉及的半导体集成电路的电路图。
图7是表示作为各实施方式的电平转换器而使用的第一电平转换器电路构成的电路图。
图8是表示作为各实施方式的电平转换器而使用的第二电平转换器电路构成的电路图。
具体实施方式
以下，参照附图来说明实施方式。
在以后的各实施方式中，使用具备了对3.3V的电源电压VDD1和1.8V的电源电压VDD2这两个电源电压进行切换的电源开关电路的半导体集成电路来加以说明。
此外，与近年的***LSI同样地，3.3V的电源电压VDD1以及1.8V的电源电压VDD2作为使被连接至LSI的焊盘且与LSI外部进行信号输入输出的I/O电路等进行动作的电源，设标准单元等的内部电路以与其不同的1.2V的电源电压VDD3来动作。
在此，由于对电源开关电路及其***电路使用的是耐得住3.3V或者1.8V电压的晶体管等元件，因此基本上以3.3V电平或者1.8V电平的信号来进行控制。其中，因为控制电源开关电路的输入信号本身是由内部电路生成的1.2V电平信号，所以要通过电平转换器将1.2V电平的输入信号变换为3.3V电平或者1.8V电平的输出信号，来控制电源开关电路。
另外，作为对电源开关电路进行控制的输入信号，在能够直接生成3.3V电平信号、1.8V电平信号的情况下，电平转换器变得不需要，电路构成变得非常简单。进而，在电平转换器中需要考虑的1.2V的电源电压VDD3的断开状态也可以不予考虑。
(第一实施方式)
以下，参照附图来说明第一实施方式所涉及的半导体集成电路。图1是表示第一实施方式所涉及的半导体集成电路的电路图。另外，在第一实施方式以后的各实施方式中的说明之中，接地电位VSS设为例如0V，电源电压VDD1设为比接地电位VSS高的例如3.3V，电源电压VDD2设为比接地电位VSS高且比电源电压VDD1低的例如1.8V，电源电压VDD3设为比接地电位VSS高且比电源电压VDD2低的例如1.2V。
半导体集成电路具有：电源开关电路1，其使用PMOS晶体管P1以及NMOS晶体管N1来选择施加给电源供给端子11的电源电压VDD1或者施加给电源供给端子12的电源电压VDD2，并作为电源电压VOUT而输出至电源输出端子13；开关控制电路2，其被连接至PMOS晶体管P1的栅极；开关控制电路3，其被连接至NMOS晶体管N1的栅极；放电电路4，其被连接至电源输出端子13；和下拉电路5，其被连接至NMOS晶体管N1的栅极。
电源开关电路1具有：PMOS晶体管P1，其源极被连接至电源供给端子11，漏极被连接至电源输出端子13，栅极被连接至开关控制电路2的输出；和NMOS晶体管N1，其源极被连接至电源供给端子12，漏极被连接至电源输出端子13，栅极被连接至开关控制电路3的输出。PMOS晶体管P1的基板(阱)电极被连接至电源供给端子11，NMOS晶体管N1的基板(阱)电极被连接至施加了接地电位VSS的接地端子。PMOS 晶体管P1构成了被串联连接在电源供给端子11与电源输出端子13之间的开关部分，NMOS晶体管N1构成了被串联连接在电源供给端子12与电源输出端子13之间的开关部分。
开关控制电路2具有电平转换器L1，通过向PMOS晶体管P1的栅极输出从接地电位VSS电平至电源电压VDD1电平为止的信号，从而将PMOS晶体管P1控制为导通状态或者截止状态。在电平转换器L1中，电源电压VDD3和电源电压VDD1被作为电源来供给，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN1，变换为电源电压VDD1电平的信号(VDD1或者VSS)而输出至PMOS晶体管P1的栅极。例如，将1.2V电平的输入信号IN1变换为3.3V电平的输出信号而输出至PMOS晶体管P1的栅极。此外，在电平转换器L1中，被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。该关闭信号NOE是从例如LSI外部不经由缓冲器等而被直接输入的信号。在关闭信号NOE为L电平(0V)的情况下，电平转换器L1输出输入信号IN1的反相逻辑的信号。另一方面，在关闭信号NOE为H电平(3.3V)的情况下，电平转换器L1与输入信号IN1无关，即便电源电压VDD3为断开状态，也能够将输出固定在H电平(VDD1)。该电平转换器L1例如具有图7所示那样的第一电平转换器电路构成。
在此，简单说明图7所示的第一电平转换器电路构成。图7是表示作为各实施方式的电平转换器而使用的第一电平转换器电路构成的电路图。
第一电平转换器电路构成具有：PMOS晶体管P11～P15、NMOS晶体管N11～N14和反相器INV4。
PMOS晶体管P11，栅极接受关闭信号NOE并且被连接至PMOS晶体管P13的栅极，在源极被赋予电源电压VDD1，漏极被连接至PMOS晶体管P12的源极，在基板电极被赋予电源电压VDD1。
PMOS晶体管P12，栅极被连接至PMOS晶体管P14的漏极以及节点X7，源极被连接至PMOS晶体管P11的漏极，漏极被连接至PMOS晶体管P14的栅极以及NMOS晶体管N11的漏极，在基板电极被赋予电源电压VDD1。
PMOS晶体管P13，栅极接受关闭信号NOE并且被连接至PMOS晶体管P11的栅极，在源极被赋予电源电压VDD1，漏极被连接至PMOS晶体管P14的源极，在基板电极被赋予电源电压VDD1。
PMOS晶体管P14，栅极被连接至PMOS晶体管P12的漏极，源极被连接至PMOS晶体管P13的漏极，漏极被连接至PMOS晶体管P12的栅极、NMOS晶体管N12的漏极以及节点X7，在基板电极被赋予电源电压VDD1。
PMOS晶体管P15，栅极被连接至NMOS晶体管N14的栅极以及节点X7，在源极被赋予电源电压VDD1，漏极被连接至NMOS晶体管N14的漏极以及输出端子XOUT。
NMOS晶体管N11，栅极被连接至输入端子IN以及反相器INV4的输入，源极被连接至接地端子(接地电位VSS)，漏极被连接至PMOS晶体管P12的漏极以及PMOS晶体管P14的栅极。
NMOS晶体管N12，栅极被连接至反相器INV4的输出，源极被连接至接地端子(接地电位VSS)，漏极被连接至PMOS晶体管P14的漏极、PMOS晶体管P12的栅极以及节点X7。
NMOS晶体管N13，在栅极被赋予关闭信号NOE，源极被连接至接地端子(接地电位VSS)，漏极被连接至节点X7。
NMOS晶体管N14，栅极被连接至PMOS晶体管P15的栅极以及节点X7，源极被连接至接地端子(接地电位VSS)，漏极被连接至PMOS晶体管P15的漏极以及输出端子XOUT。
反相器INV4，在输入连接着输入端子IN以及NMOS晶体管N11的栅极，在输出连接着NMOS晶体管N12的栅极。
在该第一电平转换器电路构成中，在关闭信号NOE为H电平(3.3V)的情况下，NMOS晶体管N13成为导通状态，节点X7的电位成为接地电位VSS。由此，PMOS晶体管P15成为导通状态，NMOS晶体管N14成为截止状态，因此在输出端子XOUT被输出电源电压VDD1。
开关控制电路3包括具有缓冲器构成的电平转换器L2，通过向NMOS晶体管N1的栅极输出从接地电位VSS电平至电源电压VDD1电平为止的信号，从而将NMOS晶体管N1控制为导通状态或者截止状态。在电平转换器L2中，电源电压VDD3和电源电压VDD1被作为电源来供给，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN2，变换为电源电压VDD1电平的信号(VDD1或者VSS)而输出至NMOS晶体管N1的栅极。例如，在将1.2V电平的输入信号IN2变换为3.3V电平的输出信号而输出至NMOS晶体管N1的栅极。此外，在电平转换器L2中，被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。该关闭信号NOE是从例如LSI外部不经由缓冲器等而被直接输入的信号。在关闭信号NOE为L电平(0V)的情况下，电平转换器L2输出与输入信号IN2相同逻辑的信号。另一方面，在关闭信号NOE为H电平(3.3V)的情况下，电平转换器L2与输入信号IN2无关，即便电源电压VDD3为断开状态，也能够将输出固定在L电平(VSS)。该电平转换器L2具有图8所示那样的第二电平转换器电路构成。
在此，简单地说明图8所示的第二电平转换器电路构成。图8是表示作为各实施方式的电平转换器而使用的第二电平转换器电路构成的电路图。
第二电平转换器电路构成具有：PMOS晶体管P11～P14、NMOS晶体管N11～N13和反相器INV4。
该第二电平转换器电路构成具有从图7所示的第一电平转换器电路构成之中去除PMOS晶体管P15以及NMOS晶体管N14，而将节点X7连接至输出端子OUT的电路构成。
因此，PMOS晶体管P11～P14、NMOS晶体管N11～N13以及反相器INV4的各连接与第一电平转换器电路构成相同，因而此处的说明将省略。
在该第二电平转换器电路构成中，在关闭信号NOE为H电平(3.3V)的情况下，NMOS晶体管N13成为导通状态，节点X7的电位成为接地电位VSS，在输出端子OUT输出接地电位VSS。
放电电路4具有：NMOS晶体管N2，其对电源输出端子13和施加了接地电位VSS的接地端子进行连接；和电平转换器L3，其具有被连接至NMOS晶体管N2的栅极的缓冲器构成，在将连接从电源供给端子11(VDD1)切换为电源供给端子12(VDD2)的期间的转变状态下，通过对储存于电源输出端子13(VOUT)的电荷进行放电来降低电位，从而能够实现电源的高速切换。NMOS晶体管N2，漏极被连接至电源输出端子13，源极被连接至接地端子(接地电位VSS)，栅极被连接至电平转换器L3的输出。在电平转换器L3中，电源电压VDD3和电源电压VDD1被作为电源来供给，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN3，变换为电源电压VDD1电平的信号(VDD1或者VSS)而输出至NMOS晶体管N2的栅极。例如，将1.2V电平的输入信号IN3变换为3.3V电平的输出信号而输出至NMOS晶体管N2的栅极。此外，在电平转换器L3中，被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。该关闭信号NOE是从例如LSI外部不经由缓冲器等而被直接输入的信号。在关闭信号NOE为L电平(0V)的情况下，电平转换器L3输出与输入信号IN3相同逻辑的信号。另一方面，在关闭信号NOE为H电平(3.3V)的情况下，电平转换器L3与输入信号IN3无关，即便电源电压VDD3为断开状态，也将输出固定在L电平(VSS)。该电平转换器L3具有图8所示那样的第二电平转换器电路构成。
下拉电路5具有：NMOS晶体管N3，其对NMOS晶体管N1的栅极和施加了接地电位VSS的接地端子进行连接；和缓冲器B1，其被连接至NMOS晶体管N3的栅极，是在电源电压VDD1以及电源电压VDD3均为断开状态、且只有电源电压VDD2为接通状态的情况下使NMOS晶体管N1的栅极变为截止状态的电路。NMOS晶体管N3为下拉晶体管，漏极被连接至NMOS晶体管N1的栅极，源极被连接至接地端子(接地电位VSS)，栅极被连接至缓冲器B1的输出。在缓冲器B1中，电源电压VDD2被作为电源来供给，将下拉控制信号(输入信号)IN4作为输入，将与下拉控制信号IN4相同逻辑的电源电压VDD2电平的信号(VDD2或者VSS)作为输出信号，而输出至NMOS晶体管N3的栅极。根据该构成，能够按照下拉控制信号IN4而将NMOS晶体管N1的栅极下拉至接地电位VSS电平。作为该下拉控制信号IN4，既可以为3.3V信号也可以为1.8V信号，还可以采用与上述的电平转换器L1～L3中使用的关闭信号NOE相同的信号。此外，在对于下拉控制信号IN4而具有足够的驱动能力的情况下，也可以省略缓冲器B1，而将下拉控制信号IN4直接输入至NMOS晶体管N3的栅极。
在上述实施方式中，如果电源供给端子11(VDD1)与电源供给端子12(VDD2)之间、电源供给端子11(VDD1)与接地端子(VSS)之间等经由PMOS晶体管P1、NMOS晶体管N1、N2等来连接，则在电源之间会流动不必要的电流，引起元件破坏、闩锁、误动作，因此通常这些晶体管进行排他地控制。
即，在PMOS晶体管P1为导通状态的情况下，其他的NMOS晶体管N1、N2控制在截止状态，在NMOS晶体管N1为导通状态的情况下，其他的PMOS晶体管P1以及NMOS晶体管N2控制在截止状态，在NMOS晶体管N2为导通状态的情况下，其他的PMOS晶体管P1以及NMOS晶体管N1控制在截止状态。
下面，说明第一实施方式所涉及的半导体集成电路中的基于各电源状态的动作。
(所有电源为接通状态的情况)
在电源电压VDD1～VDD3全部为接通状态的情况下，是通常动作的状态，根据输入信号IN1～IN3来控制各个晶体管P1、N1、N2，选择施加给电源供给端子11的电源电压VDD1或者施加给电源供给端子12的电源电压VDD2的任一个，作为电源电压VOUT而输出至电源输出端子13。此时，关闭信号NOE以及下拉控制信号IN4设为L电平(VSS)。
具体而言，在作为电源电压VOUT而想要输出电源电压VDD1的电压的情况下，使输入信号IN1为H电平(VDD3)，使输入信号IN2以及输入信号IN3为L电平(VSS)，从而向PMOS晶体管P1的栅极输出L电平(VSS)，向NMOS晶体管N1以及NMOS晶体管N2的各栅极输出L电平(VSS)。由此，将PMOS晶体管P1控制为导通状态，将NMOS晶体管N1以及NMOS晶体管N2控制为截止状态，从而经由PMOS晶体管P1来对电源供给端子11和电源输出端子13进行电连接。其结果，作为电源电压VOUT，从电源输出端子13输出施加给电源供给端子11的电源电压VDD1的电压。此时，虽然在NMOS晶体管N1的漏极被施加比电源电压VDD2高的电源电压VDD1的电压，但是因为是NMOS晶体管，所以不会流动如PMOS晶体管那样流向基板的寄生二极管所引起的不必要电流。
此外，在作为电源电压VOUT而想要输出电源电压VDD2的电压的情况下，使输入信号IN2为H电平(VDD3)，使输入信号IN1以及输入信号IN3为L电平(VSS)，从而向NMOS晶体管N1以及PMOS晶体管P1的各栅极输出H电平(VDD1)，向NMOS晶体管N2的栅极输出L电平(VSS)。由此，将NMOS晶体管N1控制为导通状态，将PMOS晶体管P1以及NMOS晶体管N2控制为截止状态，从而经由NMOS晶体管N1来对电源供给端子12和电源输出端子13进行电连接。其结果，作为电源电压VOUT，从电源输出端子13输出施加给电源供给端子12的电源电压VDD2的电压。此时，在NMOS晶体管N1的栅极被施加比电源电压VDD2高的电源电压VDD1，所以若将NMOS晶体管N1的阈值电压设为Vthn，则成为VDD2＜VDD1-Vthn，在电源输出端子13的电源电压VOUT中不会产生NMOS晶体管N1所引起的电压降。
(电源的任一个为断开状态的情况)
以下，说明电源电压VDD1～VDD3的任一个为断开状态的情况下的动作。
a)第一电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为接通状态的第一电源状态的情况下，控制各晶体管P1、N1、N2的输入信号IN1、IN2、IN3成为不定的信号。因此，通过被赋予至上述的电平转换器L1～L3的关闭信号NOE来控制从电平转换器L1～L3输出的输出信号，以将各晶体管P1、N1、N2控制在截止状态，使得各电极之间不流动电流。在此，假设作为下拉控制信号IN4而使用的是与关闭信号NOE相同的信号。
即，使关闭信号NOE为H电平(3.3V)。由此，与输入信号IN1～IN3的状态无关地，从电平转换器L1向PMOS晶体管P1的栅极输出H电平(VDD1)，从电平转换器L2向NMOS晶体管N1的栅极输出L电平(VSS)，从电平转换器L3向NMOS晶体管N2的栅极输出L电平(VSS)。由此，各晶体管P1、N1、N2成为截止状态。另外，在本实施方式中，虽然将各晶体管P1、N1、N2控制为截止状态，但是也可以变更电平转换器的构成而使PMOS晶体管P1为导通状态、使NMOS晶体管N1以及NMOS 晶体管N2为截止状态，来对电源供给端子11和电源输出端子13进行电连接，作为电源电压VOUT而供给电源电压VDD1的电压。
b)第二电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为断开状态的第二电源状态的情况下，因为与上述的第一电源状态的情况相同，所以在此省略说明。
c)第三电源状态
在电源电压VDD3为断开状态、电源电压VDD1为断开状态、电源电压VDD2为接通状态的第三电源状态的情况下，由于无法根据关闭信号NOE来控制电平转换器L1～L3的输出信号，因此需要使得电流不从电源供给端子12的电源电压VDD2经由NMOS晶体管N1来泄漏。为此，使下拉控制信号IN4为H电平(3.3V)而使下拉电路5的NMOS晶体管N3为导通状态，以将NMOS晶体管N1的栅极与接地端子(VSS)电连接。由此，使NMOS晶体管N1的栅极为L电平(VSS)而使NMOS晶体管N1为截止状态。另外，在本实施方式中，作为下拉控制信号IN4由于使用的是与关闭信号NOE相同的信号，因此关闭信号NOE也成为H电平(3.3V)。
d)第四电源状态
在电源电压VDD3为接通状态、电源电压VDD1或者电源电压VDD2的任一个为断开状态的第四电源状态的情况下，也可以采用与上述的第二电源状态或者第三电源状态相同的对应，所以在此省略说明。
以上，如所说明的那样，根据本实施方式，能够实现即便在任一个电源为断开状态的情况下也不会产生寄生二极管元件等所引起的不必要电流的电源开关电路。此外，对于向电源输出端子13供给电源供给端子12的电源电压VDD2的电压的晶体管，使用的是驱动能力比PMOS晶体管高的NMOS晶体管N1，所以在实现相同的驱动能力的情况下，与使用PMOS晶体管的情形相比，能够减小晶体管的布局面积。
(第二实施方式)
以下，参照附图来说明第二实施方式所涉及的半导体集成电路。图2是表示第二实施方式所涉及的半导体集成电路的电路图。另外，有时将省略对于与第一实施方式的图1实质上相同的构成的重复说明。
半导体集成电路具有：电源开关电路1，其使用PMOS晶体管P1以及PMOS晶体管P2对施加给电源供给端子11的电源电压VDD1或者施加给电源供给端子12的电源电压VDD2进行选择来作为电源电压VOUT而输出至电源输出端子13；开关控制电路2，其被连接至PMOS晶体管P1的栅极；开关控制电路3，其被连接至PMOS晶体管P2的栅极；放电电路4，其被连接至电源输出端子13；和基板控制电路6，其被连接至PMOS晶体管P1以及PMOS晶体管P2的各基板(阱)电极。
电源开关电路1具有：PMOS晶体管P1，其源极被连接至电源供给端子11，漏极被连接至电源输出端子13，栅极被连接至开关控制电路2的输出；和PMOS晶体管P2，其源极被连接至电源供给端子12，漏极被连接至电源输出端子13，栅极被连接至开关控制电路3的输出。PMOS晶体管P1的基板(阱)电极被连接至基板控制电路6的输出VO1，PMOS晶体管P2的基板(阱)电极被连接至基板控制电路6的输出VO1。PMOS晶体管P1构成了被串联连接在电源供给端子11与电源输出端子13之间的开关部分，PMOS晶体管P2构成了被串联连接在电源供给端子12与电源输出端子13之间的开关部分。
开关控制电路2具有：电平转换器L1，其将输入信号IN1作为输入，将输入信号IN1的反相逻辑的信号输出至PMOS晶体管P1的栅极。在该电平转换器L1中，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN1，变换为电源电压VDD1电平的信号(VDD1或者VSS)或者电源电压VDD2电平的信号(VDD2或者VSS)而输出至PMOS晶体管P1的栅极。此外，在电平转换器L1中，被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。该关闭信号NOE是从例如LSI外部不经由缓冲器等而被直接输入的信号。在关闭信号NOE为L电平(0V)的情况下，电平转换器L1输出输入信号IN1的反相逻辑的信号。另一方面，在关闭信号NOE为H电平(3.3V)的情况下，电平转换器L1与输入信号IN1无关，即便电源电压VDD3为断开状态，也将输出固定在H电平(VDD1)。
开关控制电路3具有：电平转换器L2，其将输入信号IN2作为输入，将输入信号IN2的反相逻辑的信号输出至PMOS晶体管P2的栅极。在该电平转换器L2中，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN2，变换为电源电压VDD1电平的信号(VDD1或者VSS)或者电源电压VDD2电平的信号(VDD2或者VSS)而输出至PMOS晶体管P2的栅极。此外，在电平转换器L2中，被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。该关闭信号NOE是从例如LSI外部不经由缓冲器等而被直接输入的信号。在关闭信号NOE为L电平(0V)的情况下，电平转换器L2输出输入信号IN2的反相逻辑的信号。另一方面，在关闭信号NOE为H电平(3.3V)的情况下，电平转换器L2与输入信号IN2无关，即便电源电压VDD3为断开状态，也将输出固定在H电平(VDD1或者VDD2)。
放电电路4具有：NMOS晶体管N2，其对电源输出端子13和施加了接地电位VSS的接地端子进行连接；和电平转换器L3，其被连接至NMOS晶体管N2的栅极，在将连接从电源供给端子11(VDD1)切换为电源供给端子12(VDD2)的期间的转变状态下，通过对储存于电源输出端子13(VOUT)的电荷进行放电来降低电位，从而能够实现电源的高速切换。NMOS晶体管N2，漏极被连接至电源输出端子13，源极被连接至接地端子(接地电位VSS)，栅极被连接至电平转换器L3的输出。电平转换器L3，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN3，变换为电源电压VDD1电平的信号(VDD1或者VSS)或者电源电压VDD2电平的信号(VDD2或者VSS)而输出至NMOS晶体管N2的栅极。例如，将1.2V电平的输入信号IN3变换为3.3V电平的输出信号而输出至NMOS晶体管N2的栅极。此外，在电平转换器L3中，被赋予不依赖于电源电压VDD1～VDD3的状态的关闭信号NOE。该关闭信号NOE是从例如LSI外部不经由缓冲器等而被直接输入的信号。在关闭信号NOE为L电平(0V)的情况下，电平转换器L3输出与输入信号IN3相同逻辑的信号。另一方面，在关闭信号NOE为H电平(3.3V)的情况下，电平转换器L3与输入信号IN3无关，即便电源电压VDD3为断开状态，也将输出固定在L电平(VSS)。
基板控制电路6是将电源电压VDD1以及电源电压VDD2作为电源来供给，并输出该电源电压VDD1以及电源电压VDD2之中电源电压较高的电压的电路，具有被互补性地连接的PMOS晶体管P3以及PMOS晶体管P4，输出VO1被连接至PMOS晶体管P1的基板电极以及PMOS晶体管P2的基板电极。PMOS晶体管P3，在源极被赋予电源电压VDD1，漏极被连接至输出VO1，在栅极被赋予电源电压VDD2，基板(阱)电极被连接至漏极以及输出VO1。PMOS晶体管P4，在源极被赋予电源电压VDD2，漏极被连接至输出VO1，在栅极被赋予电源电压VDD1，基板(阱)电极被连接至漏极以及输出VO1。
在上述实施方式中，如果电源供给端子11(VDD1)与电源供给端子12(VDD2)之间、或电源供给端子11(VDD1)与接地端子(VSS)之间等经由PMOS晶体管P1、P2、NMOS晶体管N2等来连接，则在电源之间会流动不必要的电流，引起元件破坏、闩锁、误动作，因此通常这些晶体管进行排他地控制。
即，在PMOS晶体管P1为导通状态的情况下，其他的PMOS晶体管P2以及NMOS晶体管N2控制在截止状态，在PMOS晶体管P2为导通状态的情况下，其他的PMOS晶体管P1以及NMOS晶体管N2控制在截止状态，在NMOS晶体管N2为导通状态的情况下，其他的PMOS晶体管P1、P2控制在截止状态。
下面，说明第二实施方式所涉及的半导体集成电路中的基于各电源状态的动作。
(所有电源为接通状态的情况)
在电源电压VDD1～VDD3全部为接通状态的情况下，是通常动作的状态，根据输入信号IN1～IN3来控制各个晶体管P1、P2、N2，选择施加给电源供给端子11的电源电压VDD1或者施加给电源供给端子12的电源电压VDD2的任一个，作为电源电压VOUT而输出至电源输出端子13。此时，基板控制电路6的输出VO1成为电源电压VDD1的电压。
具体而言，在作为电源电压VOUT而想要输出电源电压VDD1的电压的情况下，使输入信号IN1为H电平(VDD3)，使输入信号IN2以及输入信号IN3为L电平(VSS)，从而向PMOS晶体管P1的栅极输出L电平(VSS)，向PMOS晶体管P2的栅极输出H电平(VDD1或者VDD2)，以及向NMOS晶体管N2的栅极输出L电平(VSS)。由此，将PMOS晶体管P1控制为导通状态，将PMOS晶体管P2以及NMOS晶体管N2控制为截止状态，从而经由PMOS晶体管P1来对电源供给端子11和电源输出端子13进行电连接。其结果，作为电源电压VOUT，从电源输出端子13输出施加给电源供给端子11的电源电压VDD1的电压。此时，虽然在PMOS晶体管P2的漏极被施加比电源电压VDD2高的电源电压VDD1的电压，但是由于PMOS晶体管P2的基板电极因来自基板控制电路6的输出VO1而成为电源电压VDD1的电压，因此不会流动流向基板的寄生二极管所引起的不必要电流。
此外，在作为电源电压VOUT而想要输出电源电压VDD2的电压的情况下，使输入信号IN2为H电平(VDD3)，使输入信号IN1以及输入信号IN3为L电平(VSS)，从而向PMOS晶体管P2的栅极输出L电平(VSS)，向PMOS晶体管P1的栅极输出H电平(VDD1或者VDD2)，以及向NMOS晶体管N2的栅极输出L电平(VSS)。由此，将PMOS晶体管P2控制为导通状态，将PMOS晶体管P1以及NMOS晶体管N2控制为截止状态，从而经由PMOS晶体管P2来对电源供给端子12和电源输出端子13进行电连接。其结果，作为电源电压VOUT，从电源输出端子13输出施加给电源供给端子12的电源电压VDD2的电压。
(电源的任一个为断开状态的情况)
使用具体的电平转换器的电路构成来说明电源的任一个为断开状态的情况下的动作。另外，以下所说明的第一实施例～第三实施例是使图2所示的半导体集成电路中的电平转换器L1～L3的电路构成具体化的实施例，电源开关电路1以及基板控制电路6与图2的电路构成相同。
A.第一实施例
以下，参照附图来说明第二实施方式所涉及的半导体集成电路中的第一实施例。图3是表示第二实施方式所涉及的半导体集成电路中的第一实施例的电路图。另外，有时将省略对于与图1以及图2实质上相同的构成的重复说明。
图3所示的开关控制电路2具有与图1所示的开关控制电路2相同的构成，电平转换器L1具有图7所示的第一电平转换器电路构成。
图3所示的放电电路4具有与图1所示的放电电路4相同的构成，电平转换器L3具有图8所示的第二电平转换器电路构成。
图3所示的开关控制电路3具有由电平转换器部(输出电路)Lx以及输出控制部Ly构成的电平转换器L2，电平转换器部Lx具有图7所示的第一电平转换器电路构成。
电平转换器部Lx将输入信号IN2作为输入，将输入信号IN2的反相逻辑的信号输出至输出控制部Ly的节点X1。在该电平转换器部Lx中，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN2，变换为电源电压VDD1电平的信号(VDD1或者VSS)而输出至输出控制部Ly的节点X1。此外，在电平转换器部Lx连接着不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。
输出控制部Ly是用于在电源电压VDD1为断开状态、电源电压VDD2为接通状态的情况下输出H电平(VDD2)的电路，输入(节点X1)被连接至电平转换器部Lx的输出，输出被连接至PMOS晶体管P2的栅极。
输出控制部Ly具有：成为上拉晶体管的PMOS晶体管P5、成为下拉晶体管的NMOS晶体管N4、使用了PMOS晶体管的二极管D1和反相器INV1。PMOS晶体管P5，栅极被连接至电源电压VDD1，源极被连接至电源电压VDD2，漏极被连接至PMOS晶体管P2的栅极，基板(阱)电极被连接至基板控制电路6的输出VO1。NMOS晶体管N4，栅极被连接至反相器INV1的输出，源极被连接至接地端子(接地电位VSS)，漏极被连接至PMOS晶体管P2的栅极。二极管D1，一端被连接至节点X1，另一端被连接至PMOS晶体管P2的栅极。在该二极管D1的另一端连接着构成二极管D1的PMOS晶体管的栅极以及基板(阱)电极、PMOS晶体管P5的漏极、以及NMOS晶体管N4的漏极。在反相器INV1中，电源电压VDD1被作为电源来供给，输入被连接至电平转换器部Lx的输出(节点X1)，输出被连接至NMOS晶体管N4的栅极。通过该反相器INV1，向NMOS晶体管N4的栅极给予电平转换器部Lx的输出的反相信号。
下面，说明本实施例的开关控制电路3中的电路动作。另外，因为开关控制电路2以及放电电路4的电路动作与图1所示的第一实施方式相同，所以此处的说明将省略。此外，因为电源开关电路1以及基板控制电路6的电路动作与图2所示的第二实施方式相同，所以此处的说明将省略。
在输入信号IN2为L电平(VSS)的情况下，节点X1成为H电平(VDD1)，经由二极管D1而向PMOS晶体管P2的栅极输出H电平(VDD1)。此时，在NMOS晶体管N4的栅极，通过反相器INV1而输出L电平(VSS)，NMOS晶体管N4成为截止状态。此外，由于在PMOS晶体管P5的栅极以及基板电极被施加电源电压VDD1，因此PMOS晶体管P5变为截止状态。
此外，在输入信号IN2为H电平(VDD3)的情况下，节点X1成为L电平(VSS)。此时，在NMOS晶体管N4的栅极，通过反相器INV1而被输出H电平(VDD1)，NMOS晶体管N4成为导通状态，向PMOS晶体管P2的栅极输出L电平(VSS)。此外，由于在PMOS晶体管P5的栅极以及基板电极被施加电源电压VDD1，因此PMOS晶体管P5变为截止状态。
因为在PMOS晶体管P2的基板(阱)电极被供给了作为来自基板控制电路6的输出VO1的电源电压VDD1，所以根据来自电平转换器L2的电源电压VDD1电平的输出信号，能够将PMOS晶体管P2控制为导通状态或者截止状态。
由于电源电压VDD1～VDD3全部为接通状态的情况成为与图2的构成相同的电路动作，因此在此省略说明。即，成为与在图2的构成中说明过的“所有电源为接通状态的情况”的电路动作相同的动作。
以下，说明电源电压VDD1～VDD3的任一个为断开状态的情况下的动作。
a)第一电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为接通状态的第一电源状态的情况下，控制各晶体管P1、P2、N2的输入信号IN1、IN2、IN3成为不定的信号。因此，与第一实施方式同样，根据被连接至上述的电平转换器L1～L3的关闭信号NOE来控制从电平转换器L1～L3输出的输出信号，以将各晶体管P1、P2、N2控制在截止状态，使得各电极之间不流动电流。此时，基板控制电路6的输出VO1成为电源电压VDD1。
即，使关闭信号NOE为H电平(3.3V)。由此，与输入信号IN1～IN3的状态无关地，从电平转换器L1向PMOS晶体管P1的栅极输出H电平(VDD1)，从电平转换器L2向PMOS晶体管P2的栅极输出H电平(VDD1)，从电平转换器L3向NMOS晶体管N2的栅极输出L电平(VSS)。在此，在电平转换器L2中，从电平转换器部Lx输出的H电平(VDD1)经由输出控制部Ly的二极管D1而被输出至PMOS晶体管P2的栅极。由此，各晶体管P1、P2、N2成为截止状态。另外，在本实施例中，虽然将各晶体管P1、P2、N2控制为截止状态，但是也可以变更电平转换器的构成而使PMOS晶体管P1为导通状态、使PMOS晶体管P2以及NMOS晶体管N2为截止状态，来对电源供给端子11和电源输出端子13进行电连接，作为电源电压VOUT而供给电源电压VDD1的电压。
b)第二电源状态
因为电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为断开状态的第二电源状态的情况与上述的第一电源状态的情况相同，所以在此省略说明。
c)第三电源状态
在电源电压VDD3为断开状态、电源电压VDD1为断开状态、电源电压VDD2为接通状态的第三电源状态的情况下，由于无法根据关闭信号NOE来控制电平转换器L1～L3的输出信号，因此需要使得电流不从电源供给端子12的电源电压VDD2经由PMOS晶体管P2来泄漏。为此，使用电平转换器L2的输出控制部Ly来控制电平转换器L2的输出信号，以使PMOS晶体管P2变为截止状态。即，在PMOS晶体管P5的基板电极，被供给作为基板控制电路6的输出VO1的电源电压VDD2，被连接至PMOS晶体管P5的栅极的电源电压VDD1变为断开状态，所以PMOS晶体管P5成为导通状态。由此，从电平转换器L2向PMOS晶体管P2的栅极输出H电平(VDD2)，PMOS晶体管P2变为截止状态。由此，电流不会从电源供给端子12的电源电压VDD2经由PMOS晶体管P2来流动。
在此，在节点X1连接着图7所示的第一电平转换器电路构成中的PMOS晶体管P15的漏极。虽然从节点X1能看到朝向与PMOS晶体管P15的基板(阱)电极连接的电源电压VDD1的寄生二极管，但是因为在节点X1与PMOS晶体管P5的输出(漏极)之间有二极管D1，所以不会因该寄生二极管流动不必要的电流。
d)第四电源状态
在电源电压VDD3为接通状态、电源电压VDD1或者电源电压VDD2的任一个为断开状态的第四电源状态的情况下，可以采用与上述的第二电源状态或者第三电源状态相同的对应，所以在此省略说明。
以上，如所说明的那样，根据本实施例，能够实现即便在任一个的电源为断开状态的情况下也不会产生寄生二极管元件等所引起的不必要电流的电源开关电路。此外，若电源电压VDD1或者电源电压VDD2的任一个的电源为接通状态，则能够通过来自基板控制电路6的输出VO1来固定PMOS晶体管P1的基板电极以及PMOS晶体管P2的基板电极的电位，所以能够提高闩锁耐性。
B.第二实施例
以下，参照附图来说明第二实施方式所涉及的半导体集成电路中的第二实施例。图4是表示第二实施方式所涉及的半导体集成电路中的第二实施例的电路图。另外，有时将省略对于与图1以及图2实质上相同的构成的重复说明。
图4所示的开关控制电路2具有与图1所示的开关控制电路2相同的构成，电平转换器L1具有图7所示的第一电平转换器电路构成。
图4所示的开关控制电路3具有与上述的开关控制电路2相同的构成，电平转换器L2具有图7所示的第一电平转换器电路构成。
图4所示的放电电路4具有与图1所示的放电电路4相同的构成，电平转换器L3具有图8所示的第二电平转换器电路构成。
其中，在本实施例中的电平转换器L1～L3之中，在图7所示的第一电平转换器电路构成、以及图8所示的第二电平转换器电路构成中，在供给电源电压VDD1的端子连接着来自基板控制电路6的输出VO1，取代电源电压VDD1而来自基板控制电路6的输出VO1(VDD1或者VDD2) 成为电源。
由于电源电压VDD1～VDD3全部为接通状态的情况成为与图2的构成相同的电路动作，因此在此省略说明。即，成为在图2的构成中说明过的“所有电源为接通状态的情况”的电路动作相同的动作。此时，由于来自基板控制电路6的输出VO1成为电源电压VDD1，因此电平转换器L1～L3作为将VDD3电平的信号变换为VDD1电平的信号的电平转换器起作用。
以下，说明电源电压VDD1～VDD3的任一个为断开状态的情况下的动作。
a)第一电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为接通状态的第一电源状态的情况下，基板控制电路6的输出VO1成为电源电压VDD1。在此情况下，由于控制各晶体管P1、P2、N2的输入信号IN1、IN2、IN3成为不定的信号，因此与第一实施方式同样，通过被赋予至电平转换器L1～L3的关闭信号NOE来控制从电平转换器L1～L3输出的输出信号，以将各晶体管P1、P2、N2控制在截止状态，使得各电极之间不流动电流。
即，使关闭信号NOE为H电平(3.3V)。由此，与输入信号IN1～IN3的状态无关地，从电平转换器L1向PMOS晶体管P1的栅极输出H电平(VDD1)，从电平转换器L2向PMOS晶体管P2的栅极输出H电平(VDD1)，从电平转换器L3向NMOS晶体管N2的栅极输出L电平(VSS)。由此，各晶体管P1、P2、N2成为截止状态。另外，在本实施方式中，虽然将各晶体管P1、P2、N2控制在截止状态，但是也可以变更电平转换器的构成而使PMOS晶体管P1为导通状态、使PMOS晶体管P2以及NMOS晶体管N2为截止状态，来对电源供给端子11和电源输出端子13进行电连接，作为电源电压VOUT而供给电源电压VDD1的电压。
b)第二电源状态
因为电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为断开状态的第二电源状态的情况与上述的第一电源状态的情况相同，所以在此省略说明。
c)第三电源状态
在电源电压VDD3为断开状态、电源电压VDD1为断开状态、电源电压VDD2为接通状态的第三电源状态的情况下，由于来自基板控制电路6的输出VO1成为电源电压VDD2，因此电平转换器L1～L3作为将VDD3电平的信号变换为VDD2电平的信号的电平转换器起作用。
因为在PMOS晶体管P1、P2的各基板电极被供给作为基板控制电路6的输出VO1的电源电压VDD2，所以能够通过来自电平转换器L1、L2的VDD2电平的输出信号而将PMOS晶体管P1、P2控制为导通状态或者截止状态。
此外，NMOS晶体管N2也同样，能够通过来自电平转换器L3的VDD2电平的输出信号而将NMOS晶体管N2控制为导通状态或者截止状态。
如果至少使PMOS晶体管P2为截止状态，则电流不会从电源供给端子12的电源电压VDD2经由PMOS晶体管P2来流动。
此外，也可以使PMOS晶体管P1以及NMOS晶体管N2为截止状态、使PMOS晶体管P2为导通状态，来对电源供给端子12和电源输出端子13进行电连接，作为电源电压VOUT而供给电源电压VDD2的电压。
d)第四电源状态
在电源电压VDD3为接通状态、电源电压VDD1或者电源电压VDD2的任一个为断开状态的第四电源状态的情况下，可以采用与上述的第二电源状态或者第三电源状态相同的对应，所以在此省略说明。
以上，如所说明的那样，根据本实施例，能够实现即便在任一个的电源为断开状态的情况下也不会产生寄生二极管元件等所引起的不必要电流的电源开关电路。此外，若电源电压VDD1或者电源电压VDD2的任一个的电源为接通状态，则能够控制所有的晶体管P1、P2、N2，所以能够自由地控制从电源输出端子13输出的电源电压VOUT，能够有效利用于更广的用途。
在实际设计中，由于基板控制电路6的输出VO1会因电平转换器的动作电流而有所损失，所以需要考虑这一点而预先提高基板控制电路6的输出能力。此外，为了防止电平转换器的动作电流所引起的噪声传播至PMOS晶体管P1、P2的基板电极，也可以搭载多个基板控制电路，在电平转换器和PMOS晶体管P1、P2中使用分别独立的基板控制电路。
C.第三实施例
以下，参照附图来说明第二实施方式所涉及的半导体集成电路中的第三实施例。图5是表示第二实施方式所涉及的半导体集成电路中的第三实施例之中使用的第三电平转换器电路构成的电路图。另外，第三实施例中的半导体集成电路的整体构成具有图2所示的电路构成。
在第三实施例中，作为图2中的电平转换器L1、L2而使用图5所示的第三电平转换器电路构成。该第三电平转换器电路构成具有：由电平转换器部Lx1以及输出控制部Ly1构成的第一电路、和由电平转换器部Lx2以及输出控制部Ly2构成的第二电路，作为电平转换器部Lx1、Lx2而使用图7所示的第一电平转换器电路构成。其中，电平转换器部Lx2具有取代图7所示的第一电平转换器电路构成中的电源电压VDD1而置换为电源电压VDD2的构成。此外，作为图2中的电平转换器L3而使用第四电平转换器电路构成。该第四电平转换器电路构成在图5所示的电路构成之中，输出控制部Ly1、Ly2为相同的电路，作为电平转换器部Lx1、Lx2具有取代图7所示的第一电平转换器电路构成而置换为图8所示的第二电平转换器电路构成的电路。其中，第四电平转换器电路构成中的电平转换器部Lx2具有取代图8所示的第二电平转换器电路构成中的电源电压VDD1而置换为电源电压VDD2的构成。
以下，说明图5所示的第三电平转换器电路构成。
电平转换器部Lx1将输入信号IN作为输入，将输入信号IN的反相逻辑的信号输出至输出控制部Ly1的节点X2。在该电平转换器部Lx1中，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN，变换为电源电压VDD1电平的信号(VDD1或者VSS)而输出至节点X2。此外，在电平转换器部Lx1被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。
输出控制部Ly1具有：成为上拉晶体管的NMOS晶体管N5、成为下拉晶体管的NMOS晶体管N6、PMOS晶体管P6和反相器INV2。NMOS晶体管N5，栅极被连接至电平转换器部Lx1的输出(节点X2)，源极被连接至电源电压VDD1，漏极被连接至输出端子OUT(节点X3)。NMOS晶体管N6，栅极被连接至反相器INV2的输出，漏极被连接至输出端子OUT(节点X3)，源极被连接至接地端子(接地电位VSS)。PMOS晶体管P6，栅极被连接至电源电压VDD2，源极被连接至电平转换器部Lx1的输出(节点X2)，漏极被连接至输出端子OUT(节点X3)，基板(阱)电极被连接至基板控制电路6的输出VO1。在反相器INV2中，电源电压VDD1被作为电源来供给，输入被连接至电平转换器部Lx1的输出(节点X2)，输出被连接至NMOS晶体管N6的栅极。通过该反相器INV2，对NMOS晶体管N6的栅极赋予电平转换器部Lx1的输出(节点X2)的反相信号。
电平转换器部Lx2将输入信号IN作为输入，将输入信号IN的反相逻辑的信号输出至输出控制部Ly2的节点X4。在该电平转换器部Lx2中，将电源电压VDD3电平的信号(VDD3或者VSS)作为输入信号IN，变换为电源电压VDD2电平的信号(VDD2或者VSS)而输出至节点X4。此外，在电平转换器部Lx2被赋予不依赖于电源电压VDD1～VDD3的电源状态的关闭信号NOE。
输出控制部Ly2具有：成为上拉晶体管的NMOS晶体管N7、成为下拉晶体管的NMOS晶体管N8、PMOS晶体管P7和反相器INV3。NMOS晶体管N7，栅极被连接至电平转换器部Lx2的输出(节点X4)，在源极被赋予电源电压VDD2，漏极被连接至输出端子OUT(节点X5)。NMOS晶体管N8，栅极被连接至反相器INV3的输出，漏极被连接至输出端子OUT(节点X5)，源极被连接至接地端子(接地电位VSS)。PMOS晶体管P7，在栅极被赋予电源电压VDD1，源极被连接至电平转换器部Lx2的输出(节点X4)，漏极被连接至输出端子OUT(节点X5)，基板(阱)电极被连接至基板控制电路6的输出VO1。在反相器INV3中，电源电压VDD2被作为电源来供给，输入被连接至电平转换器部Lx2的输出(节点X4)，输出被连接至NMOS晶体管N8的栅极。通过该反相器INV3，对NMOS晶体管N8的栅极给予电平转换器部Lx2的输出(节点X4)的反相信号。
首先，说明图5所示的第三电平转换器电路构成的各构成中的电路动作。
电平转换器部Lx1是将VDD3电平的信号变换为VDD1电平的信号的电平转换器，具有图7所示的第一电平转换器电路构成。
电平转换器部Lx2是将VDD3电平的信号变换为VDD2电平的信号的电平转换器，具有图7所示的第一电平转换器电路构成。其中，是在图7所示的构成之中将电源电压VDD1置换为电源电压VDD2的电路。
在此，说明PMOS晶体管P6的动作。电平转换器部Lx1的输出经由PMOS晶体管P6而被连接至输出端子OUT。
在电源电压VDD1以及电源电压VDD2均为接通状态的情况下，由于PMOS晶体管P6在基板电极被供给作为来自基板控制电路6的输出VO1的电源电压VDD1，在栅极被供给电源电压VDD2，因此成为导通状态，将电平转换器部Lx1的输出向输出端子OUT进行输出。
在电源电压VDD1为断开状态、电源电压VDD2为接通状态的情况下，由于PMOS晶体管P6在基板电极被供给作为来自基板控制电路6的输出VO1的电源电压VDD2，在栅极被供给电源电压VDD2，因此成为截止状态，电平转换器部Lx1的输出与输出端子OUT之间的连接被切断。另外，此时，由于电源的电源电压VDD1为断开状态，因此电平转换器部Lx1的输出成为不定的输出。
在电源电压VDD1为接通状态、电源电压VDD2为断开状态的情况下，由于PMOS晶体管P6在基板电极被供给作为来自基板控制电路6的输出VO1的电源电压VDD1，被赋予至栅极的电源电压VDD2为断开状态，因此成为导通状态，将电平转换器部Lx1的输出向输出端子OUT进行输出。
因此，PMOS晶体管P6按照下述方式进行动作：仅在电平转换器部Lx1的输出确定为VDD1电平的信号时，将其输出向输出端子OUT进行输出。
另外，因为电平转换器部Lx1具有基于关闭信号NOE的输出控制的功能，所以即便电源电压VDD3为断开状态，也能固定其输出。
下面，说明PMOS晶体管P7的动作。电平转换器部Lx2的输出经由PMOS晶体管P7而被连接至输出端子OUT。
在电源电压VDD1以及电源电压VDD2均为接通状态的情况下，由于PMOS晶体管P7在基板电极被供给作为来自基板控制电路6的输出VO1的电源电压VDD1，在栅极被供给电源电压VDD1，因此成为截止状态，电平转换器部Lx2的输出与输出端子OUT之间的连接被切断。
在电源电压VDD1为断开状态、电源电压VDD2为接通状态的情况下，由于PMOS晶体管P7在基板电极被供给作为来自基板控制电路6的输出VO1的电源电压VDD2，被赋予至栅极的电源电压VDD1为断开状态，因此成为导通状态，将电平转换器部Lx2的输出向输出端子OUT进行输出。
在电源电压VDD1为接通状态、电源电压VDD2为断开状态的情况下，由于PMOS晶体管P6在基板电极被供给作为来自基板控制电路6的输出VO1的电源电压VDD1，在栅极被供给电源电压VDD1，因此成为截止状态，电平转换器部Lx2的输出与输出端子OUT之间的连接被切断。另外，此时，由于电源的电源电压VDD2为断开状态，因此电平转换器部Lx2的输出成为不定的输出。
因此，PMOS晶体管P7按照下述方式进行动作：仅在电源电压VDD1为断开状态、电源电压VDD2为接通状态的情况时，将电平转换器部Lx2的输出向输出端子OUT进行输出。
另外，因为电平转换器部Lx2具有基于关闭信号NOE的输出控制的功能，所以即便电源电压VDD3为断开状态，也能固定其输出。
NMOS晶体管N5是用于使输出端子OUT向H电平(VDD1)的转变高速地进行的辅助电路，在栅极被输入电平转换器部Lx1的输出。因此，在电平转换器部Lx1的输出为H电平(VDD1)的情况下，NMOS晶体管N5成为导通状态，若将阈值电压设为Vthn，则在输出端子OUT输出H电平(VDD1-Vthn)。
NMOS晶体管N6是用于使输出端子OUT向L电平(VSS)的转变高速地进行的辅助电路，在栅极通过反相器INV2被输入电平转换器部Lx1的输出的反相逻辑的VDD1电平的信号。因此，在电平转换器部Lx1的输出为L电平(VSS)的情况下，由于在NMOS晶体管N6的栅极被输入H电平(VDD1)，因此NMOS晶体管N6成为导通状态，在输出端子OUT输出L电平(VSS)。
此外，作为上拉晶体管以及下拉晶体管而使用了NMOS晶体管N5、N6，从而即便电源电压VDD1为断开状态，也不会流动如PMOS晶体管那样流向基板的寄生二极管所引起的不必要电流。
NMOS晶体管N7是用于使输出端子OUT向H电平(VDD2)的转变高速地进行的辅助电路，在栅极被输入电平转换器部Lx2的输出。因此，在电平转换器部Lx2的输出为H电平(VDD2)的情况下，NMOS晶体管N7成为导通状态，若将阈值电压设为Vthn，则在输出端子OUT输出H电平(VDD2-Vthn)。
NMOS晶体管N8是用于使输出端子OUT向L电平(VSS)的转变高速地进行的辅助电路，在栅极通过反相器INV3而被输入电平转换器部Lx2的输出的反相逻辑的VDD2电平的信号。因此，在电平转换器部Lx2的输出为L电平(VSS)的情况下，由于在NMOS晶体管N8的栅极被输入H电平(VDD2)，因此NMOS晶体管N8成为导通状态，在输出端子OUT输出L电平(VSS)。
此外，作为上拉晶体管以及下拉晶体管而使用了NMOS晶体管N5、N6，从而即便电源电压VDD1为断开状态，也不会流动如PMOS晶体管那样流向基板的寄生二极管所引起的不必要电流。
下面，说明图5所示的第三电平转换器电路构成的整体中的电路动作。
(所有电源为接通状态的情况)
在电源电压VDD1～VDD3全部为接通状态的情况下，来自基板控制电路6的输出VO1成为电源电压VDD1。在此情况下，如上所述，PMOS晶体管P6成为导通状态，PMOS晶体管P7成为截止状态，在输出端子OUT被输出来自电平转换器部Lx1的VDD1电平的输出信号。
此外，在输出端子OUT输出L电平(VSS)的情况下，如上所述，作为上拉晶体管的NMOS晶体管N5、N7成为截止状态，作为下拉晶体管的NMOS晶体管N6、N8成为导通状态，不会产生泄漏电流。
此外，在输出端子OUT输出H电平(VDD1)的情况下，作为上拉晶体管的NMOS晶体管N5、N7成为导通状态，作为下拉晶体管的NMOS 晶体管N6、N8成为截止状态。NMOS晶体管N5由于栅极成为电源电压VDD1、源极成为电源电压VDD1、漏极成为电源电压VDD1，因此不会产生泄漏电流。NMOS晶体管N7由于栅极成为电源电压VDD2、源极成为电源电压VDD2、漏极成为电源电压VDD1，因此不会产生泄漏电流。
(电源的任一个为断开状态的情况)
以下，说明电源电压VDD1～VDD3的任一个为断开状态的情况下的动作。
a)第一电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为接通状态的第一电源状态的情况下，基板控制电路6的输出VO1成为电源电压VDD1。在此情况下，如上所述，PMOS晶体管P6成为导通状态，PMOS晶体管P7成为截止状态，在输出端子OUT输出来自电平转换器部Lx1的VDD1电平的输出信号。
虽然电平转换器部Lx1的输入信号成为不定的信号，但是能通过被赋予至电平转换器部Lx1的关闭信号NOE来固定电平转换器部Lx1的输出。因此，例如只要将各晶体管P1、P2、N1控制在截止状态使得各电极之间不流动电流即可。
b)第二电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为断开状态的第二电源状态的情况下，基板控制电路6的输出VO1成为电源电压VDD1。在此情况下，如上所述，PMOS晶体管P6成为导通状态，PMOS晶体管P7成为截止状态，在输出端子OUT输出来自电平转换器部Lx1的VDD1电平的输出信号。
虽然电平转换器部Lx1的输入信号成为不定的信号，但是能通过被赋予至电平转换器部Lx1的关闭信号NOE来固定电平转换器部Lx1的输出。因此，例如只要将各晶体管P1、P2、N2控制在截止状态使得各电极之间不流动电流即可。
此外，在输出端子OUT输出L电平(VSS)的情况下，如上所述，NMOS晶体管N5、N7成为截止状态，NMOS晶体管N8成为截止状态，NMOS晶体管N6成为导通状态，不会产生泄漏电流。
此外，在输出端子OUT输出H电平(VDD1)的情况下，NMOS晶体管N5成为导通状态，NMOS晶体管N7成为截止状态，NMOS晶体管N6、N8成为截止状态。NMOS晶体管N5由于栅极成为电源电压VDD1、源极成为电源电压VDD1、漏极成为电源电压VDD1，因此不会产生泄漏电流。
c)第三电源状态
在电源电压VDD3为断开状态、电源电压VDD1为断开状态、电源电压VDD2为接通状态的第三电源状态的情况下，来自基板控制电路6的输出VO1成为电源电压VDD2。在此情况下，如上所述，PMOS晶体管P6成为截止状态，PMOS晶体管P7成为导通状态，在输出端子OUT输出来自电平转换器部Lx2的VDD2电平的输出信号。
虽然电平转换器部Lx2的输入信号成为不定的信号，但是能通过被赋予至电平转换器部Lx2的关闭信号NOE来固定电平转换器部Lx2的输出。因此，例如只要将各晶体管P1、P2、N2控制在截止状态使得各电极之间不流动电流即可。
此外，在输出端子OUT输出L电平(VSS)的情况下，如上所述，NMOS晶体管N5、N7成为截止状态，NMOS晶体管N6成为截止状态，NMOS晶体管N8成为导通状态，不会产生泄漏电流。
此外，在输出端子OUT输出H电平(VDD2)的情况下，NMOS晶体管N7成为导通状态，NMOS晶体管N5成为截止状态，NMOS晶体管N6、N8成为截止状态。NMOS晶体管N7由于栅极成为电源电压VDD2、源极成为电源电压VDD2、漏极成为电源电压VDD2，因此不会产生泄漏电流。
d)第四电源状态
在电源电压VDD3为接通状态、电源电压VDD1或者电源电压VDD2的任一个为断开状态的第四电源状态的情况下，因为也可采用与上述的第二电源状态或者第三电源状态相同的对应，所以在此省略说明。
以上，如所说明的那样，在图5所示的第三电平转换器电路构成中，当电源电压VDD1为接通状态的情况下，在输出端子OUT输出VDD1电平的信号。此外，当电源电压VDD1为断开状态、且电源电压VDD2 为接通状态的情况下，在输出端子OUT输出VDD2电平的信号。
在此，在图2所示的半导体集成电路中，作为电平转换器L2而使用图5所示的第三电平转换器电路构成、且作为电平转换器L3而使用第四电平转换器电路构成的情况下的电路整体的动作，因为与前述的第二实施例相同，所以在此省略说明。另外，如上所述，第四电平转换器电路构成在图5所示的电路构成之中，输出控制部Ly1、Ly2为相同的电路，作为电平转换器部Lx1、Lx2具有取代图7所示的第一电平转换器电路构成而置换为图8所示的第二电平转换器电路构成的电路。其中，第四电平转换器电路构成中的电平转换器部Lx2具有取代图8所示的第二电平转换器电路构成中的电源电压VDD1而置换为电源电压VDD2的构成。
另外，在图2所示的PMOS晶体管P1、P2的基板电极，通过基板控制电路6来供给电源电压VDD1以及电源电压VDD2之中电源电压较高的电压作为输出VO1。
以上，根据本实施方式，能够实现在任何电源为断开状态的情况下均不会产生寄生二极管元件等所引起的不必要的泄漏电流的半导体集成电路。此外，在本实施方式中，如上述那样，若电源电压VDD1或者电源电压VDD2的任一个的电源为接通状态，则能控制所有的晶体管P1、P2、N2，所以能够自由地控制从电源输出端子13输出的电源电压VOUT，能够有效利用于更广的用途。
(第三实施方式)
以下，参照附图来说明第三实施方式所涉及的半导体集成电路。图6是表示第三实施方式所涉及的半导体集成电路的电路图。另外，有时省略对于与第一实施方式以及第二实施方式实质上相同的构成的重复说明。
半导体集成电路具有：电源开关电路1，其使用PMOS晶体管P1、P2、P8对施加给电源供给端子11的电源电压VDD1或者施加给电源供给端子12的电源电压VDD2进行选择来作为电源电压VOUT而输出至电源输出端子13；开关控制电路2，其被连接至PMOS晶体管P1的栅极；开关控制电路3，其被连接至PMOS晶体管P2的栅极；放电电路4，其被连接至电源输出端子13；和开关控制电路7，其被连接至PMOS晶体管P8的栅极。电源供给端子11与电源输出端子13之间被PMOS晶体管P1 连接，电源供给端子12与电源输出端子13之间被已串联连接的两个PMOS晶体管P2、P8连接，通过切换这三个PMOS晶体管P1、P2、P8，从电源输出端子13输出施加给电源供给端子11或者电源供给端子12的电压。
电源开关电路1具有：PMOS晶体管P1，其源极被连接至电源供给端子11，漏极被连接至电源输出端子13，栅极被连接至开关控制电路2的输出，基板电极被连接至电源供给端子11；PMOS晶体管P2，其源极被连接至节点X6(PMOS晶体管P8的漏极)，漏极被连接至电源输出端子13，栅极被连接至开关控制电路3的输出，基板电极被连接至电源供给端子11；和PMOS晶体管P8，其源极被连接至电源供给端子12，漏极被连接至节点X6(PMOS晶体管P2的源极)，栅极被连接至开关控制电路7的输出，基板电极被连接至电源供给端子12。
图6所示的开关控制电路2具有与图1所示的开关控制电路2相同的构成，电平转换器L1具有图7所示的第一电平转换器电路构成。
图6所示的放电电路4具有与图1所示的放电电路4相同的构成，电平转换器L3具有图8所示的第二电平转换器电路构成。
图6所示的开关控制电路3具有电平转换器L2，通过向PMOS晶体管P2的栅极输出从接地电位VSS电平至电源电压VDD1电平为止的信号，从而将PMOS晶体管P2控制为导通状态或者截止状态。电平转换器L2是与上述的电平转换器L1相同的电路构成，是将电源电压VDD3电平的信号变换为电源电压VDD1电平的信号的电平转换器，具有图7所示那样的第一电平转换器电路构成。
图6所示的开关控制电路7具有电平转换器L4，通过向PMOS晶体管P8的栅极输出从接地电位VSS电平至电源电压VDD2电平为止的信号，从而将PMOS晶体管P8控制为导通状态或者截止状态。电平转换器L4是将电源电压VDD3电平的信号变换为电源电压VDD2电平的信号的电平转换器，具有取代图7所示的第一电平转换器电路构成中的电源电压VDD1而置换为电源电压VDD2的电路构成。
在关闭信号NOE为L电平(0V)的情况下，电平转换器L1、L2、L4输出输入信号IN1、IN2的反相逻辑的信号，电平转换器L3输出与输入信号IN3相同逻辑的信号。
在关闭信号NOE为H电平(3.3V)的情况下，与输入信号的状态无关，即便电源电压VDD3为断开状态，也可将电平转换器L1、L2的输出固定在H电平(VDD1)，将电平转换器L4的输出固定在H电平(VDD2)，将电平转换器L3的输出固定在L电平(VSS)。
在上述实施方式中，如果电源供给端子11(VDD1)与电源供给端子12(VDD2)之间、或电源供给端子11(VDD1)与接地端子(VSS)之间等经由PMOS晶体管P1、P2、P8、NMOS晶体管N2等来连接，则在电源之间会流动不必要的电流，引起元件破坏、闩锁、误动作，因此通常这些晶体管进行排他地控制。
即，在PMOS晶体管P1为导通状态的情况下，其他的PMOS晶体管P2、P8以及NMOS晶体管N2控制在截止状态，在PMOS晶体管P2、P8为导通状态的情况下，其他的PMOS晶体管P1以及NMOS晶体管N2控制在截止状态，在NMOS晶体管N2为导通状态的情况下，其他的PMOS晶体管P1、P2、P8控制在截止状态。
下面，说明第三实施方式所涉及的半导体集成电路中的基于各电源状态的动作。
(所有电源为接通状态的情况)
在电源电压VDD1～VDD3全部为接通状态的情况下，是通常动作的状态，通过输入信号IN1～IN3来控制各个晶体管P1、P2、P8、N2，选择施加给电源供给端子11的电源电压VDD1或者施加给电源供给端子12的电源电压VDD2的任一个，作为电源电压VOUT而输出至电源输出端子13。此时，关闭信号NOE设为L电平(VSS)。
具体而言，在作为电源电压VOUT而想要输出电源电压VDD1的电压的情况下，使输入信号IN1为H电平(VDD3)，使输入信号IN2以及输入信号IN3为L电平(VSS)，从而向PMOS晶体管P1的栅极输出L电平(VSS)，向PMOS晶体管P2的栅极输出H电平(VDD1)，向PMOS晶体管P8的栅极输出H电平(VDD2)，向NMOS晶体管N2的栅极输出L电平(VSS)。由此，将PMOS晶体管P1控制为导通状态，将PMOS晶体管P2、P8以及NMOS晶体管N2控制为截止状态，从而经由PMOS晶体管P1来对电源供给端子11和电源输出端子13进行电连接。其结果，作为电源电压VOUT，从电源输出端子13输出施加给电源供给端子11的电源电压VDD1的电压。此时，因为与电源输出端子13直接连接的PMOS晶体管P2的基板电极被连接至电源供给端子11，所以成为电源电压VDD1，因此不会流动流向基板的寄生二极管所引起的不必要电流。
此外，在作为电源电压VOUT而想要输出电源电压VDD2的电压的情况下，使输入信号IN2为H电平(VDD3)，使输入信号IN1以及输入信号IN3为L电平(VSS)，从而向PMOS晶体管P2、P8的栅极输出L电平(VSS)，向PMOS晶体管P1的栅极输出H电平(VDD1)，向NMOS晶体管N2的栅极输出L电平(VSS)。由此，将PMOS晶体管P2、P8控制为导通状态，将PMOS晶体管P1以及NMOS晶体管N2控制为截止状态，从而经由PMOS晶体管P2、P8来对电源供给端子12和电源输出端子13进行电连接。其结果，作为电源电压VOUT，从电源输出端子13输出施加给电源供给端子12的电源电压VDD2的电压。
(电源的任一个为断开状态的情况)
以下，说明电源电压VDD1～VDD3的任一个为断开状态的情况下的动作。
a)第一电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为接通状态的第一电源状态的情况下，控制各晶体管P1、P2、P8、N2的输入信号IN1、IN2、IN3成为不定的信号。因此，通过被连接至上述的电平转换器L1～L4的关闭信号NOE来控制从电平转换器L1～L4输出的输出信号，以将各晶体管P1、P2、P8、N2控制在截止状态，使得各电极之间不会流动电流。
即，使关闭信号NOE为H电平(3.3V)。由此，与输入信号IN1～IN3的状态无关地，从电平转换器L1向PMOS晶体管P1的栅极输出H电平(VDD1)，从电平转换器L2向PMOS晶体管P2的栅极输出H电平(VDD1)，从电平转换器L4向PMOS晶体管P8的栅极输出H电平(VDD2)，从电平转换器L3向NMOS晶体管N2的栅极输出L电平(VSS)。由此，各晶体管P1、P2、P8、N2成为截止状态。另外，在本实施方式中，虽然将各晶体管P1、P2、P8、N2控制在截止状态，但是也可以变更电平转换器的构成而使PMOS晶体管P1变为导通状态、使PMOS晶体管P2、P8以及NMOS晶体管N2变为截止状态，来对电源供给端子11和电源输出端子13进行电连接，作为电源电压VOUT而供给电源电压VDD1的电压。
b)第二电源状态
在电源电压VDD3为断开状态、电源电压VDD1为接通状态、电源电压VDD2为断开状态的第二电源状态的情况下，即便使关闭信号NOE为H电平(3.3V)，电平转换器L4也无法通过关闭信号NOE来进行输出控制。然而，由于电平转换器L2通过关闭信号NOE来进行输出控制，因此从电平转换器L2向PMOS晶体管P2的栅极输出H电平(VDD1)，PMOS晶体管P2成为截止状态。由此，电流不会经由PMOS晶体管P2、P8向电源供给端子12泄漏。
c)第三电源状态
在电源电压VDD3为断开状态、电源电压VDD1为断开状态、电源电压VDD2为接通状态的第三电源状态的情况下，即便使关闭信号NOE为H电平(3.3V)，电平转换器L1、L2、L3也无法通过关闭信号NOE来进行输出控制。然而，由于电平转换器L4通过关闭信号NOE来进行输出控制，因此从电平转换器L4向PMOS晶体管P8的栅极输出H电平(VDD2)，PMOS晶体管P8成为截止状态。由此，电流不会从电源供给端子12经由PMOS晶体管P2、P8来泄漏。
d)第四电源状态
在电源电压VDD3为接通状态、电源电压VDD1或者电源电压VDD2的任一个为断开状态的第四电源状态的情况下，可以采用与上述的第二电源状态或者第三电源状态相同的对应，所以在此省略说明。
以上，根据本实施方式，能够实现在任何电源为断开状态的情况下均不会产生寄生二极管元件等所引起的不必要的泄漏电流的半导体集成电路。
另外，第一～第三实施方式中使用的电平转换器为一例，只要是实现同样功能的电路，则可以使用其他电路。
此外，在实际的LSI设计中，电源供给端子11、电源供给端子12、电源输出端子13作为LSI封装件的外部端子，在LSI外部赋予旁路电容器以谋求电源的稳定性是一般性的。
其中，在电源输出端子13与电源供给端子11或者电源供给端子12之间的阻抗比较低的情况下，能期待被赋予给电源供给端子11或者电源供给端子12的旁路电容器的作用，所以也可以不向电源输出端子13赋予旁路电容器，而不作为LSI封装件的外部端子。
作为电源开关电路的布局，因为需要确保电源供给端子11、电源供给端子12、电源输出端子13的各布线的容许电流并降低电阻，所以在各个MOS晶体管上设为交替地配置布线的构造，从而在面积、电气特性方面变得有利。此外，例如在从电源输出端子13向I/O电路进行电源供给的情况下，将电源输出端子13的布线形状设为与对配备于I/O电路内部的I/O电路彼此进行连接的I/O电路的电源干线的形状相匹配的布线形状，从而能够消除布线的弯曲、布线的改换等，所以在面积、电气特性方面变得有利。
产业上的可利用性
如以上所说明的那样，本发明在电源开关电路中即便在任一个电源电压为断开状态的情况下也不会产生寄生二极管等所引起的不必要电流，能够防止元件破坏、闩锁、误动作等问题的方面上是有用的。
符号说明
1 电源开关电路
2 开关控制电路
3 开关控制电路
4 放电电路
5 下拉电路
6 基板控制电路
7 开关控制电路
11 电源供给端子
12 电源供给端子
13 电源输出端子
P1～P8、P11～P15 PMOS晶体管
N1～N8、N11～N14 NMOS晶体管
L1～L4 电平转换器
Lx、Lx1、Lx2 电平转换器部
Ly、Ly1、Ly2 输出控制部
B1 缓冲器
D1 二极管
INV1～INV4 反相器
VDD1～VDD3 电源电压
VSS 接地电位
IN1～IN4 输入信号
NOE 关闭信号
VO1 输出

Claims (18)

1.一种半导体集成电路，具备：
接地端子，其被施加接地电位；
第一电源端子，其被施加比所述接地电位高的第一电源电压；
第二电源端子，其被施加比所述接地电位高且比所述第一电源电压低的第二电源电压；
第三电源端子，其用于输出施加给所述第一电源端子的所述第一电源电压、或者施加给所述第二电源端子的所述第二电源电压；
第一PMOS晶体管，其对所述第一电源端子和所述第三电源端子进行连接；
第一NMOS晶体管，其对所述第二电源端子和所述第三电源端子进行连接；
第一开关控制电路，其与所述第一PMOS晶体管连接；
第二开关控制电路，其与所述第一NMOS晶体管连接；和
放电电路，其对所述第三电源端子和所述接地端子进行连接，
所述第一开关控制电路通过向所述第一PMOS晶体管的栅极输出从所述接地电位的电平至所述第一电源电压的电平为止的信号，从而将所述第一PMOS晶体管控制为导通状态或者截止状态，
所述第二开关控制电路通过向所述第一NMOS晶体管的栅极输出从所述接地电位的电平至所述第一电源电压的电平为止的信号，从而将所述第一NMOS晶体管控制为导通状态或者截止状态。
2.根据权利要求1所述的半导体集成电路，其中，
所述第一NMOS晶体管、所述第一PMOS晶体管以及所述放电电路分别被排他性地控制。
3.根据权利要求1所述的半导体集成电路，其中，
所述第一NMOS晶体管和所述第一PMOS晶体管被排他性地控制。
4.根据权利要求1所述的半导体集成电路，其中，
所述第一PMOS晶体管的基板电极被连接至所述第一电源端子。
5.根据权利要求1所述的半导体集成电路，其中，
所述第一NMOS晶体管的基板电极被连接至所述接地端子。
6.根据权利要求1所述的半导体集成电路，其中，
所述半导体集成电路具备：下拉电路，其被连接至所述第一NMOS晶体管的栅极，根据下拉控制信号而将所述第一NMOS晶体管的栅极电压下拉至所述接地电位的电平。
7.一种半导体集成电路，具备：
接地端子，其被施加接地电位；
第一电源端子，其被施加比所述接地电位高的第一电源电压；
第二电源端子，其被施加比所述接地电位高且比所述第一电源电压低的第二电源电压；
第三电源端子，其用于输出施加给所述第一电源端子的所述第一电源电压、或者施加给所述第二电源端子的所述第二电源电压；
第一PMOS晶体管，其对所述第一电源端子和所述第三电源端子进行连接；
第二PMOS晶体管，其对所述第二电源端子和所述第三电源端子进行连接；
第一开关控制电路，其与所述第一PMOS晶体管连接；
第二开关控制电路，其与所述第二PMOS晶体管连接；
基板控制电路，其将输出连接至所述第二PMOS晶体管的基板电极；和
放电电路，其对所述第三电源端子和所述接地端子进行连接，
所述基板控制电路将所述第一电源电压以及所述第二电源电压作为电源，输出其中的电源电压较高的电压。
8.根据权利要求7所述的半导体集成电路，其中，
在所述第一PMOS晶体管的基板电极连接着所述基板控制电路的输出。
9.根据权利要求7所述的半导体集成电路，其中，
所述第二开关控制电路通过向所述第二PMOS晶体管的栅极输出从所述接地电位的电平至所述第一电源电压的电平为止的信号，从而将所述第二PMOS晶体管控制为导通状态或者截止状态。
10.根据权利要求7所述的半导体集成电路，其中，
所述第二开关控制电路将从所述基板控制电路输出的电压作为电源，通过向所述第二PMOS晶体管的栅极输出从所述接地电位的电平至所述第一电源电压的电平为止的信号、或者从所述接地电位的电平至所述第二电源电压的电平为止的信号，从而将所述第二PMOS晶体管控制为导通状态或者截止状态。
11.根据权利要求7所述的半导体集成电路，其中，
所述第二开关控制电路具备：
输入端子，其被赋予输入信号；
输出端子，其用于输出输出信号；
第一输出电路，其根据所述输入信号来输出从所述接地电位的电平至所述第一电源电压的电平为止的信号；
第二输出电路，其根据所述输入信号来输出从所述接地电位的电平至所述第二电源电压的电平为止的信号；
第三PMOS晶体管，其对所述第一输出电路和所述输出端子进行连接；和
第四PMOS晶体管，其对所述第二输出电路和所述输出端子进行连接，
所述第三PMOS晶体管，在栅极被施加了所述第二电源电压，在基板电极连接着所述基板控制电路的输出，
所述第四PMOS晶体管，在栅极被施加了所述第一电源电压，在基板电极连接着所述基板控制电路的输出。
12.根据权利要求11所述的半导体集成电路，其中，
所述第二开关控制电路具备：第一下拉电路，其与所述输出端子连接，根据所述第一输出电路的输出信号而将所述输出端子的电压下拉至所述接地电位。
13.根据权利要求11所述的半导体集成电路，其中，
所述第二开关控制电路具备：第二下拉电路，其与所述输出端子连接，根据所述第二输出电路的输出信号而将所述输出端子的电压下拉至所述接地电位。
14.根据权利要求11所述的导体集成电路，其中，
所述第二开关控制电路具备：第一上拉电路，其与所述输出端子连接，根据所述第一输出电路的输出信号而将所述输出端子的电压上拉至所述第一电源电压。
15.根据权利要求11所述的半导体集成电路，其中，
所述第二开关控制电路具备：第二上拉电路，其与所述输出端子连接，根据所述第二输出电路的输出信号而将所述输出端子的电压上拉至所述第二电源电压。
16.一种半导体集成电路，具备：
接地端子，其被施加接地电位；
第一电源端子，其被施加比所述接地电位高的第一电源电压；
第二电源端子，其被施加比所述接地电位高且比所述第一电源电压低的第二电源电压；
第三电源端子，其用于输出施加给所述第一电源端子的所述第一电源电压、或者施加给所述第二电源端子的所述第二电源电压；
第一PMOS晶体管，其对所述第一电源端子和所述第三电源端子进行连接；
第二PMOS晶体管，其对所述第三电源端子和第一节点进行连接；
第三PMOS晶体管，其对所述第一节点和所述第二电源端子进行连接；
第一开关控制电路，其与所述第一PMOS晶体管连接；
第二开关控制电路，其与所述第二PMOS晶体管连接；和
第三开关控制电路，其与所述第三PMOS晶体管连接，
所述第二PMOS晶体管的基板电极被连接至所述第一电源端子，
所述第三PMOS晶体管的基板电极被连接至所述第二电源端子，
所述第一开关控制电路通过向所述第一PMOS晶体管的栅极输出从所述接地电位的电平至所述第一电源电压的电平为止的信号，从而将所述第一PMOS晶体管控制为导通状态或者截止状态，
所述第二开关控制电路通过向所述第二PMOS晶体管的栅极输出从所述接地电位的电平至所述第一电源电压的电平为止的信号，从而将所述第二PMOS晶体管控制为导通状态或者截止状态，
所述第三开关控制电路通过向所述第三PMOS晶体管的栅极输出从所述接地电位的电平至所述第二电源电压的电平为止的信号，从而将所述第三PMOS晶体管控制为导通状态或者截止状态。
17.根据权利要求16所述的半导体集成电路，其中，
所述半导体集成电路具备：放电电路，其对所述第三电源端子和所述接地端子进行连接。
18.根据权利要求16或17所述的半导体集成电路，其中，
所述第一PMOS晶体管的基板电极被连接至所述第一电源端子。
CN201380041424.6A 2012-09-06 2013-06-25 半导体集成电路 Active CN104521146B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-196032 2012-09-06
JP2012196032 2012-09-06
PCT/JP2013/003976 WO2014038115A1 (ja) 2012-09-06 2013-06-25 半導体集積回路

Publications (2)

Publication Number Publication Date
CN104521146A CN104521146A (zh) 2015-04-15
CN104521146B true CN104521146B (zh) 2017-09-22

Family

ID=50236755

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380041424.6A Active CN104521146B (zh) 2012-09-06 2013-06-25 半导体集成电路

Country Status (4)

Country Link
US (1) US9479154B2 (zh)
JP (1) JP5988062B2 (zh)
CN (1) CN104521146B (zh)
WO (1) WO2014038115A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104521146B (zh) * 2012-09-06 2017-09-22 松下知识产权经营株式会社 半导体集成电路
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
CN109075783B (zh) 2016-04-21 2022-03-15 株式会社索思未来 半导体集成电路
US10387690B2 (en) * 2016-04-21 2019-08-20 Texas Instruments Incorporated Integrated power supply scheme for powering memory card host interface
US10217678B2 (en) * 2016-06-14 2019-02-26 Innolux Corporation Display device and method of manufacturing the display device
CN107800187A (zh) * 2017-11-01 2018-03-13 钜泉光电科技(上海)股份有限公司 一种双电源的切换电路
KR102446164B1 (ko) 2017-12-26 2022-09-22 삼성전자주식회사 부하 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
CN112243569A (zh) 2018-06-19 2021-01-19 株式会社索思未来 半导体集成电路装置及电平位移电路
CN111342541B (zh) * 2018-12-19 2021-04-16 智原微电子(苏州)有限公司 电源切换电路
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
CN110994770A (zh) * 2019-12-30 2020-04-10 武汉瑞纳捷电子技术有限公司 双电源切换电路及采用该电路的物联网芯片
US11799480B1 (en) * 2021-12-03 2023-10-24 Synopsys, Inc. Scalable supply multiplexer circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331228A (en) * 1992-07-31 1994-07-19 Sgs-Thomson Microelectronics, Inc. Output driver circuit
US5610533A (en) * 1993-11-29 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for logic circuits
CN1109403C (zh) * 1995-04-26 2003-05-21 松下电器产业株式会社 逻辑电路
JP2008010940A (ja) * 2006-06-27 2008-01-17 Ricoh Co Ltd 電圧制御回路及び電圧制御回路を有する半導体集積回路
CN101573869A (zh) * 2006-11-08 2009-11-04 精工电子有限公司 电压切换电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4067582B2 (ja) * 1993-11-29 2008-03-26 株式会社ルネサステクノロジ 半導体回路
US6674304B1 (en) * 1999-02-26 2004-01-06 Motorola Inc. Output buffer circuit and method of operation
JP2004096702A (ja) * 2002-02-20 2004-03-25 Mitsubishi Electric Corp 駆動回路
JP2006311507A (ja) 2005-03-28 2006-11-09 Matsushita Electric Ind Co Ltd 電源スイッチ回路
JP2006303753A (ja) * 2005-04-19 2006-11-02 Renesas Technology Corp 半導体集積回路装置
KR101183431B1 (ko) * 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
JP5233136B2 (ja) * 2007-03-14 2013-07-10 株式会社リコー 定電流回路及び定電流回路を使用した発光ダイオード駆動装置
JP5077385B2 (ja) * 2010-04-15 2012-11-21 株式会社デンソー 車両用ナビゲーション装置
JP2012080523A (ja) * 2010-09-10 2012-04-19 Renesas Electronics Corp 制御電圧生成回路、定電流源回路及びそれらを有する遅延回路、論理回路
US20160072327A1 (en) * 2011-09-03 2016-03-10 Vieira Systems Inc. Dock for Portable Electronic Devices
JP5382084B2 (ja) * 2011-10-07 2014-01-08 株式会社デンソー 車両用装置
US8643419B2 (en) * 2011-11-04 2014-02-04 Silicon Laboratories Inc. Flexible low power slew-rate controlled output buffer
CN104521146B (zh) * 2012-09-06 2017-09-22 松下知识产权经营株式会社 半导体集成电路
US9467122B2 (en) * 2014-08-29 2016-10-11 Freescale Semiconductor, Inc. Switching scheme to extend maximum input voltage range of a DC-to-DC voltage converter
US9886080B2 (en) * 2014-12-30 2018-02-06 Sandisk Technologies Llc Low voltage detection and initialization for non-volatile memory systems

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331228A (en) * 1992-07-31 1994-07-19 Sgs-Thomson Microelectronics, Inc. Output driver circuit
US5610533A (en) * 1993-11-29 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Switched substrate bias for logic circuits
CN1109403C (zh) * 1995-04-26 2003-05-21 松下电器产业株式会社 逻辑电路
JP2008010940A (ja) * 2006-06-27 2008-01-17 Ricoh Co Ltd 電圧制御回路及び電圧制御回路を有する半導体集積回路
CN101573869A (zh) * 2006-11-08 2009-11-04 精工电子有限公司 电压切换电路

Also Published As

Publication number Publication date
JPWO2014038115A1 (ja) 2016-08-08
US20150171858A1 (en) 2015-06-18
CN104521146A (zh) 2015-04-15
US9479154B2 (en) 2016-10-25
JP5988062B2 (ja) 2016-09-07
WO2014038115A1 (ja) 2014-03-13

Similar Documents

Publication Publication Date Title
CN104521146B (zh) 半导体集成电路
KR100326654B1 (ko) 다중전압시스템용출력버퍼회로,입력버퍼회로및양방향버퍼회로
KR101387266B1 (ko) 레벨 쉬프트 디바이스
US7724045B2 (en) Output buffer circuit
CN101335518A (zh) 半导体装置
CN107222196B (zh) 半导体器件
CN107026641A (zh) 反相器电路
EP1717955B1 (en) Buffer circuit
ITMI982844A1 (it) Variatore di livello per circuiteria a tensione d'alimentazionemultipla
CN104137418B (zh) 开关电路
CN110289848A (zh) 电压电平转换电路
CN1679236B (zh) 半导体装置
CN109921779B (zh) 一种半桥电路直通保护电路
JP2008211317A (ja) レベルシフト回路
CN108809296A (zh) 高压电平移位电路及驱动装置
CN110928356A (zh) 全摆幅电压转换电路及应用其的运算单元、芯片、算力板和计算设备
CN102811047B (zh) 耐高压总线保持电路及操作电路的方法
CN116683899A (zh) 一种基于氮化镓工艺的高可靠高速电平移位电路
CN110932705A (zh) 一种电源轨切换电路
CN102055459B (zh) 在保险/容限操作期间产生偏压以保护输入/输出电路
CN109075783A (zh) 半导体集成电路
CN218183335U (zh) 信号转换电路
CN106341118B (zh) 电平变换器电路
JP4810338B2 (ja) レベル変換バススイッチ
KR101311358B1 (ko) 단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200601

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Prefecture, Japan

Patentee before: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.