JP2012234601A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】消費電力および消費電流を低減することが可能な不揮発性半導体メモリを提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイと、入出力パッドと、メモリセルから読み出したデータを、入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッドを介して入力するためのＩ／Ｏ回路と、メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、第１の電源電圧よりも低く且つＩ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、第１の電源電圧を降圧し、第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、第２の電源電圧を降圧し、第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、第１の降圧電圧が供給される第１の内部回路と、第２の降圧電圧が供給される第２の内部回路を備える。
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体メモリに関する。

例えば、ＳＳＤ、Ｓｍａｒｔ Ｐｈｏｎｅ、Ｔａｂｌｅｔ ＰＣ等では、その性能向上のために、ＮＡＮＤフラッシュメモリを用いたシステムの性能向上が強く求められている。

ＮＡＮＤ型フラッシュメモリの、読み出しスループットの向上のために、昨今は高速なＴｏｇｇｌｅ ＤＤＲインターフェイスが搭載され、１３３Ｍｂｐｓ〜４００Ｍｂｐｓの高速データ転送が可能になっている。Ｉ／Ｏ用の電源電圧ＶｃｃＱは、データ転送時の電力および電流消費を低減するため、１.８Ｖが主流となりつつある。

メモリセルの微細化に伴って、隣接間セル干渉、プログラムノイズ等のノイズ、ビット線およびワード線のRC時定数等は悪化しており、ＮＡＮＤ型フラッシュメモリの書き込みスループットは、前世代並のスピードをなんとか維持している状況にある。

書き込みスループットを改善するために、過去、同時に書き込むページ長を２ＫＢ→４ＫＢ→８ＫＢ→１６ＫＢ→３２ＫＢと増やして来た。しかし、更にページ長と増やすのはチップサイズの大幅増加、消費電流の大幅増加を招き現実的でない。

メモリシステムの書き込み性能向上のために、複数のＮＡＮＤ型フラッシュメモリのチップを同時に動作させることが行われているが、同時動作を行っているチップ数分、電力および電流を消費する。同時に動作させるチップ数は、システムの供給可能な電力または電流を超えないように、もしくは、電力消費による発熱によって、チップ温度が保証温度範囲をこえないように、制限されている。性能向上のために、更に同時動作させるチップ数を増やすために、ＮＡＮＤ型フラッシュメモリの消費電力および消費電力を下げることが強く求められている。

消費電力を下げるための一つとして、電源電圧Ｖｃｃを１.８Ｖに下げることが考えられる。実際、電源電圧Ｖｃｃが１.８Ｖの製品が、低消費電力が非常に強く求められる用途向けに製品化されている。

ＮＡＮＤ型フラッシュメモリは、書き込み動作のために５〜２５Ｖ程度、読み出し動作のために５〜１０Ｖ程度の電圧が必要であり、チップ内部のチャージポンプで昇圧生成する必要がある。

１.８Ｖの電源電圧Ｖｃｃを昇圧する昇圧回路は、３.３Ｖの電源電圧Ｖｃｃを昇圧する昇圧回路に比べて、面積が大きくチップサイズが増大する、また、消費電流が増大する問題があった。

特開２００８−１１４４６

消費電力および消費電流を低減することが可能なＮＡＮＤ型フラッシュメモリを提供する。

実施例に従った不揮発性半導体メモリは、複数のメモリセルを含むメモリセルアレイを備える。不揮発性半導体メモリは、入出力パッドを備える。不揮発性半導体メモリは、前記メモリセルから読み出したデータを、前記入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、前記入出力パッドを介して入力するためのＩ／Ｏ回路を備える。不揮発性半導体メモリは、前記メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドを備える。不揮発性半導体メモリは、前記第１の電源電圧よりも低く且つ前記Ｉ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドを備える。不揮発性半導体メモリは、前記第１の電源電圧を降圧し、前記第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路を備える。不揮発性半導体メモリは、前記第２の電源電圧を降圧し、前記第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路を備える。不揮発性半導体メモリは、前記第１の電源電圧以下、且つ、前記第２の電源電圧以上の電圧が必要であり、前記第１の降圧電圧が供給される第１の内部回路を備える。不揮発性半導体メモリは、前記第２の降圧電圧が供給される第２の内部回路を備える。

図１は、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成を示すブロック図である。 図２は、図１に示すＮＡＮＤ型フラッシュメモリ１００の降圧回路６ｂ１の構成の一例を示す図である。 図３は、図１に示すＮＡＮＤ型フラッシュメモリ１００の降圧回路６ｂ１の構成の他の例を示す図である。 図４は、実施例２に係るＮＡＮＤ型フラッシュメモリ２００の構成を示すブロック図である。 図５は、実施例３に係るＮＡＮＤ型フラッシュメモリ３００の構成を示すブロック図である。 図６は、図５に示すＮＡＮＤ型フラッシュメモリ３００の降圧回路６ｂ１の構成の一例を示す図である。 図７は、図６に示す降圧回路６ｂ１が出力する降圧電圧と降圧回路６ｂ１の詳細動作の関係を示す波形図である。 図８は、実施例４に係るＮＡＮＤ型フラッシュメモリ４００の構成を示すブロック図である。 図９は、実施例５に係るＮＡＮＤ型フラッシュメモリ５００の構成を示すブロック図である。 図１０は、図９に示すＮＡＮＤ型フラッシュメモリ５００の降圧回路６ｂ１の構成の一例を示す図である。 図１１は、実施例６に係るＮＡＮＤ型フラッシュメモリ６００の構成を示すブロック図である。 図１２は、図１に示すＮＡＮＤ型フラッシュメモリ１００の各構成のレイアウトの一例を示す図である。 図１３は、図１２に示す周辺回路領域１００ｘに注目したレイアウトの一例を示す図である。

以下、各実施例について、図面に基づいて説明する。なお、以下の実施例では、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリを例として説明する。しかし、他のＮＯＲ型フラッシュメモリ等の不揮発性半導体メモリについても、同様に説明される。

図１は、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成を示すブロック図である。

図１に示すように、不揮発性半導体メモリであるＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ロウデコーダ２と、ビット線制御回路３と、カラムデコーダ４と、Ｉ／Ｏ回路（データ入出力バッファ５）と、内部電位発生回路６と、動作制御回路７と、アドレスバッファ８と、ワード線電位制御回路９と、ウェル電位制御回路１０と、ソース電位制御回路１１と、ベリファイ回路１２と、ページバッファ１３と、コマンドバッファ１４と、入出力パッド１０１と、第１の電源電圧パッド１０２と、第２の電源電圧パッド１０３と、を備える。

メモリセルアレイ１は、ロウ方向のワード線ＷＬとカラム方向のビット線ＢＬとにそれぞれ接続され、マトリックス状に配置された複数のＮＡＮＤストリングを有する。このＮＡＮＤストリングは、直列に接続された複数のメモリセルと、その両端に接続された２つの選択ゲート（ＳＧＳトランジスタとＳＧＤトランジスタ）から成る。ソース側の選択ゲートはソース線ＳＲＣに、ドレイン側の選択ゲートはビット線ＢＬにそれぞれ接続されている。

ロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。

ビット線制御回路３は、ビット線ＢＬの電位を制御する回路（図示せず）と、ベリファイリードおよび読み出し動作時にビット線の電圧もしくは電流をセンスするセンスアンプ（図示せず）と、を有している。また、ページバッファ１３は、読み出し結果または書き込みデータ等のページデータを格納するデータラッチ回路（図示せず）を有している。

ビット線制御回路３は、ビット線ＢＬの電位を制御することにより、書き込み制御や、ベリファイリード、読み出し動作を行う。

ＮＡＮＤ型フラッシュメモリは、通常、５１２バイトから８Ｋバイトのページ単位で、書き込み動作および読み出し動作を行う。すなわち、ビット線制御回路３は、ページ内の５１２バイトから８Ｋバイトに対応するビット線ＢＬの制御を同時に行うことができる。

カラムデコーダ４は、メモリセルアレイ１のビット線に接続されたビット線制御回路３およびページバッファ１３の選択を行う。

Ｉ／Ｏ回路（データ入出力バッファ）５は、メモリセルから読み出したデータを、入出力パッド１０１を介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッド１０１を介して入力するようになっている。

データ読み出し時、ビット線制御回路３に読み出されたデータは、Ｉ／Ｏ回路（データ入出力バッファ）５に出力される。

内部電位発生回路６は、電源電圧を昇圧または降圧して、ビット線制御回路３、カラムデコーダ４、Ｉ／Ｏ回路（データ入出力バッファ）５、動作制御回路７、アドレスバッファ８、ワード線電位制御回路９、ウェル電位制御回路１０、およびソース電位制御回路１１、ベリファイ回路１２、ページバッファ１３、コマンドバッファ１４に供給する電圧を、発生させる。この内部電圧制御回路６は、第１、第２の降圧回路６ａ１、６ａ２、６ｂ１と、昇圧回路６ｄと、を有する。

ワード線電位制御回路９は、メモリセルアレイ１のワード線（制御制御ゲート）に供給するワード線電位を制御し、その電圧をロウデコーダ２に供給する。

ウェル電位制御回路１０は、メモリセルアレイ１のウェル電位を制御する。

ソース電位制御回路１１は、メモリセルアレイ１のソース電位を制御する。

チップ外部から入出力パッド１０１に対して、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が、また入出力パッド１０１に対してコマンドコードが入力されると、Ｉ／Ｏ回路（データ入出力バッファ）５を介してコマンドコードがコマンドバッファ１４に供給される。コマンドバッファ１４は、このコマンドコードをデコードし、動作制御回路７にコマンド信号として供給する。

動作制御回路７は、コマンドバッファ１４を介して供給されるコマンド信号に基づき、動作モードに応じて、ロウデコーダ２、ビット線制御回路３、カラムデコーダ４、Ｉ／Ｏ回路（データ入出力バッファ）５、内部電位発生回路６、ワード線電位制御回路９、ウェル電位制御回路１０、ソース線電位制御回路１１、ベリファイ回路１２、およびページバッファ１３を制御して、データ書き込み、消去、および読み出しのシーケンス制御を行う。

動作制御回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、ロウデコーダ２、ビット線制御回路３、内部電位発生回路６、ワード線電位制御回路９、ウェル電位制御回路１０、およびソース線電位制御回路１１は、各種動作のための電位を生成する。

また、動作制御回路７がベリファイ動作を制御する信号を出力することにより、ベリファイ回路１２はベリファイ動作を行う。

Ｉ／Ｏ回路５から供給されたメモリセルのアドレスは、アドレスバッファ８介してロウデコーダ２及びカラムデコーダ４に転送される。

ベリファイ回路１２は、ベリファイリード時にビット線制御回路３でセンスされた結果に基づいて、所定のメモリセルに対して書き込み対象のページ内または消去対象のブロック内の全て、もしくは、許容数を除いて全てのメモリセルのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか、又は消去されているか）を判別する。そして、ベリファイ回路１２は、この判別した結果を、動作制御回路７に出力する。

そして、動作制御回路７は、このベリファイした結果に基づいて、ロウデコーダ２、ビット線制御回路３、ワード線電位制御回路９、ウェル電位制御回路１０、ソース線電位制御回路１１、およびページバッファ１３を制御し、書き込み対象ページ内全てまたは消去対象ブロック内全てのメモリセルのしきい値電圧がベリファイレベルに達する(パスする)まで、書き込み動作または消去動作を継続する。

また、第１の電源電圧パッド１０２は、該メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧Ｖｃｃ（例えば、３．３Ｖ）が印加される。

第２の電源電圧パッド１０３は、第１の電源電圧Ｖｃｃよりも低く且つＩ／Ｏ回路５に供給するための第２の電源電圧ＶｃｃＱ（例えば、１．８Ｖ）が印加される。

ここで、図１に示すように、内部電位発生回路６は、第１の降圧回路６ａ１、６ａ２と、第２の降圧回路６ｂ１と、昇圧回路６ｄと、を有する。

昇圧回路６ｄは、第１の電源電圧パッド１０２から供給された第１の電源電圧Ｖｃｃを昇圧した昇圧電圧を出力する。なお、この昇圧回路６ｄには、第１の降圧回路６ａ１、および第２の降圧回路６ｂ１からも、それぞれ第１の降圧電圧ＶＤＤＨ１と第２の降圧電圧ＶＤＤＬ１が供給されるようになっている。

第１の降圧回路６ａ１、６ａ２は、第１の電源電圧パッド１０２から供給された第１の電源電圧Ｖｃｃを降圧し、第２の電源電圧ＶｃｃＱよりも高い第１の降圧電圧ＶＤＤＨ１（例えば、２．６Ｖ）、ＶＤＤＨ２（例えば、２．４Ｖ）を出力する。

第２の降圧回路６ｂ１は、第２の電源電圧パッド１０３から供給された第２の電源電圧ＶｃｃＱを降圧し、第１の降圧電圧ＶＤＤＨ１よりも低い第２の降圧電圧ＶＤＤＬ１（例えば、１．７Ｖ）を出力する。

ここで、図１において、点線Ａ、Ｂで囲まれた第１の降圧電圧ＶＤＤＨ１、ＶＤＤＨ２が供給される第１の内部回路は、第１の電源電圧Ｖｃｃ以下、且つ、第２の電源電圧ＶｃｃＱ以上の電圧（すなわち、第１の降圧電圧ＶＤＤＨ１、ＶＤＤＨ２）がその動作に必要な回路である。この第１の内部回路には、例えば、ロウデコーダ２、ビット線制御回路３が該当する。

また、点線Ｃで囲まれた第２の内部回路は、第２の降圧電圧ＶＤＤＬ１が供給される回路である。この第２の内部回路には、例えば、カラムデコーダ４、Ｉ／Ｏ回路（データ入出力バッファ）５、動作制御回路７、アドレスバッファ８、ベリファイ回路１２、ページバッファ１３、コマンドバッファ１４が該当する。

また、昇圧回路６ｄから昇圧電圧が供給される第３の内部回路は、第１の電源電圧Ｖｃｃ以上の電圧供給が必要な回路である。この第３の内部回路は、ビット線制御回路３、ワード線電位制御回路９、ソース電位制御回路１０、ウェル電位制御回路１１、が該当する。

なお、Ｉ／Ｏ回路５は、第２の電源電圧パッド１０３から第２の電源電圧ＶｃｃＱを供給されるが、必要に応じて、第１、第２の降圧回路６ａ１、６ｂ１からも第１、２の降圧電圧ＶＤＤＨ１、ＶＤＤＬ１が供給される。

ここで、図２は、図１に示すＮＡＮＤ型フラッシュメモリ１００の降圧回路６ｂ１の構成の一例を示す図である。なお、図１に示す降圧回路６ａ１、６ａ２も図２と同様の回路構成を有する。

図２に示すように、第２の降圧回路６ｂ１は、出力用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍｎ１と、分圧回路Ｒｄと、オペアンプＯＰ１と、を有する。

出力用ＭＯＳトランジスタＭｎ１は、第２の電源電圧パッド１０３（第２の電源電圧パッド１０３に電気的に接続された端子を含む）と、第２の降圧電圧ＶＤＤＬ１を出力するための降圧出力端子Ｔ１との間に接続されている。

分圧回路Ｒｄは、第２の降圧電圧ＶＤＤＬ１を分圧抵抗Ｒ１、Ｒ２で決まる分圧比（Ｒ２／（Ｒ１＋Ｒ２））で分圧した分圧電圧ＭＯＮを出力する。なお、この分圧比は、分圧抵抗Ｒ２の抵抗を変化させる（トリミングする）ことにより、調整可能である。

オペアンプＯＰ１は、分圧電圧ＭＯＮと基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて出力用ＭＯＳトランジスタＭｎ１の動作を制御するためのゲート信号ＮＧを出力する。

このオペアンプＯＰ１は、分圧電圧ＭＯＮが基準電圧Ｖｒｅｆよりも高い場合、出力用ＭＯＳトランジスタＭｎ１をオフするようにゲート信号ＮＧを出力し、一方、分圧電圧ＭＯＮが基準電圧Ｖｒｅｆよりも低い場合、出力用ＭＯＳトランジスタＭｎ１をオンするようにゲート信号ＮＧを出力する。

これにより、第２の降圧回路６ｂ１は、該分圧比の調整により決まる目標出力電圧になるように、第２の降圧電圧ＶＤＤＬ１を制御する。

図３は、図１に示すＮＡＮＤ型フラッシュメモリ１００の降圧回路６ｂ１の構成の他の例を示す図である。なお、図１に示す降圧回路６ａ１、６ａ２も図３と同様の回路構成を有する。

図３に示すように、第２の降圧回路６ｂ１は、出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍｎ１と、分圧回路Ｒｄと、オペアンプＯＰ２と、を有する。

出力用ＭＯＳトランジスタＭｐ１は、第２の電源電圧パッド１０３（又は第２の電源電圧パッド１０３に接続された端子）と、第２の降圧電圧ＶＤＤＬ１を出力するための降圧出力端子Ｔ１との間に接続されている。

分圧回路Ｒｄは、第２の降圧電圧ＶＤＤＬ１を分圧抵抗Ｒ１、Ｒ２で決まる分圧比で分圧した分圧電圧ＭＯＮを出力する。なお、この分圧比は、可変抵抗である分圧抵抗Ｒ２の抵抗を変化させる（トリミングする）ことにより、調整可能である。

オペアンプＯＰ２は、分圧電圧ＭＯＮと基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて出力用ＭＯＳトランジスタＭｐ１の動作を制御するためのゲート信号ＰＧを出力する。

このオペアンプＯＰ２は、分圧電圧ＭＯＮが基準電圧Ｖｒｅｆよりも高い場合、出力用ＭＯＳトランジスタＭｐ１をオフするようにゲート信号ＰＧを出力し、一方、分圧電圧ＭＯＮが基準電圧Ｖｒｅｆ以下である場合、出力用ＭＯＳトランジスタＭｐ１をオンするようにゲート信号ＰＧを出力する。

これにより、図２の例と同様に、第２の降圧回路６ｂ１は、該分圧比の調整により決まる目標出力電圧になるように、第２の降圧電圧ＶＤＤＬ１を制御する。

既述のように、昇圧回路６ｄには第１の電源電圧Ｖｃｃ（３．３Ｖ）を供給し、第２の電源電圧ＶｃｃＱ（１．８Ｖ）よりも高い電圧が必要な回路（ビット線制御回路３、ローデコーダ２、等）に対しては、第１の電源電圧Ｖｃｃから降圧した第１の降圧電圧ＶＤＤＨ１、ＶＤＤＨ２を供給し。その他の回路に対しては、第２の電源電圧ＶｃｃＱから降圧した第２の降圧電圧ＶＤＤＬ１を供給する。

これにより、第２の降圧電圧ＶＤＤＬ１が供給されて動作する回路の消費電力と消費電流大幅が大幅に減るので、チップとしての消費電力と消費電流は従来技術に対して大きく削減できる。

以上のように、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００によれば、消費電力および消費電流を低減することができる。

既述の実施例１では、第１の電源電圧Ｖｃｃから２つの降圧電圧ＶＤＤＨ１、ＶＤＤＨ２を生成し、第２の電源電圧ＶｃｃＱから１つの降圧電圧ＶＤＤＬ１を生成する場合について説明した。

本実施例２においては、第１の電源電圧Ｖｃｃから１つの降圧電圧ＶＤＤＨ１を生成し、第２の電源電圧ＶｃｃＱから２つの降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成する場合について説明する。

図４は、実施例２に係るＮＡＮＤ型フラッシュメモリ２００の構成を示すブロック図である。なお、図４において、図１の符号と同じ符号は、実施例１と同様の構成を示す。

図４に示すように、ＮＡＮＤ型フラッシュメモリ２００は、実施例１と比較して、第１の降圧回路６ａ２に代えて、第２の降圧回路６ｂ２を備える。

この第２の降圧回路６ｂ２は、第２の電源電圧パッド１０３から供給された第２の電源電圧ＶｃｃＱを降圧し、第１の降圧電圧ＶＤＤＨ１よりも低い第２の降圧電圧ＶＤＤＬ２（例えば、１．７Ｖ）を出力する。この第２の降圧電圧ＶＤＤＬ２は、例えば、実施例１の第１の降圧電圧ＶＤＤＨ２に代えてビット線制御回路３に供給される。

すなわち、本実施例２においては、第１の電源電圧Ｖｃｃから１つの降圧電圧ＶＤＤＨ１を生成し、第２の電源電圧ＶｃｃＱから２つの降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成する。

なお、ＮＡＮＤ型フラッシュメモリ２００のその他の構成は、実施例１のＮＡＮＤ型フラッシュメモリ１００と同様である。

このように、実施例２に係るＮＡＮＤ型フラッシュメモリ２００は、大きな電流を消費するビット線制御回路（センスアンプ）３の電圧供給元を第１の電源電圧Ｖｃｃ（３．３Ｖ）から第２の電源電圧ＶｃｃＱ（１．８Ｖ）に下げられたことにより、実施例１と比較して、更に大幅に消費電力と消費電流を下げることが可能になる。

以上のように、本実施例２に係るＮＡＮＤ型フラッシュメモリ２００によれば、消費電力および消費電流を低減することができる。

既述の実施例１、２では、第２の降圧回路が第２の電源電圧ＶｃｃＱからのみ第２の降圧電圧を生成する場合について説明した。この場合、第２の電源電圧ＶｃｃＱのドロップにより、第２の降圧電圧も低下してしまう。

そこで、本実施例３においては、第２の降圧回路が第２の電源電圧ＶｃｃＱと第１の電源電圧Ｖｃｃとから第２の降圧電圧を生成して、第２の降圧電圧をより確実に目標出力電圧に維持する場合について説明する。

図５は、実施例３に係るＮＡＮＤ型フラッシュメモリ３００の構成を示すブロック図である。なお、図５において、図１の符号と同じ符号は、実施例１と同様の構成を示す。

図５に示すように、第２の降圧回路６ｂ１には、第１、第２の電源電圧パッド１０２、１０３を介して、第１の電源電圧Ｖｃｃおよび第２の電源電圧ＶｃｃＱが供給される。

そして、第２の降圧回路６ｂ１は、第２の電源電圧ＶｃｃＱが低下することにより第２の降圧電圧ＶＤＤＬ１が所定レベル以下になった場合、第１の電源電圧Ｖｃｃを降圧して第２の降圧電圧ＶＤＤＬ１を生成して出力するようになっている。

例えば、Ｉ／Ｏ回路５のための第２の電源電圧ＶｃｃＱは、データの入出力動作中に(特に、データ出力動作でデータ入出力バッファが動作している時に)、ドロップし得る。

そこで、第２の電源電圧ＶｃｃＱから供給されている電源線の電圧がドロップした時には、第１の電源電圧Ｖｃｃから供給してドロップを抑制する。

ここで、図６は、図５に示すＮＡＮＤ型フラッシュメモリ３００の降圧回路６ｂ１の構成の一例を示す図である。なお、図６では、出力用ＭＯＳトランジスタがｐＭＯＳトランジスタである場合について例示しているが、出力用ＭＯＳトランジスタがｎＭＯＳトランジスタであってもよい。

図６に示すように、第２の降圧回路６ｂ１は、第１の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２の出力用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、分圧回路Ｒｄｃと、第１のオペアンプＯＰ１ｃと、第２のオペアンプＯＰ２ｃと、を有する。

第１の出力用ＭＯＳトランジスタＭ１は、第１の電源電圧パッド１０２（第１の電源電圧パッド１０２に電気的に接続された端子を含む）と、第２の降圧電圧ＶＤＤＬ１を出力するための降圧出力端子Ｔｃとの間に接続されている。

第２の出力用ＭＯＳトランジスタＭ２は、第２の電源電圧パッド１０３（第２の電源電圧パッド１０３に電気的に接続された端子を含む）と、降圧出力端子Ｔｃとの間に接続されている。

分圧回路Ｒｄｃは、第２の降圧電圧ＶＤＤＬ１を分圧抵抗Ｒ１ｃ〜Ｒ３ｃで決まる第１の分圧比（Ｒ２ｃ＋Ｒ３ｃ）／（Ｒ１ｃ＋Ｒ２ｃ＋Ｒ３ｃ）で分圧した第１の分圧電圧ＭＯＮ１を出力し、且つ、第２の降圧電圧ＶＤＤＬ１を該第１の分圧比よりも小さい分圧抵抗Ｒ１ｃ〜Ｒ３ｃで決まる第２の分圧比（Ｒ３ｃ）／（Ｒ１ｃ＋Ｒ２ｃ＋Ｒ３ｃ）で分圧した第２の分圧電圧ＭＯＮ２を出力する。

なお、この第１、第２の分圧比は、可変抵抗である分圧抵抗Ｒ３ｃの抵抗を変化させる（トリミングする）ことにより、調整可能である。

第１のオペアンプＯＰ１ｃは、第１の分圧電圧ＭＯＮ１と基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて第１の出力用ＭＯＳトランジスタＭ１の動作を制御するための第１のゲート信号を出力する。

この第１のオペアンプＯＰ１ｃは、第１の分圧電圧ＭＯＮ１が基準電圧Ｖｒｅｆよりも高い場合、第１の出力用ＭＯＳトランジスタＭ１をオフするように第１のゲート信号ＰＧ１を出力する。

一方、この第１のオペアンプＯＰ１ｃは、第１の分圧電圧ＭＯＮ１が基準電圧Ｖｒｅｆ以下（すなわち、第２の降圧電圧ＶＤＤＬ１が該所定レベル以下の場合）である場合、第１の出力用ＭＯＳトランジスタＭ１をオンするように第１のゲート信号ＰＧ１を出力する。

第２のオペアンプＯＰ２ｃは、第２の分圧電圧ＭＯＮ２と基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて第２の出力用ＭＯＳトランジスタＭ２の動作を制御するための第２のゲート信号ＰＧを出力する。

この第２のオペアンプＯＰ２ｃは、第２の分圧電圧ＭＯＮ２が基準電圧Ｖｒｅｆよりも高い場合、第２の出力用ＭＯＳトランジスタＭ２をオフするように第２のゲート信号ＰＧ２を出力する。

一方、この第２のオペアンプＯＰ２ｃは、第２の分圧電圧ＭＯＮ２が基準電圧Ｖｒｅｆ以下である場合、第２の出力用ＭＯＳトランジスタＭ２をオンするように第２のゲート信号ＰＧ２を出力する。

ここで、図７は、図６に示す降圧回路６ｂ１が出力する降圧電圧と降圧回路６ｂ１の詳細動作の関係を示す波形図である。

例えば、時間ｔ１〜ｔ３において、第２の降圧電圧ＶＤＤＬ１が設定電圧である１．７Ｖを下回っており、結果、第２の分圧電圧ＭＯＮ２が基準電圧Ｖｒｅｆ以下であるので、第２のオペアンプＯＰ２ｃは、第２の出力用ＭＯＳトランジスタＭ２をオンするように第２のゲート信号ＰＧ２を出力する。

しかし、この時間ｔ１〜ｔ３において、第２の降圧電圧ＶＤＤＬ１が設定電圧である１．６５Ｖを下回っておらず、第１の分圧電圧ＭＯＮ１が基準電圧Ｖｒｅｆより高いので、第１のオペアンプＯＰ１ｃは、第１の出力用ＭＯＳトランジスタＭ１をオフするように第１のゲート信号ＰＧ１を出力する。

すなわち、時間ｔ１〜ｔ３において、第２の降圧回路６ｂ１は、第２の降圧電圧ＶＤＤＬ１が目標出力電圧（１．７Ｖ）になるように、第２の出力用ＭＯＳトランジスタＭ２のみを制御（経路（２)）して第２の電源電圧ＶｃｃＱから第２の降圧電圧ＶＤＤＬ１を生成する。

その後、時間ｔ５〜ｔ７において、第２の降圧電圧ＶＤＤＬ１が設定電圧である１．７Ｖを下回っており、結果、第２の分圧電圧ＭＯＮ２が基準電圧Ｖｒｅｆ以下であるので、第２のオペアンプＯＰ２ｃは、第２の出力用ＭＯＳトランジスタＭ２をオンするように第２のゲート信号ＰＧ２を出力する。

さらに、この時間ｔ５〜ｔ７において、第２の降圧電圧ＶＤＤＬ１が設定電圧である１．６５Ｖを下回っており、第１の分圧電圧ＭＯＮ１が基準電圧Ｖｒｅｆ以下になるので、第１のオペアンプＯＰ１ｃは、第１の出力用ＭＯＳトランジスタＭ１をオンするように第１のゲート信号ＰＧ１を出力する。

すなわち、時間ｔ５〜ｔ７において、第２の降圧回路６ｂ１は、第２の降圧電圧ＶＤＤＬ１が目標出力電圧（１．７Ｖ）になるように、第２の出力用ＭＯＳトランジスタＭ２を制御（経路（２））し、且つ第１の出力用ＭＯＳトランジスタＭ１を制御（経路（１)）して、第２の降圧電圧ＶＤＤＬ１が１．６５Ｖを下回らないように、第１の電源電圧Ｖｃｃと第２の電源電圧ＶｃｃＱから第２の降圧電圧ＶＤＤＬ１を生成する。

このように、第２の降圧回路６ｂ１は、第２の降圧電圧ＶＤＤＬ１が１．６５Ｖまで落ち込まなければ、第２の電源電圧ＶｃｃＱから電流を供給して(経路（２))、第２の降圧電圧ＶＤＤＬ１を制御する。第２の降圧電圧ＶＤＤＬ１が１．６５Ｖを下回ると、第１の電源電圧Ｖｃｃからも電流を供給して(経路（１）)、第２の降圧電圧ＶＤＤＬ１の落ち込みを防ぐ。経路（１）の供給の方が、オーバードライブが大きい(Ｖｃｃ−ＰＧ１の方がＶｃｃＱ−ＰＧ２よりも大きい)ので、供給電流量は大きくできる。従って、第２の降圧電圧ＶＤＤＬ１が１．６５Ｖよりも落ちるのを防ぐことができる。

なお、追加の第２の電源電圧パッド１０３に第２の電源電圧ＶｃｃＱが供給されない場合は、第２のオペアンプＯＰ２を非活性にして、第２の出力用ＭＯＳトランジスタＭ２がオフするように第２のゲート信号ＰＧ２を制御し、第１の電源電圧Ｖｃｃから降圧して第２の降圧電圧ＶＤＤＬ１を生成して動作させることができる。

例えば、従来、Ｄ／Ｓテスト時には、プローブカードの低コスト化のために、限られた電源電圧パッドを供給しない。しかし、上述のように、第１の電源電圧パッド１０２にのみにしか電源供給されていなくても、従来のパッドの構成に対応したテストに対しても、第１の電源電圧Ｖｃｃから降圧して第２の降圧電圧ＶＤＤＬ１を生成して動作させることができるので問題ない。

なお、ＮＡＮＤ型フラッシュメモリ３００のその他の構成・機能は、図１に示すＮＡＮＤ型フラッシュメモリ１００と同様である。

以上のように、本実施例３に係るＮＡＮＤ型フラッシュメモリ３００によれば、第２の電源電圧のドロップの影響を低減しつつ、消費電力および消費電流を低減することができる。

既述の実施例３では、実施例１の変形例として、第１の電源電圧Ｖｃｃから２つの降圧電圧ＶＤＤＨ１、ＶＤＤＨ２を生成し、第１の電源電圧Ｖｃｃおよび第２の電源電圧ＶｃｃＱから１つの降圧電圧ＶＤＤＬ１を生成する場合について説明した。

本実施例４においては、本実施例２の変形例として、第１の電源電圧Ｖｃｃから１つの降圧電圧ＶＤＤＨ１を生成し、第１の電源電圧Ｖｃｃおよび第２の電源電圧ＶｃｃＱから２つの降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成する場合について説明する。

図８は、実施例４に係るＮＡＮＤ型フラッシュメモリ４００の構成を示すブロック図である。なお、図８において、図５の符号と同じ符号は、実施例３と同様の構成を示す。

図８に示すように、第２の降圧回路６ｂ１、６ｂ２には、第１、第２の電源電圧パッド１０２、１０３を介して、第１の電源電圧Ｖｃｃおよび第２の電源電圧ＶｃｃＱが供給される。

そして、第２の降圧回路６ｂ１、６ｂ２は、第２の電源電圧ＶｃｃＱが低下することにより第２の降圧電圧ＶＤＤＬ１、ＶＤＤＬ２が所定レベル以下になった場合、第１の電源電圧Ｖｃｃを降圧して第２の降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成して出力するようになっている。

このような第２の降圧回路６ｂ１、６ｂ２の構成は、既述の図６に示す構成と同様であり、第２の降圧回路６ｂ１、６ｂ２が出力する降圧電圧と降圧回路６ｂ１、６ｂ２の詳細動作の関係も図７に示す関係と同様である。

すなわち、実施例３と同様に、例えば、Ｉ／Ｏ回路５のための第２の電源電圧ＶｃｃＱは、データの入出力動作中に(特に、データ出力動作でデータ入出力バッファが動作している時に)、ドロップし得る。

そこで、第２の電源電圧ＶｃｃＱから供給されている電源線の電圧がドロップして、第２の降圧電圧ＶＤＤＬ１およびＶＤＤＬ２がドロップした時には、第１の電源電圧Ｖｃｃから供給して、第２の降圧電圧ＶＤＤＬ１およびＶＤＤＬ２のドロップを抑制する。

なお、ＮＡＮＤ型フラッシュメモリ４００のその他の構成・機能は、図２に示すＮＡＮＤ型フラッシュメモリ１００と同様である。

以上のように、本実施例４に係るＮＡＮＤ型フラッシュメモリ４００によれば、第２の電源電圧のドロップの影響を低減しつつ、実施例３と同様に、消費電力および消費電流を低減することができる。

既述の実施例３、４では、第２の降圧回路が第２の電源電圧ＶｃｃＱと第１の電源電圧Ｖｃｃとから第２の降圧電圧を生成する場合の例について説明した。

本実施例５においては、実施例３の変形例として、第２の電源電圧ＶｃｃＱの電圧に応じて、第２の降圧回路の活性化を制御する構成の一例について説明する。

図９は、実施例５に係るＮＡＮＤ型フラッシュメモリ５００の構成を示すブロック図である。なお、図９において、図５の符号と同じ符号は、実施例３と同様の構成を示す。

図９に示すように、ＮＡＮＤ型フラッシュメモリ５００は、実施例３と比較して、第２の電源電圧パッド１０３の電圧を検出する電圧検出回路１０４をさらに備える。

この電圧検出回路１０４は、第２の電源電圧パッド１０３の電圧が予め設定された基準検出値以上である場合、第２の電源電圧ＶｃｃＱを降圧して第２の降圧電圧ＶＤＤＬ１を生成して出力するように、第２の降圧回路６ｂ１に対して、第２の制御信号Ｓ２を出力する。

さらに、電圧検出回路１０４は、第２の電源電圧パッド１０３の電圧が該基準検出値未満である場合、少なくとも、第１の電源電圧Ｖｃｃを降圧して第２の降圧電圧ＶＤＤＬ１を生成して出力するように、第２の降圧回路６ｂ１に対して、第１の制御信号Ｓ１を出力する。この場合、電圧検出回路１０４は、さらに、第２の電源電圧ＶｃｃＱを降圧して第２の降圧電圧ＶＤＤＬ１を生成して出力するように、第２の降圧回路６ｂ１に対して、第２の制御信号Ｓ２を出力するようにしてもよい。

ここで、図１０は、図９に示すＮＡＮＤ型フラッシュメモリ５００の降圧回路６ｂ１の構成の一例を示す図である。なお、図１０において、図６の符号と同じ符号は、実施例３と同様の構成を示す。

図１０に示すように、第２の降圧回路６ｂ１は、実施例３と比較して、第１のオペアンプＯＰ１ｃに第１の制御信号Ｓ１が入力され、第２のオペアンプＯＰ２ｃに第２の制御信号Ｓ２が入力されるようになっている。

そして、第２の降圧回路６ｂ１は、第１の制御信号Ｓ１に応じて、第１のオペアンプＯＰ１ｃを活性化し、第１の出力トランジスタＭ１のオン／オフを制御する。また、第２の制御信号Ｓ２に応じて、第２のオペアンプＯＰ２ｃを活性化し、第２の出力トランジスタＭ２のオン／オフを制御する。

このオペアンプの活性化が制御される点以外は、第２の降圧回路６ｂ１の具体的な動作は、実施例３の図７に基づいて説明した動作と同様である。

なお、ＮＡＮＤ型フラッシュメモリ５００のその他の構成・機能は、実施例３のＮＡＮＤ型フラッシュメモリ３００と同様である。

以上のように、本実施例５に係るＮＡＮＤ型フラッシュメモリ５００によれば、実施例３と同様に、第２の電源電圧のドロップの影響を低減しつつ、消費電力および消費電流を低減することができる。

既述の実施例５では、実施例３の変形例として、第２の電源電圧ＶｃｃＱの電圧に応じて、第２の降圧回路の活性化を制御する構成の一例について説明した。

本実施例６においては、実施例４の変形例として、第２の電源電圧ＶｃｃＱの電圧に応じて、第２の降圧回路の活性化を制御する構成の一例についてについて説明する。

図１１は、実施例６に係るＮＡＮＤ型フラッシュメモリ６００の構成を示すブロック図である。なお、図１１において、図８の符号と同じ符号は、実施例４と同様の構成を示す。

図１１に示すように、ＮＡＮＤ型フラッシュメモリ６００は、実施例４と比較して、第２の電源電圧パッド１０３の電圧を検出する電圧検出回路１０４をさらに備える。

実施例５と同様に、この電圧検出回路１０４は、第２の電源電圧パッド１０３の電圧が予め設定された基準検出値以上である場合、第２の電源電圧ＶｃｃＱを降圧して第２の降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成して出力するように、第２の降圧回路６ｂ１、６ｂ２に対して、第２の制御信号Ｓ２を出力する。

さらに、電圧検出回路１０４は、第２の電源電圧パッド１０３の電圧が該基準検出値未満である場合、少なくとも、第１の電源電圧Ｖｃｃを降圧して第２の降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成して出力するように、第２の降圧回路６ｂ１、６ｂ２に対して、第１の制御信号Ｓ１を出力する。この場合、電圧検出回路１０４は、さらに、第２の電源電圧ＶｃｃＱを降圧して第２の降圧電圧ＶＤＤＬ１、ＶＤＤＬ２を生成して出力するように、第２の降圧回路６ｂ１、６ｂ２に対して、第２の制御信号Ｓ２を出力するようにしてもよい。

このような第２の降圧回路６ｂ１、６ｂ２の構成は、既述の図１０に示す構成と同様である。

なお、ＮＡＮＤ型フラッシュメモリ６００のその他の構成・機能は、実施例４のＮＡＮＤ型フラッシュメモリ４００と同様である。

以上のように、本実施例６に係るＮＡＮＤ型フラッシュメモリ６００によれば、実施例４と同様に、第２の電源電圧のドロップの影響を低減しつつ、消費電力および消費電流を低減することができる。

本実施例７においては、第１、第２の電源電圧パッド等の具体的なレイアウトの一例について説明する。なお、以下では、実施例１のＮＡＮＤ型フラッシュメモリ１００の構成に適用した例について説明するが、他の実施例のＮＡＮＤ型フラッシュメモリについても同様である。

図１２は、図１に示すＮＡＮＤ型フラッシュメモリ１００の各構成のレイアウトの一例を示す図である。なお、図１２において、図１の符号と同じ符号は、実施例１と同様の構成を示す。

図１２に示す周辺回路領域１００ｘには、Ｉ／Ｏ回路（データ入出力バッファ５）と、内部電位発生回路６と、動作制御回路７と、アドレスバッファ８と、ワード線電位制御回路９と、ウェル電位制御回路１０と、ソース電位制御回路１１と、ベリファイ回路１２と、コマンドバッファ１４と、入出力パッド１０１と、第１の電源電圧パッド１０２と、第２の電源電圧パッド１０３と、後述の接地電圧パッドと、が配置されている。

ここで、図１３は、図１２に示す周辺回路領域１００ｘに注目したレイアウトの一例を示す図である。なお、図１３に示す接地電圧パッド１０５は、図１においては省略されている。

図１３に示すように、周辺回路領域１００ｘには、入出力パッド１０１、第１の電源電圧パッド１０２、第２の電源電圧パッド１０３、接地電圧パッド１０５が並んで配置されている。
特に、周辺回路領域１００ｘの中央付近および右側端部において、第１の電源電圧パッド１０２と第２の電源電圧パッド１０３とは、隣接して配置されている。これにより、第２の降圧回路６ｂ１を、昇圧回路６ｄおよび第１の降圧回路６ａ１、６ａ２に近接してレイアウトする場合に、第２の電源電圧ＶｃｃＱを供給するための電源線の配線抵抗の低減を図ることができる。

以上のように、本実施例７によれば、配線抵抗の低減を図りつつ、消費電力および消費電流を低減することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１ メモリセルアレイ
２ ロウデコーダ
３ ビット線制御回路
４ カラムデコーダ
５ Ｉ／Ｏ回路
６ 内部電位発生回路
７ 動作制御回路
８ アドレスバッファ
９ ワード線電位制御回路
１０ ウェル電位制御回路
１１ ソース電位制御回路
１２ ベリファイ回路
１３ ページバッファ
１４ コマンドバッファ
１００、２００、３００、４００、５００、６００ ＮＡＮＤ型フラッシュメモリ
１０１ 入出力パッド
１０２ 第１の電源電圧パッド
１０３ 第２の電源電圧パッド

Claims (5)

1. 複数のメモリセルを含むメモリセルアレイと、
   入出力パッドと、
   前記メモリセルから読み出したデータを、前記入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、前記入出力パッドを介して入力するためのＩ／Ｏ回路と、
   前記メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、
   前記第１の電源電圧よりも低く且つ前記Ｉ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、
   前記第１の電源電圧を降圧し、前記第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、
   前記第２の電源電圧を降圧し、前記第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、
   前記第１の電源電圧以下、且つ、前記第２の電源電圧以上の電圧が必要であり、前記第１の降圧電圧が供給される第１の内部回路と、
   前記第２の降圧電圧が供給される第２の内部回路と、
   を備える
   ことを特徴とする不揮発性半導体メモリ。
2. 複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、
   前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源電圧パッドと、
   前記第１の電源電圧を降圧し、前記第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、
   前記第２の電源電圧を降圧し、前記第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、
   前記第１の電源電圧以下、且つ、前記第２の電源電圧以上の電圧が必要であり、前記第１の降圧電圧が供給される第１の内部回路と、
   前記第２の降圧電圧が供給される第２の内部回路と、
   を備える
   ことを特徴とする不揮発性半導体メモリ。
3. 前記第２の降圧回路は、
   前記第２の電源電圧が低下することにより前記第２の降圧電圧が所定レベル以下になった場合、前記第１の電源電圧を降圧して前記第２の降圧電圧を生成して出力する、
   ことを特徴とする請求項１または２に記載の不揮発性半導体メモリ。
4. 前記第２の降圧回路は、
   前記第１の電源電圧パッドと前記第２の降圧電圧を出力するための降圧出力端子との間に接続された第１の出力用ＭＯＳトランジスタと、
   前記第２の電源電圧パッドと前記降圧出力端子との間に接続された第２の出力用ＭＯＳトランジスタと、
   前記第２の降圧電圧を第１の分圧比で分圧した第１の分圧電圧を出力し、且つ、前記第２の降圧電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧した第２の分圧電圧を出力する分圧回路と、
   前記第１の分圧電圧と基準電圧とを比較し、その比較結果に応じて前記第１の出力用ＭＯＳトランジスタの動作を制御するための第１のゲート信号を出力する第１のオペアンプと、
   前記第２の分圧電圧と前記基準電圧とを比較し、その比較結果に応じて前記第２の出力用ＭＯＳトランジスタの動作を制御するための第２のゲート信号を出力する第２のオペアンプと、を有し、
   前記第１のオペアンプは、
   前記第１の分圧電圧が前記基準電圧よりも高い場合、前記第１の出力用ＭＯＳトランジスタをオフするように前記第１のゲート信号を出力し、一方、前記第１の分圧電圧が前記基準電圧以下である場合、前記第１の出力用ＭＯＳトランジスタをオンするように前記第１のゲート信号を出力し、
   前記第２のオペアンプは、
   前記第２の分圧電圧が前記基準電圧よりも高い場合、前記第２の出力用ＭＯＳトランジスタをオフするように前記第２のゲート信号を出力し、一方、前記第２の分圧電圧が前記基準電圧以下である場合、前記第２の出力用ＭＯＳトランジスタをオンするように前記第２のゲート信号を出力することで、前記第２の降圧電圧を生成する
   ことを特徴とする請求項３に記載の不揮発性半導体メモリ。
5. 前記第２の電源電圧パッドの電圧を検出する電圧検出回路をさらに備え、
   前記電圧検出回路は、
   前記第２の電源電圧パッドの電圧が前記基準検出値以上である場合、前記第２の電源電圧を降圧して前記第２の降圧電圧を生成して出力するように、前記第２の降圧回路に対して、第２の制御信号を出力し、
   前記第２の電源電圧パッドの電圧が前記基準検出値未満である場合、前記第１の電源電圧を降圧して前記第２の降圧電圧を生成して出力するように、前記第２の降圧回路に対して、第１の制御信号を出力し、
   前記第２の降圧回路は、
   前記第１の制御信号に応じて、前記第１のオペアンプを活性化して、前記第１の電源電圧から前記第２の降圧電圧を生成し、
   また、前記第２の制御信号に応じて、前記第２のオペアンプを活性化して、前記第２の電源電圧から前記第２の降圧電圧を生成する
   ことを特徴とする請求項４に記載の不揮発性半導体メモリ。

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