CN105577145A - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件，在I/O电路中，当使I/O电压vcc(例如3.3V)降低到vcc_18(例如1.8V)时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器(LUC)和前置缓冲器(PBF)的电路施加高电压(电压vcc)，来以低成本实现可在低电压下高速工作的I/O电路。

Description

半导体集成电路器件
本申请是2006年4月19日提交的、申请号为“200610066681.7”、发明名称为“半导体集成电路器件”的中国发明专利申请的分案申请。
技术领域
本发明涉及一种半导体集成电路器件，尤其涉及应用于面向便携设备的***LSI或微处理器等半导体集成电路器件有效的技术。
背景技术
作为本发明人研究过的技术，例如，在面向便携设备的***LSI或微处理器等半导体集成电路器件方面，有以下技术。
近年来，便携设备中的I/O(输入输出)电压正日益多样化。这是因为，为了追求更低的消耗功率而要进行低电压化，同时为了有效利用现有资源又要使用在现有的高电压下工作的接口。关于低电压化，特别是对作为通用的存储元件的随机存取存储器(DRAM)的接口单元的低功率化呼声变强，正推动着低电压I/O的标准化。例如，在便携设备中，SDRAM、DDR-SDRAM等的接口电压，与作为当前行业标准的3.3V相比，低电压的1.8V正逐步成为标准。
另一方面，保持现有的接口也很重要。这是由于可拆装的非易失存储器(闪存等)等被设计成在高电压(3.3V)下工作，该接口规格也已在业界被标准化。可以对产品世代不同的各种机种采用这种现有的接口，从而具有由批量生产带来的成本降低的优点。因此，继续使用这种现有的I/O的需求很高。
因此，在考虑了成本和低功率的情况下，使安装在LSI中的所有I/O电路(输入输出电路)的电源单一化(例如，统一成1.8V电压)，在现阶段极为困难。
然而，目前低电压(1.8V)系的I/O对高速工作的要求不是很高。由此，可以使以在标准电压(例如3.3V)下工作为前提的晶体管在低电压(1.8V)下工作，来使用1.8V系的I/O。但是，最近的便携设备，应用的功能丰富，从而高速传送大量数据的必要性逐步提高。由此，即使在低电压下工作的I/O中对高速化的要求也很高，今后必然要求1.8V系的I/O的高速化。
[专利文献1]美国专利第5969542号说明书
[专利文献2]日本特开2003-152096号公报
发明内容
本发明人经过研究发现，上述技术存在以下课题。
当前主流的SoC(System-on-a-Chip)用LSI，以在提供给CPU等的构成逻辑电路的晶体管的供给电压即核心电压(例如1.2V)、和用于与外部设备连接的I/O电压(例如3.3V)下工作为前提，将MISFET的栅极绝缘膜厚度设计成2种。在这样的设计上的条件下设计1.8V的I/O时，可以考虑使用上述3.3V用的MISFET使之在1.8V下工作。此时，由MISFET的饱和电流Ids、与栅极电压Vg和阈值电压Vth的差的平方成正比(Ids∝(Vg－Vth)2)这样的所谓MISFET的电流-电压关系可以清楚，对于在3.3V下工作时的饱和电流和在1.8V下工作时的饱和电流，当假定Vth＝0.7V时，产生大约6倍左右的差；当换算成延迟时间(Tpd)时，由于延迟时间是电源电压V和栅极电容C的积除以Ids得到的商(Tpd≒C×V/Ids)，因此，大约延迟3倍左右。因此，使用3.3V用的晶体管在1.8V下高速工作是很困难的。
为了使在1.8V下的工作高速化，也可以考虑使用追加了注入工序的低阈值的MISFET来设计3.3V用的MISFET，但当将低阈值MISFET用于从电平转换电路到前置缓冲器(prebuffer)、主缓冲器(mainbuffer)的低功率用I/O电路整体时，漏电流量增大，产生在便携设备中所必须的低功率性丧失这样的缺点。
此外，还可以考虑用在1.2V下工作的逻辑电路用的MISFET来设计在1.8V下工作的I/O的方法。该方法例如记载在专利文献1中。在该文献中公开了用1.8V的器件构成2.5V的I/O的技术。利用了缓和施加于MISFET的最大施加电压的耐压缓和技术。但是，在应用这样的例子以1.2V用的MISFET构筑1.8V的I/O电路时，一般地，根据所谓的比例(scaling)定律，1.2V用的MISFET的阈值不得不被设定得低，因此，存在漏电流增大这样的课题。进而，还必须施行针对静电破坏的对策(ESD对策)，从而要增加工时数和成本。
上述例子是对LSI的制造工艺和掩模张数负面影响较小的方法，但在也可以不考虑这一点的情况下，还有用栅极绝缘膜厚度不同的多个MISFET构成的方法。当使用设计成在1.8V下可获得大电流的栅极绝缘膜厚度的MISFET时，MISFET的导通电流，具有与栅极绝缘膜厚度的倒数成比例的关系，因此，只要能够追加这种特别的MISFET就能够实现高速化。此时，虽然漏电流不成问题，但为了将栅极绝缘膜厚度做成3种，将不可避免制造工艺的复杂化、掩模张数的增多、以及用于质量管理的工时数增加，从而造成制造成本的增加。
为了在与竞争对手的竞争中胜出，便携设备以及民用设备必须是成本意识高的产品。因此，希望减少制造SoC用的LSI时的器件种类，削减要使用的掩模数，简化工艺流程。因此，存在以下课题，即、作为面向便携设备的I/O电路，要用3.3V用的晶体管来设计低成本的1.8V高速I/O。
因此，本发明的目的在于，提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件。
本发明的上述及其它的目的和新的特征，将通过本说明书的描述和附图得以明确。
以下，简单地说明本申请所公开的发明中有代表性的发明的概要。
在本发明中，着眼于当在I/O电路中使I/O电压vcc降低时，引起速度变慢的部分是电平转换单元和用于驱动大型主缓冲器的前置缓冲器这一情况，通过对该部分的电路施加高电压，来实现上述课题、即低成本、可在低电压下高速工作的I/O。
即，本发明的半导体集成电路器件，具有在第1电源电压下工作的电路、和在比上述第1电源电压高的第2电源电压下工作的输出电路，所述半导体集成电路器件的特征在于：具有这样的单元，当从在上述第1电源电压下工作的电路向在上述第2电源电压下工作的输出电路传送信号时，将信号电压振幅暂时放大到比上述第2电源电压高的第3电源电压，然后，将其转换成具有上述第2电源电压的振幅的信号。
以下，简单地说明由本申请所公开的发明中有代表性的发明所取得的效果。
即，具有I/O电路的半导体集成电路器件，是低成本的，可在低电压下高速工作。
附图说明
图1是表示本发明的一个实施方式的半导体集成电路器件的主体结构的框图。
图2(a)、图2(b)是表示本发明的一个实施方式的半导体集成电路器件中、输出端的I/O电路的结构例子的图。
图3是表示图2的输出端的I/O电路的工作的波形图。
图4是表示在本发明的一个实施方式的半导体集成电路器件中使用的晶体管(MISFET)的构造的图。
图5是表示图2的I/O电路的布局(layout)例子及其剖面构造的图。
图6是表示图2的I/O电路的另一个布局例子及其剖面构造的图。
图7(a)、图7(b)是表示本发明的一个实施方式的半导体集成电路器件中、输出端的I/O电路的另一个结构例子的图。
图8是表示图7的主缓冲器的另一个结构例子的图。
图9是表示图7的I/O电路的布局例子及其剖面构造的图。
图10(a)、图10(b)是表示本发明的一个实施方式的半导体集成电路器件中、电源接线构造的一个例子的框图。
图11是表示本发明的一个实施方式的半导体集成电路器件中、封装(package)上的电源接线构造的一个例子的框图。
图12是表示将本发明应用于具有多个I/O电源的半导体集成电路器件时的结构例的框图。
图13是表示将本发明应用于具有多个I/O电源的半导体集成电路器件时的另一个结构例子的框图。
图14是表示图13的I/O电路(耐压缓和电路)的结构例子的电路图。
图15是表示图14的I/O电路的工作的波形图。
图16是表示本发明的一个实施方式的半导体集成电路器件中、电平转换电路的结构例子的电路图。
图17是表示将本发明应用于SSTL2时的输入电路的结构例子的框图。
图18是表示图17的差动放大器的结构例子的电路图。
图19是表示图17的差动放大器的结构例子的电路图。
图20是表示图17的输入电路的工作的波形图。
图21是表示本发明的一个实施方式的半导体集成电路器件中、输入电路的终端电阻的结构例子的框图。
具体实施方式
以下，基于附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中，作为原则，对同一部件标注相同的标记，省略其反复的说明。
图1是表示本发明的1个实施方式的半导体集成电路器件的主体结构的图。本实施方式的特征在于，在用于从LSI(半导体集成电路器件)内部的逻辑电路向LSI外部发送信号的输出缓冲器中，首先，将信号转换成电压振幅比在接口单元使用的电源电压高的信号，然后，转换成接口用电源电压振幅。
在图1中示出了一种LSI，该LSI被提供了在LSI内部的CPU等的逻辑电路(逻辑单元)LGC中使用的电源vdd(例如1.2V、第1电源电压)、标准接口用电源vcc(例如3.3V、第3电源电压)、低电压接口用电源vcc_18(例如1.8V、第2电源电压)。用框图示出了将1.8V的接口信号输入给LSI、由内部的逻辑电路对该信号进行处理、再从LSI输出的路径。从输入衰减器(pad)PAD_I输入的信号，经由输入缓冲器IBF，通过从I/O(输入输出)电压(1.8V)转换成逻辑电路的电源vdd的信号电平转换电路(降电平转换器(level-down-converter)LDC)，传送给内部的逻辑电路LGC。
另一方面，需要将从逻辑电路LGC传送到外部的信号电平，从逻辑电路的电源电压vdd转换成I/O用的电源vcc_18。此时，本实施方式的特征是，暂时由升电平转换器(level-up-converter)LUC将信号振幅放大成更高电压的vcc电平，然后，由前置缓冲器PBF对该信号进行放大，由最后一级的主缓冲器MBF将其转换成接口电压vcc_18并发送出去。由此，能够使产生了工作速度变慢的电平转换单元和前置缓冲器单元高速工作，因此，可以使用高耐压MISFET在低电压下高速工作。在此使用的电平转换电路，例如使用专利文献2所记载的电平转换电路就能实现。
此外，能在低电压vcc_18用I/O和高电压vcc用I/O中共用升电平转换器LUC，不需要重新设计电平转换电路，因此，还有能够削减设计工时数的效果。专利文献2所记载的升电平转换器是将更低电压(小于或等于1V)的信号振幅高速转换成高电压(3.3V)振幅的电路，构造稍显复杂，因此，只要能在所有I/O电路(输入输出电路)中共用升电平转换器，就有能够削减设计成本的效果。
然而，在本实施方式中，在将信号振幅从vdd电源电平转换成vcc_18电源电平时，中途由电平转换电路和前置缓冲器对信号振幅进行升压来驱动，因此可能引起消耗功率的增加。但是，在一般的I/O电路中，由于该I/O电路所驱动的负载比内部的晶体管的栅极电容等大出许多，因而不会成为问题。例如，规格规定外部的输出负载CL是15pF这样大的值。另一方面，I/O电路的栅极最多也就是100μm左右，其电容在数百fF左右。由此可以清楚，由最后一级主缓冲器MBF对负载电容CL进行充电放电的功率是支配性的，而由升电平转换器LUC和前置缓冲器PBF消耗的功率是可以忽略的水平。
另外，漏电流也处于可以忽略的水平。这是因为虽然漏电流有与漏极/源极间电压成正比的倾向而比施加1.8V时有所增加，但由于高耐压MISFET的阈值设定得高，从而在考虑了SoC芯片整体的漏电流时成为可以忽略的量。
进而，本实施方式的特征在于，在低电压用I/O电路和高电压用I/O电路中共用升电平转换器和前置缓冲器，因此，决定I/O电路特性的升电平转换器和前置缓冲器的结构几乎不依赖于最后一级的电压来确定。由此，能够仅以1种电压规格(例如在高电压3.3V时，作为考虑了安全余量，例如是降低10％的电压值的3V)来施行特性的粗略调整和某种程度的微调整。由此，还有能够短TAT且低成本地实现稳定的性能的效果。
因此，根据本实施方式的半导体集成电路器件，通过高电压驱动电平转换单元和前置缓冲器，能够提高1.8VI/O的工作速度。
另外，电平转换单元和前置缓冲器单元能够在3.3VI/O和1.8VI/O中公共化，进而，如果使施加电压为公共的3.3V，则零件的公共化和元件(cell)特性的抽取变得容易。
在图1中，输入电路的接地电位和输出电路的电平转换电路的接地电位为与内部的逻辑电路相同的vss。其理由是：输出电路的主缓冲器MBF由非常大的晶体管构成，因此，由于该晶体管导通/截止，有可能在输出电路的前置缓冲器PBF和主缓冲器MBF的接地电位vssc中存在较大的噪声。如果输入电路和电平转换电路不引入这样的噪声，则有防止工作速度变慢、信号质量提高等效果。当有不能发生这样的状况的产品时，也可以用I/O用的接地电位vssc对输入电路和电平转换电路进行设计。
接着，说明输出端的I/O电路OIOC的结构。图2(a)、2(b)示出了输出端的I/O电路OIOC的结构。图2(a)是输出端的I/O电路OIOC的概略图，图2(b)示出了其晶体管的各端子的电源。
首先，用图2(a)说明输出端的I/O电路OIOC的概略。升电平转换器LUC是具有使信号振幅增加的功能的电路，通过施加在内部逻辑电路中使用的vdd电源和作为高电位的vcc电源来使之工作。前置缓冲器PBF由高电压vcc驱动。
最后一级主缓冲器MBF，由作为接口电源的vcc_18电源驱动。在图2中，作为该主缓冲器MBF的结构，示出了使p型MISFET的衬底端子连接vcc、使源极端子连接vcc_18的例子。此外，表示了将该p型MISFET的阈值电压设定得较小的情况。
虽然在此未图示，但当作为主缓冲器MBF的p型MISFET，未采用阈值电压小的MISFET构成时，可以通过将栅极宽度W取得较大，来确保该p型MISFET的驱动电流。
但是，在一般的工艺中往往是设置处理复合信号(mixedsignal)的模拟用的晶体管，这时，该晶体管由阈值电压小的MISFET构成。由此，当使用这样的MISFET时，不增加工艺流程数和掩模张数就能实现高速的低电压I/O电路，因而在此主要说明该实施方式。
图2(b)是图2(a)所示的前置缓冲器PBF和主缓冲器MBF的电路图。一般地，I/O电路有启动(enable)信号、驱动力切换信号等，因而比较复杂，但在此用最简单的作为放大电路的转换器进行说明。本实施方式也能应用于转换器以外的具有复杂功能的I/O电路。
前置缓冲器PBF由假定施加vcc的MISFET构成，其阈值电压也被设计成被提供vcc的电路通常使用的值。
另一方面，主缓冲器MBF的n型MISFET采用与前置缓冲器相同的MISFET，而p型MISFET采用改变MISFET的沟道的注入，使所谓的MISFET的阈值电压小的MISFET。该p型MISFET的衬底电极VB的电位是vcc，源极电极VS是vcc_18，由此，产生衬底偏压效应。此外，其前一级的前置缓冲器PBF的工作电压是vcc，因此其输出的高电平输出状态为vcc电平。因此，在主缓冲器MBF的p型MISFET截止的条件(p型MISFET的栅极电极为vcc时)下，衬底偏压效应和所谓的非栅极电压效应(在此是p型MISFET，栅极电压比源极电压高故而截止得很深)相叠加，可以降低漏电流。
图3是图2所示的输出端的I/O电路的工作波形图。说明来自内部的逻辑电路LGC的输出节点nd1具有vdd电压的振幅，在时刻T1从低电平(vss电平)向高电平(vdd电平)转变的情况。此后，这里的转变的定义，设为信号穿过振幅的半值的时刻。节点nd1被输入到其后的升电平转换器LUC，在此将信号振幅转换成vcc电平。由于存在升电平电路的延迟时间，因此，升电平电路的输出节点nd2在时刻T2从低电平(vssc电平)向高电平(vcc电平)转变。该例子假定了缓冲式升电平转换器，因此节点nd1和节点nd2的逻辑一致，但在采用反相器式升电平转换器时，除逻辑反转之外，施行其它的都相同的信号电平转换。然后，节点nd2被输入到前置缓冲器PBF，进行驱动力的放大，直到该驱动力足以驱动主缓冲器MBF为止。前置缓冲器PBF也在vcc电源下工作，因此，前置缓冲器PBF的输出节点nd3的信号振幅是与节点nd2相同的vcc电源的振幅。在该例子中，示出了考虑前置缓冲器PBF的延迟量，在时刻T3从低电平(vssc电平)向高电平(vcc电平)转变的情况。然后，节点nd3被输入到主缓冲器MBF，主缓冲器MBF通过输出衰减器PAD_O驱动外部的高负载。主缓冲器MBF由vcc_18电源驱动，因此，输出节点nd4的振幅为vcc_18电源的振幅。此外，在该例子中示出了外部负载大因而主缓冲器MBF的输出波形圆钝的情况，示出了在时刻T4从低电平(vssc电平)向高电平(vcc_18电平)变化的例子。
接着，说明在时刻T5从高电平(vdd电平)向低电平(vss电平)转变的情况。节点nd1被输入到其后的升电平转换器LUC，在此将信号振幅转换成vcc电平。由于存在升电平电路的延迟时间，因此，升电平电路的输出节点nd2在时刻T6从高电平(vcc电平)向低电平(vssc电平)转变。该例子假定了缓冲式升电平转换器，因此节点nd1和节点nd2的逻辑一致，但在采用反相器式升电平转换器时，除逻辑反转之外，施行其它的都相同的信号电平转换。然后，节点nd2被输入到前置缓冲器PBF，进行驱动力的放大，直到该驱动力足以驱动主缓冲器MBF为止。前置缓冲器PBF也在vcc电源下工作，因此，前置缓冲器PBF的输出节点nd3的信号振幅是与节点nd2相同的vcc电源的振幅。在该例子中，示出了考虑前置缓冲器PBF的延迟量，在时刻T7从高电平(vcc电平)向低电平(vssc电平)转变的情况。然后，节点nd3被输入到主缓冲器MBF，主缓冲器MBF通过输出衰减器PAD_O驱动外部的高负载。主缓冲器MBF由vcc_18电源驱动，因此，输出节点nd4的振幅为vcc_18电源的振幅。此外，在该例子中示出了外部负载大因而主缓冲器MBF的输出波形圆钝的例子，示出了在时刻T8从高电平(vcc_18电平)向低电平(vssc电平)变化的例子。
图4一起示出了在本实施方式中使用的MISFET的例子及其剖视图。在此，VG表示栅极电极，VD表示漏极电极，VS表示源极电极，VB表示衬底电极。在该图中，按照n型和p型、阈值电压的大小，分类显示了栅极电极的符号由线段表示的栅极绝缘膜厚度薄的MISFET、和栅极电极由矩形框表示的栅极绝缘膜厚度厚的MISFET。
在内部逻辑电路中使用的MISFET的栅极绝缘膜厚度，被设计成例如2nm左右的厚度，而在I/O电路中使用的栅极绝缘膜厚度厚的MISFET，被设计得比内部逻辑电路的MISFET的栅极绝缘膜厚度厚，例如是6～7nm左右的厚度。
TNS-NMISFET是在内部逻辑电路中使用的薄膜标准阈值电压n型MISFET，TNS-PMISFET是薄膜标准阈值电压p型MISFET。
TNL-NMISFET是在内部逻辑电路中使用的薄膜低阈值电压n型MISFET，TNL-PMISFET是薄膜低阈值电压p型MISFET。
TCS-NMISFET是在I/O电路中使用的厚膜标准阈值电压n型MISFET，TCS-PMISFET是厚膜标准阈值电压p型MISFET。
TCL-NMISFET是在I/O电路中使用的厚膜低阈值n型MISFET，TCL-PMISFET是厚膜低阈值p型MISFET。
对于这些晶体管，说明了在p型半导体衬底P-sub上做出深n阱DNW、在其上做出用于构成p型MISFET的n阱NW和用于构成n型MISFET的p阱PW的所谓三重阱结构的情况，但也可以是不使用该深n阱DNW，而仅为n阱NW和p阱PW的二重阱结构。低阈值电压MISFET在晶体管的沟道部进行追加注入，减小MISFET的阈值电压。n型扩散层NL是n型MISFET的扩散层注入区域和p型MISFET的衬底供电用扩散层注入区域，p型扩散层PL是p型MISFET的扩散层注入区域和n型MISFET的衬底供电用扩散层注入区域。
图5示出了I/O电路的布局例子。该布局例子假定了图2中的输出端的I/O电路，大体分成4个区域来示出了布局区域。在此，下部表示布局的俯视示意图，上部表示图中所示的A-A′间的剖视图。在图5中为了简略，示出了在各区域背靠背地布置了2个单元的例子(以2组构成n型MISFET和p型MISFET组的例子)。实际的布局可以根据纵向和横向的限制来确定各区域的大小，也可以以在此所示以外的组数来实现。
第1区域AREA1是被施加了作为内部逻辑电路的供给电源的vdd的区域，被提供了vdd和vss的电源。
第2区域AREA2是被施加vcc的区域，被施加vcc电源和vssc电源。
第3区域AREA3是被施加vcc_18的区域，被施加vcc-18和vssc。
第4区域AREA4是用于电分离第1区域和第2区域、第3区域的阱分离区域。该第4区域可以在采用二重阱构造时减小面积。当第2区域和第3区域的接地电平电源vssc与第1区域的接地电平电源vss相同时，即使不设计深n阱DNW也能构成LSI。vcc和vdd的衬底的分离，可以仅由p阱PW实施，因而不需要阱分离区域。但是，深n阱DNW对噪声分离时有效，因此，将电源噪声最强的第2区域、第3区域的电源与第1区域分离，有提高抗噪声性等效果。
第1区域，布置I/O电路的控制逻辑、或升电平转换器和降电平转换器的vdd施加单元。第2区域，布置升电平转换器的vcc施加单元和前置缓冲器。第3区域，布置降电平转换器的vcc_18施加单元、主缓冲器和ESD保护元件。
被施加vcc_18的第3区域AREA3，衬底电源与主缓冲器MBF的p型MISFET的电源不同，因此，布局与第2区域AREA2有一部分不同。在该例子中，考虑了用金属第1层进行单元内的电源布线，因此，示出了以1根vcc电源和2根vcc_18电源进行布置的例子。vcc电源仅向p型MISFET的衬底提供，因此，电源供给量可以比vcc_18少，故而在该布局中用细金属布线就足够了。
接下来，说明剖面构造。在图5的上部示意地示出了图中所示的A-A′间的剖面。在此所示的是所谓三重阱构造的情况，通过在p型半导体衬底P-sub上做出深n阱DNW、在其上做出p型MISFET用的n阱NW和n型MISFET用的p阱PW，来构成MISFET。内部的逻辑电路用晶体管由栅极绝缘膜薄的MISFET构成，该MISFET是将多晶硅poly12作为栅极电极而构成的。I/O用的晶体管由栅极绝缘膜厚度厚的MISFET构成，该MISFET是将多晶硅poly33作为栅极电极而构成的。对各晶体管的衬底和源极的供电用金属第1层M1施行，从金属第1层M1通过触点CT向衬底和源极供电。在此，仅图示了向衬底的供电，但也可以用本领域的一般技术人员所熟知的方法向MISFET的源极电极供电。
图6是图5所记载的布局的变形例子，是能够将2层金属布线使用于电源布线时的实施方式。图中的B-B′间的剖面也一并示出。在与图5相同地用金属第1层M1进行电源布线，除此之外用金属第0层M0强化电源。这样，当用2层电源布线时，可以用金属第0层M0的布线施行衬底供电，用金属第1层M1的布线向MISFET的源极供电，具有面积削减效果、布线自由度提高等效果。在图6所示的例子中，示出了用不同的布线层对主缓冲器MBF的p型MISFET的衬底和源极电极进行布线的情况。
由图6可以清楚，该布局在各单元中金属第1层的电源有2根即可。被施加vcc_18的部分如剖视图所示，为了使vcc_18和vcc电源分离而没有金属第1层M1和金属第0层M0之间的触点CT。其他的电源用触点CT将金属第1层M1和金属第0层M0之间连线。通过施行这样的布局，有金属第1层M1的布线自由度提高，布局更容易这样的效果。
图7(a)、7(b)是表示本发明的另一个实施方式的图。与图2相同，示出了输出端的I/O电路。图7(a)是输出端的I/O电路的概略图，图7(b)示出了其晶体管各端子的电源。
首先，用图7(a)说明输出端的I/O电路的概略。升电平转换器LUC是具有使信号振幅增加的功能的电路，通过施加在内部逻辑电路中使用的vdd电源和作为高电位的vcc电源来使之工作。前置缓冲器PBF由高电压vcc驱动。最后一级主缓冲器MBF，由作为接口电源的vcc_18电源驱动。在图7中，与图2不同，作为主缓冲器的结构，p型MISFET的衬底电极VB与vcc_18连接，用标准阈值电压的MISFET构成了该p型MISFET。
图7(b)示出了图7(a)所示的前置缓冲器PBF和主缓冲器MBF的结构。一般地，I/O电路具有启动信号、驱动力切换信号等，因而比较复杂，但在此用最简单的作为放大电路的转换器进行说明。本实施方式也能应用于转换器以外的具有复杂功能的I/O电路。前置缓冲器PBF由假定施加vcc的MISFET构成，其阈值电压也被设计成被提供vcc的电路通常使用的值。另一方面，主缓冲器MBF的n型MISFET采用与前置缓冲器PBF相同的MISFET。该p型MISFET的衬底电极的电位是vcc_18，源极电极VS是vcc_18，因此，在该p型MISFET截止的条件(p型MISFET的栅极电极为vcc时)下，借助于负栅极电压效应可以降低漏电流。
图8是主缓冲器MBF的另一个实施方式。在此，其特征为对图7所示的主缓冲器的p型MISFET采用阈值电压小的MISFET。由此，p型MISFET的驱动力提高，从而有输出节点的上拉(pullup)变成高速，结果有能实现输出端的I/O电路的高速化的效果。
此外，虽然在此未图示，但缩短MISFET的栅极长LG也对高速化有效。这是因为MISFET的电流与栅极长的倒数大致成正比。
图9是图7的结构的布局例。该布局例假定了图7所记载的输出端的I/O电路，将布局区域大体分成5个区域来显示。下部表示布局的俯视示意图，上部表示图中所示的C-C′间的剖视图。在图9中为了简略，示出了在各区域背靠背地布置了2个单元的例子(以2组构成n型MISFET和p型MISFET组的例子)。实际的布局可以根据纵向和横向的限制来确定各区域的大小，也可以以在此所示以外的组数来实现。该5个区域根据MISFET的衬底电源区分。
第1区域AREA1是被施加了作为内部逻辑电路的供给电源的vdd的区域，被提供了vdd和vss的电源。第2区域AREA2是被施加vcc的区域，被施加vcc电源和vssc电源。第3区域AREA3是被施加vcc_18的区域，被施加vcc-18和vssc。第4区域AREA4是用于电分离第1区域和第2、第3区域的阱分离区域。第5区域AREA5是用于电分离第2区域和第3区域的阱分离区域。这是因为主缓冲器MBF的p型MISFET的衬底电位与前置缓冲器PBF和升电平转换器LUC的p型MISFET的衬底电位不同，由此需要在主缓冲器MBF和前置缓冲器PBF间进行衬底的绝缘。
该第4区域和第5区域可以在采用二重阱构造时减小面积。这是因为第5区域在未设定深n阱DNW的情况下，进行vcc和vcc_18的衬底分离时，可以仅由p阱PW施行，因而不需要分离深n阱DNW。当第2区域和第3区域的接地电平电源vssc与第1区域的接地电平电源vss相同时，也可以不设定该深n阱DNW。但是，深n阱DNW对噪声分离有效，因此，将电源噪声最强的第2区域、第3区域的电源与第1区域分离，会有提高抗噪声性等效果。
在此，示出了用金属第1层M1对电源进行布线情况，但例如图6所示，也可以用采用了金属第0层M0和金属第1层M1的2层或2层以上的金属布线层进行布线。此时有易于布局和减小面积等效果。
图10(a)、10(b)是表示使用本发明的LSI的电源结构(电源分配)的图。在图10(a)、10(b)中示出了由vdd电源、vcc1电源、vcc2电源以及vcc_18电源构成的例子。vdd电源例如为1.2V，vcc1例如为2.5V，vcc2例如为3.3V，vcc_18例如为1.8V。省略了接地电平电源。图10(a)表示对向SDRAM进行输入输出的输入输出电路SDRAMIF提供vcc2和vcc_18的图，图10(b)表示对向SDRAM进行输入输出的输入输出电路SDRAMIF供给vcc1和vcc_18的图。上述图1所示的输入缓冲器IBF、前置缓冲器PBF、主缓冲器MBF等，被设置在输入输出电路SDRAMIF中。
首先，使用vdd电源的电路块，可以举出CPU等逻辑单元Logic和作为芯片上的存储元件的SRAM。这些也可以是集成多个的结构。此外，虽然在此未图示，但这些电路可以在不同的电源电压(例如vdd2＝0.9V)等下工作，只要小于或等于构成这些电路的MISFET的耐压即可。vcc1由向模拟电路ANLG、作为片内的存储元件的闪存等进行输入输出的输入输出电路IFC1、IFC2等构成。提供vcc2电源的，是备用电路STBYC、片内的电源切断开关的控制电路PSWC1、PSWC2等，其中，上述备用电路STBYC在芯片进入备用状态、例如施加vdd的电路块由芯片外或片内的电源开关切断的情况下，也施行芯片控制。使用vcc_18电源的是向作为外部存储元件的SDRAM进行输入输出的输入输出电路SDRAMIF。向该SDRAMIF提供比vcc_18高的电压。在图10(a)中用了作为最高电压的vcc2。根据规格，如图10(b)所示，虽然用vcc1比用vcc2慢，但也有高速化的效果。
多数情况下，构成模拟电路ANLG、向闪存等进行输入输出的输入输出电路IFC1、IFC2、备用电路STBYC、电源切断开关的控制电路PSWC1、PSWC2、以及构成向SDRAM进行输入输出的输入输出电路SDRAMIF的MISFET，由栅极绝缘膜厚的MISFET构成。此外，该栅极绝缘膜厚度的设计值相同。这有削减制造成本这样的效果。
图11是表示LSI的I/O电路和电源端子的接线的示意图。图11是表示从LSI芯片的上面获得电源的球栅阵列式电源布线的图。随着制造工艺的细微化，LSI内部的电源供给从芯片上部直接键合(bonding)以避免电压下降的方法逐步成为主流。此时，如果在以低电压驱动的1.8VI/O的附近，从芯片上部配置vcc_18、vssc以及vcc电源，则电源供给能力也是最有效果的，而且，还有布局变得容易这样的效果。在图11中施行了球状矩阵的配置使得vss和vdd大致均等，但有时因LSI而在功率消耗方面存在偏差，因此，此时也可以配置电源用球状矩阵，使得在最消耗功率的电路块上能够获得较多的电源。
图12是I/O电路的另一个实施方式。在此记载了3种I/O电路。为了简单，仅记载了从内部的逻辑电路CLGC向芯片外部输出的输出系。各I/O电路由在最低电压(例如1.8V)下工作的I/O电路IO18C、在最高电压(例如3.3V)下工作的I/O电路IO33C、以及在这些电路的中间电压(例如2.5V)下工作的I/O电路IO25C构成。
I/O电路IO33C，由作为工作电压的vdd、vcc以及作为其接地电平的vss、vssc构成。此外，具有保护元件ESD1，保护LSI内部免受来自外部的静电等的破坏。
I/O电路IO25C，由作为工作电压的vdd、vcc_25、vcc以及作为其接地电平的vss、vssc构成。此外，具有保护元件ESD1，保护LSI内部免受来自外部的静电等的破坏。
I/O电路IO18C，由作为工作电压的vdd、vcc_18、vcc以及作为其接地电平的vss、vssc构成。此外，具有保护元件ESD1，保护LSI内部免受来自外部的静电等的破坏。上述图1所示的I/O电路相当于I/O电路IO18C。
构成这些I/O电路的MISFET，由被设计成在vdd电源下工作的栅极绝缘膜厚度薄的MISFET，和被设计成在vcc电源下工作的栅极绝缘膜厚度厚的MISFET这两种构成。
保护元件ESD1全部由相同的电路构成，作为有源元件使用能在vcc下工作的MISFET等。
通过采用这样的电路，可以实现保护元件的公共化，具有能削减设计成本这样的效果。
图13是图12的变形例子，是I/O电路的另一个实施方式。在此记载了3种I/O电路。为了简单，仅记载了从内部的逻辑电路CLGC向芯片外部输出的输出系。各I/O电路由在最低电压(例如1.8V)下工作的I/O电路IO18C2、在最高电压(例如3.3V)下工作的I/O电路IO33C2、以及在这些电路的中间电压(例如2.5V)下工作的I/O电路IO25C2构成。
I/O电路IO33C2，由作为工作电压的vdd、vcc、vcc_25以及作为其接地电平的vss、vssc构成。该电路与图12所记载的IO33C不同，构成的MISFET是以在vcc_25电源下工作为前提而制成的MISFET。在vcc_25下工作的MISFET的特征是，栅极绝缘膜厚度比在vcc下工作的MISFET薄。因此，与由vcc下工作的MISFET构成的情况相比，可以在低电压(例如2.5V)下高速工作。但是，当照原样地施加vcc电源使该MISFET工作时，由于超过了栅极绝缘膜的耐压，因而带来MISFET的破坏。此外，具有保护元件ESD2，保护LSI内部免受来自外部的静电等的破坏。该ESD2与ESD1不同，作为有源元件使用在vcc_25下工作的MISFET等。但是，当照原样地施加vcc电压使该MISFET工作时，引起栅极绝缘膜的破坏。由此，该ESD2电路需要用于抑制最大施加电压的电路上的对策。
I/O电路IO25C2，由作为工作电压的vdd、vcc_25以及作为其接地电平的vss、vssc构成。该电路与图12所记载的IO25C相同，但施加vcc_25的MISFET的栅极绝缘膜厚度比在IO25C中使用的MISFET薄。此外，具有保护元件ESD3，保护LSI内部免受来自外部的静电等的破坏。该ESD3与ESD1不同，作为有源元件使用在vcc_25下工作的MISFET等。
I/O电路IO18C2，由作为工作电压的vdd、vcc_18、vcc_25以及作为其接地电平的vss、vssc构成。该电路与图12所记载的I/O电路IO18C相同，但施加vcc_25和vcc_18的MISFET的栅极绝缘膜厚度比在I/O电路IO18C中使用的MISFET薄。此外，具有保护元件ESD3，保护LSI内部免受来自外部的静电等的破坏。该ESD3与ESD1不同，作为有源元件使用在vcc_25下工作的MISFET等。上述图1所示的I/O电路相当于I/O电路IO18C2。
构成这些I/O电路的MISFET，由被设计成在vdd电源下工作的栅极绝缘膜厚度薄的MISFET，和被设计成在vcc电源下工作的栅极绝缘膜厚度厚的MISFET这两种构成。进而，在IO33C2的电路中，当将设计成vcc_25电源用的MISFET用于vcc电源时，需要避免栅极绝缘膜的破坏。
当使用本电路时，作为高耐压MISFET可以使用最适合施加vcc_25电压的MISFET，因此，施加vcc_25电源的电路也可以高速工作。
图14是图13所示的I/O电路IO33C2的1个实施方式。在图14中，示出了升电平转换器LUC、前置缓冲器PBF以及主缓冲器MBF。在此使用的MISFET的特征是，采用在内部逻辑电路中使用的栅极绝缘膜厚度薄的MISFET，和作为I/O用、最适合vcc_25电压的MISFET。在图14中，用与图4所示的MISFET的标号相同的标号进行说明，栅极绝缘膜厚度厚的MISFET的最大施加电压为vcc_25。通过使用该MISFET，与设计成施加vcc电源的、栅极绝缘膜厚度更厚的MISFET相比，可以进行vcc_25电压下的高速工作。
然而，该MISFET不能直接施加vcc电源。这是因为该MISFET的栅极绝缘膜厚度不具有足以耐受施加vcc的充分的厚度。由此，为了在vcc电源下工作，必须将施加给该MISFET的最大施加电压抑制到小于或等于vcc_25电压。因此，在本实施方式中，为了将施加给能在vcc下工作的MISFET的最大施加电压抑制到vcc_25，设置了后述的耐压缓和机构。
首先，说明该电路的连接关系。升电平转换器LUC的输入首先被输入到LUC_B，在此，将具有vdd电源和vss电源间的振幅的信号，转换成具有vcc_25电源和vss电源间的振幅的信号。该电路输出互补信号nd11和nd11b。这些信号被输入到LUC_A，在此转换成具有vcc电源和vdd电源的振幅的信号。LUC_A的输出是信号nd12b。作为LUC_A和LUC_B的输出的nd11和nd12，被继续输入到前置缓冲器PBF。前置缓冲器PBF如图所示由PBF_A和PBF_B构成。PBF_A对在电源vdd和电源vcc间切换的信号的驱动力进行放大，PBF_B对在电源vssc和电源vcc_25间切换的信号的驱动力进行放大。前置缓冲器PBF的输出，是来自PBF_A的信号nd16和来自PBF_B的信号nd15，这些信号被输入到主缓冲器MBF。
在此，MN1、MN2、MN3、MN4、MN9、MN10、MN5、MP5，采用MISFET的阈值电压小的MISFET。这是因为将这些MISFET用于耐压缓和，从而栅极和源极间电压较小。在工作速度略慢也不会有问题的情况下，也可以将这些MISFET作为具有标准阈值电压的MISFET。此时，具有简化制造工艺、降低成本的效果。
接着，说明图14所示的电路的工作。
说明输入信号i为高电平(vdd)的情况。
此时，在LUC_B内，反相器INV1的输出被输入到MISFETMN1、MN7、MP1、MP9，接收反相器INV1的输出信号的反相器INV2的输出，被输入到MISFETMN2、MN8、MP2、MP10。结果，nd11变成低电平(vss)，因此，MP7导通，MP9导通，从而nd11b变成高电平(vcc_25)。
当nd11变成低电平(vss)、nd11b变成高电平(vcc_25)时，在LUC_A内，MP3截止、MN9导通、MP4导通、MN10截止。由于MP11截止、MN3导通，因此nd12变成低电平(vdd)，MP12导通，nd12b变成高电平(vcc)。MP13和MP14总是导通。该MISFETMP13、MP14为了抑制电流而使用，具有在转换信号电平时高速向低电平转变的作用。当即使没有这些MISFET也有所希望的性能时，可以不使用MP13、MP14地构成。此时具有减小面积的效果。以上明确了电平转换电路的工作。
由升电平转换器LUC对信号振幅进行了转换后的2个信号，在前置缓冲器PBF中被放大，直到驱动力足以驱动最后一级的主缓冲器MBF。此时，nd11是低电平，因此nd15是低电平(vssc)。nd12是高电平(vcc)，因此，nd16变成低电平(vdd)。这些来自前置缓冲器PBF的输出被输入到主缓冲器MBF。在主缓冲器MBF内，nd15是低电平，因此，MN16截止、MP6导通。由此，nd13变成vcc_25电位，由于MN5的栅极电位是与vcc_25电源相同的电位，因而MN5也截止。而由于nd16是低电平(vdd)，因此，MP13导通、MN6截止。由此，nd14变成vcc电位，由于MP5的栅极电位是vdd，因而MP5也是导通状态。因此，输出o变成vcc电平。
以下说明输入信号i为低电平(vss)的情况。
此时，在LUC_B内，反相器INV1的输出被输入到MISFETMN1、MN7、MP1、MP9，接收反相器INV1的输出信号的反相器INV2的输出，被输入到MISFETMN2、MN8、MP2、MP10。结果，nd11b变成低电平(vss)，因此，MP8导通，MP10导通，从而nd11变成高电平(vcc_25)。
当nd11b变成低电平(vss)、nd11变成高电平(vcc_25)时，在LUC_A内，MP4截止、MN10导通、MP3导通、MN9截止。结果MP12截止。由于MN4导通，因此nd12b变成低电平(vdd)，结果MP11导通，nd12变成高电平(vcc)。此时MP13和MP14总是导通。该MISFETMP13、MP14为了抑制电流而使用，具有在转换信号电平时向低电平高速转变的作用。当即使没有这些MISFET也有所希望的性能时，可以不使用MP13、MP14地构成。此时具有减小面积的效果。
以上明确了电平转换电路的工作。
由升电平转换器LUC对信号振幅进行了转换后的2个信号，在前置缓冲器PBF中被放大，直到驱动力足以驱动最后一级的主缓冲器MBF。此时，nd11是高电平(vcc_25)，因此nd15是高电平(vcc_25)。nd12是低电平(vdd)，因此，nd16变成高电平(vcc)。这些来自前置缓冲器PBF的输出被输入到主缓冲器MBF。在主缓冲器MBF内nd15是高电平，因此，MN16导通、MP6截止。由此，nd13变成vssc电位，由于MN5的栅极电位是与vcc_25电源相同的电位，因而MN5也导通。而由于nd16是高电平(vcc)，因此，MP13截止、MN6导通。由此，nd14变成vdd电位，由于MP5的栅极电位是vdd，因而MP5也截止。因此，输出o变成vssc电平。
图15表示图14的I/O电路的主要节点的工作波形图。
接着，说明耐压缓和。
在图14中由MN1～6、MP1～6所表示的MISFET构成耐压缓和机构。当MN1的栅极电压为低电平时，MP1导通，MN1的源极端变成vdd。观察此时的电压关系。
MN7，栅极电压为vss、源极电压为vss、漏极电压为vdd，因此，在栅极绝缘膜厚度薄的MISFET的最大施加电压以内。
MP1，栅极电压为vss、源极电压为vdd、漏极电压为vdd，因此，在栅极绝缘膜厚度薄的MISFET的最大施加电压以内。
MN1，栅极电压为vss、源极电压为vdd、漏极电压为vcc_25，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
另一方面，当MN1的栅极电压为高电平(vdd)时，MP1截止，MN1的源极端变成vss。观察此时的电压关系。
MN7，栅极电压为vdd、源极电压为vss、漏极电压为vss，因此，在栅极绝缘膜厚度薄的MISFET的最大施加电压以内。
MP1，栅极电压为vdd、源极电压为vdd、漏极电压为vss，因此，在栅极绝缘膜厚度薄的MISFET的最大施加电压以内。
MN1，栅极电压为vdd、源极电压为vss、漏极电压为vss，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
在此，其目的在于，如上所述地将MN7的最大施加电压抑制到vdd以下。MN8、MN2、MP2也具有同样的功能，能将MN8的最大施加电压抑制到vdd以下。
接着，说明构成LUC_A的耐压缓和机构。
说明nd11为低电平(vss)的情况。
此时，MN10，栅极电压为vss、源极电压为vdd、漏极电压为vcc_25，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
MP4，栅极电压为vss、源极电压为vcc_25、漏极电压为vcc_25，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
MN4，栅极电压为vcc_25、源极电压为vcc_25、漏极电压为vcc，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
说明nd11为高电平(vcc_25)的情况。
MN10，栅极电压为vcc_25、源极电压为vdd、漏极电压为vdd，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
MP4，栅极电压为vcc_25、源极电压为vcc_25、漏极电压为vdd，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
MN4，栅极电压为vcc_25、源极电压为vdd、漏极电压为vdd，因此，在栅极绝缘膜厚度厚的MISFET的最大施加电压以内。
在此，其目的在于，如上所述地将MN10的最大施加电压抑制到(vcc－vcc_25)以下。MN9、MN3、MP3也具有同样的功能，将MN8的最大施加电压抑制到(vcc－vcc_25)以下。
以上，用高耐压的MISFET说明了在比该MISFET的耐压低的电压下高速工作的I/O电路，但在工作速度也可以比图1所示的实施方式慢时，还可以考虑改变升电平转换器。
图16是使用在vcc电源下工作的MISFET在比vcc电源低的电源vcc_18下工作的另一个实施方式。在此示出了升电平转换器，前置缓冲器和主缓冲器采用与以往相同的电路。此时，不必对电源进行2种布线，因此，有能够降低设计复杂度的效果。
接着，说明该电路(升电平转换器)。该升电平转换器由栅极绝缘膜厚度薄的MISFET构成MN21、MN22、MP21、MP22以及反相器INV21，除此之外，MN23、MN24、MN25、MN26、MP23、MP24、MP25、MP26以及反相器INV22，由可施加vcc电源的栅极绝缘膜厚度厚的MISFET构成。
该电路是与标准的电平转换电路相同的交叉耦合式电平转换电路，本发明的特征在于，电流控制用的MP23和MP24由阈值电压比MP25和MP26低的MISFET构成，MN23和MN24由阈值电压比MN25和MN26低的MISFET构成。MN25和MN26具有用于切断电源时的状态保持和稳定工作的锁存(latch)的功能。该栅极绝缘膜厚度厚的MISFET是以在vcc(例如3.3V)下工作为前提而设计的，因此，当在vcc_18(例如1.8V)下工作时MISFET的饱和电流变小了。升电平转换器通过由MN21、MN22的MISFET引出电流来实现信号振幅的转换，因此，通过例如在将输入信号从低转换成高时施行使MP23截止的控制，能高速进行转换。由此，MP23和MP24对于限制电平转换时的流向vcc_18电源的电流路径是有效的。但是，由于使原本被设计成在vcc下工作的MISFET在vcc_18电源下工作，因此，当输入i变成了高电平时，将MP23的漏极提升到vcc_18电源电平时的驱动电流变小造成工作变慢了。因此，通过减小MP23、MP24的阈值电压，可以使向vcc_18电平的提升高速化。由此，有即使工作电源电压低，也能使升电平转换器的工作高速化的效果。MN25和MN26也一样，为了防止由栅极绝缘膜厚度厚的MISFET构成的结构所导致的工作延迟，而减小阈值电压。在本实施方式中，在MN25和MN26的源极端，使用对以控制电流为目的的栅极施加了vcc_18电源的n型MISFET。可由该MISFET限制MN25和MN26的驱动能力从而进行电平转换电路的高速工作。当该MISFET的栅极长度变长时阈值有效地提高，电流抑制效应变强。该n型MISFET不是必需的，如果没有该n型MISFET也能具有所希望的性能，则也可以省略该n型MISFET来设计。此时，有减小面积等效果。
以下，说明对于SSTL、使用本发明的以比接口使用的电源的电压高的电压驱动的I/O电路的例子。
图17是满足1.8V的SSTL2标准的规格的输入电路的1个实施方式。1.8V的SSTL2标准不是以输入信号在整个0V和vcc_18之间转变的、所谓的全振幅信号传送，而是以作为基准电压的(VREF)vcc_18的一半的电压(如果vcc_18为1.8V则VREF＝0.9V)为振幅的中心的、最大振幅不足1.8V的振幅的信号传送。本实施方式的特征在于，在输入端设置差动放大器SA，用vcc电源作为该差动放大器SA的电源。由此，即使采用以施加vcc电源为前提的晶体管，也可以高速且稳定地放大作为低电压的1.8V振幅的信号，可以向后一级传送高品质的信号。差动放大器SA的输出作为全振幅的信号被输入到输入缓冲器IBF，经过电平转换电路传送给内部逻辑电路。
当vdd电压变低、例如为1V时，作为VREF也可以使用vdd。在该电路中，设接地电平为在所有内部逻辑电路中使用的接地电源vss。其理由是要在输入电路端屏蔽由输出缓冲器产生的大的电源线上的噪声。
图18是表示图17的差动放大器SA的电路例子的图。在图18中示出了采用了差动式放大器的差动放大器SA。该电路的特征是，当输入信号的电源电平为1.8V时，使接收该输入信号的读出放大器电路的电源不仅可以在1.8V下工作，还可以在3.3V这样的高电压下工作，从而可以提供使用最适于3.3V用的晶体管高速且稳定地工作的电路。该实施方式所示的差动放大器SA，表示一般的差动式运算放大器的例子。由于该电路的输入信号电平和VREF(vcc_18/2＝0.9V)的电压电平低，因此，采用由p型MISFET读出电压的方式。其理由是，因为栅极电压低到1V左右，因而通过使p型MISFET的源极和漏极间电压、源极和栅极间电压增大到3.3V，使之在所谓的晶体管的饱和区域工作。
该差动放大器SA，在电流放大式放大器这样的电路特性方面，为了读出电压电平总是需要预先流过电流。为了降低功率，需要在非工作时削减该电流。为此，通过使控制信号CTL为低电平使读出放大器的电流控制p型MISFET截止，切断流向运算放大器的电流。此时，读出放大器的输出O1变成不固定的(floating)，因此，有可能在后一级的电路中出现穿透电流。因此，通过使该CTL信号为低电平，NAND的输出被固定为高电平，阻止该NAND电路中的穿透电流。
图19是图16的输入电路的另一个实施方式。该电路，考虑了对运算放大器的电流控制用p型MISFETMP30的栅极施加偏置电压，来提高运算放大器的增益和偏置的特性。通常，在一般的运算放大器中，将由偏置产生电路所产生的电压施加给该p型MISFET，但有时难以在I/O电路中设置该偏置产生电路。此时，其特征在于，着眼于运算放大器内的节点ND30为1种偏置产生电路，而将该电压用作偏置电压。在该电路中，也需要抑制在非工作时不需要的消耗电流，因此，需要用控制信号CTL进行消耗电流削减控制。通过使控制信号CTL为低电平，使由MN33、MP33构成的传输门(transmissiongate)截止，切断ND30、MP30的栅极，同时，使MP37的p型MISFET导通，由此，MP30的栅极电压变成vcc，运算放大器的电源被切断。此时，随着运算放大器的电源被切断，运算放大器的输出发生不稳定，但此时MN32导通，由此，可以避免在后一级的电路中产生穿透电流。在图19中，向内部电路送出高电平信号使运算放大器停止的控制，也通过该CTL信号施行。
图20表示图17的电路的工作波形。SSTL18的输入电平不是1.8V的全振幅的信号，而是以VREF为中心的0.4～1V左右的振幅的信号。在此，VREF按标准由vcc_18电源的一半的电压确定。首先，说明从低电平向高电平的转换。当在时刻T1输入从低电平变化成高电平时，由于在时刻T1输入信号穿过VREF因而读出放大器的输出发生变化。读出放大器将该输入信号I与VREF的差放大，转换成0V和vcc的振幅的信号。在此，由在时刻T2接收了读出放大器的输出的输入缓冲器进行波形整形。然后，由电平转换电路转换成vdd振幅的信号，在时刻T3向高电平转变。
接着，说明从高电平向低电平的转换。当在时刻T4输入从高电平变化成低电平时，由于在时刻T4输入信号穿过VREF因而读出放大器的输出发生变化。读出放大器将该输入信号I与VREF的差放大，转换成0V和vcc的振幅的信号。在此，由在时刻T5接收读出放大器的输出的输入缓冲器进行波形整形。然后，由电平转换电路转换成vdd振幅的信号，在时刻T6变化成0V。
图21是表示输入电路的终端电阻的1个实施方式的图。在此，终端电阻由ESD电路内的MP40、MN40构成。这些MISFET被设置在输入I和VTT电源之间。VTT电源在SSTL等中被设定为vcc_18/2的值。这些MISFET的栅极信号，在p型MISFET侧与CTL1接线，在n型MISFET侧与CTL2接线。CTL1和CTL2，用能耐受施加vcc电压的MISFET构成，这些信号以vcc电源电压驱动。当这样构成MN40时，由于在晶体管的导通电阻小时使用，因而有能削减面积的效果。例如，当设终端电阻为50Ω时，在以1.8V驱动的情况下，假设MISFET的导通电阻为每单位宽度(1微米)2.5KΩ，则需要50μm；但在以3.3V驱动的情况下，假定MISFET的导通电阻为每单位宽度1KΩ，则能用20μm的MISFET实现。这样能够实现MISFET的小型化，进而可以减小面积。此外，由于CTL1、CTL2的控制电压高，因此，尤其在n型MISFET的控制中，能够施加足够高的栅极电压，由此，可以使该n型MISFET在充分的饱和区域工作，还具有如下效果，即、即使控制电压略微变动，也能够充分减小对导通电阻的差异的影响。
在此，可以省略p型MISFET，而仅由n型MISFET构成。
本实施方式主要对SSTL进行了说明，但还可以用于一般的低振幅I/O的终端电阻。
以上，基于上述实施方式具体地说明了本发明人所完成的发明，但本发明不限于上述实施方式，在不脱离其主旨的范围内还可以进行各种变更。
(工业可利用性)
本发明能够用于面向便携设备的***LSI或微处理器等半导体器件。

Claims (10)

1.一种半导体集成电路器件，包括：
电路，所述电路输出在接地电压和高于所述接地电压的第一电源电压之间变化的第一信号；
输出电路，包括：升电平转换器，所述升电平转换器接收所述第一信号并且输出在所述接地电压和高于所述第一电源电压的第三电源电压之间变化的第二信号；前置缓冲器，所述前置缓冲器接收所述第二信号并且输出在所述接地电压和所述第三电源电压之间变化的第三信号；以及主缓冲器，所述主缓冲器接收所述第三信号并且输出在所述接地电压和第二电源电压之间变化的第四信号，所述第二电源电压处于所述第一电源电压和所述第三电源电压之间，
其中所述电路被提供有所述接地电压和所述第一电源电压，
其中所述升电平转换器和所述前置缓冲器被提供有所述接地电压和所述第三电源电压，
其中所述主缓冲器被提供有所述接地电压和所述第二电源电压，以及
其中所述前置缓冲器的驱动力大于所述升电平转换器的驱动力。
2.根据权利要求1所述的半导体集成电路器件，
其中所述电路包括被提供有所述第一电源电压的第一晶体管，
其中所述输出电路包括被提供有所述第三电源电压的第二晶体管和被提供有所述第二电源电压的第三晶体管，
其中每个所述第一晶体管具有栅极绝缘膜，该栅极绝缘膜具有第一膜厚，
其中每个所述第二晶体管和每个所述第三晶体管具有栅极绝缘膜，该栅极绝缘膜具有大于所述第一膜厚的第二膜厚。
3.根据权利要求2所述的半导体集成电路器件，
其中所述第二晶体管的衬底电位等于所述第三晶体管的衬底电位，以及
其中所述第二晶体管的第一导电类型的晶体管的阈值电压高于所述第三晶体管的第一导电类型的晶体管的阈值电压。
4.根据权利要求2所述的半导体集成电路器件，
其中所述第二晶体管的衬底电位与所述第三晶体管的衬底电位不同，以及
其中所述第二晶体管的第一导电类型的晶体管的阈值电压等于所述第三晶体管的第一导电类型的晶体管的阈值电压。
5.根据权利要求2所述的半导体集成电路器件，
其中所述第二晶体管的衬底电位与所述第三晶体管的衬底电位不同，以及
其中所述第二晶体管的第一导电类型的晶体管的阈值电压高于所述第三晶体管的第一导电类型的晶体管的阈值电压。
6.根据权利要求1所述的半导体集成电路器件，还包括：
ESD电路，所述ESD电路防止所述半导体集成电路器件外部的静电破坏，
其中所述ESD电路包括与被提供有所述第二电源电压的输入/输出电路的晶体管相同类型的晶体管。
7.一种半导体集成电路器件，包括：
第一电路，所述第一电路输出在接地电压和高于所述接地电压的第一电源电压之间变化的第一信号；
第一转换电路，所述第一转换电路接收所述第一信号并且输出在所述接地电压和高于所述第一电源电压的第三电源电压之间变化的第二信号；
第一输出电路，所述第一输出电路接收所述第二信号并且输出在所述接地电压和高于所述第一电源电压和所述第三电源电压的第四电源电压之间变化的第三信号；
第二电路，所述第二电路输出在所述接地电压和所述第一电源电压之间变化的第四信号；
第二转换电路，所述第二转换电路接收所述第四信号并且输出在所述接地电压和所述第三电源电压之间变化的第五信号；以及
第二输出电路，所述第二输出电路接收所述第五信号并且输出在所述接地电压和第二电源电压之间变化的第六信号，所述第二电源电压处于所述第一电源电压和所述第四电源电压之间；
其中所述第一电路和所述第二电路被提供有所述接地电压和所述第一电源电压，
其中所述第一转换电路和所述第二转换电路被提供有所述接地电压和所述第三电源电压，
其中所述第一输出电路被提供有所述接地电压和所述第四电源电压，以及
其中所述第二输出电路被提供有所述接地电压和所述第二电源电压。
8.根据权利要求7所述的半导体集成电路器件，还包括：
其中所述第一电路和所述第二电路中的每个电路包括被提供有所述接地电压和所述第一电源电压的第一场效应晶体管；以及
其中所述第一转换电路和所述第二转换电路中的每个转换电路以及所述第一输出电路和所述第二输出电路中的每个输出电路包括第二场效应晶体管，所述第二场效应晶体管具有比所述第一场效应晶体管的栅极绝缘膜更厚的栅极绝缘膜，并且所述第二场效应晶体管被提供有所述第三电源电压。
9.一种半导体集成电路器件，包括：
第一电路，所述第一电路输出在接地电压和高于所述接地电压的第一电源电压之间变化的第一信号；
第一转换电路，所述第一转换电路接收所述第一信号并且输出在所述接地电压和高于所述第一电源电压的第三电源电压之间变化的第二信号；
第一输出电路，所述第一输出电路接收所述第二信号并且输出在所述接地电压和第二电源电压之间变化的第三信号，所述第二电源电压处于所述第一电源电压和所述第三电源电压之间；
第二电路，所述第二电路输出在所述接地电压和所述第一电源电压之间变化的第四信号；
第二转换电路，所述第二转换电路接收所述第四信号并且输出在所述接地电压和所述第三电源电压之间变化的第五信号；以及
第二输出电路，所述第二输出电路接收所述第五信号并且输出在所述接地电压和所述第三电源电压之间变化的第六信号；
其中所述第一电路和所述第二电路被提供有所述接地电压和所述第一电源电压，
其中所述第一转换电路和所述第二转换电路以及所述第二输出电路被提供有所述接地电压和所述第三电源电压，以及
其中所述第一输出电路被提供有所述接地电压和所述第二电源电压。
10.根据权利要求9所述的半导体集成电路器件，
其中所述第一电路和所述第二电路中的每个电路包括被提供有所述第一电源电压的第一场效应晶体管，以及
其中所述第一转换电路和所述第二转换电路中的每个转换电路以及所述第一输出电路和所述第二输出电路中的每个输出电路包括第二场效应晶体管，所述第二场效应晶体管具有比所述第一场效应晶体管的栅极绝缘膜更厚的栅极绝缘膜，并且被提供有所述第三电源电压。
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