JP2012105126A - 半導体装置 - Google Patents

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Abstract

【課題】出力バッファを制御する制御回路部において発生する電源ノイズを低減する。
【解決手段】データ出力端子１４を駆動する単位バッファ５０１〜５０７と、単位バッファ５０１〜５０７を制御するインピーダンス制御回路５１１〜５１３と、インピーダンス制御回路５１１〜５１３を制御する制御回路部４００とを備える。インピーダンス制御回路５１１〜５１３と制御回路部４００は互いに異なる電源によって動作し、制御回路部４００は、互いに逆相であるプルアップデータ及びプルダウンデータをインピーダンス制御回路５１１〜５１３に供給し、インピーダンス制御回路５１１〜５１３は、逆相であるプルアップデータ及びプルダウンデータを同相に変換して単位バッファ５０１〜５０７に供給する。これにより、制御回路部４００にて使用する電源ＶＤＤにノイズが生じにくくなる。
【選択図】図４

Description

本発明は半導体装置に関し、特に、出力バッファに用いられる電源と出力バッファを制御する制御回路部に用いられる電源とが互いに異なる半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、チップの外部にデータを出力するための出力バッファが設けられている。出力バッファは多くの電流を一度に流す回路であるため、動作に伴って電源ノイズを発生させる。このため、出力バッファに用いられる電源を専用の電源（ＶＤＤＱ）とし、他の電源（ＶＤＤ）から分離する方式が採用されることが多い。この場合、出力バッファを制御する信号は、電源ＶＤＤを用いた回路から電源ＶＤＤＱを用いた回路へと伝達されることになる。
出力バッファは、通常、データ入出力端子をプルアップするプルアップ回路とデータ入出力端子をプルダウンするプルダウン回路からなる。この場合、出力バッファを制御する信号には、プルアップ回路を制御するプルアップデータと、プルダウン回路を制御するプルダウンデータによって構成されることになる。通常、プルアップ回路はＰチャンネル型のＭＯＳトランジスタからなり、プルダウン回路はＮチャンネル型のＭＯＳトランジスタからなる。このため、データ入出力端子からハイレベルのデータを出力する場合にはプルアップデータ及びプルダウンデータはいずれもローレベルとなり、データ出力端子からローレベルのデータを出力する場合にはプルアップデータ及びプルダウンデータはハイレベルとなる。つまり、これらの信号は同相の信号となる。
しかしながら、同相の信号は電源ノイズを発生させやすいため、電源ＶＤＤを用いた回路ブロックにおいてプルアップデータ及びプルダウンデータを同相で伝送すると、電源ＶＤＤのジッタが増大するという問題が生じる。この問題は、電源ＶＤＤのインピーダンスが比較的高い場合にはより深刻となる。
この問題を解決する方法としては、特許文献１に記載されているように、電源ＶＤＤを用いた回路ブロック内においてプルアップデータ及びプルダウンデータを逆相で伝送する方法が挙げられる。この方法によれば、電源ＶＤＤのジッタを低減することが可能となる。
特開２００１−１１０１８５号公報
しかしながら、特許文献１に記載された半導体装置では、電源ＶＤＤを用いた回路ブロック内においてプルアップデータ及びプルダウンデータを逆相から同相に変換し、同相に変換されたこれら信号を出力バッファに供給している。このため、電源ＶＤＤを用いた回路ブロック内においてプルアップデータとプルダウンデータが同相となる区間が生じ、この区間において電源ノイズが発生しやすくなってしまう。
この問題は、特許文献１のように、出力バッファを構成するトランジスタの数が少ない場合はそれほど深刻ではないが、インピーダンス調整機能を持った出力バッファのように並列接続された多数のトランジスタによって出力バッファが構成されている場合、電源ＶＤＤを用いた回路ブロックの最終段における負荷が非常に大きくなるため、この区間を同相とすることは電源ノイズの大きな原因となる。さらに、インピーダンス調整機能を持った単位バッファを複数個並列接続し、これによってインピーダンス切り替えを可能とした場合、並列接続されるトランジスタ数はさらに増大するため、上記の問題はより深刻となる。
本発明の一側面による半導体装置は、データ出力端子と、前記データ出力端子と第１の高位側電源ラインに接続されたプルアップ回路と、前記データ出力端子と第１の低位側電源ラインに接続されたプルダウン回路と、前記第１の高位側電源ラインと前記第１の低位側電源ラインとの間の第１の電圧によって動作し、前記プルアップ回路及び前記プルダウン回路を制御する第１の制御回路部と、前記第１の高位側電源ラインとは異なる第２の高位側電源ラインと前記第１の低位側電源ラインとは異なる第２の低位側電源ラインとの間の第２の電圧によって動作し、前記第１の制御回路部を制御する第２の制御回路部と、を備え、前記第２の制御回路部は、前記プルアップ回路を制御するための第１の信号と前記プルダウン回路を制御するための第２の信号とを互いに逆相で伝送し、且つ、前記第１及び第２の信号を逆相のまま前記第１の制御回路部に供給し、前記第１の制御回路部は、互いに逆相である前記第１及び第２の信号を受けてこれらを互いに同相に変換し、同相に変換された前記第１及び第２の信号を伝送し、当該同相に変換された前記第１及び第２の信号をそれぞれ前記プルアップ回路及び前記プルダウン回路に供給することを特徴とする。
本発明の他の側面による半導体装置は、データ出力端子と、前記データ出力端子に接続され、調整可能な第１のインピーダンスを示し、前記データ端子を第１の論理レベルに駆動する第１のバッファ回路と、前記データ出力端子に接続され、調整可能な第２のインピーダンスを示し、前記データ端子を第２の論理レベルに駆動する第２のバッファ回路と、前記第１のバッファ回路の動作を制御する前記第１の制御信号と、前記第２のバッファ回路の動作を制御する信号であって前記第１の制御信号と逆相の信号を出力する制御回路部と、前記第１及び第２の制御信号を受け取り、前記第１の制御信号に応じて前記第１のインピーダンスを調整すると共に前記第１のバッファ回路の動作を制御する第３の制御信号を発生し、前記第２の制御信号に応じて前記第２のインピーダンスを調整すると共に前記第２のバッファ回路の動作を制御する第４の制御信号であって前記第３の制御信号と同相の当該第４の制御信号を発生し、前記第３の制御信号と前記第４の制御信号とをそれぞれ前記第１及び前記第２のバッファ回路に供給するインピーダンス調整回路と、を備えることを特徴とする。
本発明によれば、第２の制御回路部において第１及び第２の信号を逆相で伝送するとともに、第１及び第２の信号を逆相のまま第１の制御回路部に供給していることから、第２の制御回路部にて使用する電源にノイズが生じにくくなる。このため、出力バッファが多数のトランジスタによって構成されている場合であっても、電源ジッタを低減することが可能となる。
本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。 クロック分割回路２００の回路図である。 マルチプレクサ３００の回路図である。 制御回路部４００及びデータ入出力回路５００のブロック図である。 （ａ）はレベルシフト回路４１０の回路図であり、（ｂ）はレベルシフト回路４２０の回路図である。 インピーダンス制御回路５１１の回路図である。 単位バッファ５０１の回路図である。 半導体装置１０の動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体装置１０ａの構成を示すブロック図である。 制御回路部４００ａ及びデータ入出力回路５００のブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０はＤＤＲ（Double Data Rate）型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子（データ出力端子）１４、電源端子１５ａ〜１５ｄ及びキャリブレーション端子１７を備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に供給される。本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，ＣＫＢに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路１００に供給する。ＤＬＬ回路１００は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫ１を生成し、これをクロック分割回路２００に供給する。クロック分割回路２００は、単相である内部クロックＬＣＬＫ１から相補の内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成し、これらをマルチプレクサ３００に供給する。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１３に入力されたアドレス信号ＡＤＤは、アドレス入力回路４１を介してアドレスラッチ回路４２に供給され、アドレスラッチ回路４２にてラッチされる。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをＦＩＦＯ回路６５に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してＦＩＦＯ回路６５から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。図１に示すように、ＦＩＦＯ回路６５はマルチプレクサ３００に接続されている。
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路５００に接続されている。データ入出力回路５００は、制御回路部４００を介してマルチプレクサ３００に接続されており、リード動作時においては、マルチプレクサ３００から制御回路部４００を介して供給されるリードデータＤＱに基づいてデータ入出力端子１４を駆動する。尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。本発明においては、制御回路部４００を「第２の制御回路部」と呼ぶことがある。
電源端子１５ａ，１５ｂは、それぞれ外部電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子である。本明細書においては、外部電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。外部電圧ＶＤＤは内部電圧生成回路８０に供給され、外部電源電位ＶＤＤよりも低電位である内部電源電位ＶＰＥＲＩが生成される（ＶＤＤ＞ＶＰＥＲＩ）。本明細書においては、内部電源電位ＶＰＥＲＩ及び接地電位ＶＳＳ間の電圧を単に「内部電圧ＶＰＥＲＩ」と呼ぶことがある。電源端子１５ｃ，１５ｄは、それぞれ外部電源電位ＶＤＤＱ及び接地電位ＶＳＳＱが供給される端子である。本明細書においては、外部電源電位ＶＤＤＱ及び接地電位ＶＳＳＱ間の電圧を単に「外部電圧ＶＤＤＱ」と呼ぶことがある。
本実施形態では、外部電源電位ＶＤＤＱのレベルが外部電源電位ＶＤＤと等しく、外部電源電位ＶＳＳＱのレベルが外部電源電位ＶＳＳと等しい。しかしながら、電源端子１５ａと電源端子１５ｃはチップ上における別個の端子であり、且つ、電源端子１５ａに接続されたＶＤＤライン（高位側電源ライン）１６ａと、電源端子１５ｃに接続されたＶＤＤＱライン（高位側電源ライン）１６ｃはチップ内で接続されていない。同様に、電源端子１５ｂに接続されたＶＳＳライン（低位側電源ライン）１６ｂと、電源端子１５ｄに接続されたＶＳＳＱライン（低位側電源ライン）１６ｄはチップ内で接続されていない。このような電源ラインの分離を行っているのは、データ入出力回路５００の動作によって生じる電源ノイズが他の回路に伝播するのを防止するためである。データ入出力回路５００はスイッチングによって比較的大きな電流を流すため、ＶＤＤＱライン１６ｃ及びＶＳＳＱライン１６ｄは、ＶＤＤライン１６ａ及びＶＳＳライン１６ｂよりも低インピーダンスに設計される。これは、電源端子１５ｃ，１５ｄの数を電源端子１５ａ，１５ｂの数よりも多くすることにより実現できる。
図１に示すように、ＶＤＤライン１６ａ及びＶＳＳライン１６ｂは制御回路部４００に接続され、ＶＤＤＱライン１６ｃ及びＶＳＳＱライン１６ｄはデータ入出力回路５００に接続されている。このことは、制御回路部４００については外部電源電位ＶＤＤと接地電位ＶＳＳとの間の電圧（外部電圧ＶＤＤ）によって動作し、データ入出力回路５００については外部電源電位ＶＤＤＱと接地電位ＶＳＳＱとの間の電圧（外部電圧ＶＤＤＱ）によって動作することを意味する。
データ入出力回路５００は、さらにキャリブレーション回路６６にも接続されている。キャリブレーション回路６６は、キャリブレーション端子１７に接続された回路であり、データ入出力回路５００に含まれる出力バッファのインピーダンスを調整する役割を果たす。キャリブレーション回路６６はキャリブレーション動作によってインピーダンスコードＺＱＣＯＤＥを生成し、これをデータ入出力回路５００に供給する。データ入出力回路５００はインピーダンスコードＺＱＣＯＤＥに基づいて、出力バッファのインピーダンスを変化させる。
キャリブレーション回路６６によるインピーダンスの調整は、温度変化や電圧変動などによって出力バッファのインピーダンスが設定値からずれるのを防止するための動作であり、インピーダンスの設定値自体はモードレジスタ５３の設定値によって切り替えることができる。モードレジスタ５３に設定されたインピーダンスの設定値は、インピーダンス設定コードＲＯＮとして制御回路部４００に供給される。
その他の周辺回路の大部分には内部電圧ＶＰＥＲＩが供給され、内部電圧ＶＰＥＲＩを電源として動作する。つまり、大部分の周辺回路は、内部電源電位ＶＰＥＲＩが供給されるＶＰＥＲＩライン１６ｅと、ＶＳＳライン１６ｂに接続され、これらによって与えられる内部電圧ＶＰＥＲＩによって動作する。大部分の周辺回路に接続されるＶＳＳライン１６ｂと、制御回路部４００に接続されるＶＳＳライン１６ｂは、チップ内部で短絡されている。このように、大部分の周辺回路をより電圧の低い内部電圧ＶＰＥＲＩによって駆動していることから、消費電力を低減することが可能となる。尚、メモリセルアレイ７０においては、アレイ電圧（ＶＡＲＡＹ）や外部電圧ＶＤＤを超える高電圧（ＶＰＰ）、さらには負電圧（ＶＫＫ）なども用いられるが、これについては本発明の要旨とは直接関係ないことから、説明を省略する。
図２は、クロック分割回路２００の回路図である。
図２に示すように、クロック分割回路２００は、偶数段のインバータが直列接続されたパス２０１と、奇数段のインバータが直列接続されたパス２０２とを有している。いずれのパスにもＤＬＬ回路１００の出力である内部クロック信号ＬＣＬＫ１が入力されており、パス２０１からは内部クロック信号ＬＣＬＫ２が出力され、パス２０２からは内部クロック信号ＬＣＬＫ２Ｂが出力される。パス２０１とパス２０２は、インバータの段数が相違しているが、全体の信号遅延時間が互いに一致するよう設計されている。このため、内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂは正確な相補信号となる。
図３は、マルチプレクサ３００の回路図である。
図３に示すように、マルチプレクサ３００は、ＦＩＦＯ回路６５から供給される内部データ信号ＣＤを内部クロック信号ＬＣＬＫ２の立ち上がりエッジに同期して出力するクロックドドライバ３０２，３０４と、ＦＩＦＯ回路６５から供給される内部データ信号ＣＥを内部クロック信号ＬＣＬＫ２Ｂの立ち上がりエッジに同期して出力するクロックドドライバ３０１，３０３とを備える。クロックドドライバ３０１，３０２の出力はインバータ３１０を介してプルアップデータＤＱＰとして出力され、クロックドドライバ３０３，３０４の出力はインバータ３２０を介してプルダウンデータＤＱＮとして出力される。
図４は、制御回路部４００及びデータ入出力回路５００のブロック図である。
図４に示すように、制御回路部４００は、プルアップデータＤＱＰの振幅をＶＰＥＲＩからＶＤＤに変換するレベル変換回路４１０と、プルダウンデータＤＱＮの振幅をＶＰＥＲＩからＶＤＤに変換するレベル変換回路４２０とを備えている。したがって、レベル変換回路４１０，４２０より前の回路ブロックは電源としてＶＰＥＲＩが用いられる回路ブロックであり、レベル変換回路４１０，４２０より後ろの回路ブロックは電源としてＶＤＤが用いられる回路ブロックである。レベル変換回路４１０によってレベル変換されたプルアップデータＤＱＰ０は、ゲート回路４３０〜４３３を介し、プルアップデータＤＱＰ１〜ＤＱＰ３としてデータ入出力回路５００に供給される。同様に、レベル変換回路４２０によってレベル変換されたプルダウンデータＤＱＮ０は、ゲート回路４４０〜４４３を介し、プルダウンデータＤＱＮ１〜ＤＱＮ３としてデータ入出力回路５００に供給される。制御回路部４００を構成する各回路のうち、レベル変換回路４１０，４２０以降の回路は、外部電源電位ＶＤＤと接地電位ＶＳＳとの間の電圧（外部電圧ＶＤＤ）によって動作する。
図５（ａ）はレベルシフト回路４１０の回路図であり、図５（ｂ）はレベルシフト回路４２０の回路図である。
図５（ａ）に示すように、レベルシフト回路４１０は、ソースがＶＤＤライン１６ａに接続され、クロスカップルされたＰチャンネル型ＭＯＳトランジスタ４１１，４１２と、ソースがＶＳＳライン１６ｂに接続され、それぞれトランジスタ４１１，４１２に直列接続されたＮチャンネル型ＭＯＳトランジスタ４１３，４１４とを備えている。トランジスタ４１３のゲート電極にはインバータ４１５を介したプルアップデータＤＱＰが供給され、トランジスタ４１４のゲート電極にはインバータ４１５，４１６を介したプルアップデータＤＱＰが供給される。
レベルシフト回路４２０も同様の回路構成を有している。つまり、図５（ｂ）に示すように、ソースがＶＤＤライン１６ａに接続され、クロスカップルされたＰチャンネル型ＭＯＳトランジスタ４２１，４２２と、ソースがＶＳＳライン１６ｂに接続され、それぞれトランジスタ４２１，４２２に直列接続されたＮチャンネル型ＭＯＳトランジスタ４２３，４２４とを備えている。トランジスタ４２３のゲート電極にはインバータ４２５を介したプルダウンデータＤＱＮが供給され、トランジスタ４２４のゲート電極にはインバータ４２５，４２６を介したプルダウンデータＤＱＮが供給される。
但し、これらレベル変換回路４１０，４２０は、出力の取り出し口が互いに逆である。つまり、レベル変換回路４１０においては、トランジスタ４１２，４１４の接続点から変換されたプルアップデータＤＱＰ０が取り出されるのに対し、レベル変換回路４２０においては、トランジスタ４２１，４２３の接続点から変換されたプルダウンデータＤＱＮ０が取り出される。このため、入力されるプルアップデータＤＱＰとプルダウンデータＤＱＮは同相の信号であるのに対し、出力されるプルアップデータＤＱＰ０とプルダウンデータＤＱＮ０は互いに逆相の信号となる。
制御回路部４００内においてプルアップデータＤＱＰ０とプルダウンデータＤＱＮ０は、常に逆相の状態で伝搬する。これにより、制御回路部４００の動作によってＶＤＤライン１６ａ及びＶＳＳライン１６ｂに生じるノイズが低減される。本発明においては、プルアップデータＤＱＰ１〜ＤＱＰ３とプルダウンデータＤＱＮ１〜ＤＱＮ３が逆相のままデータ入出力回路５００に供給される点が重要である。これは、図４にも示すように、プルアップデータＤＱＰ１〜ＤＱＰ３を出力するゲート回路４３１〜４３３や、プルダウンデータＤＱＮ１〜ＤＱＮ３を出力するゲート回路４４１〜４４３は、分岐して多数の配線に接続されるため、その負荷が非常に大きいからである。プルアップデータＤＱＰ１〜ＤＱＰ３及びプルダウンデータＤＱＮ１〜ＤＱＮ３が多数の配線に供給される理由は、データ入出力回路５００に複数の単位バッファ５０１〜５０７が設けられ、且つ、これら単位バッファ５０１〜５０７に接続されるインピーダンス制御回路５１１〜５１３に多数のトランジスタが含まれており、プルアップデータＤＱＰ１〜ＤＱＰ３及びプルダウンデータＤＱＮ１〜ＤＱＮ３がこれら多数のトランジスタのゲート電極に共通に入力されるからである。
図４に示すように、インピーダンス制御回路５１１は、４つの単位バッファ５０１〜５０４に対して共通に設けられている。また、インピーダンス制御回路５１２は、２つの単位バッファ５０５，５０６に対して共通に設けられている。インピーダンス制御回路５１３は、１つの単位バッファ５０７に対して設けられている。これら単位バッファ５０１〜５０７は互いに同じ回路構成を有しており、データ入出力端子１４に共通接続されている。本実施形態においては、単位バッファの１個あたりのインピーダンスが２４０Ωに設計される。したがって、４つの単位バッファ５０１〜５０４を活性化させれば、合計のインピーダンスは６０Ω（＝２４０Ω／４）となり、６つの単位バッファ５０１〜５０６を活性化させれば、合計のインピーダンスは４０Ω（＝２４０Ω／６）となり、５つの単位バッファ５０１〜５０４，５０７を活性化させれば、合計のインピーダンスは４８Ω（＝２４０Ω／５）となる。
かかるインピーダンスの選択は、モードレジスタ５３より供給されるインピーダンス設定コードＲＯＮにより行われる。図４に示すように、インピーダンス設定コードＲＯＮは第１の設定ビット４０Ｔと第２の設定ビット４８Ｔを含んでおり、このうち第１の設定ビット４０ＴはＮＡＮＤゲート回路４３２，４４２に供給され、第２の設定ビット４８ＴはＮＡＮＤゲート回路４３３，４４３に供給される。その結果、第１の設定ビット４０ＴがハイレベルであればプルアップデータＤＱＰ２及びプルダウンデータＤＱＮ２が有効となり、インピーダンス制御回路５１２を介して２つの単位バッファ５０５，５０６が活性化される。また、第２の設定ビット４８ＴがハイレベルであればプルアップデータＤＱＰ３及びプルダウンデータＤＱＮ３が有効となり、インピーダンス制御回路５１３を介して１つの単位バッファ５０７が活性化される。一方、インピーダンス設定コードＲＯＮの値はプルアップデータＤＱＰ１及びプルダウンデータＤＱＮ１には影響せず、したがって、４つの単位バッファ５０１〜５０４はインピーダンス設定コードＲＯＮに関わらず活性化される。
図６は、インピーダンス制御回路５１１の回路図である。
図６に示すように、インピーダンス制御回路５１１は、５つのＯＲ回路５２１〜５２５（プルアップ論理回路）と、５つのＡＮＤ回路５３１〜５３５（プルダウン論理回路）によって構成されている。ＯＲ回路５２１〜５２５には、制御回路部４００からのプルアップデータＤＱＰ１が共通に供給されているとともに、プルアップインピーダンス調整コードＤＲＺＱＰの各ビットＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路５３１〜５３５には、制御回路部４００からのプルダウンデータＤＱＮ１をそれぞれインバータＩＮＶ１〜ＩＮＶ５によって反転させた信号と、プルダウンインピーダンス調整コードＤＲＺＱＮの各ビットＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。プルアップインピーダンス調整コードＤＲＺＱＰ及びプルダウンインピーダンス調整コードＤＲＺＱＮは、インピーダンスコードＺＱＣＯＤＥを構成する信号であり、図１に示すキャリブレーション回路６６から供給される。
ＯＲ回路５２１〜５２５の出力であるプルアップデータＤＱＰ１１〜ＤＱＰ１５と、ＡＮＤ回路５３１〜５３５の出力であるプルダウンデータＤＱＮ１１〜ＤＱＰ１５は、図４に示すように、単位バッファ５０１〜５０４に共通に供給される。
このように、インピーダンス制御回路５１１には、プルダウンデータＤＱＮ１を反転させるインバータＩＮＶ１〜ＩＮＶ５が設けられていることから、プルアップデータＤＱＰ１１〜ＤＱＰ１５とプルダウンデータＤＱＮ１１〜ＤＱＰ１５は、互いに同相の信号となる。つまり、制御回路部４００内のレベル変換回路４１０，４２０によって逆相に変換されたプルアップデータ及びプルダウンデータが、データ入出力回路５００内で同相に戻されることになる。
インピーダンス制御回路５１２については、プルアップデータＤＱＰ２及びプルダウンデータＤＱＮ２が入力され、生成されるプルアップデータＤＱＰ２１〜ＤＱＰ２５及びプルダウンデータＤＱＮ２１〜ＤＱＰ２５が単位バッファ５０５，５０６に共通に供給される。同様に、インピーダンス制御回路５１３については、プルアップデータＤＱＰ３及びプルダウンデータＤＱＮ３が入力され、生成されるプルアップデータＤＱＰ３１〜ＤＱＰ３５及びプルダウンデータＤＱＮ３１〜ＤＱＰ３５が単位バッファ５０７に供給される。本発明においては、インピーダンス制御回路５１１〜５１３のそれぞれを「第１の制御回路部」と呼ぶことがある。
図７は、単位バッファ５０１の回路図である。
図７に示すように、単位バッファ５０１は、並列接続された５つのＰチャンネルＭＯＳトランジスタ５４１〜５４５と、並列接続された５つのＮチャンネルＭＯＳトランジスタ５５１〜５５５とを備えている。ＰチャンネルＭＯＳトランジスタ５４１〜５４５のソースはＶＤＤＱライン１６ｃに接続され、ＮチャンネルＭＯＳトランジスタ５５１〜５５５のソースはＶＳＳＱライン１６ｄに接続される。これらトランジスタ５４１〜５４５とトランジスタ５５１〜５５５との間には、抵抗５６１，５６２が直列に接続されており、抵抗５６１と抵抗５６２の接続点がデータ入出力端子１４に接続されている。
トランジスタ５４１〜５４５のゲートには、プルアップデータＤＱＰ１１〜ＤＱＰ１５がそれぞれ供給されている。また、トランジスタ５５１〜５５５のゲートには、プルダウンデータＤＱＮ１１〜ＤＱＮ１５がそれぞれ供給されている。これにより、単位バッファ５０１に含まれる１０個のトランジスタは、１０本のデータＤＱＰ１１〜ＤＱＰ１５，データＤＱＮ１１〜ＤＱＮ１５によって、個別にオン／オフ制御がされる。
単位バッファ５０１に含まれるトランジスタ５４１〜５４５及び抵抗５６１は、プルアップ回路ＰＵを構成する。また、単位バッファ５０１に含まれるトランジスタ５５１〜５５５及び抵抗５６２は、プルダウン回路ＰＤを構成する。プルアップ回路ＰＵ及びプルダウン回路ＰＤは、導通時に２４０Ωとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを２４０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ５４１のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタ５４２〜５４５のＷ／Ｌ比をそれぞれ２ＷＬｐ、４ＷＬｐ、８ＷＬｐ、１６ＷＬｐに設定している。これにより、プルアップインピーダンス制御コードＤＲＺＱＰによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、プルアップ回路ＰＵのオン抵抗をほぼ２４０Ωに固定させることができる。
同様に、トランジスタ５５１〜５５５についても、トランジスタ５４１〜５４５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ５５１のＷ／Ｌ比を１ＷＬｎとした場合、トランジスタ５５２〜５５５のＷ／Ｌ比をそれぞれ２ＷＬｎ、４ＷＬｎ、８ＷＬｎ、１６ＷＬｎに設定すればよい。これにより、プルダウンインピーダンス制御コードＤＲＺＱＮによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、プルダウン回路ＰＤのオン抵抗をほぼ２４０Ωに固定させることができる。
他の単位バッファ５０２〜５０７も図７に示した単位バッファ５０１と同じ回路構成を有している。
データ入出力回路５００に含まれるこれらの回路、つまり、インピーダンス制御回路５１１〜５１３及び単位バッファ５０１〜５０７は、いずれも外部電源電位ＶＤＤＱと接地電位ＶＳＳＱとの間の電圧（外部電圧ＶＤＤＱ）によって動作する。そして、データ入出力回路５００内においては、プルアップデータとプルダウンデータが同相の状態で伝搬することから、リードデータＤＱのスキューを低減することが可能となる。また、同相の信号が伝搬することにより電源ノイズが発生しやすくなるが、既に説明したとおり、ＶＤＤＱライン１６ｃ及びＶＳＳＱライン１６ｄは、ＶＤＤライン１６ａ及びＶＳＳライン１６ｂよりも低インピーダンスに設計されるため、ノイズが生じにくいばかりでなく、チップ内でＶＤＤライン１６ａ及びＶＳＳライン１６ｂと接続されていないことから、発生したノイズが他の内部回路に伝播することが少ない。
図８は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。
図８に示す例では、ＣＡＳレイテンシが５に設定されており（ＣＬ＝５）、外部クロック信号ＣＫのアクティブエッジ０に同期してリードコマンドＲＥＡＤが発行されている。アディティブレイテンシはゼロである（ＡＬ＝０）。この場合、リードコマンドＲＥＡＤが発行されてから５クロックサイクル後にリードデータＤＱの出力が開始される。リードデータＤＱを生成するためのプルアップデータＤＱＰ及びプルダウンデータＤＱＮは、外部クロック信号より位相が進められた内部クロック信号ＬＣＬＫ１に同期して生成される。プルアップデータＤＱＰ及びプルダウンデータＤＱＮの振幅はＶＰＥＲＩであり、図８に示すように、これらの位相は同相である。
プルアップデータＤＱＰ及びプルダウンデータＤＱＮは、電源がＶＰＥＲＩである回路ブロックを経由し、レベルシフトされて電源がＶＤＤである回路ブロックに供給される。図８に示す時間ｔ１は、電源がＶＰＥＲＩである回路ブロックで生じる信号遅延である。電源がＶＤＤである回路ブロック内を伝送されるプルアップデータＤＱＰ０，ＤＱＰ１及びプルダウンデータＤＱＮ０，ＤＱＮ１の位相は逆相に変換されている。
プルアップデータＤＱＰ０，ＤＱＰ１及びプルダウンデータＤＱＮ０，ＤＱＮ１は、次に電源がＶＤＤＱである回路ブロックに供給される。図８に示す時間ｔ２は、電源がＶＤＤである回路ブロックで生じる信号遅延である。電源がＶＤＤＱである回路ブロック内を伝送されるプルアップデータＤＱＰ１１及びプルダウンデータＤＱＮ１１の位相は、再び同相に変換されている。そして、これらプルアップデータＤＱＰ１１及びプルダウンデータＤＱＮ１１によって単位バッファ５０１〜５０４が駆動され、リードデータＤＱが出力される。図８に示す時間ｔ３は、電源がＶＤＤＱである回路ブロックで生じる信号遅延である。
ここでは、それぞれの電源エリアにおいてプルアップデータとプルダウンデータの遅延時間が互いに一致していることが重要である。
以上説明したように、本実施形態によれば、制御回路部４００内においてプルアップデータとプルダウンデータを逆相の状態で伝搬させ、且つ、逆相のままデータ入出力回路５００に供給していることから、特にノイズ源となりやすい制御回路部４００の最終段においてもノイズが生じにくくなる。
図９は、本発明の好ましい第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
本実施形態による半導体装置１０ａは、ＤＬＬ回路１００とクロック分割回路２００との間にレベルシフト回路６１０が追加され、ＦＩＦＯ回路６５とマルチプレクサ３００との間にレベルシフト回路６２０が追加され、さらに、制御回路部４００に代えて制御回路部４００ａを備えている。レベルシフト回路６１０，６２０の回路構成は、図５（ａ）に示したレベル変換回路４１０の回路構成と同じである。本実施形態では、プルアップデータ及びプルダウンデータの振幅が制御回路部４００ａに入力される時点でＶＤＤレベルに拡大されているため、図１０に示すように制御回路部４００ａ内にはレベル変換回路４１０，４２０を設ける必要がない。但し、第１の実施形態と同様、プルアップデータ及びプルダウンデータは制御回路部４００ａに入力された直後に逆相に変換され、逆相のままデータ入出力回路５００に供給される。図１０では、インバータ回路４５０によって、プルダウンデータＤＱＮを反転することで、プルアップデータＤＱＰ０及びプルダウンデータＤＱＮ０を逆相に変換している。尚、制御回路部４００ａのゲート回路４３０、４４０以降の構成については、図４の制御回路４００と同一である。
本実施形態によれば、レベル変換回路６１０によって内部クロック信号ＬＣＬＫ１の振幅をＶＰＥＲＩレベルからＶＤＤレベルに拡大した後、クロック分割回路２００によって相補の内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成していることから、レベル変換回路によるライズエッジの変換速度とフォールエッジの変換速度との間に差がある場合であっても、この差がプルアップデータ及びプルダウンデータに重畳しない。これにより、リードデータＤＱのデータ品質を高めることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０，１０ａ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ〜１５ｄ 電源端子
１６ａ〜１６ｅ 電源ライン
１７ キャリブレーション端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
６５ ＦＩＦＯ回路
６６ キャリブレーション回路
７０ メモリセルアレイ
８０ 内部電圧生成回路
１００ ＤＬＬ回路
２００ クロック分割回路
３００ マルチプレクサ
４００，４００ａ 制御回路部（第２の制御回路部）
４１０，４２０ レベル変換回路
５０１〜５０７ 単位バッファ
５１１〜５１３ インピーダンス制御回路（第１の制御回路部）
６１０，６２０ レベルシフト回路
ＤＱＰ プルアップデータ
ＤＱＮ プルダウンデータ

Claims (17)

  1. データ出力端子と、
    前記データ出力端子と第１の高位側電源ラインに接続されたプルアップ回路と、
    前記データ出力端子と第１の低位側電源ラインに接続されたプルダウン回路と、
    前記第１の高位側電源ラインと前記第１の低位側電源ラインとの間の第１の電圧によって動作し、前記プルアップ回路及び前記プルダウン回路を制御する第１の制御回路部と、
    前記第１の高位側電源ラインとは異なる第２の高位側電源ラインと前記第１の低位側電源ラインとは異なる第２の低位側電源ラインとの間の第２の電圧によって動作し、前記第１の制御回路部を制御する第２の制御回路部と、を備え、
    前記第２の制御回路部は、前記プルアップ回路を制御するための第１の信号と前記プルダウン回路を制御するための第２の信号とを互いに逆相で伝送し、且つ、前記第１及び第２の信号を逆相のまま前記第１の制御回路部に供給し、
    前記第１の制御回路部は、互いに逆相である前記第１及び第２の信号を受けてこれらを互いに同相に変換し、同相に変換された前記第１及び第２の信号を伝送し、当該同相に変換された前記第１及び第２の信号をそれぞれ前記プルアップ回路及び前記プルダウン回路に供給する、ことを特徴とする半導体装置。
  2. 前記第１の高位側電源ラインと前記第２の高位側電源ラインは互いに異なる電源端子に接続され、且つ、チップ内で接続されておらず、
    前記第１の低位側電源ラインと前記第２の低位側電源ラインは互いに異なる電源端子に接続され、且つ、チップ内で接続されていない、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の高位側電源ラインは前記第２の高位側電源ラインよりも低インピーダンスであり、
    前記第１の低位側電源ラインは前記第２の低位側電源ラインよりも低インピーダンスである、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の電圧と前記第２の電圧は互いに同じ値を有していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記プルアップ回路は、前記データ出力端子と前記第１の高位側電源ラインとの間に並列接続された複数のプルアップトランジスタを含み、
    前記プルダウン回路は、前記データ出力端子と前記第１の低位側電源ラインとの間に並列接続された複数のプルダウントランジスタを含む、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１の制御回路部は、前記複数のプルアップトランジスタをそれぞれ制御する複数のプルアップ論理回路と、前記複数のプルダウントランジスタをそれぞれ制御する複数のプルダウン論理回路とを含み、
    前記第２の制御回路部は、前記第１の信号を前記複数のプルアップ論理回路に共通に供給し、前記第２の信号を前記複数のプルダウン論理回路に共通に供給する、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記プルアップ回路と前記プルダウン回路からなり、前記データ出力端子に共通接続された複数の単位バッファを備え、
    前記第１の制御回路部に含まれる前記複数のプルアップ論理回路及び前記複数のプルダウン論理回路は、前記複数の単位バッファのそれぞれに対して設けられており、
    前記第２の制御回路部は、前記複数の単位バッファに対してそれぞれ設けられた前記複数のプルアップ論理回路に前記第１の信号を共通に供給し、前記複数の単位バッファに対してそれぞれ設けられた前記複数のプルダウン論理回路に前記第２の信号を共通に供給する、ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第２の高位側電源ラインとは異なる第３の高位側電源ラインと第３の低位側電源ラインとの間の第３の電圧によって動作し、前記第２の制御回路部を制御する第３の制御回路部をさらに備え、
    前記第３の制御回路部は前記第１及び第２の信号を互いに同相で伝送する、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第３の低位側電源ラインは、チップ内で前記第２の低位側電源ラインに接続されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第２の電圧と前記第３の電圧は互いに異なる値を有していることを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記第１及び第２の信号の振幅を前記第３の電圧から前記第２の電圧に変換するレベル変換回路をさらに備えることを特徴とする請求項１０に記載の半導体装置。
  12. 前記レベル変換回路は、前記第３の電圧の振幅を有する同相の前記第１及び第２の信号を前記第２の電圧の振幅を有する逆相の前記第１及び第２の信号に変換することを特徴とする請求項１１に記載の半導体装置。
  13. 前記レベル変換回路は、前記第３の電圧の振幅を有する同相の前記第１及び第２の信号を前記第２の電圧の振幅を有する同相の前記第１及び第２の信号に変換し、
    前記第２の制御回路部は、同相の前記第１及び第２の信号を逆相に変換することを特徴とする請求項１２に記載の半導体装置。
  14. 前記第３の高位側電源ラインには安定化された内部電源電位が供給されることを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。
  15. データ出力端子と、
    前記データ出力端子に接続され、調整可能な第１のインピーダンスを示し、前記データ端子を第１の論理レベルに駆動する第１のバッファ回路と、
    前記データ出力端子に接続され、調整可能な第２のインピーダンスを示し、前記データ端子を第２の論理レベルに駆動する第２のバッファ回路と、
    前記第１のバッファ回路の動作を制御する前記第１の制御信号と、前記第２のバッファ回路の動作を制御する信号であって前記第１の制御信号と逆相の信号を出力する制御回路部と、
    前記第１及び第２の制御信号を受け取り、前記第１の制御信号に応じて前記第１のインピーダンスを調整すると共に前記第１のバッファ回路の動作を制御する第３の制御信号を発生し、前記第２の制御信号に応じて前記第２のインピーダンスを調整すると共に前記第２のバッファ回路の動作を制御する第４の制御信号であって前記第３の制御信号と同相の当該第４の制御信号を発生し、前記第３の制御信号と前記第４の制御信号とをそれぞれ前記第１及び前記第２のバッファ回路に供給するインピーダンス調整回路と、
    を備えることを特徴とする半導体記憶装置。
  16. 第１の高電位側電源配線と、
    第１の低電位側電源配線と、
    前記第１の高電位側電源配線と異なる第２の高電位側電源配線と、をさらに備え、
    前記第１のバッファ回路は、前記第３の制御信号に応じて前記データ出力端子と前記第１の高電位側電源配線とを接続し、前記第２のバッファ回路は、前記第４の制御信号に応じて前記データ出力端子と前記第１の低電位側電源配線とを接続し、前記インピーダンス制御回路は、前記第１の高電位側電源配線と前記第１の低電位側電源配線との間に配置され、
    前記制御回路部は、前記第２の高電位側電源配線と接続されることを特徴とする請求項１５に記載の半導体記憶装置。
  17. 第１の高電位側電源配線と、
    第１の低電位側電源配線と、をさらに備え、
    前記第１のバッファ回路は、前記データ出力端子と前記第１の高電位電源配線との間に並列に接続された複数の第１のトランジスタを含み、前記第２のバッファ回路は、前記データ出力端子と前記第１の低電位電源配線との間に並列に接続された複数の第２のトランジスタを含むことを特徴とする請求項１５に記載の半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014042183A1 (ja) * 2012-09-14 2014-03-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017216611A (ja) * 2016-06-01 2017-12-07 マイクロン テクノロジー， インク． 半導体装置
KR102628533B1 (ko) * 2016-08-16 2024-01-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102609441B1 (ko) * 2016-08-25 2023-12-05 에스케이하이닉스 주식회사 데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템
KR102657125B1 (ko) * 2018-06-01 2024-04-15 에스케이하이닉스 주식회사 데이터 출력 회로

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124797A (ja) * 1998-10-20 2000-04-28 Fujitsu Ltd Ｄｌｌ回路を内蔵する集積回路装置
JP2001111411A (ja) * 1999-09-28 2001-04-20 Samsung Electronics Co Ltd レベルシフタを有する半導体装置のデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置
JP2001110185A (ja) * 1999-10-07 2001-04-20 Mitsubishi Electric Corp クロック同期型半導体記憶装置
US6262599B1 (en) * 2000-04-06 2001-07-17 International Business Machines Corporation Level shifting CMOS I/O buffer
US20030146776A1 (en) * 2002-02-01 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device capable of maintaining output signal even if internal power supply potential is turned off
JP2005039549A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 半導体集積回路装置
JP2006303753A (ja) * 2005-04-19 2006-11-02 Renesas Technology Corp 半導体集積回路装置
JP2007166174A (ja) * 2005-12-13 2007-06-28 Oki Electric Ind Co Ltd 出力回路
JP2008301189A (ja) * 2007-05-31 2008-12-11 Nec Electronics Corp 電圧レベル変換回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208167B1 (en) * 1997-11-19 2001-03-27 S3 Incorporated Voltage tolerant buffer
JP2000021170A (ja) * 1998-04-30 2000-01-21 Mitsubishi Electric Corp 半導体集積回路装置
JP3670563B2 (ja) * 2000-09-18 2005-07-13 株式会社東芝 半導体装置
DE10215546B4 (de) * 2002-04-09 2004-02-26 Infineon Technologies Ag Schaltungsanordnung zur Umsetzung von Logiksignalpegeln
KR100533383B1 (ko) * 2004-03-12 2005-12-06 주식회사 하이닉스반도체 출력 드라이버 회로
KR100609039B1 (ko) * 2004-06-30 2006-08-10 주식회사 하이닉스반도체 입출력 라인 회로
US7317333B1 (en) * 2005-02-10 2008-01-08 Xilinx, Inc. Large loading split I/O driver with negligible crowbar
US7809864B1 (en) * 2007-12-03 2010-10-05 Xilinx, Inc. Method and apparatus for a hot-swappable input/output device with programmable over-voltage clamp protection

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124797A (ja) * 1998-10-20 2000-04-28 Fujitsu Ltd Ｄｌｌ回路を内蔵する集積回路装置
JP2001111411A (ja) * 1999-09-28 2001-04-20 Samsung Electronics Co Ltd レベルシフタを有する半導体装置のデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置
JP2001110185A (ja) * 1999-10-07 2001-04-20 Mitsubishi Electric Corp クロック同期型半導体記憶装置
US6262599B1 (en) * 2000-04-06 2001-07-17 International Business Machines Corporation Level shifting CMOS I/O buffer
US20030146776A1 (en) * 2002-02-01 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device capable of maintaining output signal even if internal power supply potential is turned off
JP2003229758A (ja) * 2002-02-01 2003-08-15 Mitsubishi Electric Corp 半導体装置
JP2005039549A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 半導体集積回路装置
JP2006303753A (ja) * 2005-04-19 2006-11-02 Renesas Technology Corp 半導体集積回路装置
JP2007166174A (ja) * 2005-12-13 2007-06-28 Oki Electric Ind Co Ltd 出力回路
JP2008301189A (ja) * 2007-05-31 2008-12-11 Nec Electronics Corp 電圧レベル変換回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014042183A1 (ja) * 2012-09-14 2014-03-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9484075B2 (en) 2012-09-14 2016-11-01 Ps4 Luxco S.A.R.L. Semiconductor device

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