JP2002094364A - 容量性素子の駆動方法及び駆動装置 - Google Patents

容量性素子の駆動方法及び駆動装置

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JP2002094364A
JP2002094364A JP2000284245A JP2000284245A JP2002094364A JP 2002094364 A JP2002094364 A JP 2002094364A JP 2000284245 A JP2000284245 A JP 2000284245A JP 2000284245 A JP2000284245 A JP 2000284245A JP 2002094364 A JP2002094364 A JP 2002094364A
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transistor
impedance
circuit
capacitive element
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Jun Takamura
純 高村
Noboru Nitta
昇 仁田
Shunichi Ono
俊一 小野
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Toshiba TEC Corp
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Abstract

(57)【要約】 【課題】 容量性素子の電極に発生する誘導電圧のピー
ク値を低く抑える。 【解決手段】 駆動電圧と接地間に高インピーダンスの
ＰＭＯＳ（トランジスタ）３１と低インピーダンスのＰ
ＭＯＳ３２との並列回路と高インピーダンスのＮＭＯＳ
３３と低インピーダンスのＮＭＯＳ３４との並列回路を
直列に接続すると共に、高インピーダンスのＰＭＯＳ４
４と低インピーダンスのＰＭＯＳ４５との並列回路と高
インピーダンスのＮＭＯＳ４６と低インピーダンスのＮ
ＭＯＳ４７との並列回路を直列に接続し、それぞれの並
列回路の接続点を圧電素子５７の電極にそれぞれ接続す
る。そして、圧電素子の電極５７ａがローレベル、電極
５７ｂがハイレベルで圧電素子を電極５７a側から充電
するときには、先ず、ＰＭＯＳ３１をオンし、その所定
時間後にＰＭＯＳ３２をオンする。これにより、反対側
の電極５７ｂに発生するプラス方向の誘導電圧のピーク
値を低く抑える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、圧電素子や液晶な
どの容量性素子の駆動方法及び駆動装置に関する。
【０００２】
【従来の技術】容量性素子を駆動する駆動装置として
は、例えば、特開昭５９−２２４３５６号公報に記載さ
れたものが知られている。これは、図１３に示すよう
に、直流電源Ｖ1にＰＮＰ型トランジスタ１、可変抵抗
５、ＮＰＮ型トランジスタ２の直列回路を接続し、直流
電源Ｖ2にＰＮＰ型トランジスタ３、可変抵抗６、ＮＰ
Ｎ型トランジスタ４の直列回路を接続し、トランジスタ
２，４のコレクタ間に容量性素子である圧電素子７を接
続している。圧電素子７は噴射ヘッドの圧力室の外壁を
包囲している。そして、トランジスタ１，２のベースに
図１４の(b)に示す波形を反転したタイミングパルス(/
b)を入力し、トランジスタ３，４のベースに図１４の
(a)に示す波形を反転したタイミングパルス(/a)を入力
するようになっている。
【０００３】すなわち、ｔ1にてトランジスタ１，４を
オフ、トランジスタ２，３をオンにすると、圧電素子７
の正電極８が接地され、負電極９には可変抵抗６を通じ
て正駆動電圧Ｖ2が印加され、これにより、圧電素子７
にはその分極方向と逆方向の電圧が印加されるので圧電
素子７が膨張し、インク室の容積が拡大することにな
る。そして、時間Ｔ1経過後のｔ2においてトランジスタ
２，３をオフ、トランジスタ１，４をオンにすると、圧
電素子７の負電極９が接地され、正電極８には可変抵抗
５を通じて正駆動電圧Ｖ1が印加され、これにより、圧
電素子７にはその分極方向の電圧が印加されるので圧電
素子７が収縮し、インク室の容積が縮小して噴射ヘッド
から記録液滴、すなわち、インクが吐出される。
【０００４】そして、時間Ｔ2経過後のｔ3においてトラ
ンジスタ１，３をオフ、トランジスタ２，４をオンにす
ると、圧電素子７の各電極８，９が共に接地されるので
圧電素子は元の初期状態に戻る。
【０００５】この駆動装置をＭＯＳトランジスタを使用
して構成すると図１５に示すようになる。すなわち、駆
動電圧ＶＡＡと接地間にＰＭＯＳトランジスタ１１とＮ
ＭＯＳトランジスタ１２との直列回路を接続するととも
にＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１
４との直列回路を接続し、ロジック回路１５からの信号
をレベルシフタ（Ｌ／Ｓ）１６及びプリバッファ１７を
介してＰＭＯＳトランジスタ１１のゲートに供給すると
ともにロジック回路１５からの信号をレベルシフタ（Ｌ
／Ｓ）１８及びプリバッファ１７を介してＮＭＯＳトラ
ンジスタ１２のゲートに供給し、また、ロジック回路１
９からの信号をレベルシフタ（Ｌ／Ｓ）２０及びプリバ
ッファ２１を介してＰＭＯＳトランジスタ１３のゲート
に供給するとともにロジック回路１９からの信号をレベ
ルシフタ（Ｌ／Ｓ）２２及びプリバッファ２１を介して
ＮＭＯＳトランジスタ１４のゲートに供給している。
【０００６】レベルシフタ１６，１８及びプリバッファ
１７、並びにレベルシフタ２０，２２及びプリバッファ
２１はＰＭＯＳトランジスタ１１，１３の基板電位ＶＣ
Ｃ（＞ＶＡＡ）と接地間に接続している。なお、２３，
２４，２５，２６はそれぞれＭＯＳトランジスタ１１，
１２，１３，１４の保護ダイオードである。ＰＭＯＳト
ランジスタ１１，１３は寄生ダイオード２７を介して基
板電位ＶＣＣに接続されることになる。
【０００７】ロジック回路１５、レベルシフタ１６，１
８、プリバッファ１７、ＭＯＳトランジスタ１１，１２
はＡ側駆動回路を構成し、その出力端子ＯＵＴＡは圧電
素子７の電極９に接続される。ロジック回路１９、レベ
ルシフタ２０，２２、プリバッファ２１、ＭＯＳトラン
ジスタ１３，１４はＢ側駆動回路を構成し、その出力端
子ＯＵＴＢは圧電素子７の電極８に接続される。
【０００８】この駆動装置は、ＰＭＯＳトランジスタ１
１のゲートに図１６の(a)に示す信号を供給するととも
にＮＭＯＳトランジスタ１２のゲートに図１６の(b)に
示す信号を供給し、ＰＭＯＳトランジスタ１３のゲート
に図１６の(c)に示す信号を供給するとともにＮＭＯＳ
トランジスタ１４のゲートに図１６の(d)に示す信号を
供給すると、Ａ駆動回路の出力端子ＯＵＴＡには図１６
の(e)に示す電圧波形が発生し、Ｂ駆動回路の出力端子
ＯＵＴＢには図１６の(f)に示す電圧波形が発生し、圧
電素子７の両電極８，９間に印加される駆動波形は図１
６の(g)に示すようになる。
【０００９】すなわち、定常状態ではＰＭＯＳトランジ
スタ１１，１３がオン、ＮＭＯＳトランジスタ１２，１
４がオフで圧電素子７の各電極８，９には共に電圧ＶＡ
Ａが印加されている。この状態でＰＭＯＳトランジスタ
１１をオフし、若干遅れたｔ1にてＮＭＯＳトランジス
タ１２をオンにすると、電極９がローレベル、電極８が
ハイレベルとなってインク室が拡大する。
【００１０】この状態をしばらく継続させ、Ｔ1時間経
過する若干前にＮＭＯＳトランジスタ１２をオフし、Ｔ
1時間経過したｔ2にてＰＭＯＳトランジスタ１１をオン
にして電極９の電位を立ち上げる。そして、ある時間経
過する若干前にＰＭＯＳトランジスタ１３をオフし、あ
る時間経過したｔ2′にてＮＭＯＳトランジスタ１４を
オンにすると、電極８がローレベル、電極９がハイレベ
ルとなってインク室が縮小する。このときインク室から
インクが吐出される。
【００１１】ここで電極９の電位がある程度立ち上がっ
たところで電極８の電位を立ち下げるのは、電極９の電
位が十分に立ち上がる前に電極８の電位を立ち下げると
圧電素子７を介して電極９が誘導を受けて電極９の電位
がマイナスに振れてしまうのを防止するためである。も
しも電極９の電位がマイナスに振れてしまうと電極９側
に付いているＮＭＯＳの基板から電極９に向かって電流
が流れてしまい、この電流によって寄生素子が動作して
しまうなどの不具合が生じる。また、電極９の電位が立
ち上がるとき、電極８はハイレベルとなっているので電
極９の電位が立ち上がることによって電極８に誘導電圧
が発生しハイレベルよりもさらに高い電圧に跳ね上がっ
てしまう。このときに電極８側のＰＭＯＳの基板に電流
が流れないようにＰＭＯＳの基板電圧ＶＣＣをこのとき
の跳ね上がり電圧よりも高い電圧にしておく。
【００１２】そして、ｔ2′からＴ2時間経過する若干前
にＮＭＯＳトランジスタ１４をオフし、Ｔ2時間経過し
たｔ3にてＰＭＯＳトランジスタ１３をオンにすると、
電極８の電位が立ち上がりやがて電極９の電位と等しく
なって圧電素子７は元の状態に戻る。
【００１３】このとき、電極９の電位がハイレベルの状
態で電極８の電位を立ち上げるので、電極９に誘導電圧
が発生しハイレベルよりもさらに高い電圧に跳ね上がっ
てしまう。このときに電極９側のＰＭＯＳの基板に電流
が流れないようにＰＭＯＳの基板電圧ＶＣＣをこのとき
の跳ね上がり電圧よりも高い電圧にしておく。
【００１４】
【発明が解決しようとする課題】このようにＭＯＳトラ
ンジスタを使用した駆動装置においては、その耐圧が圧
電素子の一方の電極が立ち上がったときにハイレベル状
態にある他方の電極に発生する跳ね上がり電圧によって
決まり、従来はこの跳ね上がり電圧が大きく、このた
め、電圧が駆動電圧ＶＡＡよりも高くなったときにＰＭ
ＯＳの基板に与える電圧ＶＣＣを駆動電圧ＶＡＡに跳ね
上がり電圧を加算した大きな電圧に設定する必要があ
り、基板電圧ＶＣＣの上限値が決まっている場合には駆
動電圧ＶＡＡを低く設定しなければならないという問題
があった。
【００１５】そこで、請求項１及び２記載の発明は、容
量性素子の充、放電時に電極に発生する誘導電圧のピー
ク値を低く抑えることができ、これにより駆動電圧をよ
り高く設定することが可能となり設定範囲を拡大できる
容量性素子の駆動方法を提供する。また、請求項３乃至
５記載の発明は、容量性素子の充、放電時に電極に発生
する誘導電圧のピーク値を低く抑えることができ、これ
により駆動電圧をより高く設定することが可能となり設
定範囲を拡大できる容量性素子の駆動装置を提供する。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
容量性素子の静電容量の両極を駆動制御してその容量性
素子を充、放電動作する場合に、充電時には、電極電位
を変化させる側の回路を最初は高インピーダンスにして
充電し、その後その回路のインピーダンスが段階的に低
インピーダンスとなるように切り換えて充電し、放電時
には、電極電位を変化させる側の回路を最初は高インピ
ーダンスにして放電し、その後その回路のインピーダン
スが段階的に低インピーダンスとなるように切り換えて
放電する容量性素子の駆動方法にある。
【００１７】請求項２記載の発明は、請求項１記載の容
量性素子の駆動方法において、充電時においては、高イ
ンピーダンスで充電を開始する時に電極電位を変化させ
る側の電極とは反対の電極に発生するピーク電圧と、そ
の後段階的に切り換えて低インピーダンスで充電を開始
する時に電極電位を変化させる側の電極とは反対の電極
に発生するピーク電圧との値が等しくなるようにインピ
ーダンスの切り換えタイミングを設定し、また、放電時
においては、高インピーダンスで放電を開始する時に電
極電位を変化させる側の電極とは反対の電極に発生する
ピーク電圧と、その後段階的に切り換えて低インピーダ
ンスで放電を開始する時に電極電位を変化させる側の電
極とは反対の電極に発生するピーク電圧との値が等しく
なるようにインピーダンスの切り換えタイミングを設定
したことにある。
【００１８】請求項３記載の発明は、複数のスイッチ素
子を有し、出力を容量性素子の一方の電極に印加する第
１の駆動回路と、複数のスイッチ素子を有し、出力を容
量性素子の他方の電極に印加する第２の駆動回路とから
なり、各駆動回路の出力を制御して容量性素子を充電及
び放電して駆動する際、電極電位を変化させる側の駆動
回路のオンさせるスイッチ素子の数を異ならしめること
により、先ず、高インピーダンスで充電及び放電動作を
行い、その後段階的に低インピーダンスで充電及び放電
動作を行う容量性素子の駆動装置にある。
【００１９】請求項４記載の発明は、ＭＯＳトランジス
タとこのトランジスタのゲート電圧を制御する制御回路
を有し、出力を容量性素子の静電容量の一方の電極に印
加する第１の駆動回路と、ＭＯＳトランジスタとこのト
ランジスタのゲート電圧を制御する制御回路を有し、出
力を容量性素子の静電容量の他方の電極に印加する第２
の駆動回路とからなり、各駆動回路の出力を制御して容
量性素子を充電及び放電して駆動し、電極電位を変化さ
せる側の駆動回路におけるＭＯＳトランジスタが高イン
ピーダンスでオン動作するようにその駆動回路の制御回
路によりそのトランジスタのゲート電圧を制御し、その
後そのＭＯＳトランジスタが段階的に低インピーダンス
でオン動作するようにその制御回路によりそのトランジ
スタのゲート電圧を制御する容量性素子の駆動装置にあ
る。
【００２０】請求項５記載の発明は、バイポーラトラン
ジスタ及び抵抗を有し、出力を容量性素子の静電容量の
一方の電極に印加する第１の駆動回路と、バイポーラト
ランジスタ及び抵抗を有し、出力を容量性素子の静電容
量の他方の電極に印加する第２の駆動回路とからなり、
トランジスタをオン、オフ駆動して各駆動回路の出力を
制御して容量性素子を充電及び放電駆動し、電極電位を
変化させる側の駆動回路のインピーダンスを先ず高イン
ピーダンスにしその後段階的に低インピーダンスにする
容量性素子の駆動装置にある。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）なお、この実施の形態は容量性素
子として圧電素子を使用し、この圧電素子の変形動作に
よってインク室からインクを吐出させるインクジェット
ヘッドに適用したものについて述べる。
【００２２】駆動電圧ＶＡＡと接地間に高インピーダン
スのＰＭＯＳトランジスタ３１と低インピーダンスのＰ
ＭＯＳトランジスタ３２との並列回路と高インピーダン
スのＮＭＯＳトランジスタ３３と低インピーダンスのＮ
ＭＯＳトランジスタ３４との並列回路との直列回路を、
ＰＭＯＳトランジスタ３１，３２を駆動電圧ＶＡＡ側に
して接続している。
【００２３】駆動信号を出力するロジック回路３５を設
け、このロジック回路３５からの駆動信号ＳＰ1をレベ
ルシフタ（Ｌ／Ｓ）３６で電圧変換した後プリバッファ
３７を介して前記ＰＭＯＳトランジスタ３１のゲートに
供給するとともに前記ロジック回路３５からの駆動信号
ＳＰ2をレベルシフタ（Ｌ／Ｓ）３８で電圧変換した後
前記プリバッファ３７を介して前記ＰＭＯＳトランジス
タ３２のゲートに供給している。
【００２４】また、前記ロジック回路３５からの駆動信
号ＳＮ1をレベルシフタ（Ｌ／Ｓ）３９で電圧変換した
後前記プリバッファ３７を介して前記ＮＭＯＳトランジ
スタ３３のゲートに供給するとともに前記ロジック回路
３５からの駆動信号ＳＮ2をレベルシフタ（Ｌ／Ｓ）４
０で電圧変換した後前記プリバッファ３７を介して前記
ＮＭＯＳトランジスタ３４のゲートに供給している。
【００２５】前記レベルシフタ３６，３８，３９，４０
及びプリバッファ３７はＰＭＯＳトランジスタ３１，３
２の基板電圧ＶＣＣ（＞ＶＡＡ）と接地間に接続してい
る。前記基板電圧ＶＣＣと前記各並列回路の接続点との
間に前記ＰＭＯＳトランジスタ３１，３２の保護ダイオ
ード４１を並列に接続し、前記各並列回路の接続点と接
地との間に前記ＮＭＯＳトランジスタ３３，３４の保護
ダイオード４２を並列に接続している。前記ＰＭＯＳト
ランジスタ３１，３２と基板電圧ＶＣＣとの間には寄生
ダイオード４３が介在することになる。
【００２６】前記ＰＭＯＳトランジスタ３１，３２、Ｎ
ＭＯＳトランジスタ３３，３４、ロジック回路３５、レ
ベルシフタ３６，３８，３９，４０、プリバッファ３７
は第１の駆動回路であるＡ駆動回路を構成している。
【００２７】また、駆動電圧ＶＡＡと接地間に高インピ
ーダンスのＰＭＯＳトランジスタ４４と低インピーダン
スのＰＭＯＳトランジスタ４５との並列回路と高インピ
ーダンスのＮＭＯＳトランジスタ４６と低インピーダン
スのＮＭＯＳトランジスタ４７との並列回路との直列回
路を、ＰＭＯＳトランジスタ４４，４５を駆動電圧ＶＡ
Ａ側にして接続している。
【００２８】駆動信号を出力するロジック回路４８を設
け、このロジック回路４８からの駆動信号ＳＰ1をレベ
ルシフタ（Ｌ／Ｓ）４９及びプリバッファ５０を介して
前記ＰＭＯＳトランジスタ４４のゲートに供給するとと
もに前記ロジック回路４８からの駆動信号ＳＰ2をレベ
ルシフタ（Ｌ／Ｓ）５１及び前記プリバッファ５０を介
して前記ＰＭＯＳトランジスタ４５のゲートに供給して
いる。
【００２９】また、前記ロジック回路４８からの駆動信
号ＳＮ1をレベルシフタ（Ｌ／Ｓ）５２及び前記プリバ
ッファ５０を介して前記ＮＭＯＳトランジスタ４６のゲ
ートに供給するとともに前記ロジック回路４８からの駆
動信号ＳＮ2をレベルシフタ（Ｌ／Ｓ）５３及び前記プ
リバッファ５０を介して前記ＮＭＯＳトランジスタ４７
のゲートに供給している。
【００３０】前記レベルシフタ４９，５１，５２，５３
及びプリバッファ５０はＰＭＯＳトランジスタ４４，４
５の基板電圧ＶＣＣ（＞ＶＡＡ）と接地間に接続してい
る。前記基板電圧ＶＣＣと前記各並列回路の接続点との
間に前記ＰＭＯＳトランジスタ４４，４５の保護ダイオ
ード５４を並列に接続し、前記各並列回路の接続点と接
地との間に前記ＮＭＯＳトランジスタ４６，４７の保護
ダイオード５５を並列に接続している。前記ＰＭＯＳト
ランジスタ４４，４５と基板電圧ＶＣＣとの間には寄生
ダイオード５６が介在することになる。
【００３１】前記ＰＭＯＳトランジスタ４４，４５、Ｎ
ＭＯＳトランジスタ４６，４７、ロジック回路４８、レ
ベルシフタ４９，５１，５２，５３、プリバッファ５０
は第２の駆動回路であるＢ駆動回路を構成している。
【００３２】前記Ａ駆動回路の出力端子ＯＵＴＡを圧電
素子５７の一方の電極５７ａに接続し、前記Ｂ駆動回路
の出力端子ＯＵＴＢを前記圧電素子５７の他方の電極５
７ｂに接続している。
【００３３】図２は前記圧電素子５７を使用したカイザ
ー方式のインクジェットヘッドの構成を示す図で、基板
６１に長尺な溝を多数並行に形成し、その各溝の上を弾
性板６２で閉塞して多数のインク室６３を形成してい
る。前記インク室６３の先端にはインク室６３内のイン
クを吐出するためのインク吐出口６４を設け、前記イン
ク室６３の後部上方にはこのインク室６３内に外部から
インクを供給するインク供給口６５が設けられている。
そして、前記弾性板６２の上に両面を電極５７ａ，５７
ｂで被覆した前記圧電素子５７を密着して固定してい
る。
【００３４】この駆動装置は、Ａ駆動回路のＰＭＯＳト
ランジスタ３１のゲートに図３の(a)に示す駆動信号を
供給するとともにＰＭＯＳトランジスタ３２のゲートに
図３の(b)に示す駆動信号を供給し、ＮＭＯＳトランジ
スタ３３のゲートに図３の(c)に示す駆動信号を供給す
るとともにＮＭＯＳトランジスタ３４のゲートに図３の
(d)に示す駆動信号を供給する。
【００３５】また、Ｂ駆動回路のＰＭＯＳトランジスタ
４４のゲートに図３の(e)に示す駆動信号を供給すると
ともにＰＭＯＳトランジスタ４５のゲートに図３の(f)
に示す駆動信号を供給し、ＮＭＯＳトランジスタ４６の
ゲートに図３の(g)に示す駆動信号を供給するとともに
ＮＭＯＳトランジスタ４７のゲートに図３の(h)に示す
駆動信号を供給する。
【００３６】このような駆動信号を供給することによ
り、初期状態では各ＰＭＯＳトランジスタ３１，３２，
４４，４５はオン状態にあり、各ＮＭＯＳトランジスタ
３３，３４，４６，４７はオフ状態にあり、圧電素子５
７の各電極５７ａ，５７ｂには駆動電圧ＶＡＡが印加さ
れている。この状態で、先ず、Ａ側駆動回路のロジック
回路３５からＰＭＯＳトランジスタ３１，３２をオフす
るための駆動信号ＳＰ1、ＳＰ2が出力され、ＰＭＯＳト
ランジスタ３１，３２がオフされる。
【００３７】この状態で、次にＡ側駆動回路のロジック
回路３５から高インピーダンスのＮＭＯＳトランジスタ
３３をオンさせる駆動信号ＳＮ1が出力され、ＮＭＯＳ
トランジスタ３３がオンする。これにより圧電素子５７
は高インピーダンスで逆充電されＡ側駆動回路の出力端
子ＯＵＴＡの電位が低下し始める。所定時間経過後、Ａ
側駆動回路のロジック回路３５から低インピーダンスの
ＮＭＯＳトランジスタ３４をオンさせる駆動信号ＳＮ2
が出力され、ＮＭＯＳトランジスタ３４がオンする。こ
れにより圧電素子５７は今度は低インピーダンスで逆充
電されＡ側駆動回路の出力端子ＯＵＴＡの電位がさらに
低下する。
【００３８】この動作においてＮＭＯＳトランジスタ３
３がオンするときとＮＭＯＳトランジスタ３４がオンす
るときの２回、圧電素子５７の電極５７ｂにマイナス方
向の誘導電圧が発生する。ここで、ＮＭＯＳトランジス
タ３３と３４とのインピーダンスの比やＮＭＯＳトラン
ジスタ３３を先にオンにして逆充電する時間を２つの誘
導電圧のピーク値が等しくなるように設定する。
【００３９】このように、先に高インピーダンスのＮＭ
ＯＳトランジスタ３３をオンし、所定時間経過後に低イ
ンピーダンスのＮＭＯＳトランジスタ３４をオンするよ
うにしているので、ＮＭＯＳトランジスタ３３，３４が
段階的にオンするときの抵抗とＢ駆動回路のＰＭＯＳト
ランジスタ４４，４５のオン抵抗の分圧比等で決まる圧
電素子５７の電極５７ｂに発生する誘導電圧のピーク値
を抑えることができる。
【００４０】圧電素子５７が逆充電すると、圧電素子５
７はインク室６３を図２の(a)の状態から(b)の状態、す
なわち、インク室６３を拡大するように変形する。この
状態を所定時間継続することでインク室６３内にはイン
ク供給口６５からインクが供給される。
【００４１】そして、所定時間が経過すると、ＮＭＯＳ
トランジスタ３３，３４をオフし、その後、Ａ側駆動回
路のロジック回路３５からＰＭＯＳトランジスタ３１を
オンするための駆動信号ＳＰ1が出力され、ＰＭＯＳト
ランジスタ３１がオンする。これにより圧電素子５７は
高インピーダンスで放電されＡ側駆動回路の出力端子Ｏ
ＵＴＡの電位が上昇し始める。所定時間経過後、Ａ側駆
動回路のロジック回路３５から低インピーダンスのＰＭ
ＯＳトランジスタ３２をオンさせる駆動信号ＳＰ2が出
力され、ＰＭＯＳトランジスタ３２がオンする。これに
より圧電素子５７は今度は低インピーダンスで放電され
Ａ側駆動回路の出力端子ＯＵＴＡの電位がさらに上昇す
る。
【００４２】この動作においてＰＭＯＳトランジスタ３
１がオンするときとＰＭＯＳトランジスタ３２がオンす
るときの２回、圧電素子５７の電極５７ｂにプラス方向
の誘導電圧が発生する。ここで、ＰＭＯＳトランジスタ
３１と３２とのインピーダンスの比やＰＭＯＳトランジ
スタ３１を先にオンにして放電する時間を２つの誘導電
圧のピーク値が等しくなるように設定する。
【００４３】このように、先に高インピーダンスのＰＭ
ＯＳトランジスタ３１をオンし、所定時間経過後に低イ
ンピーダンスのＰＭＯＳトランジスタ３２をオンするよ
うにしているので、ＰＭＯＳトランジスタ３１，３２が
段階的にオンするときの抵抗とＢ駆動回路のＰＭＯＳト
ランジスタ４４，４５のオン抵抗の分圧比等で決まる圧
電素子５７の電極５７ｂに発生する誘導電圧ＶupＢのピ
ーク値を抑えることができる。これに対して従来は１度
に低インピーダンスで駆動したため圧電素子の電極に発
生する誘導電圧のピーク値は高くなる。
【００４４】Ａ側駆動回路の出力端子ＯＵＴＡの電位が
ある程度上昇したところで、Ｂ側駆動回路のロジック回
路４８から各ＰＭＯＳトランジスタ４４，４５をオフす
るための駆動信号ＳＰ1，ＳＰ2が出力して各ＰＭＯＳト
ランジスタ４４，４５がオフする。その後、Ｂ側駆動回
路のロジック回路４８から高インピーダンスのＮＭＯＳ
トランジスタ４６をオンさせる駆動信号ＳＮ1が出力さ
れ、ＮＭＯＳトランジスタ４６がオンする。これにより
圧電素子５７は高インピーダンスで充電されＢ側駆動回
路の出力端子ＯＵＴＢの電位が低下し始める。所定時間
経過後、Ｂ側駆動回路のロジック回路４８から低インピ
ーダンスのＮＭＯＳトランジスタ４７をオンさせる駆動
信号ＳＮ2が出力され、ＮＭＯＳトランジスタ４７がオ
ンする。これにより圧電素子５７は今度は低インピーダ
ンスで充電されＢ側駆動回路の出力端子ＯＵＴＢの電位
がさらに低下する。
【００４５】この動作においてＮＭＯＳトランジスタ４
６がオンするときとＮＭＯＳトランジスタ４７がオンす
るときの２回、圧電素子５７の電極５７ａにマイナス方
向の誘導電圧が発生する。ここで、ＮＭＯＳトランジス
タ４６と４７とのインピーダンスの比やＮＭＯＳトラン
ジスタ４６を先にオンにして充電する時間を２つの誘導
電圧のピーク値が等しくなるように設定する。
【００４６】このように、先に高インピーダンスのＮＭ
ＯＳトランジスタ４６をオンし、所定時間経過後に低イ
ンピーダンスのＮＭＯＳトランジスタ４７をオンするよ
うにしているので、ＮＭＯＳトランジスタ４６，４７が
段階的にオンするときの抵抗とＡ駆動回路のＰＭＯＳト
ランジスタ３１，３２のオン抵抗の分圧比等で決まる圧
電素子５７の電極５７ａに発生する誘導電圧のピーク値
を抑えることができる。これに対して従来では１度に低
インピーダンスで駆動するので圧電素子の電極に発生す
る誘導電圧のマイナス方向のピーク値は大きくなる。
【００４７】このように制御することによりＡ側駆動回
路の出力が放電中にＢ側駆動回路のＮＭＯＳトランジス
タ４６，４７をオンした場合でも誘導電圧のピーク値を
抑えることができるので、Ａ側駆動回路の出力がマイナ
ス方向に振れにくくなり回路の信頼性を向上できる。
【００４８】この一連の放電から充電への動作で圧電素
子５７の電極５７ａ，５７ｂ間には駆動電圧ＶＡＡの２
倍の変位が発生し、圧電素子５７はインク室６３を図２
の(b)の状態から(c)の状態、すなわち、インク室６３を
拡大状態から縮小状態に急速に変化させ、インク吐出口
６４からインクを吐出させる。
【００４９】この状態を所定時間継続した後、Ｂ側駆動
回路のＮＭＯＳトランジスタ４６，４７をオフし、その
後、Ｂ側駆動回路のロジック回路４８からＰＭＯＳトラ
ンジスタ４４をオンするための駆動信号ＳＰ1が出力さ
れ、ＰＭＯＳトランジスタ４４がオンする。これにより
圧電素子５７は高インピーダンスで放電されＢ側駆動回
路の出力端子ＯＵＴＢの電位が上昇し始める。所定時間
経過後、Ｂ側駆動回路のロジック回路４８から低インピ
ーダンスのＰＭＯＳトランジスタ４５をオンさせる駆動
信号ＳＰ2が出力され、ＰＭＯＳトランジスタ４５がオ
ンする。これにより圧電素子５７は今度は低インピーダ
ンスで放電されＢ側駆動回路の出力端子ＯＵＴＢの電位
がさらに上昇する。
【００５０】この動作においてＰＭＯＳトランジスタ４
４がオンするときとＰＭＯＳトランジスタ４５がオンす
るときの２回、圧電素子５７の電極５７ａにプラス方向
の誘導電圧が発生する。ここで、ＰＭＯＳトランジスタ
４４と４５とのインピーダンスの比やＰＭＯＳトランジ
スタ４４を先にオンにして放電する時間を２つの誘導電
圧のピーク値が等しくなるように設定する。
【００５１】このように、先に高インピーダンスのＰＭ
ＯＳトランジスタ４４をオンし、所定時間経過後に低イ
ンピーダンスのＰＭＯＳトランジスタ４５をオンするよ
うにしているので、ＰＭＯＳトランジスタ４４，４５が
段階的にオンするときの抵抗とＡ駆動回路のＰＭＯＳト
ランジスタ３１，３２のオン抵抗の分圧比等で決まる圧
電素子５７の電極５７ａに発生する誘導電圧ＶupＡのピ
ーク値を抑えることができる。これに対して従来は１度
に低インピーダンスで駆動したため圧電素子の電極に発
生する誘導電圧のピーク値は大きくなる。
【００５２】ところで、駆動回路の耐圧、ＰＭＯＳの基
板電位、誘導電圧Ｖupの間には、駆動回路の耐圧≧ＰＭ
ＯＳの基板電位ＶＣＣ≧誘導電圧Ｖup、の条件が必要と
なる。そして、駆動回路の耐圧、基板電位ＶＣＣが決ま
っていれば従来のように誘導電圧Ｖupのピーク値が大き
いと駆動電圧ＶＡＡを低く設定しなければ誘導電圧Ｖup
が基板電位ＶＣＣを越えてしまうことが生じる。もし、
誘導電圧Ｖupが基板電圧ＶＣＣを越えることがあるとＰ
ＭＯＳトランジスタの寄生ダイオードに電流が流れ、そ
の寄生ダイオードをベースとした寄生トランジスタがオ
ンするなどの不具合が生じる。
【００５３】この点、本装置においては誘導電圧Ｖupを
低く抑えることができるので、駆動電圧ＶＡＡを低く設
定しなくても誘導電圧ＶupがＰＭＯＳの基板電位ＶＣＣ
を越えることはない。すなわち、駆動電圧ＶＡＡを高く
設定することができ、広範囲の駆動電圧が設定できる。
【００５４】このようにＢ側駆動回路のＰＭＯＳトラン
ジスタ４４，４５を、先ずＰＭＯＳトランジスタ４４を
オンしてからＰＭＯＳトランジスタ４５をオンすること
で圧電素子５７は逆放電し、やがてこの圧電素子５７の
両電極５７ａ，５７ｂ間が同電位となって初期状態にな
る。こうして、インク室６３は図２の(d)に示すように
なる。
【００５５】このように圧電素子５７の充、放電時に電
極に発生する誘導電圧のピーク値を低く抑えることがで
き、これにより駆動電圧をより高く設定することが可能
となって設定範囲を拡大でき、また、信頼性も向上でき
る。
【００５６】（第２の実施の形態）なお、この実施の形
態も容量性素子として圧電素子を使用し、この圧電素子
の変形動作によってインク室からインクを吐出させるイ
ンクジェットヘッドに適用したものについて述べ、前述
した実施の形態と同一の部分には同一の符号を付し詳細
な説明は省略する。
【００５７】図４に示すように、ＰＭＯＳの基板電位Ｖ
ＣＣを駆動電圧ＶＡＡと同一、すなわち、ＶＣＣ＝ＶＡ
Ａとしたもので、その他の構成は第１の実施の形態と同
一である。
【００５８】このようにＰＭＯＳの基板電位ＶＣＣを駆
動電圧ＶＡＡと同一にし寄生トランジスタが動作しない
構造の駆動回路においても、ＰＭＯＳ寄生ダイオードに
流れる電流のピークを抑えることができ、これにより駆
動電圧をより高く設定することが可能となって設定範囲
を拡大でき、また、信頼性も向上できる。
【００５９】（第３の実施の形態）なお、この実施の形
態も容量性素子として圧電素子を使用し、この圧電素子
の変形動作によってインク室からインクを吐出させるイ
ンクジェットヘッドに適用したものについて述べ、前述
した実施の形態と同一の部分には同一の符号を付し詳細
な説明は省略する。
【００６０】図５に示すように、駆動電圧ＶＡＡと接地
間にＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ
６２との直列回路を、ＰＭＯＳトランジスタ６１を駆動
電圧ＶＡＡ側にして接続している。そして、前記ＰＭＯ
Ｓトランジスタ６１とＮＭＯＳトランジスタ６２との接
続点を出力端子ＯＵＴＡに接続している。
【００６１】駆動信号を出力するロジック回路６３を設
け、このロジック回路６３からの駆動信号ＣＮＴＰ1A、
ＣＮＴＰ2A、ＣＮＴＮ1A、ＣＮＴＮ2Aをゲート電圧制御
回路６４に供給している。
【００６２】前記駆動信号ＣＮＴＰ1Aは、前記ＰＭＯＳ
トランジスタ６１を高インピーダンスで駆動させるため
の信号で、この信号を入力して前記ゲート電圧制御回路
６４は前記ＰＭＯＳトランジスタ６１をゲートバイアス
ＶＬｐで浅くオン動作させ、前記駆動信号ＣＮＴＰ2A
は、前記ＰＭＯＳトランジスタ６１を低インピーダンス
で駆動させるための信号で、この信号を入力して前記ゲ
ート電圧制御回路６４は前記ＰＭＯＳトランジスタ６１
を深くオン動作させるようになっている。
【００６３】また、前記駆動信号ＣＮＴＮ1Aは、前記Ｎ
ＭＯＳトランジスタ６２を高インピーダンスで駆動させ
るための信号で、この信号を入力して前記ゲート電圧制
御回路６４は前記ＮＭＯＳトランジスタ６２をゲートバ
イアスＶＬｎで浅くオン動作させ、前記駆動信号ＣＮＴ
Ｎ2Aは、前記ＰＭＯＳトランジスタ６２を低インピーダ
ンスで駆動させるための信号で、この信号を入力して前
記ゲート電圧制御回路６４は前記ＮＭＯＳトランジスタ
６２を深くオン動作させるようになっている。
【００６４】前記ＰＭＯＳトランジスタ６１と基板電圧
ＶＣＣとの間には寄生ダイオード６５が介在することに
なる。前記ＰＭＯＳトランジスタ６１、ＮＭＯＳトラン
ジスタ６２、ロジック回路６３、ゲート電圧制御回路６
４は第１の駆動回路であるＡ駆動回路を構成している。
【００６５】また、駆動電圧ＶＡＡと接地間にＰＭＯＳ
トランジスタ６６とＮＭＯＳトランジスタ６７との直列
回路を、ＰＭＯＳトランジスタ６６を駆動電圧ＶＡＡ側
にして接続している。そして、前記ＰＭＯＳトランジス
タ６６とＮＭＯＳトランジスタ６７との接続点を出力端
子ＯＵＴＢに接続している。
【００６６】駆動信号を出力するロジック回路６８を設
け、このロジック回路６８からの駆動信号ＣＮＴＰ1B、
ＣＮＴＰ2B、ＣＮＴＮ1B、ＣＮＴＮ2Bをゲート電圧制御
回路６９に供給している。
【００６７】前記駆動信号ＣＮＴＰ1Bは、前記ＰＭＯＳ
トランジスタ６６を高インピーダンスで駆動させるため
の信号で、この信号を入力して前記ゲート電圧制御回路
６９は前記ＰＭＯＳトランジスタ６６をゲートバイアス
ＶＬｐで浅くオン動作させ、前記駆動信号ＣＮＴＰ2B
は、前記ＰＭＯＳトランジスタ６６を低インピーダンス
で駆動させるための信号で、この信号を入力して前記ゲ
ート電圧制御回路６９は前記ＰＭＯＳトランジスタ６６
を深くオン動作させるようになっている。
【００６８】また、前記駆動信号ＣＮＴＮ1Bは、前記Ｎ
ＭＯＳトランジスタ６７を高インピーダンスで駆動させ
るための信号で、この信号を入力して前記ゲート電圧制
御回路６９は前記ＮＭＯＳトランジスタ６７をゲートバ
イアスＶＬｎで浅くオン動作させ、前記駆動信号ＣＮＴ
Ｎ2Bは、前記ＰＭＯＳトランジスタ６７を低インピーダ
ンスで駆動させるための信号で、この信号を入力して前
記ゲート電圧制御回路６９は前記ＮＭＯＳトランジスタ
６７を深くオン動作させるようになっている。
【００６９】前記ＰＭＯＳトランジスタ６６と基板電圧
ＶＣＣとの間には寄生ダイオード７０が介在することに
なる。前記ＰＭＯＳトランジスタ６６、ＮＭＯＳトラン
ジスタ６７、ロジック回路６８、ゲート電圧制御回路６
９は第２の駆動回路であるＢ駆動回路を構成している。
【００７０】この駆動装置は、Ａ駆動回路のロジック回
路６３からゲート電圧制御回路６４に図６の(a)に示す
駆動信号ＣＮＴＰ1Aを供給するとともに図６の(b)に示
す駆動信号ＣＮＴＰ2Aを供給し、また、図６の(c)に示
す駆動信号ＣＮＴＮ1Aを供給するとともに図６の(d)に
示す駆動信号ＣＮＴＮ2Aを供給する。
【００７１】また、Ｂ駆動回路のロジック回路６８から
ゲート電圧制御回路６９に図６の(e)に示す駆動信号Ｃ
ＮＴＰ1Bを供給するとともに図６の(f)に示す駆動信号
ＣＮＴＰ2Bを供給し、また、図６の(g)に示す駆動信号
ＣＮＴＮ1Bを供給するとともに図６の(h)に示す駆動信
号ＣＮＴＮ2Bを供給する。
【００７２】これにより、Ａ駆動回路のＰＭＯＳトラン
ジスタ６１のゲートバイアスＰ１ＧＡが図６の(i)に示
すように変化し、ＮＭＯＳトランジスタ６２のゲートバ
イアスＮ１ＧＡが図６の(j)に示すように変化する。ま
た、Ｂ駆動回路のＰＭＯＳトランジスタ６６のゲートバ
イアスＰ１ＧＢが図６の(k)に示すように変化し、ＮＭ
ＯＳトランジスタ６７のゲートバイアスＮ１ＧＢが図６
の(l)に示すように変化する。
【００７３】このような構成においては、Ａ駆動回路の
ＮＭＯＳトランジスタ６２がオン動作するときには先ず
ゲートバイアスＶＬｎで浅く高インピーダンスでオンし
てから深く低インピーダンスでオンするので、圧電素子
５７の電極５７ｂにマイナス方向の誘導電圧が発生して
もこの誘導電圧のピーク値を抑えることができる。ま
た、Ａ駆動回路のＰＭＯＳトランジスタ６１がオン動作
するときには先ずゲートバイアスＶＬｐで浅く高インピ
ーダンスでオンしてから深く低インピーダンスでオンす
るので、圧電素子５７の電極５７ｂにプラス方向の誘導
電圧が発生してもこの誘導電圧のピーク値を抑えること
ができる。
【００７４】また、Ｂ駆動回路のＮＭＯＳトランジスタ
６７がオン動作するときには先ずゲートバイアスＶＬｎ
で浅く高インピーダンスでオンしてから深く低インピー
ダンスでオンするので、圧電素子５７の電極５７ａにマ
イナス方向の誘導電圧が発生してもこの誘導電圧のピー
ク値を抑えることができる。また、Ｂ駆動回路のＰＭＯ
Ｓトランジスタ６６がオン動作するときには先ずゲート
バイアスＶＬｐで浅く高インピーダンスでオンしてから
深く低インピーダンスでオンするので、圧電素子５７の
電極５７ａにプラス方向の誘導電圧が発生してもこの誘
導電圧のピーク値を抑えることができる。
【００７５】このように、この実施の形態においても圧
電素子５７の充、放電時に電極に発生する誘導電圧のピ
ーク値を低く抑えることができ、これにより駆動電圧を
より高く設定することが可能となって設定範囲を拡大で
き、また、信頼性も向上できる。
【００７６】次に、具体的実施例に付いて述べる。な
お、ここでは説明を簡略化するためにＭＯＳトランジス
タを抵抗に置き換えて述べる。例えば、圧電素子５７の
容量を５００ｐＦ、駆動電圧ＶＡＡを２０Ｖとし、圧電
素子５７に溜まった電荷を０．２μｓｅｃ以下で９０％
放電するものとすると、従来においては８５ΩのＰＭＯ
Ｓトランジスタで構成されることになるので、駆動電圧
２０Ｖへ放電する場合、放電する側と反対側の電極に発
生する誘導電圧、すなわち、跳ね上がり電圧Ｖｕｐは約
１０Ｖになり、図７に点線のグラフで示すように、ＰＭ
ＯＳの基板電位ＶＣＣとしては駆動電圧ＶＡＡ＝２０Ｖ
に１０Ｖを加算した３０Ｖ以上に設定する必要がある。
【００７７】これに対して、本装置では先ず高インピー
ダンスのＰＭＯＳ、すなわち、２５０ΩのＰＭＯＳで放
電を開始する。相手側２５０Ω（高インピーダンス）と
１００Ω（低インピーダンス）の合成抵抗である約７
１．５Ωでオンしているので、相手側に発生する跳ね上
がり電圧Ｖｕｐは駆動電圧ＶＡＡの２０Ｖを２５０Ωと
７１．５Ωで分圧した６Ｖ弱になる。
【００７８】２５０Ωの高インピーダンスで５０ｎｓｅ
ｃ放電した後、１００Ωの低インピーダンスでオンし、
２５０Ωと１００Ωの合成抵抗７１．５Ωで放電を続け
る。１００ΩのＭＯＳがオンしたときの跳ね上がり電圧
Ｖｕｐは２５０ΩのＭＯＳで放電した残りの電位を７
１．５Ω同士で分圧することになるので、６Ｖ弱にな
る。このように本装置においては、跳ね上がり電圧Ｖｕ
ｐは２回発生するが２回とも６Ｖ弱となり、図７に実線
のグラフで示すように、ＰＭＯＳの基板電位ＶＣＣとし
ては駆動電圧ＶＡＡの２０Ｖに６Ｖ弱を加算した、計算
によれば５．８３Ｖを加算した２５．８３Ｖに設定すれ
ばよいことになる。
【００７９】従って、ＰＭＯＳの基板電位ＶＣＣを従来
と同じ３０Ｖに設定した場合は、図８に実線のグラフで
示すように駆動電圧ＶＡＡを２３Ｖに設定しても跳ね上
がり電圧Ｖｕｐが６．７１Ｖと小さいので、その加算し
た電圧は２３Ｖ＋６．７１Ｖ＝２９．７１Ｖと３０Ｖ以
下になる。すなわち、ＰＭＯＳの基板電位ＶＣＣを従来
と同じ３０Ｖに設定した場合は駆動電圧ＶＡＡを２３Ｖ
に設定することができ、従来に比べて駆動電圧ＶＡＡを
３Ｖ高く設定できることになる。
【００８０】（第４の実施の形態）なお、この実施の形
態も容量性素子として圧電素子を使用し、この圧電素子
の変形動作によってインク室からインクを吐出させるイ
ンクジェットヘッドに適用したものについて述べ、前述
した実施の形態と同一の部分には同一の符号を付し詳細
な説明は省略する。
【００８１】この実施の形態はＭＯＳトランジスタに代
えてバイポーラトランジスタを使用している。すなわ
ち、図９に示すように、ＰＮＰ型の第１トランジスタ７
１のエミッタを駆動電圧のＶＡＡ端子に接続し、そのコ
レクタを抵抗７２を介し、さらに所定の立ち下がり特性
を得るための抵抗７３を介してＮＰＮ型の第２トランジ
スタ７４のコレクタに接続している。そして、前記ＮＰ
Ｎ型の第２トランジスタ７４のエミッタを接地してい
る。
【００８２】前記抵抗７３とＮＰＮ型の第２トランジス
タ７４の直列回路に高抵抗７５を介してＮＰＮ型の第３
トランジスタ７６を並列に接続し、また、ＮＰＮ型の第
４トランジスタ７７を並列に接続している。
【００８３】前記各トランジスタ７１，７４，７６，７
７及び各抵抗７２，７３，７５は第１の駆動回路を構成
し、各抵抗７２，７３，７５の接続点を出力端子ＯＵＴ
Ａに接続し、その出力端子ＯＵＴＡを圧電素子５７の一
方の電極５７ａに接続している。
【００８４】また、ＰＮＰ型の第５トランジスタ７８の
エミッタを駆動電圧のＶＡＡ端子に接続し、そのコレク
タを抵抗７９を介し、さらに抵抗８０を介してＮＰＮ型
の第６トランジスタ８１のコレクタに接続している。そ
して、前記ＮＰＮ型の第６トランジスタ８１のエミッタ
を接地している。前記抵抗８０とＮＰＮ型の第６トラン
ジスタ８１の直列回路にＮＰＮ型の第７トランジスタ８
２を並列に接続している。
【００８５】前記各トランジスタ７８，８１，８２及び
各抵抗７９，８０は第２の駆動回路を構成し、各抵抗７
９，８０の接続点を出力端子ＯＵＴＢに接続し、その出
力端子ＯＵＴＢを前記圧電素子５７の他方の電極５７ｂ
に接続している。
【００８６】前記第１トランジスタ７１のベースには図
１０の(b)に示す信号Ｓ2の反転信号／Ｓ2が入力され、
前記第２トランジスタ７４のベースには図１０の(c)に
示す信号Ｓ3の反転信号／Ｓ3が入力され、前記第３トラ
ンジスタ７６のベースには図１０の(b)に示す信号Ｓ2の
反転信号／Ｓ2が入力され、前記第４トランジスタ７７
のベースには図１０の(a)に示す信号Ｓ1が入力されるよ
うになっている。
【００８７】また、前記第５トランジスタ７８のベース
には図１０の(a)に示す信号Ｓ1の反転信号／Ｓ1が入力
され、前記第６トランジスタ８１のベースには図１０の
(a)に示す信号Ｓ1の反転信号／Ｓ1が入力され、前記第
７トランジスタ８２のベースには図１０の(b)に示す信
号Ｓ2が入力されるようになっている。
【００８８】このような構成においては、時刻ｔ1にて
信号Ｓ1が立ち上がると、この時点では信号Ｓ2、Ｓ3は
ローレベルになっているので、第２、第３、第４、第５
のトランジスタ７４，７６，７７，７８がオンし、第
１、第６、第７のトランジスタ７１，８１，８２がオフ
する。これにより圧電素子５７への逆充電が開始され図
１０の(e)に示すように出力端子ＯＵＴＢ、すなわち、
電極５７ｂの電圧が立ち上がる。これによりインク室６
３は拡大する。
【００８９】そして、Ｔ1時間経過した時刻ｔ2にて信号
Ｓ1が立ち下がり、信号Ｓ2、Ｓ3が立ち上がると、今度
は第１、第６、第７のトランジスタ７１，８１，８２が
オンし、第２、第３、第４、第５のトランジスタ７４，
７６，７７，７８がオフする。これにより圧電素子５７
は放電し、さらに充電するようになる。すなわち、図１
０の(d)及び(e)に示すように、出力端子ＯＵＴＡ（電極
５７ａ）の電位が立ち上がると共に出力端子ＯＵＴＢ
（電極５７ｂ）の電位が立ち下がる。これにより、イン
ク室６３は拡大状態から急速に縮小する。そして、この
状態がＴ2時間継続し、インク室６３のインク吐出口６
４からインクが吐出する。
【００９０】Ｔ2時間経過した時刻ｔ3にて、先ず、信号
Ｓ2が立ち下がる。これにより、第１、第７のトランジ
スタ７１，８２がオフし、第３のトランジスタ７６がオ
ンし、圧電素子５７は高抵抗７５を介して逆放電する。
そして、Ｔ3時間経過した時刻ｔ4にて、信号Ｓ3が立ち
下がる。これにより、第２のトランジスタ７４がオン
し、圧電素子５７は高抵抗７５と抵抗７３の並列回路を
介して所定の立ち下がり特性で逆放電しＴ4時間経過後
に初期状態に戻る。
【００９１】以上の一連の動作により、圧電素子５７の
両電極間には図１０の(f)に示すような駆動波形が印加
され、インク室６３からのインク吐出動作が行われるこ
とになる。
【００９２】このように、圧電素子５７を逆放電する場
合に先ず高抵抗７５を介して放電を行い、その後に抵抗
を小さくして放電を継続するので、図１０の(e)に示す
ように出力端子ＯＵＴＢ（電極５７ｂ）に発生するマイ
ナス方向の誘導電圧のピーク値を抑えることができる。
【００９３】従って、この実施の形態においても圧電素
子５７の放電時に電極に発生する誘導電圧のピーク値を
低く抑えることができ、これにより駆動電圧をより高く
設定することが可能となって設定範囲を拡大でき、ま
た、信頼性も向上できる。
【００９４】なお、この実施の形態においては高抵抗７
４と所定の立ち下がり特性を得るための抵抗７３を用意
し、トランジスタ７６と７４を選択的にスイッチング動
作して使用する抵抗を切り換え高インピーダンスから低
インピーダンスへの切換えを行ったが必ずしもこれに限
定するものではなく、抵抗とトランジスタの直列回路を
１つ用意し、放電の開始時にはベース電流を抑制してト
ランジスタを高インピーダンスで駆動し、所定時間後に
ベース電流を増加してトランジスタを低インピーダンス
で駆動することで高インピーダンスから低インピーダン
スへの切換えを行ってもよい。
【００９５】（第５の実施の形態）なお、この実施の形
態は容量性素子として液晶を使用したものについて述べ
る。図１１は液晶のスタティック駆動方式の回路構成を
示し、９１は容量性素子として液晶で、セグメント電極
９１ｓとコモン電極９１ｃを有している。
【００９６】駆動電圧ＶＯと接地間に、高インピーダン
スのＰＭＯＳトランジスタ９２と低インピーダンスのＰ
ＭＯＳトランジスタ９３との並列回路と低インピーダン
スのＮＭＯＳトランジスタ９４との直列回路を接続し、
その並列回路とＮＭＯＳトランジスタ９４との接続点を
コモン出力端子ＣＯＭに接続し、そのコモン出力端子Ｃ
ＯＭを前記液晶９１のコモン電極９１ｃに接続してい
る。
【００９７】また、駆動電圧ＶＯと接地間に、低インピ
ーダンスのＰＭＯＳトランジスタ９５と低インピーダン
スのＮＭＯＳトランジスタ９６との直列回路を接続し、
そのトランジスタ９５，９６の接続点をセグメント出力
端子ＳＧに接続し、そのセグメント出力端子ＳＧを前記
液晶９１のセグメント電極９１ｓに接続している。な
お、ＶＣＣはＰＭＯＳの基板電位である。
【００９８】ところで、スタティック駆動方式は表示す
るセグメント電極ＳＧとコモン電極ＣＯＭとの間に表示
したい期間中だけ電圧を印加する。液晶ディスプレイを
直流で駆動すると、液晶セルの内部で電気化学反応を誘
発する結果、ディスプレイの寿命を著しく縮める。そこ
で通常、コモン電極ＣＯＭとセグメント電極ＳＧには図
１２の(d)及び(e)に示すように、波高値がＶＯで位相が
互いにπ／２だけずれた方形波電圧を印加するようにし
ている。液晶９１は極性を持たないので、液晶９１には
±ＶＯの電圧が印加される。これにより、液晶９１に印
加される平均電圧は０Ｖになり液晶の劣化を防止できる
ことになる。
【００９９】前記ＰＭＯＳトランジスタ９２のゲートに
は図１２の(a)に示す信号Ｓ11が入力され、前記ＰＭＯ
Ｓトランジスタ９３のゲートには図１２の(b)に示す信
号Ｓ12が入力され、前記ＮＭＯＳトランジスタ９４のゲ
ートには図１２の(a)に示す信号Ｓ11が入力され、前記
ＰＭＯＳトランジスタ９５のゲートには図１２の(c)に
示す信号Ｓ13が入力され、前記ＮＭＯＳトランジスタ９
６のゲートには図１２の(c)に示す信号Ｓ13が入力され
るようになっている。
【０１００】このような構成においては、最初は各信号
Ｓ11、Ｓ12、Ｓ13がハイレベルで、ＰＭＯＳトランジス
タ９２，９３，９５がオフ、ＮＭＯＳトランジスタ９
４，９６がオンになっている。この状態において、ま
ず、時刻ｔ1にて信号Ｓ11が立ち下がりＰＭＯＳトラン
ジスタ９２がオンすると共にＮＭＯＳトランジスタ９４
がオフする。これにより高インピーダンスの状態でコモ
ン電極側から液晶９１への充電が開始され、図１２の
(d)に示すようにコモン出力の電圧が立ち上がる。そし
て、所定時間経過した時刻ｔ2にて信号Ｓ12が立ち下が
ると、ＰＭＯＳトランジスタ９３がオンする。これによ
り今度は低インピーダンスでさらに急速に充電し、やが
てコモン電極９１ｃは電圧ＶＯで一定になる。このと
き、セグメント電極９１ｓにはプラス方向の誘導電圧が
発生するがセグメント電極９１ｓは０Ｖにあるのでこの
誘導電圧は回路には支障はない。
【０１０１】その後、時刻ｔ3にて信号Ｓ11、Ｓ12が立
ち上がり、信号Ｓ13が立ち下がると、ＰＭＯＳトランジ
スタ９２，９３及びＮＭＯＳトランジスタ９６がオフす
ると共にＮＭＯＳトランジスタ９４及びＰＭＯＳトラン
ジスタ９５がオンする。これにより、図１２の(d)及び
(e)に示すように液晶９１はコモン電極側から放電を開
始すると共にセグメント電極側から充電が開始される。
そして、やがてセグメント電極９１ｓは電圧ＶＯで一定
になる。
【０１０２】その後、時刻ｔ4にて先ず信号Ｓ11が立ち
下がりＰＭＯＳトランジスタ９２がオンすると共にＮＭ
ＯＳトランジスタ９４がオフする。これにより高インピ
ーダンスの状態でコモン電極側から液晶９１への放電が
開始され、図１２の(d)に示すようにコモン出力の電圧
が立ち上がる。そして、所定時間経過した時刻ｔ5にて
信号Ｓ12が立ち下がると、ＰＭＯＳトランジスタ９３が
オンする。これにより今度は低インピーダンスでさらに
急速に放電し、やがてコモン電極９１ｃは電圧ＶＯで一
定になる。このとき、セグメント電極９１ｓにはプラス
方向の誘導電圧Ｖｕｐが発生する。
【０１０３】このときセグメント電極９１ｓの電位はＶ
Ｏになっているのでこの誘導電圧Ｖｕｐは電位ＶＯに加
算される。しかし、このときの充電は最初は高インピー
ダンスで行われ、その後に低インピーダンスで行われる
ので、誘導電圧Ｖｕｐは２回発生するがそのピーク値は
低く抑えられる。
【０１０４】その後、時刻ｔ6にて全ての信号Ｓ11、Ｓ1
2、Ｓ13が立ち上がり初期状態に戻る。このように、容
量性素子として液晶を使用したものにおいても電極に発
生する誘導電圧のピーク値を低く抑えることができ、こ
れにより決められたＰＭＯＳの基板電位ＶＣＣに対して
駆動電圧ＶＯを高く設定することが可能となって駆動電
圧の設定範囲を拡大でき、また、信頼性も向上できる。
【０１０５】なお、この実施の形態においてもコモン電
極側に接続しているＰＭＯＳトランジスタを１個とし、
そのトランジスタのゲート電圧を制御して高インピーダ
ンスから低インピーダンスへの切り換えを行ってもよ
い。
【０１０６】なお、前述した各実施の形態では圧電素子
や液晶の充電時や放電時における駆動回路のインピーダ
ンスを高インピーダンスと低インピーダンスの２段階に
切り換える場合について述べたが必ずしもこれに限定す
るものではなく、駆動回路のインピーダンスを高インピ
ーダンスから低インピーダンスへ３段階以上切り換える
ようにしてもよい。このようにすれば充電時及び放電時
に発生する跳ね上がり電圧Ｖｕｐの回数を増やしてその
ピーク値をより小さく抑えることが可能になる。
【０１０７】
【発明の効果】請求項１及び２記載の発明によれば、容
量性素子の充、放電時に電極に発生する誘導電圧のピー
ク値を低く抑えることができ、これにより駆動電圧を高
く設定することが可能となり設定範囲を拡大できる容量
性素子の駆動方法を提供できる。また、請求項３乃至５
記載の発明によれば、容量性素子の充、放電時に電極に
発生する誘導電圧のピーク値を低く抑えることができ、
これにより駆動電圧をより高く設定することが可能とな
り設定範囲を拡大できる容量性素子の駆動装置を提供で
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路構成図。
【図２】同実施の形態で使用するカイザー方式のインク
ジェットヘッドの構成及びその動作を説明するための断
面図。
【図３】同実施の形態におけるＭＯＳトランジスタの動
作タイミング、各出力端子に発生する電圧波形及び圧電
素子の両電極間の駆動波形を示す図。
【図４】本発明の第２の実施の形態を示す回路構成図。
【図５】本発明の第３の実施の形態を示す回路構成図。
【図６】同実施の形態における駆動信号、ＭＯＳトラン
ジスタのゲートバイアス、各出力端子に発生する電圧波
形及び圧電素子の電極間駆動波形を示す図。
【図７】駆動電圧ＶＡＡを２０Ｖに設定したときのこの
実施の形態と従来例との誘導電圧Ｖｕｐのレベルを比較
したグラフ。
【図８】駆動電圧ＶＡＡを２３Ｖに設定したときのこの
実施の形態と従来例との誘導電圧Ｖｕｐのレベルを比較
したグラフ。
【図９】本発明の第４の実施の形態を示す回路構成図。
【図１０】同実施の形態におけるバイポーラトランジス
タを駆動する信号、各出力端子に発生する電圧波形及び
圧電素子の電極間駆動波形を示す図。
【図１１】本発明の第５の実施の形態を示す回路構成
図。
【図１２】同実施の形態におけるＭＯＳトランジスタを
駆動する信号、各出力電圧波形及び液晶の電極間駆動波
形を示す図。
【図１３】従来例を示す回路構成図。
【図１４】同従来例の動作を説明するための波形図。
【図１５】従来例をＭＯＳトランジスタを使用して構成
した例を示す回路構成図。
【図１６】図１５におけるＭＯＳトランジスタの動作タ
イミング、各出力端子に発生する電圧波形及び圧電素子
の電極間駆動波形を示す図。
【符号の説明】
３１，４４…高インピーダンスのＰＭＯＳトランジスタ ３２，４５…低インピーダンスのＰＭＯＳトランジスタ ３３，３４，４６，４７…ＮＭＯＳトランジスタ ３５，４８…ロジック回路 ５７…圧電素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 41/09 Ｈ０１Ｌ 41/08 Ｋ ５Ｊ０５６ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ａ 19/0175 19/00 １０１Ｆ // Ｂ４１Ｊ 2/045 Ｂ４１Ｊ 3/04 １０３Ａ 2/055 (72)発明者 小野 俊一 静岡県三島市南町６番78号 東芝テック株 式会社三島事業所内 Ｆターム(参考） 2C057 AF03 AF51 AR03 AR16 BA05 BA14 2H093 NA01 NC09 NC11 NC33 NC35 NC90 ND38 ND40 NG12 NG20 5C006 AC01 AC24 BC03 BC11 BF26 FA46 5C080 AA10 DD12 FF08 JJ02 JJ03 JJ04 JJ05 JJ06 5J055 AX08 AX54 AX66 BX16 CX12 DX03 DX22 DX56 DX72 DX83 EX06 EX07 EY01 EY12 EY17 EY21 EY30 EZ07 EZ62 FX12 FX17 FX35 GX01 GX04 GX06 GX07 5J056 AA05 BB12 DD00 DD02 DD13 DD25 DD28 DD51 DD55 EE13 FF10 GG12 KK01

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 容量性素子の静電容量の両極を駆動制御
    してその容量性素子を充、放電動作する場合に、充電時
    には、電極電位を変化させる側の回路を最初は高インピ
    ーダンスにして充電し、その後その回路のインピーダン
    スが段階的に低インピーダンスとなるように切り換えて
    充電し、放電時には、電極電位を変化させる側の回路を
    最初は高インピーダンスにして放電し、その後その回路
    のインピーダンスが段階的に低インピーダンスとなるよ
    うに切り換えて放電することを特徴とする容量性素子の
    駆動方法。
  2. 【請求項２】 充電時においては、高インピーダンスで
    充電を開始する時に電極電位を変化させる側の電極とは
    反対の電極に発生するピーク電圧と、その後段階的に切
    り換えて低インピーダンスで充電を開始する時に電極電
    位を変化させる側の電極とは反対の電極に発生するピー
    ク電圧との値が等しくなるようにインピーダンスの切り
    換えタイミングを設定し、また、放電時においては、高
    インピーダンスで放電を開始する時に電極電位を変化さ
    せる側の電極とは反対の電極に発生するピーク電圧と、
    その後段階的に切り換えて低インピーダンスで放電を開
    始する時に電極電位を変化させる側の電極とは反対の電
    極に発生するピーク電圧との値が等しくなるようにイン
    ピーダンスの切り換えタイミングを設定したことを特徴
    とする請求項１記載の容量性素子の駆動方法。
  3. 【請求項３】 複数のスイッチ素子を有し、出力を容量
    性素子の一方の電極に印加する第１の駆動回路と、複数
    のスイッチ素子を有し、出力を前記容量性素子の他方の
    電極に印加する第２の駆動回路とからなり、 前記各駆動回路の出力を制御して前記容量性素子を充電
    及び放電して駆動する際、電極電位を変化させる側の駆
    動回路のオンさせるスイッチ素子の数を異ならしめるこ
    とにより、先ず、高インピーダンスで充電及び放電動作
    を行い、その後段階的に低インピーダンスで充電及び放
    電動作を行うことを特徴とする容量性素子の駆動装置。
  4. 【請求項４】 ＭＯＳトランジスタとこのトランジスタ
    のゲート電圧を制御する制御回路を有し、出力を容量性
    素子の静電容量の一方の電極に印加する第１の駆動回路
    と、ＭＯＳトランジスタとこのトランジスタのゲート電
    圧を制御する制御回路を有し、出力を前記容量性素子の
    静電容量の他方の電極に印加する第２の駆動回路とから
    なり、 前記各駆動回路の出力を制御して前記容量性素子を充電
    及び放電して駆動し、電極電位を変化させる側の駆動回
    路におけるＭＯＳトランジスタが高インピーダンスでオ
    ン動作するようにその駆動回路の制御回路によりそのト
    ランジスタのゲート電圧を制御し、その後そのＭＯＳト
    ランジスタが段階的に低インピーダンスでオン動作する
    ようにその制御回路によりそのトランジスタのゲート電
    圧を制御することを特徴とする容量性素子の駆動装置。
  5. 【請求項５】 バイポーラトランジスタ及び抵抗を有
    し、出力を容量性素子の静電容量の一方の電極に印加す
    る第１の駆動回路と、バイポーラトランジスタ及び抵抗
    を有し、出力を前記容量性素子の静電容量の他方の電極
    に印加する第２の駆動回路とからなり、 前記トランジスタをオン、オフ駆動して前記各駆動回路
    の出力を制御して前記容量性素子を充電及び放電駆動
    し、電極電位を変化させる側の駆動回路のインピーダン
    スを先ず高インピーダンスにしその後段階的に低インピ
    ーダンスにすることを特徴とする容量性素子の駆動装
    置。
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