JP2002344301A

JP2002344301A - 半導体出力回路

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Publication number: JP2002344301A
Application number: JP2001145938A
Authority: JP
Inventors: Yusuke Otomo; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2001-05-16
Filing date: 2001-05-16
Publication date: 2002-11-29
Anticipated expiration: 2021-05-16
Also published as: JP3717109B2

Abstract

(57)【要約】【課題】高電位電源ＶｄｄＯの電圧に対して、低電位
電源Ｖｄｄの電圧が極めて低い場合でも、良好なデュー
ティ比を持ち、高速な信号を出力することができる半導
体出力回路を提供する。【解決手段】反転信号生成回路が生成する正転信号と
反転信号とを入力する第１のレベル変換回路と、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとが縦列接続さ
れている出力段回路とを具備し、出力段回路を構成する
トランジスタのうちで、電源に接続されているＰＭＯＳ
トランジスタのゲートに上記第１のレベル変換回路の出
力端子が接続され、反転信号生成回路が生成する正転信
号と反転信号とを第２のレベル変換回路がレベル変換
し、出力段回路を構成するトランジスタのうちで、最下
段ＮＭＯＳトランジスタのゲートに、上記第２のレベル
変換回路の出力端子が接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ出力段回
路に係り、特に、チップ内部回路が、チップの出力信号
電圧レベルに比較して、非常に低い電源電圧で動作して
も、高速である半導体出力回路に関する。

【０００２】

【従来の技術】図４は、従来の半導体出力回路ＳＣ１１
を示す回路図である。

【０００３】従来の半導体出力回路ＳＣ１１は、駆動回
路１０と、反転信号生成回路２０と、レベル変換回路３
０と、出力段回路４０とによって構成されている。

【０００４】（参考文献：A Fully Depleted CMOS/SIMO
X LSI Scheme Using a LVTTL-Compatible and Over-１
０00-VESD-Hardness I/O Circuit for Reduction in Ac
tiveand Static Power Consumption, Yusuke Ohtomo e
t.al., IEICE Trans. Electron. VOL.E80-C, p.458 Fi
g. 5, March 1997）。

【０００５】駆動回路１０の入力端子が、従来の半導体
出力回路ＳＣ１１の入力端子である。駆動回路１０の出
力端子は、反転信号生成回路２０の入力端子に接続され
ている。反転信号生成回路２０の正転出力端子は、レベ
ル変換回路３０の第１の入力端子に接続され、反転信号
生成回路２０の反転出力端子は、レベル変換回路３０の
第２の入力端子と、出力段回路４０の最下位に位置する
ＮＭＯＳトランジスタのゲートとに接続されている。

【０００６】レベル変換回路３０の出力端子は、出力段
回路４０の最上部に位置するＰＭＯＳトランジスタのゲ
ートに接続されている。出力段回路４０の出力端子が、
従来の半導体出力回路ＳＣ１１の出力端子である。

【０００７】また、従来の半導体出力回路ＳＣ１１は、
低電位電源Ｖｄｄと高電位電源ＶｄｄＯとを使用する。

【０００８】駆動回路１０と反転信号発生回路２０との
電源は、低電位電源Ｖｄｄに接続され、グランド端子は
それぞれ、従来の半導体出力回路ＳＣ１１のグランド端
子に接続されている。レベル変換回路３０の電源端子
は、高電位電源ＶｄｄＯに接続され、レベル固定端子
は、低電位電源Ｖｄｄに接続され、グランド端子は、従
来の半導体出力回路ＳＣ１１のグランド端子に接続され
ている。

【０００９】出力段回路４０の電源端子は、高電位電源
ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖ
ｄｄに接続され、グランド端子は、従来の半導体出力回
路ＳＣ１１のグランド端子に接続されている。

【００１０】次に、従来の半導体出力回路ＳＣ１１の動
作について説明する。

【００１１】従来の半導体出力回路ＳＣ１１は、低電位
電源Ｖｄｄ（たとえば１．８Ｖ）で動作する内部回路の
信号、すなわちハイレベルが低電位電源Ｖｄｄ（たとえ
ば１．８Ｖ）であり、ローレベルが０Ｖである信号を、
ハイレベルが高電位電源ＶｄｄＯ（たとえば３．３Ｖ）
であり、ローレベルが０Ｖである大振幅信号に増幅し、
出力する回路である。内部回路の小振幅信号は、駆動回
路１０を介して、反転信号生成回路２０によって、正転
信号と反転信号とが生成される。

【００１２】これらの信号は、レベル変換回路３０の差
動ＮＭＯＳトランジスタのゲートにそれぞれ、入力され
る。レベル変換回路３０は、ハイレベルが低電位電源Ｖ
ｄｄであり、ローレベルが０Ｖである信号を、ハイレベ
ルが高電位電源ＶｄｄＯであり、ローレベルが低電位電
源Ｖｄｄである信号に変換する。

【００１３】レベル変換回路３０の差動ＮＭＯＳトラン
ジスタのドレインは、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとが縦列接続されている縦列接続回路にお
けるＮＭＯＳトランジスタのソースに接続され、上記縦
列接続回路におけるＮＭＯＳトランジスタのゲートとＰ
ＭＯＳトランジスタのゲートとに、低電位電源Ｖｄｄが
印加されている。

【００１４】これによって、レベル変換回路３０を構成
するトランジスタのソース／ドレイン間に印加される電
圧を、分割し、低減する。上記縦列接続されているＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとにおけるＰ
ＭＯＳトランジスタのソースには、クロスカップル接続
されているＰＭＯＳトランジスタのドレインが接続され
ている。クロスカップルしたＰＭＯＳトランジスタのソ
ースは、電源高電位電源ＶｄｄＯに接続されている。

【００１５】クロスカップルしたＰＭＯＳトランジスタ
が完全にＯＮすると、出力端子のハイレベルが高電位電
源ＶｄｄＯになり、クロスカップルしたＰＭＯＳトラン
ジスタがオフ近くになると、駆動ＮＭＯＳトランジスタ
の駆動力で決まるローレベル（低電位電源Ｖｄｄに設
計）が出力される。

【００１６】出力段回路４０では、最上段のＰＭＯＳト
ランジスタと最下段のＮＭＯＳトランジスタとが出力端
子Ｙを駆動する。出力段回路４０において、ゲートが低
電位電源Ｖｄｄに接続されているＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとは、各ソースを低電位電源Ｖ
ｄｄ＋Ｖｔｈ（Ｖｔｈはトランジスタの閾値）の電位に
クランプし、したがって、縦列接続されているトランジ
スタのソース／ドレイン間に印加される電圧を分割し、
低減する。

【００１７】これによって、出力段回路４０を構成する
トランジスタのソース／ドレイン耐圧が、電源高電位電
源ＶｄｄＯの電圧よりも低い場合でも、出力段回路４０
とレベル変換回路３０内のトランジスタヘの印加電圧を
低減しながら、ハイレベルが高電位電源ＶｄｄＯである
信号を出力する。

【００１８】

【発明が解決しようとする課題】ところで、従来の半導
体出力回路ＳＣ１１では、たとえば高電位電源ＶｄｄＯ
の電圧を３.３Ｖとし、低電位電源Ｖｄｄの電圧を１．
０Ｖ以下に低下させて使用する場合、出力段回路４０の
電流駆動力が著しく低下し、信号のデューティ比が悪く
なるという問題があり、しかも、高速な信号を出力でき
なくなるという問題がある。

【００１９】図５は、従来の半導体出力回路ＳＣ１１に
おいて、出力段回路４０のＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタとの駆動電流を、内部電源低電位電源
Ｖｄｄの電圧をパラメータとして示す図である。

【００２０】従来の半導体出力回路ＳＣ１１では、内部
回路の低電位電源Ｖｄｄが低いときに、ＮＭＯＳトラン
ジスタ側の電流駆動力が著しく低下することが、図５を
見れば、理解できる。

【００２１】つまり、内部電源低電位電源Ｖｄｄの電圧
が１．０Ｖ未満になると、ＮＭＯＳトランジスタの電流
駆動力が、ＰＭＯＳトランジスタの電流駆動力の５分の
１以下になる。これによって、出力信号の立ち上がり遷
移時間に対して、降下遷移時間が約５倍に増大し、出力
信号のデューティ比が著しく大きくなる。そして、増大
した降下遷移時間によって、高速の信号を出力できなく
なる。

【００２２】これを補償する方法として、ＮＭＯＳトラ
ンジスタのトランジスタチャネル幅を５倍以上に拡大す
る方法がある。

【００２３】しかし、出力段回路４０の面積が大幅に増
大するという新たな問題が生じる。また、低電位電源Ｖ
ｄｄの電圧をさらに低下させ、０．５Ｖ付近まで低下さ
せて使用すると、ＮＭＯＳトランジスタの電流駆動力
が、ＰＭＯＳトランジスタの電流駆動力の７０分の１に
なり、チャネル幅を増加しても、現実的な面積では対処
不可能になる。

【００２４】つまり、従来の半導体出力回路ＳＣ１１
は、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖ
ｄｄの電圧が極めて低い場合には、出力段回路４０の電
流駆動力が著しく低下し、信号のデューティ比が悪くな
り、しかも、高速な信号を出力できないという問題があ
る。

【００２５】本発明は、高電位電源ＶｄｄＯの電圧に対
して、低電位電源Ｖｄｄの電圧が極めて低い場合でも、
良好なデューティ比を持ち、高速な信号を出力すること
ができる半導体出力回路を提供することを目的とするも
のである。

【００２６】

【課題を解決するための手段】本発明は、駆動回路と、
駆動回路の出力信号を反転する反転信号生成回路と、上
記反転信号生成回路が生成する正転信号と反転信号とを
入力する第１のレベル変換回路と、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとが縦列接続されている出力
段回路とを具備し、上記出力段回路を構成するトランジ
スタのうちで、電源に接続されているＰＭＯＳトランジ
スタのゲートに上記第１のレベル変換回路の出力端子が
接続されている半導体出力回路において、上記反転信号
生成回路が生成する正転信号と反転信号とを入力する第
２のレベル変換回路を有し、上記出力段回路を構成する
トランジスタのうちで、最下段ＮＭＯＳトランジスタの
ゲートに、上記第２のレベル変換回路の出力端子が接続
されている半導体出力回路である。

【００２７】また、本発明は、上記第１のレベル変換回
路の第２の出力端子に入力端子が接続されている第３の
レベル変換回路を有し、上記出力段回路を構成するトラ
ンジスタのうちで、上記半導体出力回路の出力端子に接
続されているＰＭＯＳトランジスタのゲートに、上記第
３のレベル変換回路の出力端子が接続されている半導体
出力回路である。

【００２８】さらに、本発明は、上記第１のレベル変換
回路の第２の出力端子に入力端子が接続されている第３
のレベル変換回路を有し、上記出力段回路を構成するト
ランジスタのうちで、上記半導体出力回路の出力端子に
接続されているＮＭＯＳトランジスタのゲートに、上記
第３のレベル変換回路の出力端子が接続されている半導
体出力回路である。

【００２９】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である半導体出力回路ＳＣ１を示す回路図で
ある。

【００３０】半導体出力回路ＳＣ１は、駆動回路１０
と、反転信号生成回路５０と、第１のレベル変換回路６
１と、第２のレベル変換回路６２と、出力段回路４０と
を有する。

【００３１】駆動回路１０の入力端子は、半導体出力回
路ＳＣ１の入力端子である。駆動回路１０の出力端子
は、反転信号生成回路５０の入力端子に接続されてい
る。

【００３２】反転信号生成回路５０の正転出力端子は、
第１のレベル変換回路６１の第１の入力端子と、第２の
レベル変換回路６２の第１の入力端子とに接続され、反
転出力端子は、第１のレベル変換回路６１の第２の入力
端子と、第２のレベル変換回路６２の第２の入力端子と
に接続されている。

【００３３】第１のレベル変換回路６１の出力端子は、
出力段回路４０の最上部に位置するＰＭＯＳトランジス
タのゲートに接続されている。第２のレベル変換回路６
２の出力端子は、出力段回路４０の最下部に位置するＮ
ＭＯＳトランジスタのゲートに接続されている。

【００３４】出力段回路４０の出力端子は、半導体出力
回路ＳＣ１の出力端子である。

【００３５】また、半導体出力回路ＳＣ１では、低電位
電源Ｖｄｄと高電位電源ＶｄｄＯとを使用する。駆動回
路１０と反転信号発生回路５０との電源は、低電位電源
Ｖｄｄに接続され、グランド端子はそれぞれ、半導体出
力回路ＳＣ１のグランド端子に接続されている。第１の
レベル変換回路６１と第２のレベル変換回路６２との電
源端子は、高電位電源ＶｄｄＯに接続され、レベル固定
端子は、低電位電源Ｖｄｄに接続され、グランド端子
は、半導体出力回路ＳＣ１のグランド端子に接続されて
いる。

【００３６】出力段回路４０の電源端子は、高電位電源
ＶｄｄＯに接続され、レベル固定端子は、低電位電源Ｖ
ｄｄに接続され、グランド端子は、半導体出力回路ＳＣ
１のグランド端子に接続されている。ただし、レベル固
定端子に与える電圧は、低電位電源Ｖｄｄの電圧に限ら
ず、トランジスタの耐圧に応じて、高電位電源ＶｄｄＯ
から生成し、低電位電源Ｖｄｄよりも高い電圧を与える
こともあり得る。

【００３７】次に、半導体出力回路ＳＣ１の動作につい
て説明する。

【００３８】半導体出力回路ＳＣ１は、低電位電源Ｖｄ
ｄ（たとえば０．５Ｖ）で動作する内部回路の信号、す
なわちハイレベル低電位電源Ｖｄｄ（たとえば０．５
Ｖ）、ローレベル０Ｖの信号を、ハイレベルが高電位電
源ＶｄｄＯ（たとえば３．３Ｖ）であり、ローレベルが
０Ｖである大振幅信号に増幅し、出力する回路である。

【００３９】内部回路の小振幅信号は、駆動回路１０を
介して、反転信号生成回路５０に入力され、反転信号生
成回路５０が、正転信号と反転信号とを生成する。

【００４０】これら生成された正転信号、反転信号は、
第１のレベル変換回路６１の差動ＮＭＯＳトランジスタ
のゲートと、第２のレベル変換回路６２の差動ＮＭＯＳ
トランジスタのゲートとに、それぞれ印加されている。

【００４１】ハイレベルが低電位電源Ｖｄｄであり、ロ
ーレベルが０Ｖである信号を、第１のレベル変換回路６
１が、ハイレベルが高電位電源ＶｄｄＯであり、ローレ
ベルが低電位電源Ｖｄｄである信号に変換する。第１の
レベル変換回路６１の差動ＮＭＯＳトランジスタのドレ
インは、縦列接続されているＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとのうちのＮＭＯＳトランジスタの
ソースに接続され、縦列接続されているＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとの各ゲートには、低電
位電源Ｖｄｄ（または低電位電源Ｖｄｄと高電位電源Ｖ
ｄｄＯとの中間の電圧）が印加される。

【００４２】これによって、レベル変換回路６１、６２
を構成するトランジスタのソース／ドレイン間に印加さ
れる電圧を分割し、低減する。

【００４３】縦列接続されているＮＭＯＳトランジスタ
とＰＭＯＳトランジスタとのうちのＰＭＯＳトランジス
タのソースには、クロスカップル接続したＰＭＯＳトラ
ンジスタのドレインが接続されている。クロスカップル
したＰＭＯＳトランジスタのソースは、電源高電位電源
ＶｄｄＯに接続されている。

【００４４】クロスカップルしたＰＭＯＳトランジスタ
が完全にＯＮすると、出力端子のハイレベルが高電位電
源ＶｄｄＯになり、逆に、クロスカップルしたＰＭＯＳ
トランジスタがオフ近くになると、駆動ＮＭＯＳトラン
ジスタの駆動力で決まるローレベル（低電位電源Ｖｄｄ
に設計）が出力される。

【００４５】一方、第２のレベル変換回路６２は、第１
のレベル変換回路６１における上記動作と同様の動作を
行うが、第２のレベル変換回路６２は、出力信号の取り
出しノードが異なるので、その出力信号レベルが異な
る。すなわち、差動ＮＭＯＳトランジスタの出力ノード
側のＮＭＯＳトランジスタがオンすると、０Ｖであるロ
ーレベルを出力し、そのＮＭＯＳトランジスタがオフす
ると、ドレインに縦列接続されているＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとの大きさによって決まる
低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間電位で
あるハイレベルを出力する。

【００４６】出力段回路４０では、最上段のＰＭＯＳト
ランジスタと最下段のＮＭＯＳトランジスタとが、出力
端子Ｙを駆動する。ゲートが低電位電源Ｖｄｄ（または
低電位電源Ｖｄｄと高電位電源ＶｄｄＯとの中間の電
圧）に接続されているＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとは、各ソースを低電位電源Ｖｄｄ＋Ｖｔ
ｈ（Ｖｔｈはトランジスタの閾値）の電位にクランプ
し、縦列接続されているトランジスタのソース／ドレイ
ン間に印加される電圧を分割し、低減する。

【００４７】これによって、出力段回路４０を構成する
トランジスタのソース／ドレイン耐圧が、電源高電位電
源ＶｄｄＯの電圧よりも低い場合でも、出力段回路４０
と第１のレベル変換回路６１とにおけるトランジスタヘ
の印加電圧を低減しながら、ハイレベルが高電位電源Ｖ
ｄｄＯである信号を出力する。

【００４８】すなわち、半導体出力回路ＳＣ１は、駆動
回路と、上記駆動回路の出力信号を反転する反転信号生
成回路と、上記反転信号生成回路が生成する正転信号と
反転信号とを入力する第１のレベル変換回路と、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとが縦列接続さ
れている出力段回路とを具備し、上記出力段回路を構成
するトランジスタのうちで、電源に接続されているＰＭ
ＯＳトランジスタのゲートに上記第１のレベル変換回路
の出力端子が接続されている半導体出力回路において、
上記反転信号生成回路が生成する正転信号と反転信号と
を入力する第２のレベル変換回路を有し、上記出力段回
路を構成するトランジスタのうちで、最下段ＮＭＯＳト
ランジスタのゲートに、上記第２のレベル変換回路の出
力端子が接続されている半導体出力回路の例である。

【００４９】図２は、上記実施例において、出力段回路
４０を構成する全トランジスタについて、ソース／ドレ
イン、ゲート／ソース、ドレイン／ゲート間に印加され
る電圧が、トランジスタの耐圧Ｖｂ未満になる条件をま
とめた図である。

【００５０】出力段回路４０の出力電圧が０Ｖであると
きには、２段のＰＭＯＳトランジスタに高電位電源Ｖｄ
ｄＯ（＝３．３Ｖ）が印加される。出力端子に接続され
ているＰＭＯＳトランジスタのゲートには、次の（１）
式で制限される低電位電源Ｖｄｄｃを印加する必要があ
る。

【００５１】３．３−Ｖｂ＜低電位電源Ｖｄｄｃ＜Ｖｂ …式（１）このときに、出力端子Ｙから電流を引くＮＭＯＳトラン
ジスタのゲート電位Ｖａｎ１とＶａｎ２とは、耐圧Ｖｂ
よりも小さい値であり、しかも、できる限り大きな値を
取ることがＮＭＯＳトランジスタにおいて、高い電流駆
動力を得る上で重要である。

【００５２】一方、出力段回路４０の出力電圧が、高電
位電源ＶｄｄＯ（＝３．３Ｖ）であるときには、２段の
ＮＭＯＳトランジスタに、高電位電源ＶｄｄＯ（＝３．
３Ｖ）が印加される。出力端子Ｙに接続されているＮＭ
ＯＳトランジスタのゲートには、やはり、上記式（１）
で制限される低電位電源Ｖｄｄｃを与え、各ＮＭＯＳト
ランジスタに印加される電圧を、耐圧Ｖｂ未満に低減す
る。

【００５３】そして、このときに、出力端子Ｙに電流を
流すＰＭＯＳトランジスタのゲート電位Ｖａｐ１とＶａ
ｐ２とは、高電位電源ＶｄｄＯ−Ｖａｐ１と高電位電源
ＶｄｄＯ−Ｖａｐ２とが、耐圧Ｖｂよりも小さい値であ
り、しかも、ゲート電位Ｖａｐ１とＶａｐ２とは、でき
る限り、小さな値を取ることが、ＰＭＯＳトランジスタ
において高い電流駆動力を得る上で重要である。

【００５４】第２のレベル変換回路６２は、ゲート電位
Ｖａｎ１が、耐圧Ｖｂよりも小さい値であり、しかも、
できる限り大きな電圧を印加することを可能とする。従
来例においては、ＮＭＯＳトランジスタのゲート電位
は、低電位電源Ｖｄｄに制限され、低電位電源Ｖｄｄが
０．５Ｖ等の非常に低い電圧である場合には、ＮＭＯＳ
トランジスタの駆動力が著しく低下するのに対して、上
記第１の実施例では、第２のレベル変換回路６２によっ
て、出力段回路４０のＮＭＯＳトランジスタの駆動力を
高めることができる。たとえば、第２のレベル変換回路
６２の出力信号ハイレベルを１０Ｖに設定すると、出力
段回路４０のＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとの電流駆動力を（ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタのチャネル幅の調整も加えて）同等にす
ることが可能である。

【００５５】つまり、半導体出力回路ＳＣ１によれば、
出力段回路４０のＮＭＯＳトランジスタのゲートに高い
電圧を印加することができ、内部回路の低電位電源Ｖｄ
ｄが０．５Ｖ等の非常に低い電圧の場合でも、出力段回
路４０のＮＭＯＳトランジスタの駆動力を高めることが
できる。これによって、出力段回路４０のＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタとの電流駆動力を同等
にすることが可能になり、出力信号のデューティ比が５
０％に近くなり、また、高速な信号を出力することがで
きる。

【００５６】図３は、本発明の第２の実施例である半導
体出力回路ＳＣ２を示す図である。

【００５７】半導体出力回路ＳＣ２は、基本的には、半
導体出力回路ＳＣ１と同じであり、半導体出力回路ＳＣ
１において、第３のレベル変換回路６３が付加されてい
る点が、半導体出力回路ＳＣ１とは異なる。

【００５８】つまり、半導体出力回路ＳＣ２は、駆動回
路１０と、反転信号生成回路５０と、第１のレベル変換
回路６１と、第２のレベル変換回路６２と、第３のレベ
ル変換回路６３と、出力段回路４０とを有する。

【００５９】次に、半導体出力回路ＳＣ２について、半
導体出力回路ＳＣ１と異なる部分を説明する。

【００６０】半導体出力回路ＳＣ２において、第３のレ
ベル変換回路６３の入力端子が、第１のレベル変換回路
６１の第２の出力端子に接続され、出力段回路４０にお
ける出力端子Ｙにドレインが接続されているＰＭＯＳト
ランジスタのゲートに、第３のレベル変換回路６３の出
力端子が、接続されている。そして、第３のレベル変換
回路６３の第１の電源端子が、低電位電源Ｖｄｄに接続
され、第３のレベル変換回路６３の第２の電源端子が、
高電位電源ＶｄｄＯに接続されている。グランド端子
は、それぞれ、半導体出力回路ＳＣ２のグランド端子に
接続されている。

【００６１】次に、半導体出力回路ＳＣ２の動作につい
て説明する。

【００６２】半導体出力回路ＳＣ２における駆動回路１
０と、反転信号生成回路５０と、第１のレベル変換回路
６１と、第２のレベル変換回路６２との動作は、半導体
出力回路ＳＣ１におけるそれらの動作と同様であるの
で、その説明を省略する。

【００６３】第３のレベル変換回路６３は、第１のレベ
ル変換回路６１の第２の出力信号を入力する。この入力
信号は、およそ、ハイレベル低電位電源Ｖｄｄ（たとえ
ば、低電位電源Ｖｄｄは０．５Ｖ）、ローレベル０Ｖの
信号である。また、第３のレベル変換回路６３は、ハイ
レベル低電位電源Ｖｄｄ、ローレベル０Ｖの入力信号
を、ハイレベル３．３Ｖ、ローレベル１．２Ｖに、レベ
ル変換して出力する。

【００６４】第２のレベル変換回路６２が出力段回路４
０のＮＭＯＳトランジスタの駆動力を高めるのに対し
て、第３のレベル変換回路６３は、出力段回路４０にお
いて出力端子Ｙに接続されているＰＭＯＳトランジスタ
の駆動力を高める。

【００６５】半導体出力回路ＳＣ２が、ハイレベルであ
る高電位電源ＶｄｄＯ（＝３．３Ｖ）を出力する際に、
第３のレベル変換回路６３が０Ｖを出力するので、半導
体出力回路ＳＣ１において電圧低電位電源Ｖｄｄに固定
されている場合と比較して、より低い電圧を、出力段回
路４０におけるＰＭＯＳトランジスタのゲートに与える
ことができる。したがって、上記出力段回路４０におけ
るＰＭＯＳトランジスタは、同一のチャネル幅では、よ
り大きな電流駆動力を得る。これによって、半導体出力
回路ＳＣ２では、半導体出力回路ＳＣ１と比較して、よ
り高速な動作が得られる。

【００６６】つまり、半導体出力回路ＳＣ２によれば、
出力段回路４０の出力端子に接続されているＰＭＯＳト
ランジスタのゲートに、低電位電源Ｖｄｄよりも低い電
位を与えることによって、出力段回路４０のＮＭＯＳト
ランジスタの駆動力を強化でき、しかも、ＰＭＯＳトラ
ンジスタの電流駆動力を高めることができ、これによっ
て、半導体出力回路ＳＣ１よりも高速な信号を出力する
ことができる。

【００６７】また、上記実施例において、２段のＰＭＯ
Ｓトランジスタと、２段のＮＭＯＳトランジスタとによ
る縦列接続回路によって、出力段回路４０を構成してい
るが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタと
の耐圧が、高電位電源ＶｄｄＯに比べて高ければ、ＰＭ
ＯＳトランジスタを１段にし、ＮＭＯＳトランジスタを
１段にし、レベル変換回路６１、６２、６３を構成する
ようにしてもよい。

【００６８】すなわち、半導体出力回路ＳＣ２は、半導
体出力回路ＳＣ１において、第１のレベル変換回路の第
２の出力端子に入力端子が接続されている第３のレベル
変換回路を有し、半導体出力回路を構成するトランジス
タのうちで、上記半導体回路の出力端子に接続されてい
るＰＭＯＳトランジスタのゲートに、上記第３のレベル
変換回路の出力端子が接続されている半導体出力回路の
例である。

【００６９】なお、出力段回路４０を構成する残りのＮ
ＭＯＳトランジスタのゲートに、第３のレベル変換回路
６３の出力端子を接続するようにしてもよい。

【００７０】つまり、半導体出力回路ＳＣ１において、
上記第１のレベル変換回路の第２の出力端子に入力端子
が接続されている第３のレベル変換回路を有し、上記半
導体出力回路を構成するトランジスタのうちで、上記半
導体回路の出力端子に接続されているＮＭＯＳトランジ
スタのゲートに、上記第３のレベル変換回路の出力端子
が接続されている半導体出力回路であってもよい。

【００７１】また、上記各実施例において、反転信号生
成回路５０の代わりに、従来例における反転信号生成回
路２０を使用するようにしてもよい。このようにして
も、高電位電源ＶｄｄＯの電圧に対して、低電位電源Ｖ
ｄｄの電圧が極めて低い場合でも、ある程度良好なデュ
ーティ比を持ち、ある程度、高速な信号を出力すること
ができる。

【００７２】上記のように、反転信号生成回路５０の代
わりに、従来例における反転信号生成回路２０を使用し
た場合、反転信号生成回路５０における正転信号と反転
信号との時間差は、変転信号生成回路２０における正転
信号と反転信号との時間差よりも少ないので、上記各実
施例において反転信号生成回路５０を使用した場合の方
が、上記各実施例における出力端子Ｙにおける出力信号
がより高速な信号になる。

【００７３】

【発明の効果】本発明によれば、高電位電源ＶｄｄＯの
電圧に対して、低電位電源Ｖｄｄの電圧が極めて低い場
合でも、良好なデューティ比を持ち、高速な信号を出力
することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例である半導体出力回路Ｓ
Ｃ１を示す回路図である。

【図２】上記実施例において、出力段回路４０を構成す
る全トランジスタについて、ソース／ドレイン、ゲート
／ソース、ドレイン／ゲート間に印加される電圧が、ト
ランジスタの耐圧Ｖｂ未満になる条件をまとめた図であ
る。

【図３】本発明の第２の実施例である半導体出力回路Ｓ
Ｃ２を示す図である。

【図４】従来の半導体出力回路ＳＣ１１を示す回路図で
ある。

【図５】従来の半導体出力回路ＳＣ１１において、出力
段回路４０のＮＭＯＳトランジスタとＰＭＯＳトランジ
スタとの駆動電流を、内部電源低電位電源Ｖｄｄの電圧
をパラメータとして示す図である。

【符号の説明】ＳＣ１、ＳＣ２…半導体出力回路、Ｖｄｄ…低電位電源、ＶｄｄＯ…高電位電源、１０…駆動回路、４０…出力段回路、５０…反転信号生成回路、６１…第１のレベル変換回路、６２…第２のレベル変換回路、６３…第３のレベル変換回路。

Claims

【特許請求の範囲】

【請求項１】入力信号を駆動する駆動回路と、上記駆
動回路の出力信号を反転する反転信号生成回路と、上記
反転信号生成回路が生成する正転信号と反転信号とを入
力する第１のレベル変換回路と、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとが縦列接続されている出力段
回路とを具備し、上記出力段回路を構成するトランジス
タのうちで、電源に接続されているＰＭＯＳトランジス
タのゲートに上記第１のレベル変換回路の出力端子が接
続されている半導体出力回路において、上記反転信号生成回路が生成する正転信号と反転信号と
を入力する第２のレベル変換回路を有し、上記出力段回
路を構成するトランジスタのうちで、最下段ＮＭＯＳト
ランジスタのゲートに、上記第２のレベル変換回路の出
力端子が接続されていることを特徴とする半導体出力回
路。
【請求項２】請求項１において、上記第１のレベル変換回路の第２の出力端子に入力端子
が接続されている第３のレベル変換回路を有し、上記出
力段回路を構成するトランジスタのうちで、上記半導体
出力回路の出力端子に接続されているＰＭＯＳトランジ
スタのゲートに、上記第３のレベル変換回路の出力端子
が接続されていることを特徴とする半導体出力回路。
【請求項３】請求項１において、上記第１のレベル変換回路の第２の出力端子に入力端子
が接続されている第３のレベル変換回路を有し、上記出
力段回路を構成するトランジスタのうちで、上記半導体
出力回路の出力端子に接続されているＮＭＯＳトランジ
スタのゲートに、上記第３のレベル変換回路の出力端子
が接続されていることを特徴とする半導体出力回路。