WO2019097568A1 - 半導体装置 - Google Patents

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和也 上嶋
蒲原　史朗
道雄 恩田
卓 長谷
西野　辰郎
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ルネサスエレクトロニクス株式会社
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the present invention relates to a semiconductor device, and, for example, to a technology effectively applied to a semiconductor device including a field effect transistor formed on an SOI (Silicon On Insulator) substrate.
  • SOI Silicon On Insulator
  • Patent Document 1 JP-A-2009-135140 discloses a high-speed operation of a logic circuit including a first field effect transistor formed on an SOI substrate and a memory circuit including a second field effect transistor formed on an SOI substrate. The technology which makes compatible with the stable operation of is described.
  • Patent Document 2 JP-A-2013-84766 (Patent Document 2) describes a technology related to a semiconductor device in which a first field effect transistor formed in an SOI region and a second field effect transistor formed in a bulk region are mixed. ing.
  • Patent Document 3 describes a technology related to a semiconductor device in which a first field effect transistor formed in an SOI region and a second field effect transistor formed in a bulk region are mixed. ing.
  • Patent Document 4 describes a technique of using a high dielectric constant film as a gate insulating film of a field effect transistor formed on an SOI substrate.
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2012-29155 (Patent Document 5) describes a technique for forming an analog circuit and a digital circuit on an SOI substrate.
  • semiconductor devices include digital circuits, analog circuits, and the like. And as a result of examination of this inventor, when using "SOTB technology" for an analog circuit especially, in order to improve the characteristic of the field effect transistor which comprises an analog circuit, various devices, such as the structure, how to use, etc. It became clear that it was necessary.
  • the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor forming the analog circuit is formed is 2 nm or more and 24 nm or less.
  • the power consumption of the semiconductor device can be reduced while improving the characteristics of the semiconductor device.
  • FIG. 1 It is a figure showing an example of the analog amplification circuit which uses a field effect transistor and a constant current source. It is a figure explaining that the gain (amplification factor) of the analog amplification circuit shown in FIG. 1 is dependent on the saturation characteristic of a field effect transistor. It is a figure explaining that the gain (amplification factor) of the analog amplification circuit shown in FIG. 1 is dependent on the saturation characteristic of a field effect transistor. The figure explaining the mechanism by which deterioration of the saturation characteristic of a field effect transistor does not easily occur when the gate length of the gate electrode is formed on the thick semiconductor layer formed on the buried insulating layer. It is.
  • FIG. 2 is a schematic cross sectional view showing a device structure of the semiconductor device in the first embodiment.
  • FIG. 14C is a graph showing the relationship between drain voltage and drain current when a field effect transistor having a gate length of 60 nm is formed on the SOI substrate of FIG. 14C, wherein the thickness of the semiconductor layer is 12 nm 6 is a graph showing the relationship between drain voltage and drain current when a field effect transistor having a gate length of 60 nm is formed.
  • (A) is a circuit diagram in which a specific voltage to be applied to the analog amplification circuit is entered when driving the analog amplification circuit described in FIG. 1 at a low voltage
  • (b) is a gate electrode of a field effect transistor It is a graph which shows the relationship between the gate length of and the gain in the analog amplification circuit shown to Fig.9 (a).
  • (A) is a circuit diagram in which a specific voltage to be applied to the analog amplifier circuit is entered when the analog amplifier circuit described in FIG. 1 is driven at a higher voltage than the operating condition of FIG. 9 (a)
  • (B) is a graph which shows the relationship between the gate length of the gate electrode of a field effect transistor, and the gain in the analog amplification circuit shown to Fig.10 (a).
  • FIG. 16 is a cross-sectional view showing a device structure of a plurality of field effect transistors in the second embodiment.
  • FIG. 2 is a circuit block diagram showing a circuit configuration of a successive approximation A / D converter.
  • Embodiment 1 ⁇ Utility of SOI technology> From the viewpoint of reducing the manufacturing cost of semiconductor devices, it is desirable to increase the number of semiconductor chips obtained from one semiconductor wafer, and to increase the number of semiconductor chips obtained from one semiconductor wafer. In addition, miniaturization of field effect transistors is being performed. Further, miniaturization of the field effect transistor is required to be able to reduce the drive voltage (drain voltage and gate voltage) of the field effect transistor. Therefore, miniaturization of the field effect transistor leads to the realization of low power consumption of the semiconductor device through reduction of the drive voltage of the field effect transistor.
  • a field effect transistor when a field effect transistor is formed on an SOI substrate including a supporting substrate, a buried insulating layer formed on the supporting substrate, and a semiconductor layer formed on the buried insulating layer, a bulk substrate ( The field effect can be enhanced as compared to the case of forming a field effect transistor on a semiconductor substrate). This is because, in the field effect transistor formed on the SOI substrate, the embedded electric field from the drain is blocked by the buried insulating layer, and the channel formed in the semiconductor layer is controlled only by the gate electric field. This makes it possible to reduce the “short channel effect” in which the on / off ratio is significantly degraded by the drain electric field.
  • the improvement of the controllability of the channel by the gate electric field also means that the gate voltage can be reduced. That is, it means that low power consumption of a semiconductor device including a field effect transistor can be realized.
  • the SOI technology is a useful technology from the viewpoint of reducing the power consumption of the semiconductor device. That is, since the SOI technology is a technology suitable for reducing the drive voltage of the field effect transistor, the miniaturization of the field effect transistor can be promoted by using the SOI technology.
  • the semiconductor device includes a digital circuit and an analog circuit, but as a result of the study of the inventor, in particular, when using the SOI technology for the analog circuit, it is necessary to improve the characteristics of the analog circuit. Since it became clear that a device for improving the characteristics of the field effect transistor constituting the analog circuit is necessary, this point will be described below.
  • FIG. 1 is a diagram showing an example of an analog amplification circuit using a field effect transistor and a constant current source.
  • the analog amplification circuit includes, for example, a constant current source CS formed of a current mirror circuit, and a field effect transistor Q.
  • the constant current source CS and the field effect transistor Q are connected in series between the power supply terminal VDD and the ground terminal VSS. That is, while the drain D of the field effect transistor Q and the constant current source CS are connected, the source S of the field effect transistor Q is connected to the ground terminal VSS.
  • the gate electrode G of the field effect transistor Q functions as the input terminal IT of the analog amplification circuit, and the connection node between the drain D of the field effect transistor Q and the constant current source CS is the output terminal OT of the analog amplification circuit.
  • the gate voltage Vgs is applied to the gate electrode G of the field effect transistor Q, and the drain voltage Vds is applied to the drain D of the field effect transistor Q. Is applied.
  • the field effect transistor is configured to operate in the saturation region.
  • an input voltage ⁇ Vgs is applied to the gate electrode G of the field effect transistor Q which is turned on in this manner.
  • the constant current source CS controls the drain current of the field effect transistor Q to be constant. Specifically, even if the input voltage ⁇ Vgs is applied to the field effect transistor Q, the drain voltage Vds of the field effect transistor Q changes to Vds + ⁇ Vds so that the drain current of the field effect transistor Q becomes constant by the constant current source CS. Do. As a result, the drain voltage (Vds + ⁇ Vds) is output from the output terminal OT of the analog amplifier circuit.
  • the drain voltage (output voltage) output from the output terminal OT changes by ⁇ Vds in accordance with the input voltage ⁇ Vgs input to the input terminal IT.
  • the gain of the analog amplification circuit is improved as the change amount ⁇ Vds of the drain voltage (output voltage) becomes larger than the input voltage ⁇ Vgs.
  • the drain current of the field effect transistor Q is controlled to be constant by the constant current source CS. Be done.
  • the field effect transistor Q changes from the “B” state to the “C” state.
  • the input voltage ⁇ Vgs is applied to the gate electrode of the field effect transistor Q
  • the field effect transistor Q changes from the state of “A” to the state of “C”
  • the drain voltage of the field effect transistor Q will change by ⁇ Vds. That is, in the analog amplification circuit shown in FIG.
  • FIG. 1 shows a characteristic in which the change of the drain current Ids is smaller than the change of the drain voltage Vds in the saturation region of the field effect transistor Q than in FIG. In this case, as can be seen by comparing FIG. 2 with FIG.
  • the saturation characteristic of the field effect transistor Q depends on the saturation characteristic of the field effect transistor Q, and the better the saturation characteristic of the field effect transistor Q, the larger the gain of the analog amplifier circuit shown in FIG. It turns out that From this, it is understood that it is important to improve the saturation characteristics of the field effect transistor Q in the field effect transistor Q used in the analog amplification circuit.
  • the characteristic of the digital circuit is that the field effect transistor is saturated because the switching operation may be performed so as to turn on in the saturation region and turn off in the subthreshold region. Insensitive to the slope of the characteristics.
  • the gain of the analog amplification circuit largely depends on the slope of the saturation characteristic of the field effect transistor Q.
  • the saturation characteristic of the field effect transistor Q corresponds to that of the analog amplification circuit. It has a big influence. Therefore, in the field effect transistor Q used in the analog amplifier circuit, it is important to improve the saturation characteristic of the field effect transistor Q from the viewpoint of improving the characteristic represented by the gain of the analog amplifier circuit.
  • FIG. 4 shows the saturation characteristics of the field effect transistor when the field effect transistor having a long gate length L1 of the gate electrode GE is formed on the thick semiconductor layer SL of thickness T1 formed on the buried insulating layer BOX. It is a figure explaining the mechanism which becomes difficult to produce degradation of. On the left side of FIG.
  • the SOI substrate is composed of a supporting substrate SUB, a buried insulating layer BOX formed on the supporting substrate SUB, and a semiconductor layer (silicon layer, SOI layer) SL formed on the buried insulating layer BOX. It is done.
  • the semiconductor layer SL of the SOI substrate the source region SR of the field effect transistor and the drain region DR of the field effect transistor are formed separately.
  • a semiconductor region sandwiched between the source region SR and the drain region DR serves as a channel formation region CH, and the gate insulating film GOX of the field effect transistor is formed over the channel formation region CH.
  • the gate electrode GE of the field effect transistor is formed over the gate insulating film GOX.
  • the gate length L1 is the length of the gate electrode GE along the direction from one of the source region SR and the drain region DR to the other as shown in FIG.
  • potential barrier V1 is also generated between source region SR and channel formation region CH at the time of off operation of the field effect transistor. Is formed.
  • the gate length of the gate electrode GE of the field effect transistor becomes short due to the miniaturization of the field effect transistor, the short channel effect becomes apparent.
  • to miniaturize the field effect transistor means to reduce the drive voltage (drain voltage and gate voltage) of the field effect transistor by the scaling law.
  • the gate length of the gate electrode GE is shortened, short channel effects become apparent. Therefore, even if the drive voltage (drain voltage or gate voltage) is lowered based on the scaling law, miniaturization is achieved. It becomes difficult to improve the saturation characteristics of the field effect transistor. That is, in a miniaturized field-effect transistor with a short gate length, it is necessary to devise the thickness of the semiconductor layer constituting the SOI substrate in order to improve the saturation characteristic of the field-effect transistor. Below, this point is explained.
  • FIG. 5 shows the saturation when the field effect transistor in which the gate length L2 of the gate electrode GE is short is formed on the thick semiconductor layer SL having a thickness T2 (for example, larger than 25 nm) formed on the buried insulating layer BOX. It is a figure explaining the mechanism which degradation of a characteristic produces.
  • a schematic cross-sectional structure of the field effect transistor is shown.
  • the SOI substrate is composed of a supporting substrate SUB, a buried insulating layer BOX formed on the supporting substrate SUB, and a semiconductor layer (silicon layer, SOI layer) SL formed on the buried insulating layer BOX. It is done.
  • the source region SR of the field effect transistor and the drain region DR of the field effect transistor are formed separately.
  • a semiconductor region sandwiched between the source region SR and the drain region DR serves as a channel formation region CH, and the gate insulating film GOX of the field effect transistor is formed over the channel formation region CH.
  • the gate electrode GE of the field effect transistor is formed over the gate insulating film GOX.
  • the gate length L2 is the length of the gate electrode GE along the direction from one of the source region SR and the drain region DR to the other.
  • potential barrier V1 is also generated between source region SR and channel formation region CH at the time of off operation of the field effect transistor. It is formed.
  • the potential barrier V1 formed between CH and CH is substantially maintained, and that electrons do not flow from the source region SR toward the drain region DR via the channel formation region CH.
  • the driving voltage the drain voltage and the gate voltage
  • the source is caused by the short gate length L2 of the gate electrode GE.
  • the potential barrier formed between the region SR and the channel formation region CH is susceptible to the drain voltage applied to the drain region DR.
  • the field effect transistor in which the gate length L2 of the gate electrode GE is short is formed on the thick semiconductor layer SL having a thickness T2 formed on the buried insulating layer BOX, at a position away from the gate electrode GE
  • the potential barrier formed between the source region SR and the channel formation region CH becomes small as a result of being largely influenced by the drain voltage (short channel effect).
  • the electron potential in the back surface region of the channel formation region CH in contact with the buried insulating layer BOX is higher than the potential of the electrons in the surface region of the channel formation region CH in contact with the gate insulating film GOX. The potential is lowered.
  • FIG. 6 is a view for explaining the mechanism by which the deterioration of the saturation characteristic is less likely to occur when the field effect transistor is formed on the thin semiconductor layer SL of thickness T3 ( ⁇ T2) formed on the buried insulating layer BOX. .
  • T3 thickness
  • FIG. 6 On the left side of FIG. 6, a schematic cross-sectional structure of the field effect transistor is shown.
  • the SOI substrate is composed of a supporting substrate SUB, a buried insulating layer BOX formed on the supporting substrate SUB, and a semiconductor layer (silicon layer, SOI layer) SL formed on the buried insulating layer BOX. It is done.
  • the source region SR of the field effect transistor and the drain region DR of the field effect transistor are formed separately.
  • a semiconductor region sandwiched between the source region SR and the drain region DR serves as a channel formation region CH, and the gate insulating film GOX of the field effect transistor is formed over the channel formation region CH.
  • the gate electrode GE of the field effect transistor is formed over the gate insulating film GOX.
  • a potential barrier V1 is formed between the source region SR and the channel formation region CH when the field effect transistor is off. It is formed.
  • the semiconductor layer SL of the SOI substrate is thin, so that the junction depth of the drain region DR is shallow. Become.
  • the amount of charge in the channel formation region CH controlled by the gate electrode GE becomes large (charge sharing model).
  • the controllability by the gate electrode GE is improved.
  • the controllability by the gate electrode GE is improved even at a position away from the gate electrode GE, and thus the drain voltage applied to the drain region DR The influence of (Vds) is reduced. Therefore, when a field effect transistor is formed on a thin semiconductor layer formed on buried insulating layer BOX, it is formed between source region SR and channel formation region CH at a position away from gate electrode GE. Potential barriers are maintained. As a result, when a field effect transistor having a short gate length L2 of the gate electrode GE is formed on the thin semiconductor layer SL formed on the buried insulating layer BOX, in the saturation region of the field effect transistor, the gate electrode GE is formed. Since the increase of the drain current at the position away from is suppressed, the saturation characteristic of the field effect transistor is improved.
  • the short channel is realized. It is possible to suppress the occurrence of the deterioration of the saturation characteristic of the field effect transistor due to the manifestation of the effect. That is, by devising the thickness of the semiconductor layer constituting the SOI substrate, it is possible to suppress the manifestation of the short channel effect while achieving the miniaturization of the field effect transistor (the reduction of the drive voltage).
  • FIG. 7 is a schematic cross-sectional view showing the device structure of the semiconductor device in the first embodiment.
  • an n-channel field effect transistor formation region R1 and a p-channel field effect transistor formation region R2 are illustrated, and an n-channel field effect transistor Qn is formed in the n-channel field effect transistor formation region R1.
  • the p-channel field effect transistor Qp is formed in the p-channel field effect transistor formation region R2.
  • an element isolation region STI is formed in an SOI substrate including a support substrate SUB, a buried insulating layer BOX, and a semiconductor layer SL, and formation of an n-channel field effect transistor partitioned by the element isolation region STI.
  • An n-channel field effect transistor Qn is formed in the region R1.
  • the n-channel type field effect transistor Qn is formed in the semiconductor region SL of the SOI substrate and the source region SR1 formed in the semiconductor layer SL of the SOI substrate, and is formed at a distance from the source region SR1. And a region DR1.
  • the source region SR1 is formed of an n-type semiconductor region NR and an extension region EX1 which is an n-type semiconductor region having a smaller impurity concentration than the n-type semiconductor region NR.
  • the drain region DR1 is composed of an n-type semiconductor region NR and an extension region EX1 which is an n-type semiconductor region having a smaller impurity concentration than the n-type semiconductor region NR.
  • the n-channel field effect transistor Qn includes a channel formation region CH1 sandwiched between the source region SR1 and the drain region DR1, a gate insulation film GOX1 formed on the channel formation region CH1, and a gate insulation film GOX1. And the formed gate electrode GE1.
  • sidewall spacers SW are formed on the sidewalls on both sides of the gate electrode GE1.
  • a silicide film is formed on the surface of the gate electrode GE1, the surface of the source region SR1, and the surface of the drain region DR1.
  • An interlayer insulating film IL is formed so as to cover the n-channel field effect transistor Qn configured as described above, and a plurality of plugs PLG penetrating the interlayer insulating film IL are formed.
  • One of the plurality of plugs PLG is electrically connected to the source region SR, and the other one of the plurality of plugs PLG is electrically connected to the drain region DR.
  • a p-type well PWL formed of a p-type semiconductor region is formed in the support substrate SUB located under the semiconductor layer SL of the SOI substrate in which the n-channel field effect transistor Qn is formed.
  • An n-type well NWL formed of an n-type semiconductor region is formed in the support substrate SUB of the SOI substrate so as to include PWL.
  • the buried insulating layer BOX and the semiconductor layer SL formed on a part of the p-type well PWL are removed.
  • a portion of the p-type well PWL is electrically connected to the plug PLG penetrating the interlayer insulating film IL formed on the support substrate SUB, and a silicide film is formed on the surface of a portion of the p-type well PWL. Is formed.
  • an element isolation region STI is formed in an SOI substrate including a support substrate SUB, a buried insulating layer BOX, and a semiconductor layer SL, and a p-channel field effect transistor formed by the element isolation region STI is formed.
  • the p-channel field effect transistor Qp is formed in the region R2.
  • the p-channel field effect transistor Qp is formed in the source region SR2 formed in the semiconductor layer SL of the SOI substrate and in the semiconductor layer SL of the SOI substrate, and a drain formed apart from the source region SR2. And a region DR2.
  • the source region SR2 is composed of a p-type semiconductor region PR and an extension region EX2 which is a p-type semiconductor region having a smaller impurity concentration than the p-type semiconductor region PR.
  • the drain region DR2 is composed of a p-type semiconductor region PR and an extension region EX2 which is a p-type semiconductor region having a smaller impurity concentration than the p-type semiconductor region PR.
  • the p-channel field effect transistor Qp is formed on the channel formation region CH2 sandwiched between the source region SR2 and the drain region DR2, the gate insulation film GOX2 formed on the channel formation region CH2, and the gate insulation film GOX2. And the formed gate electrode GE2.
  • sidewall spacers SW are formed on the sidewalls on both sides of the gate electrode GE2.
  • a silicide film is formed on the surface of the gate electrode GE2, the surface of the source region SR2, and the surface of the drain region DR2.
  • An interlayer insulating film IL is formed so as to cover the p-channel field effect transistor Qp configured as described above, and a plurality of plugs PLG penetrating the interlayer insulating film IL are formed.
  • One of the plurality of plugs PLG is electrically connected to the source region SR2, and the other one of the plurality of plugs PLG is electrically connected to the drain region DR2.
  • an n-type well NWL formed of an n-type semiconductor region is formed in the support substrate SUB located under the semiconductor layer SL of the SOI substrate in which the p-channel field effect transistor Qp is formed.
  • the buried insulating layer BOX and the semiconductor layer SL formed on a part of the n-type well NWL are removed.
  • a portion of n-type well NWL is electrically connected to plug PLG penetrating through interlayer insulating film IL formed on support substrate SUB, and a silicide film is formed on the surface of a portion of n-type well NWL. Is formed.
  • the n-channel field effect transistor Qn in the first embodiment is formed in the n-channel field effect transistor formation region R1 of the SOI substrate, and the p-channel field effect transistor formation region of the SOI substrate
  • the p-channel field effect transistor Qp in the first embodiment is formed in R2.
  • the n-channel type field effect transistor Qn including the gate insulating film GOX1, the gate electrode GE1, the channel forming region CH1, the source region SR1, and the drain region DR1 is a component of an analog circuit.
  • This analog circuit includes at least one or more n-channel field effect transistors Qn, and the thickness of the semiconductor layer SL of the SOI substrate is 2 nm or more and 24 nm or less.
  • the gate length of the gate electrode GE1 is 100 nm or less.
  • the absolute value of the difference between the potential applied to the source region SR1 of the n-channel field effect transistor Qn and the potential applied to the drain region DR1 is 0.4 V or more and 1.2 V or less.
  • the condition of the lower limit of 0.4 V or more is determined from the condition of using the field effect transistor in the saturation region, while the condition of the upper limit of 1.2 V or less results in punch-through of the field effect transistor. It is determined from the condition that does not cause.
  • the impurity concentration of the conductive impurity in the channel formation region CH1 of the n-channel field effect transistor Qn is higher than 1 ⁇ 10 17 / cm 3 and not higher than 1 ⁇ 10 18 / cm 3 .
  • the thickness of the semiconductor layer SL of the SOI substrate is, for example, 8 nm or more and 12 nm or less.
  • the gate length of the gate electrode GE1 is 150 nm or less.
  • the absolute value of the difference between the potential applied to the source region SR1 of the n-channel field effect transistor Qn and the potential applied to the drain region DR1 is 0.4 V or more and 1.6 V or less.
  • the condition of the lower limit of 0.4 V or more is determined from the condition of using the field effect transistor in the saturation region, while the condition of the upper limit of 1.6 V or less results in punch-through of the field effect transistor. It is determined from the condition that does not cause.
  • the impurity concentration of the conductive impurity in the channel formation region CH1 of the n-channel field effect transistor Qn is 1 ⁇ 10 17 / cm 3 or less.
  • ap channel type field effect transistor Qp including the gate insulating film GOX2, the gate electrode GE2, the channel forming region CH2, the source region SR2, and the drain region DR2 is also a component of the analog circuit.
  • This analog circuit includes at least one or more p-channel field effect transistors Qp, and the thickness of the semiconductor layer SL of the SOI substrate is 2 nm or more and 24 nm or less.
  • the gate length of the gate electrode GE2 is 100 nm or less.
  • the absolute value of the difference between the potential applied to the source region SR2 of the p-channel field effect transistor Qp and the potential applied to the drain region DR2 is 0.4 V or more and 1.2 V or less.
  • the condition of the lower limit of 0.4 V or more is determined from the condition of using the field effect transistor in the saturation region, while the condition of the upper limit of 1.2 V or less results in punch-through of the field effect transistor. It is determined from the condition that does not cause.
  • the impurity concentration of the conductive impurity in the channel formation region CH2 of the p-channel field effect transistor Qp is higher than 1 ⁇ 10 17 / cm 3 and not higher than 1 ⁇ 10 18 / cm 3 .
  • the thickness of the semiconductor layer SL of the SOI substrate is, for example, 8 nm or more and 12 nm or less.
  • the gate length of the gate electrode GE2 is 150 nm or less.
  • the absolute value of the difference between the potential applied to the source region SR2 of the p-channel field effect transistor Qp and the potential applied to the drain region DR2 is 0.4 V or more and 1.6 V or less.
  • the condition of the lower limit of 0.4 V or more is determined from the condition of using the field effect transistor in the saturation region, while the condition of the upper limit of 1.6 V or less results in punch-through of the field effect transistor. It is determined from the condition that does not cause.
  • the impurity concentration of the conductive impurity in the channel formation region CH2 of the p-channel field effect transistor Qp is 1 ⁇ 10 17 / cm 3 or less.
  • the thickness of the buried insulating layer BOX of the SOI substrate is 10 nm or more and 20 nm or less, and is located below the channel formation region CH1 of the n-channel field effect transistor Qn in the support substrate SUB of the SOI substrate. Also, a p-type well PWL in contact with the buried insulating layer BOX is formed. On the other hand, in the support substrate SUB of the SOI substrate, there is also formed an n-type well NWL located below the channel formation region CH2 of the p-channel field effect transistor Qp and in contact with the buried insulating layer BOX.
  • the first feature point in the first embodiment is that the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor constituting the analog circuit is formed is 2 nm or more and 24 nm or less. Thereby, the saturation characteristic of the field effect transistor which constitutes an analog circuit can be improved. As a result, circuit characteristics represented by the gain of the analog circuit can be improved.
  • FIG. 8A shows the drain when a gate voltage in the range of 0.5 V to 1.2 V is applied to the gate electrode when the field effect transistor having a gate length of 60 nm is formed on the bulk substrate. It is a graph which shows the relationship between voltage (Vds) and drain current (Ids).
  • FIG. 8B when a field effect transistor having a gate length of 60 nm is formed on an SOI substrate having a semiconductor layer (silicon layer) having a thickness of 24 nm, 0.5 V to 1 V is applied to the gate electrode.
  • 7 is a graph showing the relationship between drain voltage (Vds) and drain current (Ids) when a gate voltage in the range of 2 V is applied. Further, in FIG.
  • FIG. 8C when a field effect transistor having a gate length of 60 nm is formed on an SOI substrate having a thickness of 12 nm of a semiconductor layer (silicon layer), 0.5 V to 1 V is applied to the gate electrode.
  • 7 is a graph showing the relationship between drain voltage (Vds) and drain current (Ids) when a gate voltage in the range of 2 V is applied.
  • the saturation characteristics of the field effect transistor are most excellent in the graph showing the relationship between the drain voltage and the drain current shown in FIG. 8C. .
  • the saturation characteristics of the field effect transistor in the graph showing the relationship between the drain voltage and the drain current shown in FIG. 8B are the field effect in the graph showing the relationship between the drain voltage and the drain current shown in FIG. It is inferior to the saturation characteristic of the transistor.
  • the saturation characteristics of the field effect transistor in the graph showing the relationship between the drain voltage and the drain current shown in FIG. 8B are the same as the drain voltage shown in FIG.
  • the saturation characteristics of the field effect transistor is more pronounced when forming the miniaturized field effect transistor in which the short channel effect is realized on the SOI substrate rather than on the bulk substrate.
  • the idea is that the saturation characteristics of the field effect transistor can be improved more easily as it is formed on the SOI substrate which is easy to improve and the semiconductor layer (silicon layer) of the SOI substrate is thinner.
  • the field effect transistor constituting the analog circuit is formed on the thin SOI substrate of the semiconductor layer (silicon layer). Is useful.
  • the basic idea in the first embodiment is, for example, that the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor forming the analog circuit is formed is 2 nm or more and 24 nm or less. This can be realized by adopting the first feature point in 1.
  • the first feature point in the first embodiment is that the saturation characteristics of the field effect transistor can be obtained by applying the present invention to a field effect transistor in which the gate length of the gate electrode is miniaturized to 150 nm or less and the short channel effect easily appears. Can be effectively suppressed.
  • the SOI substrate has a substrate structure suitable for achieving low voltage driving (drain voltage and gate voltage) of the field effect transistor as compared to a bulk substrate
  • the field effect transistor is formed on the SOI substrate
  • the field effect transistor can be miniaturized. That is, when the field effect transistor constituting the analog circuit is formed on the SOI substrate, low voltage driving of the field effect transistor can be realized, and therefore, the field effect transistor can be miniaturized. At this time, when the field effect transistor is miniaturized, it is considered that the short channel effect tends to be obvious and the saturation characteristic which largely affects the circuit characteristic of the analog circuit is easily deteriorated.
  • the first feature point in the first embodiment it is possible to improve the saturation characteristics of the field effect transistor even in the miniaturized field effect transistor in which the short channel effect is likely to be manifested.
  • Can As described above, according to the first feature point in the first embodiment, it is possible to improve the saturation characteristic which greatly affects the circuit characteristic of the analog circuit while achieving the miniaturization of the field effect transistor constituting the analog circuit. Can.
  • FIG. 9A is a circuit diagram in which a specific voltage to be applied to the analog amplification circuit is entered when the analog amplification circuit described in FIG. 1 is driven at a low voltage.
  • 1.6 V is applied to the power supply terminal VDD
  • 0 V is applied to the ground terminal VSS.
  • 0.6 V is applied to the gate electrode G (input terminal IT) of the field effect transistor Q
  • 0 is applied to the drain D (output terminal OT) of the field effect transistor Q. .8 V is applied.
  • the field effect transistor is formed on the SOI substrate, and the low voltage drive of the field effect transistor becomes possible. Therefore, even when the voltage is low as shown in FIG.
  • the amplifier circuit can be operated.
  • FIG. 9A when 0.6 V (bias reference point) is applied to the gate electrode of the field effect transistor Q, and an input voltage (input signal voltage) is applied, the field effect transistor Q An output voltage (output signal voltage) of, for example, 0.8 V ⁇ 0.5 V is output from the output terminal OT connected to the drain D, with 0.8 V as a bias reference point.
  • a field effect transistor having current-voltage characteristics shown in FIG. 8C is adopted as the field effect transistor Q
  • a drain voltage of up to 1.6 V is applied to the field effect transistor shown in FIG. 9 (a), it does not cause punch-through within the range of conditions shown in FIG. 9 (a), and it has good saturation characteristics. It can be seen that at low voltage as shown in the above, the field effect transistor is suitable for operating the analog amplifier circuit.
  • FIG. 9 (b) is a graph showing the relationship between the gate length of the gate electrode of the field effect transistor and the gain in the analog amplifier circuit shown in FIG. 9 (a).
  • the broken line graph (1) shown in FIG. 9 (b) shows the gate length in the case where the analog amplification circuit shown in FIG. 9 (a) is configured using a field effect transistor formed on the bulk substrate. It is a graph which shows a relation with gain.
  • the broken line graph (2) shown in FIG. 9 (b) corresponds to FIG. 9 (a) using a field effect transistor formed on an SOI substrate in which the thickness of the semiconductor layer (silicon layer) is 24 nm.
  • a line graph (3) shown in FIG. 9 (b) corresponds to FIG. 9 (a) using a field effect transistor formed on an SOI substrate in which the thickness of the semiconductor layer (silicon layer) is 12 nm. It is a graph which shows the relationship of the gate length and gain in the case of comprising the analog amplification circuit to show.
  • the thickness of the semiconductor layer (silicon layer) is 24 nm with respect to a line graph (1) showing the relationship between the gate length and the gain in the case of using the field effect transistor formed on the bulk substrate.
  • the change in the gain when the gate length is changed is extremely large. Furthermore, in contrast to the line graph (1) showing the relationship between the gate length and the gain in the case of using a field effect transistor formed on a bulk substrate, an SOI substrate having a semiconductor layer (silicon layer) thickness of 12 nm is used. In the line graph (3) showing the relationship between the gate length and the gain when the formed field effect transistor is used, the change in the gain when the gate length is changed is extremely large.
  • the saturation characteristic of the field effect transistor formed on the SOI substrate having a thickness of 12 nm) is excellent. Therefore, according to the result shown in FIG. 9B, when the gate length of the gate electrode is made the same, the SOI substrate in which the thickness of the semiconductor layer is 24 nm is used rather than using the field effect transistor formed on the bulk substrate.
  • the gain of the analog amplification circuit can be increased by using the formed field effect transistor or the field effect transistor formed on an SOI substrate having a semiconductor layer thickness of 12 nm.
  • the thickness of a field effect transistor formed on an SOI substrate having a semiconductor layer (silicon layer) thickness of 24 nm, or the thickness of a semiconductor layer (silicon layer) can improve the circuit characteristics of the analog amplifier circuit. From this, it is understood that when the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor constituting the analog amplification circuit is formed is 24 nm or less, the circuit characteristics of the analog amplification circuit can be improved.
  • the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor constituting the analog amplification circuit is formed is less than 2 nm, it becomes difficult to manufacture the SOI substrate itself. From this, when the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor constituting the analog amplification circuit is formed is 2 nm or more and 24 nm or less, the manufacturing easiness of the SOI substrate itself is ensured. It is possible to obtain the remarkable effect that the circuit characteristics of the analog amplification circuit can be improved.
  • the gate electrode It is necessary to make the gate length of 400 nm (0.4 .mu.m).
  • the gate length of the gate electrode should be 90 nm (0.09 ⁇ m).
  • the planar size of the field effect transistor in the case of forming an analog amplifier circuit using the field effect transistor formed on the SOI substrate having a thickness of 12 nm of the semiconductor layer (silicon layer) is formed on the bulk substrate.
  • the field effect transistor can be used to reduce the planar size of the field effect transistor to about 5% when configuring an analog amplifier circuit.
  • the field effect transistor according to the first embodiment is used to constitute the analog amplification circuit shown in FIG. 9A, the area occupied by the field effect transistor can be significantly reduced.
  • the semiconductor device including the analog amplification circuit can be miniaturized.
  • the circuit characteristics of the amplifier circuit can be improved.
  • the analog amplification circuit composed of the field effect transistor formed on the bulk substrate of the gain of the analog amplification circuit composed of the field effect transistor according to the first embodiment When making the gain equal to that of the circuit, the semiconductor device including the analog amplifier circuit can be miniaturized. Note that if miniaturization of the semiconductor device can be realized, current for driving the circuit can be reduced, so that low consumption electrification of the semiconductor device can be achieved.
  • FIG. 10A when the analog amplifier circuit described in FIG. 1 is driven at a higher voltage than the operation condition of FIG. 9A, a specific voltage to be applied to the analog amplifier circuit is entered. It is a circuit diagram. In FIG. 10A, 3.0 V is applied to the power supply terminal VDD, and 0 V is applied to the ground terminal VSS. Further, in FIG. 10A, 1.1 V is applied to the gate electrode G (input terminal IT) of the field effect transistor Q, and 1 is applied to the drain D (output terminal OT) of the field effect transistor Q. .5 V is applied.
  • FIG. 10A when an input voltage (input signal voltage) is applied in a state where 1.1 V (bias reference point) is applied to the gate electrode of the field effect transistor Q, the field effect transistor Q An output voltage (output signal voltage) of, for example, 1.5 V ⁇ 1.0 V is output from the output terminal OT connected to the drain D, with 1.5 V as a bias reference point.
  • a field effect transistor having current-voltage characteristics shown in FIG. 8C is adopted as the field effect transistor Q, a drain voltage of up to 1.6 V is applied to the field effect transistor shown in FIG. If the drain voltage is higher than that, punch-through will occur.
  • FIG. 10 (b) is a graph showing the relationship between the gate length of the gate electrode of the field effect transistor and the gain in the analog amplification circuit shown in FIG. 10 (a).
  • the broken line graph (1) shown in FIG. 10 (b) shows the gate length in the case where the analog amplification circuit shown in FIG. 10 (a) is configured using the field effect transistor formed on the bulk substrate. It is a graph which shows a relation with gain.
  • the broken line graph (2) shown in FIG. 10 (b) corresponds to FIG. 10 (a) using a field effect transistor formed on an SOI substrate in which the thickness of the semiconductor layer (silicon layer) is 24 nm.
  • FIG. 10 (b) It is a graph which shows the relationship of the gate length and gain in the case of comprising the analog amplification circuit to show.
  • the line graph (3) shown in FIG. 10 (b) corresponds to FIG. 10 (a) using a field effect transistor formed on an SOI substrate in which the thickness of the semiconductor layer (silicon layer) is 12 nm. It is a graph which shows the relationship of the gate length and gain in the case of comprising the analog amplification circuit to show.
  • the thickness of the semiconductor layer (silicon layer) is 24 nm with respect to a line graph (1) showing the relationship between the gate length and the gain when the field effect transistor formed on the bulk substrate is used.
  • the line graph (2) showing the relationship between the gate length and the gain when using the field effect transistor formed on the SOI substrate is the same as in FIG. 9 (b). This is because the drain voltage is 1.0 V in the field effect transistor formed on the SOI substrate in which the thickness of the semiconductor layer (silicon layer) is 24 nm, as shown in the region surrounded by the broken line in FIG. The punch-through occurs, and the resistance (rds) between the source region and the drain region decreases.
  • the gain of the analog amplification circuit is expressed by "rds” x "gm", so punch-through When the resistance (rds) between the source region and the drain region is lowered due to the occurrence of the noise, the gain of the analog amplification circuit is lowered.
  • the line graph (1) showing the relationship between the gate length and the gain when using a field effect transistor formed on a bulk substrate
  • the SOI substrate in which the thickness of the semiconductor layer (silicon layer) is 12 nm.
  • the line graph (3) showing the relationship between the gate length and the gain when the formed field effect transistor is used the change in the gain when the gate length is changed is extremely large.
  • this is an SOI substrate in which the semiconductor layer (silicon layer) has a thickness of 12 nm over the wide range of the drain voltage than the saturation characteristics of the field effect transistor formed on the bulk substrate.
  • the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor constituting the analog amplifier circuit is formed be 12 nm or less .
  • the resistance (rds) between the source region and the drain region becomes too high when the thickness of the semiconductor layer of the SOI substrate is less than 8 nm, the SOI in which the field effect transistor constituting the analog amplifier circuit is formed
  • the thickness of the semiconductor layer of the substrate is preferably 8 nm or more.
  • the thickness of the semiconductor layer of the SOI substrate on which the field effect transistor constituting the analog amplifier circuit is formed is 8 nm It is desirable that the thickness be 12 nm or less.
  • the impurity concentration of the conductive impurity in the channel formation region of the field effect transistor formed on the SOI substrate is 1 ⁇ 10 18 / cm 3 or less. Desirably, it is 3 ⁇ 10 17 / cm 3 , more desirably, 1 ⁇ 10 17 / cm 3 or less.
  • the second feature point in the first embodiment is, for example, the impurity concentration of the p-type impurity (such as boron) contained in the channel forming region CH1 of the n-channel type field effect transistor Qn in FIG. And 1 ⁇ 10 18 / cm 3 or less, preferably 1 ⁇ 10 17 / cm 3 or less.
  • the impurity concentration of the n-type impurity (phosphorus or arsenic) contained in the channel formation region CH2 of the p-channel field effect transistor Qp is And 1 ⁇ 10 18 / cm 3 or less, preferably 1 ⁇ 10 17 / cm 3 or less.
  • the analog circuit includes a plurality of n-channel field effect transistors Qn
  • variation in the impurity concentration of the p-type impurity included in the channel formation region CH1 among the plurality of n-channel field effect transistors Qn. can be reduced.
  • a differential amplifier may be included as a component of the analog circuit, and the differential amplifier is configured to include a plurality of n-channel field effect transistors Qn having the same characteristics as each other.
  • FIG. 11 is a diagram schematically showing the function and circuit configuration of the differential amplifier.
  • the differential amplifier has an input terminal "A” and an input terminal "B", and the input signal input to the input terminal "A” is larger than the input signal input to the input terminal “B”.
  • the output terminal “OUT” outputs “1” to the output terminal, and in other cases, it has a function of outputting “0” from the output terminal “OUT”.
  • the differential amplifier having such a function is composed of a bias unit, a differential amplification unit, an amplification unit, and an output unit.
  • the gate electrode of the n-channel field effect transistor Q1 is connected to the input terminal "A"
  • the gate electrode of the n-channel field effect transistor Q2 is connected to the input terminal "B” It is done.
  • the n-channel field effect transistor Q1 and the n-channel field effect transistor Q2 are required to have the same characteristics. That is, it is desirable that the threshold voltage of the n-channel field effect transistor Q1 and the threshold voltage of the n-channel field effect transistor Q2 be the same. Because, when the input signal input to the input terminal “A” and the input signal input to the input terminal “B” are equal, it is necessary to output “0” from the output terminal “OUT”. is there.
  • the threshold voltage of the n-channel field effect transistor Q1 and the threshold voltage of the n-channel field effect transistor Q2 are different, the input signal input to the input terminal "A" and the input terminal “B” In spite of the fact that the input signal input to “1” is equal, malfunction may occur due to variations in threshold voltage. Then, for example, in order to equalize the threshold voltage of the n-channel field effect transistor Q1 and the threshold voltage of the n-channel field effect transistor Q2, the channel formation region of the n-channel field effect transistor Q1 is It is necessary to equalize the impurity concentration of the contained p-type impurity and the impurity concentration of the p-type impurity contained in the channel formation region of the n-channel field effect transistor Q2.
  • the impurity concentration of the p-type impurity contained in the channel formation region of the n-channel field effect transistor Q1 is set to 1 ⁇ 10 18 / cm 3 or less, preferably 1 ⁇ 10 10. It is less than 17 / cm 3 .
  • the impurity concentration of the p-type impurity contained in the channel formation region of the n-channel field effect transistor Q1 is 1 ⁇ 10 18 / cm 3 or less, preferably 1 ⁇ . It is less than 10 17 / cm 3 .
  • the impurity concentration of the p-type impurity can be reduced.
  • the variation in the threshold voltage of the n-channel field effect transistor Q1 and the threshold voltage of the n-channel field effect transistor Q2 is reduced. This can improve the operational reliability of the differential amplifier.
  • the impurity concentration of the conductive impurity in the channel formation region of the field effect transistor formed on the SOI substrate is 1 ⁇ 10 18 / cm 3 or less, preferably 1 ⁇ 10 17 / cm 3 or less. If the second feature point in the first embodiment is adopted, there arises a side effect that the threshold voltage of the field effect transistor is lowered. Such a decrease in the threshold voltage of the field effect transistor leads to an increase in subthread leakage current, which results in an increase in power consumption of the semiconductor device. Therefore, in order to suppress the increase in the subthreshold leakage current, it is necessary to suppress the decrease in the threshold voltage of the field effect transistor, and the threshold voltage of the field effect transistor formed on the SOI substrate is maintained.
  • the device which suppresses the side effect called the fall of the threshold voltage induced by employ
  • Measures to suppress side effects 1 The basic idea of measure 1 for suppressing the side effects is that the portion of the support substrate of the SOI substrate is located below the channel formation region of the field effect transistor formed on the SOI substrate and in contact with the buried insulating layer. The idea is to form a well region and apply a back gate voltage to this well region. Accordingly, the impurity concentration of the conductive impurity contained in the channel formation region of the field effect transistor is 1 ⁇ 10 18 / cm 3 or less, preferably 1 ⁇ 10 17 / cm 3 or less according to this embodiment. Even if the second feature point in 1 is adopted, the increase of the subthreshold leakage current of the field effect transistor can be suppressed by the back gate voltage applied to the well region.
  • the p-type well PWL is located below the channel formation region CH1 of the n-channel field effect transistor Q1 formed on the SOI substrate and in contact with the buried insulating layer BOX.
  • a back gate voltage consisting of a negative bias is applied to the p-type well PWL.
  • the potential of the channel forming region CH1 of the n-channel field effect transistor Q1 is pulled up by the back gate voltage, so that the increase of the subthreshold leakage current of the n-channel field effect transistor Q1 can be suppressed.
  • the back gate voltage can be applied from the time of non-operation of the n-channel field effect transistor Q1 to the time of operation.
  • the back gate voltage may be applied only during the non-operation time, and the back gate voltage may not be applied during the operation. As a result, it is possible to suppress the leak current when not in use, and to increase the drive current in a low threshold state during operation.
  • an n-type well NWL is formed in a portion located below the channel formation region CH2 of the p-channel field effect transistor Q2 formed on the SOI substrate and in contact with the buried insulating layer BOX. Then, a back gate voltage consisting of a positive bias is applied to the n-type well NWL.
  • a back gate voltage consisting of a positive bias is applied to the n-type well NWL.
  • the back gate voltage can be applied from the time of non-operation to the time of operation of the p-channel field effect transistor Q2.
  • the back gate voltage may be applied only during the non-operation time, and the back gate voltage may not be applied during the operation. As a result, it is possible to suppress the leak current when not in use, and to increase the drive current in a low threshold state during operation.
  • the SOTB technology is employed in which the thickness of the buried insulating layer BOX is 10 nm or more and 20 nm or less.
  • the basic idea of the countermeasure 2 for suppressing the side effect is the idea for suppressing the reduction of the threshold voltage of the field effect transistor using so-called "Fermi level pinning".
  • "Fermi level pinning" is a phenomenon shown below. For example, when focusing on an n-channel field effect transistor, an n-type polysilicon film is used for the gate electrode. At this time, when an element having a dielectric constant higher than that of a silicon oxide film such as hafnium or aluminum is added to the gate insulating film, for example, the Fermi level of the n-type polysilicon film is shifted.
  • the Fermi level of the n-type polysilicon film is located in the vicinity of the conduction band, but when hafnium or aluminum is added to the gate insulating film, the Fermi level of the n-type polysilicon film is the valence band Shift to the side. This means that the threshold voltage of the n-channel field effect transistor is increased.
  • the threshold voltage as designed can be secured, but when the above-mentioned "Fermi level pinning" occurs The threshold voltage of the n-channel field effect transistor deviates from the design value in the direction of becoming higher. Therefore, usually, an incentive to suppress "Fermi level pinning" works.
  • the inventor of the present invention focuses on the point that the threshold voltage of the n-channel type field effect transistor is raised when “fermi level pinning” is generated in order to change the idea, and the first embodiment described above
  • the side effect of lowering the threshold voltage caused by adopting the second feature point in the above is intentionally suppressed by causing “Fermi level pinning”. That is, as a countermeasure 2 for suppressing the side effect, in the first embodiment, for example, an element having a dielectric constant higher than that of a silicon oxide film represented by hafnium or aluminum is used for the gate insulating film of the n-channel field effect transistor. It is configured to include. As a result, according to the first embodiment, "Fermi level pinning" can be intentionally generated. As a result, the reduction in threshold voltage of the n-channel field effect transistor can be effectively suppressed.
  • a p-type polysilicon film is used for the gate electrode.
  • the Fermi level of the p-type polysilicon film is shifted ("Fermi level pinning").
  • the Fermi level of the p-type polysilicon film is usually located in the vicinity of the valence band, but when an element having a dielectric constant higher than that of the silicon oxide film is added to the gate insulating film, the p-type polysilicon film Fermi level shifts to the conduction band side. Therefore, even in the p-channel field effect transistor, as a result of which "Fermi level pinning" can be intentionally generated, the decrease in threshold voltage of the p-channel field effect transistor can be effectively suppressed.
  • the characteristics required for the field effect transistor constituting the analog circuit are different from the characteristics required for the field effect transistor constituting the digital circuit. Specifically, the field effect transistor constituting the analog circuit is required to have good saturation characteristics and high withstand voltage between the source and the drain and the withstand voltage of the gate insulating film. On the other hand, in the digital circuit, since switching of the field effect transistor constituting the digital circuit is frequently performed, high speed switching characteristics are required of the field effect transistor constituting the digital circuit. As described above, the required characteristics are different between the field effect transistor forming the analog circuit and the field effect transistor forming the digital circuit.
  • the device structure of the field effect transistor that constitutes the analog circuit and the device structure of the field effect transistor that constitutes the digital circuit are necessarily different.
  • the device structure of a field effect transistor that constitutes an analog circuit formed on the same SOI substrate and a field effect transistor that constitutes a digital circuit will be described below.
  • FIG. 12 is a cross-sectional view showing a device structure of a plurality of field effect transistors in the second embodiment.
  • an n-channel field effect transistor Qn1a constituting an analog circuit is formed in an analog circuit formation region ACR1, while an n-channel electric field constitutes a digital circuit in a digital circuit formation region DCR1.
  • An effect transistor Qn1 b is formed.
  • the analog circuit includes not only the n-channel field effect transistor Qn1a but also the p-channel field effect transistor as a component, and the digital circuit includes not only the n-channel field effect transistor Qn1b but also the p-channel electric field.
  • An effect transistor is also included as a component, but is omitted in FIG.
  • the thickness of the semiconductor layer (silicon layer) SL of the SOI substrate is 2 nm or more and 24 nm or less.
  • an n-channel type field effect transistor Qn1a is formed in the analog circuit formation region ACR1 of the SOI substrate.
  • the n-channel type field effect transistor Qn1a is formed in the source region SR1a formed in the semiconductor layer (silicon layer) SL of the SOI substrate and in the semiconductor layer (silicon layer) SL of the SOI substrate, and is formed apart from the source region SR1a And the drain region DR1a.
  • the source region SR1a is formed of an n-type semiconductor region NR1a and an extension region EX1a having an impurity concentration lower than that of the n-type semiconductor region NR1a.
  • the drain region DR1a also includes an n-type semiconductor region NR1a and an extension region EX1a having a lower impurity concentration than the n-type semiconductor region NR1a.
  • the n-channel field effect transistor Qn1a includes a channel forming region CH1a sandwiched between the source region SR1a and the drain region DR1a, a gate insulating film GOX1a formed on the channel forming region CH1a, and a gate insulating film GOX1a. And a gate electrode GE1a formed thereon.
  • sidewall spacers SW are formed on side walls on both sides of the gate electrode GE1a.
  • a p-type well PWL1a located below the channel formation region CH1a of the n-channel field effect transistor Qn1a and in contact with the buried insulating layer BOX is formed.
  • a back gate voltage composed of a negative bias can be applied to the p-type well PWL1a.
  • the n-channel field effect transistor Qn1a according to the second embodiment is formed in the analog circuit formation region ACR1 of the SOI substrate.
  • an n-channel type field effect transistor Qn1 b is formed in the digital circuit formation region DCR1 of the SOI substrate.
  • the n-channel type field effect transistor Qn1b is formed in a source region SR1b formed in a semiconductor layer (silicon layer) SL of the SOI substrate and in a semiconductor layer (silicon layer) SL of the SOI substrate, and is formed apart from the source region SR1b And the drain region DR1b.
  • the source region SR1b is composed of an n-type semiconductor region NR1b and an extension region EX1b having a lower impurity concentration than the n-type semiconductor region NR1b.
  • the drain region DR1b also includes an n-type semiconductor region NR1b and an extension region EX1b having a lower impurity concentration than the n-type semiconductor region NR1b.
  • the n-channel field effect transistor Qn1b includes a channel forming region CH1b sandwiched between the source region SR1b and the drain region DR1b, a gate insulating film GOX1b formed on the channel forming region CH1b, and a gate insulating film GOX1b.
  • a gate electrode GE1b formed thereon.
  • sidewall spacers SW are formed on side walls on both sides of the gate electrode GE1 b.
  • a p-type well PWL1b located below the channel formation region CH1b of the n-channel field effect transistor Qn1b and in contact with the buried insulating layer BOX is formed.
  • a back gate voltage composed of a negative bias can be applied to the p-type well PWL1b.
  • the n-channel field effect transistor Qn1b according to the second embodiment is formed in the digital circuit formation region DCR1 of the SOI substrate.
  • n-channel type field effect transistor Qn1a and the n-channel type field effect transistor Qn1b configured as described above are different in the device structure due to the difference in the characteristics required for each of the analog circuit and the digital circuit. Exists. Hereinafter, differences between the n-channel field effect transistor Qn1a and the n-channel field effect transistor Qn1b will be described.
  • the first difference is that the breakdown voltage between the source region SR1a and the drain region DR1a in the n-channel field effect transistor Qn1a is the same as that between the source region SR1b and the drain region DR1b in the n-channel field effect transistor Qn1b. It is larger than the withstand voltage. This is because analog circuits are required to have higher withstand voltage than digital circuits. Therefore, as shown in FIG. 12, in the second embodiment, the gate length of the gate electrode GE1a of the n-channel field effect transistor Qn1a is longer than the gate length of the gate electrode GE1b of the n-channel field effect transistor Qn1b.
  • the second difference is that the withstand voltage of the gate insulating film GOX1a in the n-channel field effect transistor Qn1a is larger than the withstand voltage of the gate insulating film GOX1b in the n-channel field effect transistor Qn1b.
  • the thickness of the gate insulating film GOX1a of the n-channel field effect transistor Qn1a is thicker than the thickness of the gate insulating film GOX1b of the n-channel field effect transistor Qn1b.
  • a third difference is that, for example, in the digital circuit, high-speed switching characteristics are required for the n-channel field effect transistor Qn1 b configuring the digital circuit. Therefore, the n-channel field effect transistor Qn1b constituting the digital circuit is required to have a large current drivability. Therefore, the threshold voltage of the n-channel field effect transistor Qn1b constituting the digital circuit needs to be lower than the threshold voltage of the n-channel field effect transistor Qn1a constituting the analog circuit.
  • a constituent material of a conductor film constituting gate electrode GE1a of n-channel field effect transistor Qn1a and a construction of a conductor film constituting gate electrode GE1b of n-channel field effect transistor Qn1b can be different from the material.
  • the work function of the gate electrode GE1a of the n-channel field effect transistor Qn1a and the work function of the gate electrode GE1b of the n-channel field effect transistor Qn1b can be made different.
  • an n-channel field effect transistor Qn1a constituting an analog circuit and an n-channel field effect transistor Qn1b constituting a digital circuit are formed on the same SOI substrate.
  • the semiconductor device according to the second embodiment in which the analog circuit and the digital circuit are mixedly mounted as described above can be applied to, for example, the configuration of an A / D converter including the analog circuit and the digital circuit.
  • the configuration of an A / D converter to which the semiconductor device in the second embodiment can be applied will be described below.
  • FIG. 13 is a circuit block diagram showing a circuit configuration of a successive approximation A / D converter.
  • the successive approximation type A / D converter comprises a sample and hold circuit for inputting an analog input voltage Vin based on a sampling clock, and a comparator for comparing an input voltage sampled and held by the sample and hold circuit with a reference voltage.
  • a successive approximation clock generation unit that generates a successive comparison clock based on the clock.
  • the successive approximation A / D converter has a successive approximation register (SAR), a DA converter, and an output register.
  • SAR successive approximation register
  • the successive approximation type A / D converter configured in this way is, for example, a first voltage (for example, FS / 2) generated by the DA converter and an input voltage “sampled and held by the sample and hold circuit”.
  • the comparator compares with Vin. When the input voltage> the first voltage (FS / 2), the most significant bit is set to “1”, and when the input voltage ⁇ the first voltage (FS / 2), the most significant bit is set to “0” .
  • the DA converter generates a voltage of a second voltage (FS / 2 + FS / 4), and the second voltage and the input voltage are compared in a comparison, and based on the comparison result, the lowermost digit is Determine the bits of By repeating such an operation, a digital output corresponding to the input voltage is output from the output register. In this way, the successive approximation A / D converter operates.
  • Such a successive approximation type A / D converter includes, for example, an analog circuit represented by a sample and hold circuit and a digital circuit represented by a successive approximation register (SAR). Therefore, the semiconductor device according to the second embodiment in which an analog circuit and a digital circuit are mixedly mounted can be applied to, for example, the configuration of a successive approximation A / D converter including an analog circuit and a digital circuit.
  • SAR successive approximation register
  • the impurity concentration of the conductive impurity in the channel formation region CH1a of the n-channel field effect transistor Qn1a formed on the SOI substrate is 1 ⁇ 10 18 / cm 3 or less.
  • the second feature point in the first embodiment which is 1 ⁇ 10 17 / cm 3 or less, is employed.
  • the impurity concentration of the conductive impurity in the channel formation region CH1b of the n-channel field effect transistor Qn1b formed on the SOI substrate is 1 ⁇ 10 18 / cm 3 or less.
  • the second feature point in the above-mentioned Embodiment 1 of 1 ⁇ 10 17 / cm 3 or less is adopted.
  • Countermeasure 1 to suppress side effects
  • the basic idea of Countermeasure 1 for suppressing side effects is the channel of a field effect transistor (n-channel field effect transistor Qn1a, n-channel field effect transistor Qn1b) formed on an SOI substrate among portions of a support substrate of an SOI substrate A p-type well (PWL1a, PWL1b) is formed below the formation region (CH1a, CH1b) and in contact with the buried insulating layer BOX, and a back gate voltage is applied to the p-type well (PWL1a, PWL1b). It is the idea of applying.
  • the impurity concentration of the conductive impurity contained in the channel formation region (CH1a, CH1b) of the field effect transistor is 1 ⁇ 10 18 / cm 3. Even if the second feature point of 1 ⁇ 10 17 / cm 3 or less is preferably adopted, the field-effect transistor (n-channel field-effect transistor is selected by the back gate voltage applied to the p-type well PWL). It is possible to suppress a decrease in threshold voltage of the Qn1a and the n-channel field effect transistor Qn1b).
  • the gate insulating film GOX1a of the n-channel type field effect transistor Qn1a constituting the analog circuit includes a material (High-k) material having a dielectric constant higher than that of the silicon oxide film.
  • the gate insulating film GOX1b of the n-channel field effect transistor Qn1b constituting the digital circuit can be formed of a silicon oxide film.
  • the threshold voltage of the n-channel field effect transistor Qn1a constituting the analog circuit can be made higher than the threshold voltage of the n-channel field effect transistor Qn1b constituting the digital circuit.
  • the gate insulating film GOX1b of the n-channel field effect transistor Qn1b constituting the digital circuit is also provided to reduce the subthreshold leakage current in the n-channel field effect transistor Qn1b constituting the digital circuit.
  • a material having a dielectric constant higher than that of a silicon oxide film can be included.
  • the content of “High-k material” in the gate insulating film GOX1a of the n-channel field effect transistor Qn1a configuring the analog circuit is the gate insulating film of the n-channel field effect transistor Qn1a configuring the digital circuit It is desirable to make it less than the "High-k material” content in GOX 1b. The reason will be described below.
  • analog circuits are more susceptible to noise than digital circuits.
  • low voltage driving is realized by forming a field effect transistor constituting an analog circuit on an SOI substrate. This means that the signal component in the analog circuit becomes smaller.
  • the S / N ratio (signal / noise ratio) decreases because noise components do not decrease even when low voltage driving is realized. Then, when the fixed charge formed in the gate insulating film is increased, the electrical noise component is further increased, and the S / N ratio is further decreased. Therefore, in the second embodiment, in order to suppress the decrease in the threshold voltage of the field effect transistor constituting the analog circuit, the gate is taken while taking measures against adding “High-k material” to the gate insulating film.
  • the “High-k material” added to the insulating film is minimized. From this, in the second embodiment, the content of “High-k material” in the gate insulating film of the field effect transistor forming the analog circuit is “high” in the gate insulating film of the field effect transistor forming the digital circuit. It is less than the "k material” content. As a result, in the field effect transistor constituting the analog circuit, it is possible to obtain the remarkable effect that the reduction of the threshold voltage can be suppressed while suppressing the reduction of the S / N ratio.
  • the embodiment includes the following modes.
  • a supporting substrate An insulating layer formed on the support substrate; A semiconductor layer formed on the insulating layer; A first source region formed in the semiconductor layer; A first drain region formed in the semiconductor layer and separated from the first source region; A first channel formation region sandwiched between the first source region and the first drain region; A first gate insulating film formed on the first channel formation region; A first gate electrode formed on the first gate insulating film; Have A first field effect transistor including the first gate insulating film, the first gate electrode, the first channel formation region, the first source region, and the first drain region is a first analog circuit.
  • the first analog circuit includes at least one or more of the first field effect transistors,
  • the thickness of the semiconductor layer is 2 nm or more and 24 nm or less.
  • a second source region formed in the semiconductor layer and spaced apart from the first source region and the first drain region;
  • a second drain region formed in the semiconductor layer and separated from the first source region, the first drain region, and the second source region;
  • a second gate insulating film formed on the second channel formation region and separated from the first gate insulating film;
  • a second gate electrode formed on the second gate insulating film and separated from the first gate electrode;
  • Have A second field effect transistor including the second gate insulating film, the second gate electrode, the second channel formation region, the second source region, and the second drain region is a first digital circuit.
  • the impurity concentration of the conductive impurity in the second channel formation region is 1 ⁇ 10 17 / cm 3 or less
  • the first gate insulating film includes a material having a dielectric constant higher than that of a silicon oxide film,
  • the semiconductor device, wherein the second gate insulating film is composed of a silicon oxide film.
  • the impurity concentration of the conductive impurity in the second channel formation region is 1 ⁇ 10 17 / cm 3 or less
  • the first gate insulating film includes a material having a dielectric constant higher than that of a silicon oxide film
  • the second gate insulating film includes a material having a dielectric constant higher than that of a silicon oxide film
  • the semiconductor device wherein a content of the material in the first gate insulating film is smaller than a content of the material in the second gate insulating film.
  • a supporting substrate An insulating layer formed on the support substrate; A semiconductor layer formed on the insulating layer; A first source region formed in the semiconductor layer; A first drain region formed in the semiconductor layer and separated from the first source region; A first channel formation region sandwiched between the first source region and the first drain region; A first gate insulating film formed on the first channel formation region; A first gate electrode formed on the first gate insulating film; A second source region formed in the semiconductor layer and spaced apart from the first source region and the first drain region; A second drain region formed in the semiconductor layer and separated from the first source region, the first drain region, and the second source region; A second channel formation region sandwiched between the second source region and the second drain region; A second gate insulating film formed on the second channel formation region and separated from the first gate insulating film; A second gate electrode formed on the second gate insulating film and separated from the first gate electrode; Have A first field effect transistor including the first gate insulating film, the first gate electrode, the first channel formation region, the first
  • a second field effect transistor including the second gate insulating film, the second gate electrode, the second channel formation region, the second source region, and the second drain region is an A / D converter.
  • the withstand voltage between the first source region and the first drain region in the first field effect transistor is equal to the withstand voltage between the second source region and the second drain region in the second field effect transistor.

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Abstract

一実施の形態における半導体装置では、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さを２ｎｍ以上、かつ、２４ｎｍ以下とする。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、ＳＯＩ（Silicon On Insulator）基板上に形成された電界効果トランジスタを含む半導体装置に適用して有効な技術に関する。
　特開２００９－１３５１４０号公報（特許文献１）には、ＳＯＩ基板に形成された第１電界効果トランジスタを含むロジック回路の高速動作と、ＳＯＩ基板に形成された第２電界効果トランジスタを含むメモリ回路の安定動作とを両立する技術が記載されている。
　特開２０１３－８４７６６号公報（特許文献２）には、ＳＯＩ領域に形成された第１電界効果トランジスタと、バルク領域に形成された第２電界効果トランジスタとが混在する半導体装置に関する技術が記載されている。
　特開２０１３－２１９１８１号公報（特許文献３）には、ＳＯＩ領域に形成された第１電界効果トランジスタと、バルク領域に形成された第２電界効果トランジスタとが混在する半導体装置に関する技術が記載されている。
　特開２０１６－１８９３６号公報（特許文献４）には、ＳＯＩ基板に形成された電界効果トランジスタのゲート絶縁膜に高誘電率膜を使用する技術が記載されている。
　特開２０１２－２９１５５号公報（特許文献５）には、ＳＯＩ基板上にアナログ回路とデジタル回路を形成する技術が記載されている。
特開２００９－１３５１４０号公報 特開２０１３－８４７６６号公報 特開２０１３－２１９１８１号公報 特開２０１６－１８９３６号公報 特開２０１２－２９１５５号公報
　例えば、半導体装置の消費電力を低減するためには、半導体装置を構成する電界効果トランジスタの駆動電圧を低減することが有効である。ここで、電界効果トランジスタの駆動電圧を低減するためには、いわゆる「薄型ＢＯＸ－ＳＯＩ（ＳＯＴＢ：Silicon On Thin Buried oxide）技術」を使用することが有効であるとされている。一方、半導体装置には、デジタル回路やアナログ回路等が含まれている。そして、本発明者の検討の結果、特に、アナログ回路に「ＳＯＴＢ技術」を使用する場合、アナログ回路を構成する電界効果トランジスタの特性を改善するには、その構造や使い方等、様々な工夫が必要であることが明らかになった。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態における半導体装置では、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さを２ｎｍ以上、かつ、２４ｎｍ以下とする。
　一実施の形態によれば、半導体装置の特性を向上しながら、半導体装置の低消費電力化を図ることができる。
電界効果トランジスタと定電流源とを使用したアナログ増幅回路の一例を示す図である。 図１に示すアナログ増幅回路のゲイン（増幅率）が電界効果トランジスタの飽和特性に依存していることについて説明する図である。 図１に示すアナログ増幅回路のゲイン（増幅率）が電界効果トランジスタの飽和特性に依存していることについて説明する図である。 埋め込み絶縁層上に形成された厚さの厚い半導体層上に、ゲート電極のゲート長が長い電界効果トランジスタを形成した場合において、電界効果トランジスタの飽和特性の劣化が生じにくくなるメカニズムを説明する図である。 埋め込み絶縁層上に形成された厚さの厚い半導体層上に、ゲート電極のゲート長が短い電界効果トランジスタを形成した場合における飽和特性の劣化が生じるメカニズムを説明する図である。 埋め込み絶縁層上に形成された厚さの薄い半導体層上に電界効果トランジスタを形成した場合における飽和特性の劣化が生じにくくなるメカニズムを説明する図である。 実施の形態１における半導体装置のデバイス構造を示す模式的な断面図である。 （ａ）は、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタをバルク基板に形成した場合におけるドレイン電圧とドレイン電流との関係を示すグラフであり、（ｂ）は、半導体層の厚さが２４ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合におけるドレイン電圧とドレイン電流との関係を示すグラフであり、（ｃ）は、半導体層の厚さが１２ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合におけるドレイン電圧とドレイン電流との関係を示すグラフである。 （ａ）は、図１で説明したアナログ増幅回路を低電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図であり、（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図９（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。 （ａ）は、図１で説明したアナログ増幅回路を、図９（ａ）の動作条件よりも高電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図であり、（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図１０（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。 差動アンプの機能および回路構成を模式的に示す図である。 実施の形態２における複数の電界効果トランジスタのデバイス構造を示す断面図である。 逐次比較型Ａ／Ｄコンバータの回路構成を示す回路ブロック図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　（実施の形態１）
　＜ＳＯＩ技術の有用性＞
　半導体装置の製造コストを削減する観点から、一枚の半導体ウェハから取得される半導体チップの個数を多くすることが望まれており、一枚の半導体ウェハからの半導体チップの取得数を増加させるために、電界効果トランジスタの微細化が行なわれている。そして、電界効果トランジスタの微細化には、電界効果トランジスタの駆動電圧（ドレイン電圧とゲート電圧）の低減を実現できることが要求される。したがって、電界効果トランジスタの微細化は、電界効果トランジスタの駆動電圧の低減を通じて、半導体装置の低消費電力化を実現できることに繋がる。
　この点に関し、例えば、支持基板と、支持基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板上に電界効果トランジスタを形成する場合、バルク基板（半導体基板）上に電界効果トランジスタを形成する場合に比べて、電界効果を高めることができる。なぜなら、ＳＯＩ基板上に形成された電界効果トランジスタでは、ドレインからの回り込み電界が埋め込み絶縁層によって遮断されるため、半導体層に形成されたチャネルがゲート電界のみによって制御されるからである。これにより、ドレイン電界によってオン／オフ比が著しく劣化する「短チャネル効果」を小さくできる。なお、ゲート電界によるチャネルの制御性が向上することは、ゲート電圧を小さくできることも意味する。すなわち、電界効果トランジスタを含む半導体装置の低消費電力化を実現できることを意味する。このように、ＳＯＩ技術は、半導体装置の低消費電力化を図る観点から有用な技術であることがわかる。つまり、ＳＯＩ技術は、電界効果トランジスタの駆動電圧の低減に適した技術であることから、ＳＯＩ技術を使用することによって、電界効果トランジスタの微細化を進めることができるのである。ここで、半導体装置には、デジタル回路やアナログ回路が含まれているが、本発明者の検討の結果、特に、アナログ回路にＳＯＩ技術を使用する場合、アナログ回路の特性を向上するためには、アナログ回路を構成する電界効果トランジスタの特性を改善するための工夫が必要であることが明らかになったので、以下に、この点について説明することにする。
　＜アナログ増幅回路＞
　図１は、電界効果トランジスタと定電流源とを使用したアナログ増幅回路の一例を示す図である。図１に示すように、アナログ増幅回路は、例えば、カレントミラー回路からなる定電流源ＣＳと、電界効果トランジスタＱとを備えている。具体的に、アナログ増幅回路においては、電源端子ＶＤＤとグランド端子ＶＳＳとの間に定電流源ＣＳと電界効果トランジスタＱとが直列接続されている。すなわち、電界効果トランジスタＱのドレインＤと定電流源ＣＳとが接続されている一方、電界効果トランジスタＱのソースＳは、グランド端子ＶＳＳと接続されている。このとき、電界効果トランジスタＱのゲート電極Ｇは、アナログ増幅回路の入力端子ＩＴとして機能し、電界効果トランジスタＱのドレインＤと定電流源ＣＳとの間の接続ノードがアナログ増幅回路の出力端子ＯＴとして機能することになる。このように構成されているアナログ増幅回路では、まず、図１に示すように、電界効果トランジスタＱのゲート電極Ｇにゲート電圧Ｖｇｓが印加され、かつ、電界効果トランジスタＱのドレインＤにドレイン電圧Ｖｄｓが印加される。この場合、電界効果トランジスタは、飽和領域で動作するように構成されている。そして、このようにオン動作している電界効果トランジスタＱのゲート電極Ｇに入力電圧ΔＶｇｓを加える。すると、電界効果トランジスタＱのドレイン電流は、変化することになるが、図１に示すアナログ増幅回路では、電界効果トランジスタＱと直列に定電流源ＣＳが接続されているため、電界効果トランジスタＱに入力電圧ΔＶｇｓを加えても、定電流源ＣＳによって、電界効果トランジスタＱのドレイン電流が一定となるように制御される。具体的には、電界効果トランジスタＱに入力電圧ΔＶｇｓを加えても、定電流源ＣＳによって、電界効果トランジスタＱのドレイン電流が一定となるように、電界効果トランジスタＱのドレイン電圧ＶｄｓがＶｄｓ＋ΔＶｄｓに変化する。この結果、アナログ増幅回路の出力端子ＯＴからは、ドレイン電圧（Ｖｄｓ＋ΔＶｄｓ）が出力される。以上のようにして、図１に示すアナログ増幅回路では、入力端子ＩＴに入力された入力電圧ΔＶｇｓに対応して、出力端子ＯＴから出力されるドレイン電圧（出力電圧）がΔＶｄｓだけ変化する。このとき、入力電圧ΔＶｇｓに対して、ドレイン電圧（出力電圧）の変化量であるΔＶｄｓが大きくなるほどアナログ増幅回路のゲインが向上することになる。
　＜飽和特性の重要性＞
　次に、図１に示すアナログ増幅回路では、アナログ増幅回路のゲイン（増幅率）が電界効果トランジスタＱの飽和特性に依存していることについて、図２と図３とを参照しながら説明する。図２において、まず、電界効果トランジスタＱが飽和領域の中の「Ａ」の状態にあるとする。そして、この「Ａ」の状態にある電界効果トランジスタＱのゲート電極に入力電圧ΔＶｇｓを加える。ここで、伝達コンダクタンスをｇｍとすると、電界効果トランジスタＱのドレイン電流は、ｇｍ×ΔＶｇｓだけ変化することになり、電界効果トランジスタＱは、「Ａ」の状態から「Ｂ」の状態に変化することになる。このとき、図１に示すアナログ増幅回路では、電界効果トランジスタＱと直列に定電流源ＣＳが接続されているため、定電流源ＣＳによって、電界効果トランジスタＱのドレイン電流が一定となるように制御される。この結果、図２において、電界効果トランジスタＱは、「Ｂ」の状態から「Ｃ」の状態に変化する。このように、図１に示すアナログ増幅回路では、電界効果トランジスタＱのゲート電極に入力電圧ΔＶｇｓを印加すると、電界効果トランジスタＱは、「Ａ」の状態から「Ｃ」の状態に変化する結果、電界効果トランジスタＱのドレイン電圧は、ΔＶｄｓだけ変化することになる。すなわち、図１に示すアナログ増幅回路では、入力端子ＩＴに入力電圧ΔＶｇｓを入力すると、入力電圧ΔＶｇｓに対応して、出力電圧がΔＶｄｓだけ変化することになる。このとき、図１に示すアナログ増幅回路のゲインは、ΔＶｄｓ／ΔＶｇｓで定義される。したがって、図１に示すアナログ増幅回路のゲインは、入力電圧ΔＶｇｓに対応する出力電圧の変化（ΔＶｄｓ）が大きくなるほど大きくなることになる。この点に関し、図３では、図２よりも、電界効果トランジスタＱの飽和領域において、ドレイン電圧Ｖｄｓの変化に対して、ドレイン電流Ｉｄｓの変化が少ない特性を示している。この場合、図２と図３とを比較するとわかるように、電界効果トランジスタＱに同じ入力電圧ΔＶｇｓを加えた場合、ドレイン電圧の変化（ΔＶｄｓ）が大きくなっていることがわかる。つまり、電界効果トランジスタＱの飽和領域において、ドレイン電圧Ｖｄｓの変化に対して、ドレイン電流Ｉｄｓの変化が少ない特性であるほど、図１に示すアナログ増幅回路のゲインが大きくなることになる。そして、電界効果トランジスタＱの飽和領域において、ドレイン電圧Ｖｄｓの変化に対して、ドレイン電流Ｉｄｓの変化が少ないということは、電界効果トランジスタＱの飽和特性が良好であることを意味している。したがって、図１に示すアナログ増幅回路のゲインは、電界効果トランジスタＱの飽和特性に依存しており、電界効果トランジスタＱの飽和特性が良好であるほど、図１に示すアナログ増幅回路のゲインが大きくなることがわかる。このことから、アナログ増幅回路に使用される電界効果トランジスタＱでは、電界効果トランジスタＱの飽和特性を向上することが重要であることがわかる。例えば、デジタル回路に使用される電界効果トランジスタでは、飽和領域でオン動作させる一方、サブスレッショルド領域でオフ動作させるように切り換え動作させればよいことから、デジタル回路の特性は、電界効果トランジスタの飽和特性の傾きにはあまり影響を受けない。これに対し、上述したアナログ増幅回路では、アナログ増幅回路のゲインが電界効果トランジスタＱの飽和特性の傾きに大きく依存していることから、電界効果トランジスタＱの飽和特性は、アナログ増幅回路の特性に大きな影響を与えるのである。したがって、アナログ増幅回路に使用される電界効果トランジスタＱでは、アナログ増幅回路のゲインに代表される特性を向上する観点から、電界効果トランジスタＱの飽和特性を良好にすることが重要なのである。
　＜飽和特性の改善に対する工夫の必要性＞
　上述したように、アナログ増幅回路のゲインに代表される特性を向上するために、電界効果トランジスタの飽和特性を良好にすることが重要である。そして、本発明者は、ＳＯＩ基板上に形成された電界効果トランジスタにおいて、アナログ増幅回路の特性向上に直結する電界効果トランジスタの飽和特性を改善するためには、特に、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要があるという知見を新規に見出したので、以下に、この新規な知見について説明する。
　まず、ＳＯＩ基板上に形成される電界効果トランジスタのゲート電極のゲート長が長い場合には、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要性は低くなる。例えば、図４は、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ１の厚い半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ１が長い電界効果トランジスタを形成した場合において、電界効果トランジスタの飽和特性の劣化が生じにくくなるメカニズムを説明する図である。図４の左側において、ＳＯＩ基板は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬから構成されている。そして、ＳＯＩ基板の半導体層ＳＬに、電界効果トランジスタのソース領域ＳＲと、電界効果トランジスタのドレイン領域ＤＲとが離間して形成されている。このとき、ソース領域ＳＲとドレイン領域ＤＲで挟まれた半導体領域がチャネル形成領域ＣＨとなり、このチャネル形成領域ＣＨ上に電界効果トランジスタのゲート絶縁膜ＧＯＸが形成されている。さらに、このゲート絶縁膜ＧＯＸ上には、電界効果トランジスタのゲート電極ＧＥが形成されている。
　なお、ゲート長Ｌ１とは、図４に示すように、ソース領域ＳＲおよびドレイン領域ＤＲのうちの一方から他方に向かう方向に沿ったゲート電極ＧＥの長さである。
　ここで、図４の右側には、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルと、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルとが示されている。まず、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。同様に、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にもポテンシャル障壁Ｖ１が形成されている。
　次に、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍には、反転層が形成されるため、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が消失して、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れる。一方、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域には、反転層が形成されないため、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１がほぼ維持される結果、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れない。このとき、ゲート電極ＧＥのゲート長Ｌ１が長い電界効果トランジスタにおいては、ゲート長Ｌ１が長いため、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が、ドレイン領域ＤＲに印加されているドレイン電圧（Ｖｄｓ）の影響を受けにくい。この結果、ゲート電極ＧＥのゲート長Ｌ１の長い電界効果トランジスタの飽和領域においては、ゲート電極ＧＥから離れた位置におけるドレイン電流の増加が抑制されることから、電界効果トランジスタの飽和特性が良好となる。つまり、ゲート電極ＧＥのゲート長が長い電界効果トランジスタでは、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要性は低くなる。
　これに対し、電界効果トランジスタの微細化によって、電界効果トランジスタのゲート電極ＧＥのゲート長が短くなると、短チャネル効果が顕在化する。すなわち、電界効果トランジスタの微細化を図ることは、スケーリング則によって、電界効果トランジスタの駆動電圧（ドレイン電圧とゲート電圧）の低電圧化を図ることを意味する。ところが、ゲート電極ＧＥのゲート長を短くすると、短チャネル効果が顕在化することから、単に、スケーリング則に基づいて、駆動電圧（ドレイン電圧やゲート電圧）の低電圧化を図っても、微細化された電界効果トランジスタの飽和特性を良好にすることが困難になるのである。すなわち、微細化されたゲート長の短い電界効果トランジスタでは、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要性が生じることになる。以下に、この点について説明する。
　図５は、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ２の厚い（例えば、２５ｎｍよりも大きい）半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタを形成した場合における飽和特性の劣化が生じるメカニズムを説明する図である。図５の左側には、電界効果トランジスタの模式的な断面構造が示されている。図５の左側において、ＳＯＩ基板は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬから構成されている。そして、ＳＯＩ基板の半導体層ＳＬに、電界効果トランジスタのソース領域ＳＲと、電界効果トランジスタのドレイン領域ＤＲとが離間して形成されている。このとき、ソース領域ＳＲとドレイン領域ＤＲで挟まれた半導体領域がチャネル形成領域ＣＨとなり、このチャネル形成領域ＣＨ上に電界効果トランジスタのゲート絶縁膜ＧＯＸが形成されている。さらに、このゲート絶縁膜ＧＯＸ上には、電界効果トランジスタのゲート電極ＧＥが形成されている。
　なお、ゲート長Ｌ２とは、上記したように、ソース領域ＳＲおよびドレイン領域ＤＲのうちの一方から他方に向かう方向に沿ったゲート電極ＧＥの長さである。
　ここで、図５の右側には、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルと、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルとが示されている。まず、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。同様に、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にもポテンシャル障壁Ｖ１形成されている。
　次に、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍には、反転層が形成されるため、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が消失して、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れる。一方、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域には、反転層が形成されないため、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１がほぼ維持されると考えられ、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れないと考えられる。ところが、微細化された電界効果トランジスタにおいて、単に、スケーリング則に基づいて駆動電圧（ドレイン電圧とゲート電圧）を低電圧化しても、ゲート電極ＧＥのゲート長Ｌ２が短いことに起因して、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されるポテンシャル障壁が、ドレイン領域ＤＲに印加したドレイン電圧の影響を受けやすくなる。このように、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ２の厚い半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタを形成した場合、ゲート電極ＧＥから離れた位置において、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されるポテンシャル障壁は、ドレイン電圧の影響を大きく受ける結果、小さくなるのである（短チャネル効果）。これにより、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルよりも、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルが低くなる。この結果、ゲート電極ＧＥのゲート長Ｌ２の短い電界効果トランジスタの飽和領域においては、ゲート電極ＧＥから離れた位置におけるドレイン電流の増加が生じることから、電界効果トランジスタの飽和特性が劣化することになる。つまり、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタでは、単に、スケーリング則に基づく駆動電圧（ドレイン電圧とゲート電圧）の低電圧化を図っても、短チャネル効果の顕在化によって、電界効果トランジスタの飽和特性の劣化が生じてしまうのである。つまり、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層ＳＬの厚さに対する工夫を施す必要性が高くなるのである。
　図６は、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ３（＜Ｔ２）の薄い半導体層ＳＬ上に電界効果トランジスタを形成した場合における飽和特性の劣化が生じにくくなるメカニズムを説明する図である。図６の左側には、電界効果トランジスタの模式的な断面構造が示されている。図６の左側において、ＳＯＩ基板は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬから構成されている。そして、ＳＯＩ基板の半導体層ＳＬに、電界効果トランジスタのソース領域ＳＲと、電界効果トランジスタのドレイン領域ＤＲとが離間して形成されている。このとき、ソース領域ＳＲとドレイン領域ＤＲで挟まれた半導体領域がチャネル形成領域ＣＨとなり、このチャネル形成領域ＣＨ上に電界効果トランジスタのゲート絶縁膜ＧＯＸが形成されている。さらに、このゲート絶縁膜ＧＯＸ上には、電界効果トランジスタのゲート電極ＧＥが形成されている。
　ここで、図６の右側には、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルと、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルとが示されている。まず、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。同様に、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。
　次に、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍には、反転層が形成されるため、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が消失して、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れる。一方、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域には、反転層が形成されないため、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１がほぼ維持される結果、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れない。
　ここで、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ３の薄い半導体層ＳＬ上に電界効果トランジスタを形成した場合では、ＳＯＩ基板の半導体層ＳＬが薄い結果、ドレイン領域ＤＲの接合深さが浅くなる。このことは、ゲート電極ＧＥで制御されるチャネル形成領域ＣＨの電荷量が大きくなることを意味する（チャージシェアリングモデル）。言い換えれば、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ３の薄い半導体層ＳＬ上に形成された電界効果トランジスタでは、ゲート電極ＧＥによる制御性が向上するのである。したがって、厚さＴ３の薄い半導体層ＳＬ上に形成された電界効果トランジスタでは、ゲート電極ＧＥから離れた位置においても、ゲート電極ＧＥによる制御性が向上する結果、ドレイン領域ＤＲに印加されたドレイン電圧（Ｖｄｓ）の影響が小さくなるのである。したがって、埋め込み絶縁層ＢＯＸ上に形成された厚さの薄い半導体層上に電界効果トランジスタを形成した場合、ゲート電極ＧＥから離れた位置において、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されるポテンシャル障壁は維持される。この結果、埋め込み絶縁層ＢＯＸ上に形成された厚さの薄い半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタを形成すると、電界効果トランジスタの飽和領域においては、ゲート電極ＧＥから離れた位置におけるドレイン電流の増加が抑制されることから、電界効果トランジスタの飽和特性が良好となる。
　以上のことから、本発明者が新規に見出した知見である定性的なメカニズムの説明に基づくと、スケーリング則に基づく駆動電圧（ドレイン電圧とゲート電圧）の低電圧化を図っても、短チャネル効果の顕在化に起因する電界効果トランジスタの飽和特性の劣化が生じてしまうことを抑制できるのである。すなわち、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施すことによって、電界効果トランジスタの微細化（駆動電圧の低電圧化）を図りながら、短チャネル効果の顕在化も抑制できる。つまり、本発明者が新規に見出した知見である定性的なメカニズムの説明に基づくと、ＳＯＩ基板上に形成され、かつ、ゲート電極のゲート長の短い電界効果トランジスタにおいて、アナログ増幅回路の特性向上に直結する電界効果トランジスタの飽和特性を改善することができることがわかる。そこで、以下では、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施した本実施の形態１における技術的思想について説明することにする。
　＜デバイス構造＞
　図７は、本実施の形態１における半導体装置のデバイス構造を示す模式的な断面図である。図７では、ｎチャネル型電界効果トランジスタ形成領域Ｒ１と、ｐチャネル型電界効果トランジスタ形成領域Ｒ２とが図示されており、ｎチャネル型電界効果トランジスタ形成領域Ｒ１にｎチャネル型電界効果トランジスタＱｎが形成されている一方、ｐチャネル型電界効果トランジスタ形成領域Ｒ２にｐチャネル型電界効果トランジスタＱｐが形成されている。
　まず、ｎチャネル型電界効果トランジスタＱｎのデバイス構造について説明する。図７において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画されたｎチャネル型電界効果トランジスタ形成領域Ｒ１にｎチャネル型電界効果トランジスタＱｎが形成されている。このｎチャネル型電界効果トランジスタＱｎは、ＳＯＩ基板の半導体層ＳＬに形成されたソース領域ＳＲ１と、ＳＯＩ基板の半導体層ＳＬ内に形成され、かつ、ソース領域ＳＲ１とは離間して形成されたドレイン領域ＤＲ１とを有する。このとき、図７に示すように、ソース領域ＳＲ１は、ｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲよりも不純物濃度の小さいｎ型半導体領域であるエクステンション領域ＥＸ１から構成されている。同様に、ドレイン領域ＤＲ１は、ｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲよりも不純物濃度の小さいｎ型半導体領域であるエクステンション領域ＥＸ１から構成されている。そして、ｎチャネル型電界効果トランジスタＱｎは、ソース領域ＳＲ１とドレイン領域ＤＲ１とに挟まれたチャネル形成領域ＣＨ１と、チャネル形成領域ＣＨ１上に形成されたゲート絶縁膜ＧＯＸ１と、ゲート絶縁膜ＧＯＸ１上に形成されたゲート電極ＧＥ１とを有する。さらに、ゲート電極ＧＥ１の両側の側壁には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極ＧＥ１の表面と、ソース領域ＳＲ１の表面と、ドレイン領域ＤＲ１の表面とには、シリサイド膜が形成されている。このように構成されているｎチャネル型電界効果トランジスタＱｎを覆うように、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通する複数のプラグＰＬＧが形成されている。複数のプラグＰＬＧのうちの１つは、ソース領域ＳＲと電気的に接続されているとともに、複数のプラグＰＬＧのうちの他の１つは、ドレイン領域ＤＲと電気的に接続されている。さらに、ｎチャネル型電界効果トランジスタＱｎを形成したＳＯＩ基板の半導体層ＳＬの下層に位置する支持基板ＳＵＢ内には、ｐ型半導体領域からなるｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬを内包するように、ＳＯＩ基板の支持基板ＳＵＢには、ｎ型半導体領域からなるｎ型ウェルＮＷＬが形成されている。ｐ型ウェルＰＷＬの一部分上に形成されている埋め込み絶縁層ＢＯＸと半導体層ＳＬとが除去されている。このとき、ｐ型ウェルＰＷＬの一部分は、支持基板ＳＵＢ上に形成された層間絶縁膜ＩＬを貫通するプラグＰＬＧと電気的に接続されており、ｐ型ウェルＰＷＬの一部分の表面には、シリサイド膜が形成されている。
　次に、ｐチャネル型電界効果トランジスタＱｐのデバイス構造について説明する。図７において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画されたｐチャネル型電界効果トランジスタ形成領域Ｒ２にｐチャネル型電界効果トランジスタＱｐが形成されている。このｐチャネル型電界効果トランジスタＱｐは、ＳＯＩ基板の半導体層ＳＬに形成されたソース領域ＳＲ２と、ＳＯＩ基板の半導体層ＳＬ内に形成され、かつ、ソース領域ＳＲ２とは離間して形成されたドレイン領域ＤＲ２とを有する。このとき、図７に示すように、ソース領域ＳＲ２は、ｐ型半導体領域ＰＲと、ｐ型半導体領域ＰＲよりも不純物濃度の小さいｐ型半導体領域であるエクステンション領域ＥＸ２から構成されている。同様に、ドレイン領域ＤＲ２は、ｐ型半導体領域ＰＲと、ｐ型半導体領域ＰＲよりも不純物濃度の小さいｐ型半導体領域であるエクステンション領域ＥＸ２から構成されている。そして、ｐチャネル型電界効果トランジスタＱｐは、ソース領域ＳＲ２とドレイン領域ＤＲ２とに挟まれたチャネル形成領域ＣＨ２と、チャネル形成領域ＣＨ２上に形成されたゲート絶縁膜ＧＯＸ２と、ゲート絶縁膜ＧＯＸ２上に形成されたゲート電極ＧＥ２とを有する。さらに、ゲート電極ＧＥ２の両側の側壁には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極ＧＥ２の表面と、ソース領域ＳＲ２の表面と、ドレイン領域ＤＲ２の表面とには、シリサイド膜が形成されている。このように構成されているｐチャネル型電界効果トランジスタＱｐを覆うように、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通する複数のプラグＰＬＧが形成されている。複数のプラグＰＬＧのうちの１つは、ソース領域ＳＲ２と電気的に接続されているとともに、複数のプラグＰＬＧのうちの他の１つは、ドレイン領域ＤＲ２と電気的に接続されている。さらに、ｐチャネル型電界効果トランジスタＱｐを形成したＳＯＩ基板の半導体層ＳＬの下層に位置する支持基板ＳＵＢ内には、ｎ型半導体領域からなるｎ型ウェルＮＷＬが形成されている。ｎ型ウェルＮＷＬの一部分上に形成されている埋め込み絶縁層ＢＯＸと半導体層ＳＬとが除去されている。このとき、ｎ型ウェルＮＷＬの一部分は、支持基板ＳＵＢ上に形成された層間絶縁膜ＩＬを貫通するプラグＰＬＧと電気的に接続されており、ｎ型ウェルＮＷＬの一部分の表面には、シリサイド膜が形成されている。
　以上のようにして、ＳＯＩ基板のｎチャネル型電界効果トランジスタ形成領域Ｒ１に、本実施の形態１におけるｎチャネル型電界効果トランジスタＱｎが形成され、かつ、ＳＯＩ基板のｐチャネル型電界効果トランジスタ形成領域Ｒ２に、本実施の形態１におけるｐチャネル型電界効果トランジスタＱｐが形成されている。
　ここで、ゲート絶縁膜ＧＯＸ１と、ゲート電極ＧＥ１と、チャネル形成領域ＣＨ１と、ソース領域ＳＲ１と、ドレイン領域ＤＲ１とを含むｎチャネル型電界効果トランジスタＱｎは、アナログ回路の構成要素である。このアナログ回路は、少なくとも１つ以上のｎチャネル型電界効果トランジスタＱｎを含み、ＳＯＩ基板の半導体層ＳＬの厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である。このとき、例えば、ゲート電極ＧＥ１のゲート長は、１００ｎｍ以下である。この場合、ｎチャネル型電界効果トランジスタＱｎのソース領域ＳＲ１に印加される電位とドレイン領域ＤＲ１に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．２Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．２Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３よりも大きく、かつ、１×１０１８／ｃｍ３以下である。
　飽和特性を良好にする観点から、さらに望ましくは、ＳＯＩ基板の半導体層ＳＬの厚さは、例えば、８ｎｍ以上、かつ、１２ｎｍ以下である。例えば、ゲート電極ＧＥ１のゲート長は、１５０ｎｍ以下である。この場合、ｎチャネル型電界効果トランジスタＱｎのソース領域ＳＲ１に印加される電位とドレイン領域ＤＲ１に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．６Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．６Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３以下である。
　同様に、ゲート絶縁膜ＧＯＸ２と、ゲート電極ＧＥ２と、チャネル形成領域ＣＨ２と、ソース領域ＳＲ２と、ドレイン領域ＤＲ２とを含むｐチャネル型電界効果トランジスタＱｐも、アナログ回路の構成要素である。このアナログ回路は、少なくとも１つ以上のｐチャネル型電界効果トランジスタＱｐを含み、ＳＯＩ基板の半導体層ＳＬの厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である。このとき、例えば、ゲート電極ＧＥ２のゲート長は、１００ｎｍ以下である。この場合、ｐチャネル型電界効果トランジスタＱｐのソース領域ＳＲ２に印加される電位とドレイン領域ＤＲ２に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．２Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．２Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３よりも大きく、かつ、１×１０１８／ｃｍ３以下である。
　飽和特性を良好にする観点から、さらに望ましくは、ＳＯＩ基板の半導体層ＳＬの厚さは、例えば、８ｎｍ以上、かつ、１２ｎｍ以下である。例えば、ゲート電極ＧＥ２のゲート長は、１５０ｎｍ以下である。この場合、ｐチャネル型電界効果トランジスタＱｐのソース領域ＳＲ２に印加される電位とドレイン領域ＤＲ２に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．６Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．６Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３以下である。
　また、ＳＯＩ基板の埋め込み絶縁層ＢＯＸの厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下であり、ＳＯＩ基板の支持基板ＳＵＢには、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｐ型ウェルＰＷＬが形成されている。一方、ＳＯＩ基板の支持基板ＳＵＢには、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｎ型ウェルＮＷＬも形成されている。
　＜実施の形態１における特徴＞
　＜＜第１特徴点＞＞
　続いて、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２ｎｍ以上、かつ、２４ｎｍ以下である点にある。これにより、アナログ回路を構成する電界効果トランジスタの飽和特性を向上することができる。この結果、アナログ回路のゲインに代表される回路特性を向上することができる。
　例えば、図８（ａ）は、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタをバルク基板に形成した場合において、ゲート電極に０．５Ｖ～１．２Ｖの範囲のゲート電圧を印加した際のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。また、図８（ｂ）は、半導体層（シリコン層）の厚さが２４ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合において、ゲート電極に０．５Ｖ～１．２Ｖの範囲のゲート電圧を印加した際のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。さらに、図８（ｃ）は、半導体層（シリコン層）の厚さが１２ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合において、ゲート電極に０．５Ｖ～１．２Ｖの範囲のゲート電圧を印加した際のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。
　まず、図８（ａ）～図８（ｃ）を見ると、図８（ｃ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性が最も優れていることがわかる。また、図８（ｂ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性は、図８（ｃ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性よりも劣っている。一方、ドレイン電圧が１．２Ｖ以下の領域では、図８（ｂ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性は、図８（ａ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性よりも優れている。このことから、半導体層の厚さが１２ｎｍのＳＯＩ基板に電界効果トランジスタを形成した場合、半導体層の厚さが２４ｎｍのＳＯＩ基板に電界効果トランジスタを形成した場合や、バルク基板に電界効果トランジスタを形成した場合よりも、電界効果トランジスタの飽和特性が優れているということができる。つまり、ゲート電極のゲート長が６０ｎｍ程度に微細化された電界効果トランジスタの飽和特性を向上するためには、半導体層の厚さが１２ｎｍのＳＯＩ基板に電界効果トランジスタを形成することが望ましいことがわかる。
　以上の結果から把握される基本思想は、短チャネル効果が顕在化する微細化された電界効果トランジスタを、バルク基板上に形成するよりもＳＯＩ基板上に形成する方が電界効果トランジスタの飽和特性を向上しやすく、かつ、ＳＯＩ基板の半導体層（シリコン層）の厚さが薄いＳＯＩ基板に形成するほど電界効果トランジスタの飽和特性を向上しやすくなるという思想である。特に、回路特性を向上する観点から電界効果トランジスタの飽和特性が重要となるアナログ回路では、半導体層（シリコン層）の厚さの薄いＳＯＩ基板に、アナログ回路を構成する電界効果トランジスタを形成することが有用である。
　このような本実施の形態１における基本思想は、例えば、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さを２ｎｍ以上、かつ、２４ｎｍ以下にするという本実施の形態１における第１特徴点を採用することによって具現化することができる。特に、本実施の形態１における第１特徴点は、ゲート電極のゲート長が１５０ｎｍ以下に微細化されて、短チャネル効果が顕在化しやすい電界効果トランジスタに適用することによって、電界効果トランジスタの飽和特性の劣化を効果的に抑制することができる。これにより、本実施の形態１における第１特徴点によれば、アナログ回路を構成する電界効果トランジスタの微細化を図りながらも、アナログ回路の回路特性に大きな影響を及ぼす飽和特性を向上できる。
　特に、ＳＯＩ基板は、バルク基板に比べて、電界効果トランジスタの低電圧駆動（ドレイン電圧とゲート電圧）を実現するために適した基板構造であることから、ＳＯＩ基板に電界効果トランジスタを形成する場合、電界効果トランジスタを微細化することができる。つまり、アナログ回路を構成する電界効果トランジスタをＳＯＩ基板に形成すると、電界効果トランジスタの低電圧駆動を実現できることから、電界効果トランジスタの微細化を図ることができる。このとき、電界効果トランジスタを微細化すると、短チャネル効果が顕在化しやすくなって、アナログ回路の回路特性に大きな影響を及ぼす飽和特性が劣化しやすくなると考えられる。この点に関しては、本実施の形態１における第１特徴点を採用することにより、短チャネル効果が顕在化しやすい微細化された電界効果トランジスタであっても、電界効果トランジスタの飽和特性を向上することができる。このように、本実施の形態１における第１特徴点によれば、アナログ回路を構成する電界効果トランジスタの微細化を図りながらも、アナログ回路の回路特性に大きな影響を及ぼす飽和特性を向上することができる。
　図９（ａ）は、図１で説明したアナログ増幅回路を低電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図である。図９（ａ）において、電源端子ＶＤＤには、１．６Ｖが印加され、かつ、グランド端子ＶＳＳには、０Ｖが印加される。また、図９（ａ）において、電界効果トランジスタＱのゲート電極Ｇ（入力端子ＩＴ）には、０．６Ｖが印加され、かつ、電界効果トランジスタＱのドレインＤ（出力端子ＯＴ）には、０．８Ｖが印加される。特に、本実施の形態１では、ＳＯＩ基板上に電界効果トランジスタを形成しており、電界効果トランジスタの低電圧駆動が可能となることから、図９（ａ）に示すような低電圧でも、アナログ増幅回路を動作させることができる。
　ここで、図９（ａ）において、電界効果トランジスタＱのゲート電極に０．６Ｖ（バイアス基準点）を印加した状態で、かつ、入力電圧（入力信号電圧）を印加すると、電界効果トランジスタＱのドレインＤに接続されている出力端子ＯＴからは、０．８Ｖをバイアス基準点として、例えば、０．８Ｖ±０．５Ｖの出力電圧（出力信号電圧）が出力される。このとき、電界効果トランジスタＱとして、図８（ｃ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｃ）に示す電界効果トランジスタは、１．６Ｖまでのドレイン電圧が印加される場合にはパンチスルーを引き起こさないことから、図９（ａ）に示す条件の範囲内では、パンチスルーを起こさず、かつ、良好な飽和特性を有することになることから、図９（ａ）に示すような低電圧において、アナログ増幅回路を動作させる際に適している電界効果トランジスタとなることがわかる。
　一方、電界効果トランジスタＱとして、図８（ｂ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｂ）に示す電界効果トランジスタは、１．２Ｖまでのドレイン電圧が印加される場合にはパンチスルーを引き起こさないことから、図９（ａ）に示す条件の範囲のうち、０．８Ｖ±０．４Ｖの出力電圧（出力信号電圧）を出力するようにして使用する場合には、パンチスルーを起こさず、かつ、良好な飽和特性を有することになることから、図９（ａ）に示すような低電圧において、限定的ではあるが、アナログ増幅回路を動作させる際に使用できる電界効果トランジスタとなることがわかる。
　図９（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図９（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。ここで、図９（ｂ）に示される折れ線グラフ（１）は、バルク基板に形成された電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。一方、図９（ｂ）に示される折れ線グラフ（２）は、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。また、図９（ｂ）に示される折れ線グラフ（３）は、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。図９（ｂ）において、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（２）は、ゲート長を変化させたときのゲインの変化が著しく大きくなっている。さらに、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（３）は、ゲート長を変化させたときのゲインの変化がさらに著しく大きくなっている。これは、バルク基板に形成された電界効果トランジスタの飽和特性よりも、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタの飽和特性や、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタの飽和特性が良好であることによる。したがって、図９（ｂ）に示す結果から、ゲート電極のゲート長を同じにした場合、バルク基板に形成された電界効果トランジスタを使用するよりも、半導体層の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタや、半導体層の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用する方が、アナログ増幅回路のゲインを大きくできる。つまり、バルク基板に形成された電界効果トランジスタを使用するよりも、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタや、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用する方が、アナログ増幅回路の回路特性を向上することができるのである。このことから、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２４ｎｍ以下である場合には、アナログ増幅回路の回路特性を向上できることがわかる。ただし、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２ｎｍ未満となる場合には、ＳＯＩ基板自体の製造が困難となる。このことから、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２ｎｍ以上、かつ、２４ｎｍ以下である場合には、ＳＯＩ基板自体の製造容易性を確保しながら、アナログ増幅回路の回路特性を向上できるという顕著な効果を得ることができる。
　見方を変えると、例えば、図９（ｂ）において、バルク基板に形成された電界効果トランジスタを使用してアナログ増幅回路のゲインを「４６」に設計する場合、折れ線グラフ（１）から、ゲート電極のゲート長を４００ｎｍ（０．４μｍ）にする必要がある。これに対し、図９（ｂ）において、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用してアナログ増幅回路のゲインを「４６」に設計する場合、折れ線グラフ（３）から、ゲート電極のゲート長を９０ｎｍ（０．０９μｍ）にすればよいことになる。したがって、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、アナログ増幅回路を構成する場合における電界効果トランジスタの平面サイズは、バルク基板に形成された電界効果トランジスタを使用して、アナログ増幅回路を構成する場合における電界効果トランジスタの平面サイズの５％程度に縮小できることを意味している。このように、本実施の形態１における電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成すると、電界効果トランジスタの占有面積を大幅に低減することができ、これによって、アナログ増幅回路を含む半導体装置の小型化を図ることができる。つまり、本実施の形態１における第１特徴点を採用すると、本実施の形態１における電界効果トランジスタの平面サイズをバルク基板に形成された電界効果トランジスタの平面サイズと同等にする場合においては、アナログ増幅回路の回路特性の向上を図ることができる。一方、本実施の形態１における第１特徴点を採用すると、本実施の形態１における電界効果トランジスタから構成されるアナログ増幅回路のゲインをバルク基板に形成された電界効果トランジスタから構成されるアナログ増幅回路のゲインと同等にする場合においては、アナログ増幅回路を含む半導体装置の小型化を図ることができるのである。なお、半導体装置の小型化を実現できれば、回路を駆動するための電流を低減できるため、半導体装置の低消費電化も図ることができる。
　続いて、図１０（ａ）は、図１で説明したアナログ増幅回路を、図９（ａ）の動作条件よりも高電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図である。図１０（ａ）において、電源端子ＶＤＤには、３．０Ｖが印加され、かつ、グランド端子ＶＳＳには、０Ｖが印加される。また、図１０（ａ）において、電界効果トランジスタＱのゲート電極Ｇ（入力端子ＩＴ）には、１．１Ｖが印加され、かつ、電界効果トランジスタＱのドレインＤ（出力端子ＯＴ）には、１．５Ｖが印加される。
　ここで、図１０（ａ）において、電界効果トランジスタＱのゲート電極に１．１Ｖ（バイアス基準点）を印加した状態で、かつ、入力電圧（入力信号電圧）を印加すると、電界効果トランジスタＱのドレインＤに接続されている出力端子ＯＴからは、１．５Ｖをバイアス基準点として、例えば、１．５Ｖ±１．０Ｖの出力電圧（出力信号電圧）が出力される。このとき、電界効果トランジスタＱとして、図８（ｃ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｃ）に示す電界効果トランジスタは、１．６Ｖまでのドレイン電圧が印加される場合にはパンチスルーを引き起こさないが、それ以上のドレイン電圧では、パンチスルーを引き起こすことから、図１０（ａ）に示す条件の範囲のうち、１．５Ｖ±０．１Ｖの出力電圧（出力信号電圧）を出力するようにして使用する場合には、パンチスルーを起こさず、かつ、良好な飽和特性を有することになる。このことから、図１０（ａ）に示すような高電圧駆動させる場合においても、限定的ではあるが、図８（ｃ）に示す電流電圧特性を有する電界効果トランジスタは、アナログ増幅回路を動作させる際に使用できる電界効果トランジスタとなる。
　一方、電界効果トランジスタＱとして、図８（ｂ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｂ）に示す電界効果トランジスタは、１．２Ｖを超えるドレイン電圧が印加される場合にはパンチスルーを引き起す。このことから、図８（ｂ）に示す電流電圧特性を有する電界効果トランジスタは、図１０（ａ）に示すような高電圧駆動させる場合においては、アナログ増幅回路を動作させる際に使用できなくなる。
　図１０（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図１０（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。ここで、図１０（ｂ）に示される折れ線グラフ（１）は、バルク基板に形成された電界効果トランジスタを使用して、図１０（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。一方、図１０（ｂ）に示される折れ線グラフ（２）は、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図１０（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。また、図１０（ｂ）に示される折れ線グラフ（３）は、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図１０（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。
　図１０（ｂ）において、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（２）は、図９（ｂ）とは異なり、同等となっている。これは、図８（ｂ）の破線で囲まれた領域に示すように、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタでは、ドレイン電圧が１．０Ｖを超えると、パンチスルーが発生してしまい、ソース領域とドレイン領域との間の抵抗（ｒｄｓ）が低下するためである。すなわち、ソース領域とドレイン領域との間の抵抗を「ｒｄｓ」とし、伝達コンダクタンスを「ｇｍ」とすると、アナログ増幅回路のゲインは、「ｒｄｓ」×「ｇｍ」で表されることから、パンチスルーが発生して、ソース領域とドレイン領域との間の抵抗（ｒｄｓ）が低下すると、アナログ増幅回路のゲインが低下することになるからである。
　一方、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（３）は、ゲート長を変化させたときのゲインの変化が著しく大きくなっている。これは、図８（ｃ）に示すように、ドレイン電圧の広い範囲にわたって、バルク基板に形成された電界効果トランジスタの飽和特性よりも、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタの飽和特性が良好であることによる。
　したがって、幅広いドレイン電圧の範囲にわたって、アナログ増幅回路のゲインを向上する観点からは、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが１２ｎｍ以下であることが望ましい。一方、ＳＯＩ基板の半導体層の厚さが８ｎｍ未満になると、ソース領域とドレイン領域との間の抵抗（ｒｄｓ）が高くなり過ぎることから、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが８ｎｍ以上であることが望ましい。以上のことから、特に、幅広いドレイン電圧の範囲にわたって、アナログ増幅回路の回路特性を向上する観点からは、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが８ｎｍ以上、かつ、１２ｎｍ以下であることが望ましい。
　＜＜第２特徴点＞＞
　次に、本実施の形態１における第２特徴点は、ＳＯＩ基板上に形成された電界効果トランジスタのチャネル形成領域内における導電型不純物の不純物濃度が、１×１０１８／ｃｍ３以下であり、望ましくは、３×１０１７／ｃｍ３、より望ましくは、１×１０１７／ｃｍ３以下である点にある。具体的に、本実施の形態１における第２特徴点は、例えば、図７において、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１に含まれているｐ型不純物（ボロンなど）の不純物濃度が、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下である点にある。同様に、本実施の形態１における第２特徴点は、例えば、図７において、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２に含まれているｎ型不純物（リンや砒素）の不純物濃度が、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下である点にある。これにより、例えば、アナログ回路が複数のｎチャネル型電界効果トランジスタＱｎを含む場合、複数のｎチャネル型電界効果トランジスタＱｎ同士において、チャネル形成領域ＣＨ１に含まれているｐ型不純物の不純物濃度のばらつきを低減することができる。例えば、アナログ回路の構成要素として、差動アンプが含まれる場合があり、この差動アンプは、互いに同一特性を有する複数のｎチャネル型電界効果トランジスタＱｎを含むように構成されている。
　具体的に、図１１は、差動アンプの機能および回路構成を模式的に示す図である。例えば、差動アンプは、入力端子「Ａ」と入力端子「Ｂ」とを備え、入力端子「Ａ」に入力された入力信号が、入力端子「Ｂ」に入力された入力信号よりも大きい場合に出力端子「ＯＵＴ」から「１」を出力し、その他の場合には、出力端子「ＯＵＴ」から「０」を出力する機能を有している。このような機能を有する差動アンプは、図１１に示すように、バイアス部と差動増幅部と増幅部と出力部とから構成されている。そして、差動増幅部に着目すると、ｎチャネル型電界効果トランジスタＱ１のゲート電極が入力端子「Ａ」と接続され、かつ、ｎチャネル型電界効果トランジスタＱ２のゲート電極が入力端子「Ｂ」と接続されている。このとき、ｎチャネル型電界効果トランジスタＱ１とｎチャネル型電界効果トランジスタＱ２とは同一特性であることが要求される。すなわち、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とは、同一であることが望まれる。なぜなら、入力端子「Ａ」に入力される入力信号と、入力端子「Ｂ」に入力される入力信号とが等しい場合、出力端子「ＯＵＴ」からは、「０」を出力する必要があるからである。すなわち、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とが相違すると、入力端子「Ａ」に入力される入力信号と、入力端子「Ｂ」に入力される入力信号とが等しいにも関わらず、しきい値電圧のばらつきに起因して、誤動作することが起こりうるからである。そして、例えば、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とを等しくするためには、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域に含まれるｐ型不純物の不純物濃度と、ｎチャネル型電界効果トランジスタＱ２のチャネル形成領域に含まれるｐ型不純物の不純物濃度とを等しくする必要がある。この点に関し、チャネル形成領域に含まれるｐ型不純物の不純物濃度を高くすると、不純物濃度のばらつきが大きくなることから、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とのばらつきが大きくなる。そこで、本実施の形態１では、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域に含まれているｐ型不純物の不純物濃度を１×１０１８／ｃｍ３以下にしており、望ましくは、１×１０１７／ｃｍ３以下にしている。同様に、本実施の形態１では、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域に含まれているｐ型不純物の不純物濃度を１×１０１８／ｃｍ３以下にしており、望ましくは、１×１０１７／ｃｍ３以下にしている。これにより、本実施の形態１における第２特徴点によれば、例えば、差動アンプに含まれるｎチャネル型電界効果トランジスタＱ１とｎチャネル型電界効果トランジスタＱ２とのそれぞれのチャネル形成領域に含まれているｐ型不純物の不純物濃度のばらつきを低減することができる。このことかは、本実施の形態１における第２特徴点によれば、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とのばらつきを小さくすることができ、これによって、差動アンプの動作信頼性を向上できる。
　＜＜第２特徴点による副作用＞＞
　ただし、ＳＯＩ基板上に形成された電界効果トランジスタのチャネル形成領域内における導電型不純物の不純物濃度を、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下にするという本実施の形態１における第２特徴点を採用すると、電界効果トランジスタのしきい値電圧が低下してしまうという副作用が生じる。このような電界効果トランジスタのしきい値電圧の低下は、サブスレッドショルドリーク電流の増加を招くことになり、これによって、半導体装置の消費電力が増加してしまうことになる。したがって、サブスレッショルドリーク電流の増加を抑制するためには、電界効果トランジスタのしきい値電圧の低下を抑制する必要があり、ＳＯＩ基板上に形成された電界効果トランジスタのしきい値電圧を維持するためには、電界効果トランジスタのチャネル形成領域内に含まれる導電型不純物の不純物濃度を高くする必要がある。そこで、本実施の形態１では、第２特徴点を採用することにより誘発されるしきい値電圧の低下という副作用を抑制する工夫を施している。すなわち、本実施の形態１では、サブスレッショルドリーク電流の増加を抑制する手段として、電界効果トランジスタのチャネル形成領域内に含まれる導電型不純物の不純物濃度を高くする手段に頼ることなく、代替え手段を採用する工夫を施している。
　＜＜副作用を抑制する対策１＞＞
　副作用を抑制する対策１の基本思想は、ＳＯＩ基板の支持基板の部分のうち、ＳＯＩ基板上に形成された電界効果トランジスタのチャネル形成領域の下方に位置し、かつ、埋め込み絶縁層と接する部分にウェル領域を形成し、このウェル領域に、バックゲート電圧を印加するという思想である。これにより、電界効果トランジスタのチャネル形成領域に含まれる導電型不純物の不純物濃度を、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下にするという本実施の形態１における第２特徴点を採用したとしても、ウェル領域に印加するバックゲート電圧によって、電界効果トランジスタのサブスレッショルドリーク電流の増加を抑制することができる。具体的には、例えば、図７において、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱ１のチャネル形成領域ＣＨ１の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接する部分にｐ型ウェルＰＷＬを形成し、このｐ型ウェルＰＷＬに負バイアスからなるバックゲート電圧を印加する。これにより、バックゲート電圧によって、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域ＣＨ１のポテンシャルが引き上げられる結果、ｎチャネル型電界効果トランジスタＱ１のサブスレッショルドリーク電流の増加を抑制することができる。特に、本実施の形態１では、ｎチャネル型電界効果トランジスタＱ１の非動作時から動作時にわたって、バックゲート電圧を印加できる。
　なお、非動作時から動作時にわたってバックゲート電圧を印加し続ける以外の例として、非動作時にのみバックゲート電圧を印加して、動作時には、バックゲート電圧を印加しないように構成することもできる。これにより、未使用時のリーク電流を抑えることができるとともに、動作時において、低いしきい値状態で駆動電流を高めることができる。
　また、非動作時にバックゲート電圧を印加し、かつ、動作時には、時分割でバックゲート電圧を印加したり、バックゲート電圧を印加しなかったりすることもできる。さらには、動作時にバックゲート電圧を印加し、かつ、非動作時には、ある領域にだけバックゲート電圧を印加する一方、別の領域には、バックゲート電圧を印加しないように構成することもできる。
　同様に、例えば、図７において、ＳＯＩ基板上に形成されたｐチャネル型電界効果トランジスタＱ２のチャネル形成領域ＣＨ２の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接する部分にｎ型ウェルＮＷＬを形成し、このｎ型ウェルＮＷＬに正バイアスからなるバックゲート電圧を印加する。これにより、バックゲート電圧によって、ｐチャネル型電界効果トランジスタＱ２のサブスレッショルドリーク電流の増加を抑制することができる。特に、本実施の形態１では、ｐチャネル型電界効果トランジスタＱ２の非動作時から動作時にわたって、バックゲート電圧を印加できる。
　なお、非動作時から動作時にわたってバックゲート電圧を印加し続ける以外の例として、非動作時にのみバックゲート電圧を印加して、動作時には、バックゲート電圧を印加しないように構成することもできる。これにより、未使用時のリーク電流を抑えることができるとともに、動作時において、低いしきい値状態で駆動電流を高めることができる。
　また、非動作時にバックゲート電圧を印加し、かつ、動作時には、時分割でバックゲート電圧を印加したり、バックゲート電圧を印加しなかったりすることもできる。さらには、動作時にバックゲート電圧を印加し、かつ、非動作時には、ある領域にだけバックゲート電圧を印加する一方、別の領域には、バックゲート電圧を印加しないように構成することもできる。
　ここで、本実施の形態では、埋め込み絶縁層ＢＯＸの厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下となっているＳＯＴＢ技術が採用されている。これにより、本実施の形態１における対策１では、ウェル領域に印加されるバックゲート電圧による電界効果トランジスタのチャネルのポテンシャル制御により、不必要なリーク電流を抑制することができる。
　＜＜副作用を抑制する対策２＞＞
　次に、副作用を抑制する対策２の基本思想は、いわゆる「フェルミレベルピニング」を利用して、電界効果トランジスタのしきい値電圧の低下を抑制する思想である。「フェルミレベルピニング」とは、以下に示す現象である。例えば、ｎチャネル型電界効果トランジスタに着目した場合、ゲート電極には、ｎ型ポリシリコン膜が使用される。このとき、ゲート絶縁膜に、例えば、ハフニウムやアルミニウムなどの酸化シリコン膜よりも誘電率の高い元素を添加すると、ｎ型ポリシリコン膜のフェルミ準位がシフトする現象である。具体的に、通常、ｎ型ポリシリコン膜のフェルミ準位は、伝導帯の近傍に位置するが、ゲート絶縁膜にハフニウムやアルミニウムを添加すると、ｎ型ポリシリコン膜のフェルミ準位が価電子帯側にシフトする。このことは、ｎチャネル型電界効果トランジスタのしきい値電圧が上昇することを意味する。通常は、ゲート電極を構成するｎ型ポリシリコン膜のフェルミ準位が伝導帯近傍に位置する場合に、設計値通りのしきい値電圧を確保できるが、上述した「フェルミレベルピニング」が生じると、ｎチャネル型電界効果トランジスタのしきい値電圧が設計値から高くなる方向にずれることになる。したがって、通常は、「フェルミレベルピニング」を抑制しようというインセンティブが働くことになる。
　ところが、本発明者は、発想の転換を図って、「フェルミレベルピニング」が生じると、ｎチャネル型電界効果トランジスタのしきい値電圧が上昇する点に着目して、上述した本実施の形態１における第２特徴点を採用することにより生じるしきい値電圧の低下という副作用を、意図的に「フェルミレベルピニング」を生じさせて抑制するのである。すなわち、副作用を抑制する対策２として、本実施の形態１においては、ｎチャネル型電界効果トランジスタのゲート絶縁膜に、例えば、ハフニウムやアルミニウムに代表される酸化シリコン膜よりも誘電率の高い元素を含むように構成している。これにより、本実施の形態１によれば、意図的に「フェルミレベルピニング」を生じさせることができる結果、ｎチャネル型電界効果トランジスタのしきい値電圧の低下を効果的に抑制できる。
　同様に、例えば、ｐチャネル型電界効果トランジスタに着目した場合、ゲート電極には、ｐ型ポリシリコン膜が使用される。このとき、ゲート絶縁膜に、例えば、酸化シリコン膜よりも誘電率の高い元素を添加すると、ｐ型ポリシリコン膜のフェルミ準位がシフトする（「フェルミレベルピニング」）。具体的に、通常、ｐ型ポリシリコン膜のフェルミ準位は、価電子帯の近傍に位置するが、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い元素を添加すると、ｐ型ポリシリコン膜のフェルミ準位が伝導帯側にシフトする。したがって、ｐチャネル型電界効果トランジスタにおいても、意図的に「フェルミレベルピニング」を生じさせることができる結果、ｐチャネル型電界効果トランジスタのしきい値電圧の低下を効果的に抑制できる。
　（実施の形態２）
　本実施の形態２では、アナログ回路を構成する電界効果トランジスタとデジタル回路を構成する電界効果トランジスタとを同一のＳＯＩ基板上に形成する例について説明する。
　＜電界効果トランジスタに要求される特性の相違＞
　アナログ回路を構成する電界効果トランジスタに要求される特性と、デジタル回路を構成する電界効果トランジスタに要求される特性とは相違する。具体的に、アナログ回路を構成する電界効果トランジスタには、飽和特性が良好なことや、ソースとドレインとの間の耐圧とゲート絶縁膜の耐圧とが高いことが要求される。一方、デジタル回路では、デジタル回路を構成する電界効果トランジスタのスイッチングを頻繁に実施することから、デジタル回路を構成する電界効果トランジスタには、高速なスイッチング特性が要求される。このように、アナログ回路を構成する電界効果トランジスタと、デジタル回路を構成する電界効果トランジスタとでは、要求される特性が異なる。このことから、アナログ回路を構成する電界効果トランジスタのデバイス構造と、デジタル回路を構成する電界効果トランジスタのデバイス構造とは、必然的に相違する。以下では、同一のＳＯＩ基板上に形成されたアナログ回路を構成する電界効果トランジスタとデジタル回路を構成する電界効果トランジスタとのデバイス構造について説明する。
　＜デバイス構造＞
　図１２は、本実施の形態２における複数の電界効果トランジスタのデバイス構造を示す断面図である。具体的に、図１２では、アナログ回路形成領域ＡＣＲ１に、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａが形成されている一方、デジタル回路形成領域ＤＣＲ１に、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂが形成されている。なお、アナログ回路は、ｎチャネル型電界効果トランジスタＱｎ１ａだけでなく、ｐチャネル型電界効果トランジスタも構成要素として含み、かつ、デジタル回路も、ｎチャネル型電界効果トランジスタＱｎ１ｂだけでなく、ｐチャネル型電界効果トランジスタも構成要素として含むが、図１２では、省略している。ここで、ＳＯＩ基板の半導体層（シリコン層）ＳＬの厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である。
　＜＜ｎチャネル型電界効果トランジスタＱｎ１ａのデバイス構造＞＞
　図１２において、ＳＯＩ基板のアナログ回路形成領域ＡＣＲ１には、ｎチャネル型電界効果トランジスタＱｎ１ａが形成されている。ｎチャネル型電界効果トランジスタＱｎ１ａは、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成されたソース領域ＳＲ１ａと、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成され、ソース領域ＳＲ１ａと離間して形成されたドレイン領域ＤＲ１ａとを有している。このとき、ソース領域ＳＲ１ａは、ｎ型半導体領域ＮＲ１ａと、このｎ型半導体領域ＮＲ１ａよりも不純物濃度の低いエクステンション領域ＥＸ１ａとから構成されている。同様に、ドレイン領域ＤＲ１ａも、ｎ型半導体領域ＮＲ１ａと、このｎ型半導体領域ＮＲ１ａよりも不純物濃度の低いエクステンション領域ＥＸ１ａとから構成されている。そして、ｎチャネル型電界効果トランジスタＱｎ１ａは、ソース領域ＳＲ１ａとドレイン領域ＤＲ１ａとの間に挟まれたチャネル形成領域ＣＨ１ａと、チャネル形成領域ＣＨ１ａ上に形成されたゲート絶縁膜ＧＯＸ１ａと、ゲート絶縁膜ＧＯＸ１ａ上に形成されたゲート電極ＧＥ１ａとを有している。ここで、ゲート電極ＧＥ１ａの両側の側壁には、サイドウォールスペーサＳＷが形成されている。一方、ＳＯＩ基板の支持基板ＳＵＢには、ｎチャネル型電界効果トランジスタＱｎ１ａのチャネル形成領域ＣＨ１ａの下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｐ型ウェルＰＷＬ１ａが形成されている。このｐ型ウェルＰＷＬ１ａには、例えば、負バイアスからなるバックゲート電圧が印加可能に構成されている。以上のようにして、ＳＯＩ基板のアナログ回路形成領域ＡＣＲ１に、本実施の形態２におけるｎチャネル型電界効果トランジスタＱｎ１ａが形成されている。
　＜＜ｎチャネル型電界効果トランジスタＱｎ１ｂのデバイス構造＞＞
　次に、図１２において、ＳＯＩ基板のデジタル回路形成領域ＤＣＲ１には、ｎチャネル型電界効果トランジスタＱｎ１ｂが形成されている。ｎチャネル型電界効果トランジスタＱｎ１ｂは、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成されたソース領域ＳＲ１ｂと、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成され、ソース領域ＳＲ１ｂと離間して形成されたドレイン領域ＤＲ１ｂとを有している。このとき、ソース領域ＳＲ１ｂは、ｎ型半導体領域ＮＲ１ｂと、このｎ型半導体領域ＮＲ１ｂよりも不純物濃度の低いエクステンション領域ＥＸ１ｂとから構成されている。同様に、ドレイン領域ＤＲ１ｂも、ｎ型半導体領域ＮＲ１ｂと、このｎ型半導体領域ＮＲ１ｂよりも不純物濃度の低いエクステンション領域ＥＸ１ｂとから構成されている。そして、ｎチャネル型電界効果トランジスタＱｎ１ｂは、ソース領域ＳＲ１ｂとドレイン領域ＤＲ１ｂとの間に挟まれたチャネル形成領域ＣＨ１ｂと、チャネル形成領域ＣＨ１ｂ上に形成されたゲート絶縁膜ＧＯＸ１ｂと、ゲート絶縁膜ＧＯＸ１ｂ上に形成されたゲート電極ＧＥ１ｂとを有している。ここで、ゲート電極ＧＥ１ｂの両側の側壁には、サイドウォールスペーサＳＷが形成されている。一方、ＳＯＩ基板の支持基板ＳＵＢには、ｎチャネル型電界効果トランジスタＱｎ１ｂのチャネル形成領域ＣＨ１ｂの下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｐ型ウェルＰＷＬ１ｂが形成されている。このｐ型ウェルＰＷＬ１ｂには、例えば、負バイアスからなるバックゲート電圧が印加可能に構成されている。以上のようにして、ＳＯＩ基板のデジタル回路形成領域ＤＣＲ１に、本実施の形態２におけるｎチャネル型電界効果トランジスタＱｎ１ｂが形成されている。
　＜＜相違点＞＞
　上述したように構成されているｎチャネル型電界効果トランジスタＱｎ１ａとｎチャネル型電界効果トランジスタＱｎ１ｂとは、アナログ回路とデジタル回路のそれぞれに要求される特性の相違に起因して、デバイス構造に相違点が存在する。以下では、ｎチャネル型電界効果トランジスタＱｎ１ａとｎチャネル型電界効果トランジスタＱｎ１ｂとの相違点について説明することにする。
　まず、第１相違点は、ｎチャネル型電界効果トランジスタＱｎ１ａにおけるソース領域ＳＲ１ａとドレイン領域ＤＲ１ａとの間の絶縁耐圧は、ｎチャネル型電界効果トランジスタＱｎ１ｂにおけるソース領域ＳＲ１ｂとドレイン領域ＤＲ１ｂとの間の絶縁耐圧よりも大きくなっている。これは、アナログ回路では、デジタル回路よりも絶縁耐圧が高いことが要求されているからである。したがって、図１２に示すように、本実施の形態２では、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート電極ＧＥ１ａのゲート長は、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート電極ＧＥ１ｂのゲート長よりも長い。
　続いて、第２相違点は、ｎチャネル型電界効果トランジスタＱｎ１ａにおけるゲート絶縁膜ＧＯＸ１ａの絶縁耐圧は、ｎチャネル型電界効果トランジスタＱｎ１ｂにおけるゲート絶縁膜ＧＯＸ１ｂの絶縁耐圧よりも大きくなっている。これは、アナログ回路では、デジタル回路よりも絶縁耐圧が高いことが要求されているからである。したがって、図１２に示すように、本実施の形態２では、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ａの厚さは、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート絶縁膜ＧＯＸ１ｂの厚さよりも厚い。
　次に、第３相違点は、例えば、デジタル回路では、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂに対して、高速スイッチング特性が要求される。このため、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂには電流駆動力の大きいことが要求される。したがって、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのしきい値電圧は、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのしきい値電圧よりも低くする必要がある。この第３相違点を実現する一例として、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート電極ＧＥ１ａを構成する導体膜の構成材料と、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート電極ＧＥ１ｂを構成する導体膜の構成材料とを相違させることができる。これにより、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート電極ＧＥ１ａの仕事関数と、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート電極ＧＥ１ｂの仕事関数とを相違させることができる。この結果、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのしきい値電圧と、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのしきい値電圧とを相違させることができる。
　＜回路例＞
　本実施の形態２における半導体装置は、同一のＳＯＩ基板上にアナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａと、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂとが形成されている。このようにアナログ回路とデジタル回路とが混載されている本実施の形態２における半導体装置は、例えば、アナログ回路とデジタル回路とからなるＡ／Ｄ変換器の構成に適用することができる。以下では、本実施の形態２における半導体装置を適用できるＡ／Ｄ変換器の構成について説明する。
　図１３は、逐次比較型Ａ／Ｄコンバータの回路構成を示す回路ブロック図である。図１３において、逐次比較型Ａ／Ｄコンバータは、サンプリングクロックに基づいて、アナログ入力電圧Ｖｉｎを入力するサンプルホールド回路と、サンプルホールド回路でサンプルホールドされた入力電圧と基準電圧とを比較する比較器と、クロックに基づいて、逐次比較クロックを生成する逐次比較クロック生成部とを有する。さらに、逐次比較型Ａ／Ｄコンバータは、逐次比較レジスタ（ＳＡＲ）と、ＤＡ変換器と、出力レジスタとを有する。このように構成されている逐次比較型Ａ／Ｄコンバータは、例えば、ＤＡ変換器で発生された第１電圧（例えば、ＦＳ／２とする）と、サンプルホールド回路でサンプルホールドされた入力電圧「Ｖｉｎ」とを比較器で比較する。そして、入力電圧＞第１電圧（ＦＳ／２）の場合、最上位ビットを「１」にする一方、入力電圧＜第１電圧（ＦＳ／２）の場合、最上位ビットを「０」にする。その後、ＤＡ変換器は、第２電圧（ＦＳ／２＋ＦＳ／４）の電圧を発生して、この第２電圧と入力電圧とが比較で比較され、比較結果に基づいて、最上位の１桁下のビットを決定する。このような動作を繰り返すことにより、入力電圧に対応したデジタル出力を出力レジスタから出力する。このようにして、逐次比較型Ａ／Ｄコンバータが動作することになる。
　このような逐次比較型Ａ／Ｄコンバータには、例えば、サンプルホールド回路に代表されるアナログ回路と、逐次比較レジスタ（ＳＡＲ）に代表されるデジタル回路とが含まれている。したがって、アナログ回路とデジタル回路とが混載されている本実施の形態２における半導体装置は、例えば、アナログ回路とデジタル回路とからなる逐次比較型Ａ／Ｄ変換器の構成に適用することができる。
　＜第２特徴点による副作用＞
　本実施の形態２における半導体装置においても、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱｎ１ａのチャネル形成領域ＣＨ１ａ内における導電型不純物の不純物濃度を、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下にするという前記実施の形態１における第２特徴点を採用する。同様に、本実施の形態２では、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱｎ１ｂのチャネル形成領域ＣＨ１ｂ内における導電型不純物の不純物濃度を、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下にするという前記実施の形態１における第２特徴点を採用する。この場合、前記実施の形態１でも説明したように、電界効果トランジスタのしきい値電圧が低下してしまうという副作用が生じる。
　＜副作用を抑制する対策１＞
　副作用を抑制する対策１の基本思想は、ＳＯＩ基板の支持基板の部分のうち、ＳＯＩ基板上に形成された電界効果トランジスタ（ｎチャネル型電界効果トランジスタＱｎ１ａ、ｎチャネル型電界効果トランジスタＱｎ１ｂ）のチャネル形成領域（ＣＨ１ａ、ＣＨ１ｂ）の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接する部分にｐ型ウェル（ＰＷＬ１ａ、ＰＷＬ１ｂ）を形成し、このｐ型ウェル（ＰＷＬ１ａ、ＰＷＬ１ｂ）に、バックゲート電圧を印加するという思想である。これにより、電界効果トランジスタ（ｎチャネル型電界効果トランジスタＱｎ１ａ、ｎチャネル型電界効果トランジスタＱｎ１ｂ）のチャネル形成領域（ＣＨ１ａ、ＣＨ１ｂ）に含まれる導電型不純物の不純物濃度を、１×１０１８／ｃｍ３以下であり、望ましくは、１×１０１７／ｃｍ３以下にするという第２特徴点を採用したとしても、ｐ型ウェルＰＷＬに印加するバックゲート電圧によって、電界効果トランジスタ（ｎチャネル型電界効果トランジスタＱｎ１ａ、ｎチャネル型電界効果トランジスタＱｎ１ｂ）のしきい値電圧の低下を抑制することができる。
　＜副作用を抑制する対策２＞
　次に、副作用を抑制する対策２の基本思想は、前記実施の形態１と同様に、いわゆる「フェルミレベルピニング」を利用して、電界効果トランジスタのしきい値電圧の低下を抑制する思想である。ここで、本実施の形態２においては、例えば、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ａは、酸化シリコン膜よりも誘電率の高い材料（Ｈｉｇｈ―ｋ）材料を含むように構成する一方、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのゲート絶縁膜ＧＯＸ１ｂは、酸化シリコン膜から構成することができる。この場合、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのしきい値電圧を、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのしきい値電圧よりも高くすることができる。
　さらに、デジタル回路においても、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂでのサブスレッショルドリーク電流を低減するために、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのゲート絶縁膜ＧＯＸ１ｂにも、酸化シリコン膜よりも誘電率の高い材料を含むように構成することができる。このとき、例えば、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ａにおける「Ｈｉｇｈ－ｋ材料」の含有量は、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ｂにおける「Ｈｉｇｈ－ｋ材料」含有量よりも少なくすることが望ましい。以下に、この理由について説明する。
　例えば、「フェルミレベルピニング」は、酸化シリコン膜からなるゲート絶縁膜に、ハフニウムやアルミニウムに代表される「Ｈｉｇｈ－ｋ材料」を添加すると、ゲート絶縁膜中に固定電荷（酸素空孔）が形成されることによって、ゲート絶縁膜とゲート電極との界面における電子の分布が変化して、フェルミレベルがシフトする現象として理解されている。すなわち、ゲート絶縁膜に「Ｈｉｇｈ－ｋ材料」を添加すると、固定電荷が形成される。そして、この固定電荷に電子が捕獲されたり離脱したりすることによって、電子の移動が生じることに起因して、電気的なノイズが発生する。したがって、ゲート絶縁膜に添加される「Ｈｉｇｈ－ｋ材料」が多くなればなるほど、ゲート絶縁膜中に形成される固定電荷の数が多くなる。このことは、ゲート絶縁膜に添加される「Ｈｉｇｈ－ｋ材料」が多くなればなるほど、電気的なノイズ成分が多くなることを意味する。
　この点に関し、アナログ回路は、デジタル回路に比べてノイズの影響を受けやすい。特に、本実施の形態２では、アナログ回路を構成する電界効果トランジスタをＳＯＩ基板上に形成することにより、低電圧駆動を実現している。このことは、アナログ回路における信号成分が小さくなることを意味している。一方、低電圧駆動を実現しても、ノイズ成分は減少しないことから、Ｓ／Ｎ比（シグナル／ノイズ比）は小さくなる。そして、ゲート絶縁膜中に形成される固定電荷が多くなると、さらに、電気的なノイズ成分が多くなり、さらなるＳ／Ｎ比の低下を招くことになる。したがって、本実施の形態２では、アナログ回路を構成する電界効果トランジスタのしきい値電圧の低下を抑制するために、ゲート絶縁膜中に「Ｈｉｇｈ－ｋ材料」を添加する対策を取りながら、ゲート絶縁膜中に添加する「Ｈｉｇｈ－ｋ材料」を最小限としている。このことから、本実施の形態２では、アナログ回路を構成する電界効果トランジスタのゲート絶縁膜における「Ｈｉｇｈ－ｋ材料」の含有量を、デジタル回路を構成する電界効果トランジスタのゲート絶縁膜における「Ｈｉｇｈ－ｋ材料」含有量よりも少なくしているのである。これにより、アナログ回路を構成する電界効果トランジスタにおいては、Ｓ／Ｎ比の低下を抑制しながら、しきい値電圧の低下を抑制することができるという顕著な効果を得ることができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　前記実施の形態は、以下の形態を含む。
　（付記１）
　支持基板と、
　前記支持基板上に形成された絶縁層と、
　前記絶縁層上に形成された半導体層と、
　前記半導体層内に形成された第１ソース領域と、
　前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
　前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
　前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
　を有し、
　前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、第１アナログ回路の構成要素であり、
　前記第１アナログ回路は、少なくとも１つ以上の前記第１電界効果トランジスタを含み、
　前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下であり、
　前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域とは離間して形成された第２ソース領域と、
　前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域と前記第２ソース領域とは離間して形成された第２ドレイン領域と、
　前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル形成領域と、
　前記第２チャネル形成領域上に形成され、かつ、前記第１ゲート絶縁膜とは離間して形成された第２ゲート絶縁膜と、
　前記第２ゲート絶縁膜上に形成され、かつ、前記第１ゲート電極とは離間して形成された第２ゲート電極と、
　を有し、
　前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第２チャネル形成領域と、前記第２ソース領域と、前記第２ドレイン領域とを含む第２電界効果トランジスタは、第１デジタル回路の構成要素である、半導体装置。
　（付記２）
　付記１に記載の半導体装置において、
　前記第２チャネル形成領域内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３以下であり、
　前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
　前記第２ゲート絶縁膜は、酸化シリコン膜から構成される、半導体装置。
　（付記３）
　付記１に記載の半導体装置において、
　前記第２チャネル形成領域内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３以下であり、
　前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
　前記第２ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
　前記第１ゲート絶縁膜における前記材料の含有量は、前記第２ゲート絶縁膜における前記材料の含有量よりも少ない、半導体装置。
　（付記４）
　支持基板と、
　前記支持基板上に形成された絶縁層と、
　前記絶縁層上に形成された半導体層と、
　前記半導体層内に形成された第１ソース領域と、
　前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
　前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
　前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
　前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域とは離間して形成された第２ソース領域と、
　前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域と前記第２ソース領域とは離間して形成された第２ドレイン領域と、
　前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル形成領域と、
　前記第２チャネル形成領域上に形成され、かつ、前記第１ゲート絶縁膜とは離間して形成されたた第２ゲート絶縁膜と、
　前記第２ゲート絶縁膜上に形成され、かつ、前記第１ゲート電極とは離間して形成された第２ゲート電極と、
　を有し、
　前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、Ａ／Ｄコンバータのアナログ回路の構成要素であり、
　前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第２チャネル形成領域と、前記第２ソース領域と、前記第２ドレイン領域とを含む第２電界効果トランジスタは、Ａ／Ｄコンバータのデジタル回路の構成要素であり、
　前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である、半導体装置。
　（付記５）
　付記４に記載の半導体装置において、
　前記第１電界効果トランジスタにおける前記第１ソース領域と前記第１ドレイン領域との間の絶縁耐圧は、前記第２電界効果トランジスタにおける前記第２ソース領域と前記第２ドレイン領域との間の絶縁耐圧よりも大きい、半導体装置。
　（付記６）
　付記４に記載の半導体装置において、
　前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚い、半導体装置。
　（付記７）
　付記４に記載の半導体装置において、
　前記第１ゲート電極のゲート長は、前記第２ゲート電極のゲート長よりも長い、半導体装置。
　（付記８）
　付記４に記載の半導体装置において、
　前記第１ゲート電極を構成する第１導体膜は、前記第２ゲート電極を構成する第２導体膜と構成材料が異なる、半導体装置。
　ＢＯＸ　埋め込み絶縁層
　ＣＨ１　チャネル形成領域
　ＣＨ２　チャネル形成領域
　ＤＲ１　ドレイン領域
　ＤＲ２　ドレイン領域
　ＧＥ１　ゲート電極
　ＧＥ２　ゲート電極
　ＧＯＸ１　ゲート絶縁膜
　ＧＯＸ２　ゲート絶縁膜
　ＮＷＬ　ｎ型ウェル
　ＰＷＬ　ｐ型ウェル
　ＳＲ１　ソース領域
　ＳＲ２　ソース領域
　ＳＵＢ　支持基板

Claims (20)

  1. 　支持基板と、
    　前記支持基板上に形成された絶縁層と、
    　前記絶縁層上に形成された半導体層と、
    　前記半導体層内に形成された第１ソース領域と、
    　前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
    　前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
    　前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    　を有し、
    　前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、第１アナログ回路の構成要素であり、
    　前記第１アナログ回路は、少なくとも１つ以上の前記第１電界効果トランジスタを含み、
    　前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１ゲート電極のゲート長は、１００ｎｍ以下である、半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第１ソース領域に印加される電位と前記第１ドレイン領域に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．２Ｖ以下である、半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第１チャネル形成領域内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３よりも大きく、かつ、１×１０１８／ｃｍ３以下である、半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第１アナログ回路は、複数の前記第１電界効果トランジスタを含む、半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１アナログ回路は、差動アンプを含み、
    　前記差動アンプは、複数の前記第１電界効果トランジスタを含む、半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記絶縁層の厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下であり、
    　前記支持基板には、前記第１チャネル形成領域の下方に位置し、かつ、前記絶縁層と接する第１ウェル領域が形成されている、半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記第１ゲート絶縁膜は、酸化シリコン膜から構成され、
    　前記第１ウェル領域には、前記第１電界効果トランジスタの非動作時から動作時にわたって、前記第１バックゲート電圧が印加される、半導体装置。
  9. 　請求項６に記載の半導体装置において、
    　前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含む、半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第１ゲート絶縁膜は、酸化シリコン膜に、少なくとも、ハフニウムとアルミニウムとのいずれかの元素を添加した膜からなる、半導体装置。
  11. 　請求項１に記載の半導体装置において、
    　前記半導体層の厚さは、８ｎｍ以上、かつ、１２ｎｍ以下である、半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記第１ゲート電極のゲート長は、１５０ｎｍ以下である、半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記第１ソース領域に印加される電位と前記第１ドレイン領域に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．６Ｖ以下である、半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記第１チャネル形成領域内における導電型不純物の不純物濃度は、１×１０１７／ｃｍ３以下である、半導体装置。
  15. 　請求項１４に記載の半導体装置において、
    　前記第１アナログ回路は、複数の前記第１電界効果トランジスタを含む、半導体装置。
  16. 　請求項１５に記載の半導体装置において、
    　前記第１アナログ回路は、差動アンプを含み、
    　前記差動アンプは、複数の前記第１電界効果トランジスタを含む、半導体装置。
  17. 　請求項１６に記載の半導体装置において、
    　前記絶縁層の厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下であり、
    　前記支持基板には、前記第１チャネル形成領域の下方に位置し、かつ、前記絶縁層と接する第１ウェル領域が形成されている、半導体装置。
  18. 　請求項１７に記載の半導体装置において、
    　前記第１ゲート絶縁膜は、酸化シリコン膜から構成され、
    　前記第１ウェル領域には、前記第１電界効果トランジスタの非動作時から動作時にわたって、前記第１バックゲート電圧が印加される、半導体装置。
  19. 　請求項１６に記載の半導体装置において、
    　前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含む、半導体装置。
  20. 　請求項１９に記載の半導体装置において、
    　前記第１ゲート絶縁膜は、酸化シリコン膜に、少なくとも、ハフニウムとアルミニウムとのいずれかの元素を添加した膜からなる、半導体装置。
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