JP2002124867A - 半導体集積回路装置及び電子機器 - Google Patents
半導体集積回路装置及び電子機器Info
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- JP2002124867A JP2002124867A JP2001237309A JP2001237309A JP2002124867A JP 2002124867 A JP2002124867 A JP 2002124867A JP 2001237309 A JP2001237309 A JP 2001237309A JP 2001237309 A JP2001237309 A JP 2001237309A JP 2002124867 A JP2002124867 A JP 2002124867A
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Abstract
(57)【要約】
【課題】 回路の構成を変更することなくＥＭＩ輻射を
低減しうる半導体集積回路装置を提供する。 【解決手段】 各インバータ２〜４は、Ｐch変調ＭＯＳ
トランジスタ９と、通常のＮchＭＯＳトランジスタ１０
と、通常のＰchＭＯＳトランジスタ１１と、Ｎch変調Ｍ
ＯＳトランジスタ１２とのいずれかを含んでいる。Ｐch
変調ＭＯＳトランジスタの変調基板バイアスＶb は、Ｖ
b ≧Ｖdd−Ｖf の範囲で，ある振幅で変化する。Ｎch変
調ＭＯＳトランジスタの変調基板バイアスＶb'は、Ｖb'
≦Ｖss＋Ｖf'の範囲で，ある振幅で変化する。変調ＭＯ
Ｓトランジスタのスレッショルド値が変化することによ
り、信号の遷移のタイミングや波形が変化するので、Ｅ
ＭＩ輻射のピークがなだらかになり、ラッチアップなど
の誤動作を回避しつつ、ＥＭＩ輻射が低減される。
低減しうる半導体集積回路装置を提供する。 【解決手段】 各インバータ２〜４は、Ｐch変調ＭＯＳ
トランジスタ９と、通常のＮchＭＯＳトランジスタ１０
と、通常のＰchＭＯＳトランジスタ１１と、Ｎch変調Ｍ
ＯＳトランジスタ１２とのいずれかを含んでいる。Ｐch
変調ＭＯＳトランジスタの変調基板バイアスＶb は、Ｖ
b ≧Ｖdd−Ｖf の範囲で，ある振幅で変化する。Ｎch変
調ＭＯＳトランジスタの変調基板バイアスＶb'は、Ｖb'
≦Ｖss＋Ｖf'の範囲で，ある振幅で変化する。変調ＭＯ
Ｓトランジスタのスレッショルド値が変化することによ
り、信号の遷移のタイミングや波形が変化するので、Ｅ
ＭＩ輻射のピークがなだらかになり、ラッチアップなど
の誤動作を回避しつつ、ＥＭＩ輻射が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳトランジス
タを搭載した半導体集積回路装置に係り、特に、電磁波
の輻射強度の低減対策に関するものである。
タを搭載した半導体集積回路装置に係り、特に、電磁波
の輻射強度の低減対策に関するものである。
【０００２】
【従来の技術】従来より、電子機器からＥＭＩ輻射(Ele
ctro Magnetic Interference) と呼ばれる不要な電磁輻
射が発生することが知られている。このＥＭＩ輻射は、
他の電子機器の動作を妨害する可能性があるためにでき
るだけ少ないことが要望されており、その輻射強度は法
的規制の対象とさえなっている。ＥＭＩ輻射が発生する
原因は種々あるが、電子機器を構成するＬＳＩ内に設け
られているきわめて多数のトランジスタ特にＣＭＯＳ集
積回路中におけるＭＯＳトランジスタの動作特性がその
原因として重要である。ＭＯＳトランジスタは、スイッ
チング波形が急峻な電圧，電流の変化を伴い高周波数成
分を含んでいるので、この急峻な変化に応じて電子機器
内のアンテナとなる部分から不要輻射が発生するからで
ある。
ctro Magnetic Interference) と呼ばれる不要な電磁輻
射が発生することが知られている。このＥＭＩ輻射は、
他の電子機器の動作を妨害する可能性があるためにでき
るだけ少ないことが要望されており、その輻射強度は法
的規制の対象とさえなっている。ＥＭＩ輻射が発生する
原因は種々あるが、電子機器を構成するＬＳＩ内に設け
られているきわめて多数のトランジスタ特にＣＭＯＳ集
積回路中におけるＭＯＳトランジスタの動作特性がその
原因として重要である。ＭＯＳトランジスタは、スイッ
チング波形が急峻な電圧，電流の変化を伴い高周波数成
分を含んでいるので、この急峻な変化に応じて電子機器
内のアンテナとなる部分から不要輻射が発生するからで
ある。
【０００３】数十ＧＨｚまでの周波数領域においては、
半導体集積回路装置単体ではアンテナとなる部分がほと
んどないためにＥＭＩ輻射強度は小さいが、半導体集積
回路装置である半導体チップがプリント基板やパッケー
ジに実装されると、数ｃｍから数１０ｃｍに引き回され
た電源線や信号線がアンテナとなりＥＭＩ輻射の強度は
大きくなる。また、ＥＭＩ輻射の強度は実装形態にも大
きく依存し、アンテナとなる部分が多くなるような実装
形態はできるだけ避けることが好ましい。そのための一
般的な対策としては、プリント基板における電源と信号
線のパターン形状の変更やフェライトビーズなどの高周
波電流を抑制する機能を有する部品の組込が挙げられる
が、これらの対策は経験則に基づくことが多いために、
効果の予測が困難でありコストもかかる。したがって、
半導体集積回路装置中のＭＯＳトランジスタのレベルで
ＥＭＩ輻射対策を施し、これによって、ＥＭＩ輻射を意
識せずに実装形態の自由度を確保することが好ましいと
いえよう。
半導体集積回路装置単体ではアンテナとなる部分がほと
んどないためにＥＭＩ輻射強度は小さいが、半導体集積
回路装置である半導体チップがプリント基板やパッケー
ジに実装されると、数ｃｍから数１０ｃｍに引き回され
た電源線や信号線がアンテナとなりＥＭＩ輻射の強度は
大きくなる。また、ＥＭＩ輻射の強度は実装形態にも大
きく依存し、アンテナとなる部分が多くなるような実装
形態はできるだけ避けることが好ましい。そのための一
般的な対策としては、プリント基板における電源と信号
線のパターン形状の変更やフェライトビーズなどの高周
波電流を抑制する機能を有する部品の組込が挙げられる
が、これらの対策は経験則に基づくことが多いために、
効果の予測が困難でありコストもかかる。したがって、
半導体集積回路装置中のＭＯＳトランジスタのレベルで
ＥＭＩ輻射対策を施し、これによって、ＥＭＩ輻射を意
識せずに実装形態の自由度を確保することが好ましいと
いえよう。
【０００４】特に、近年のＣＭＯＳ半導体集積回路装置
中のＭＯＳトランジスタは微細化技術の進歩もあって高
速動作化されており、ＭＯＳトランジスタのスイッチン
グ動作，つまり立ち上がり，立ち下がり動作の高速化に
伴ってＥＭＩ輻射の強度がますます増大しつつあり、か
かる点からも、ＭＯＳトランジスタの動作特性との関連
からＥＭＩ輻射を効果的に低減する手段が要望されてい
る。
中のＭＯＳトランジスタは微細化技術の進歩もあって高
速動作化されており、ＭＯＳトランジスタのスイッチン
グ動作，つまり立ち上がり，立ち下がり動作の高速化に
伴ってＥＭＩ輻射の強度がますます増大しつつあり、か
かる点からも、ＭＯＳトランジスタの動作特性との関連
からＥＭＩ輻射を効果的に低減する手段が要望されてい
る。
【０００５】そこで、半導体集積回路装置中のＭＯＳト
ランジスタの動作特性との関連においてＥＭＩ輻射を低
減する方法として、以下のような提案がなされている。
ランジスタの動作特性との関連においてＥＭＩ輻射を低
減する方法として、以下のような提案がなされている。
【０００６】（１） トランジスタサイズを最適化する
ように調整する。つまり、電圧波形の立ち上がり立ち下
がり速度（スルーレートと呼ぶ）をできるかぎり遅くし
て電圧振幅に含まれる周波数の高調波成分を小さくした
り、トランジスタのスイッチング動作における電流波形
のスルーレートならびに最大値を低減することにより、
電源線等より発生する電磁波の強度を抑制する。
ように調整する。つまり、電圧波形の立ち上がり立ち下
がり速度（スルーレートと呼ぶ）をできるかぎり遅くし
て電圧振幅に含まれる周波数の高調波成分を小さくした
り、トランジスタのスイッチング動作における電流波形
のスルーレートならびに最大値を低減することにより、
電源線等より発生する電磁波の強度を抑制する。
【０００７】（２） トランジスタの同時スイッチング
を回避する。つまり、スイッチング時刻を細かく分散さ
せるように遅延時間の調節を行なうことにより、同時ス
イッチングによって一時期に集中して電源線に電磁波
（ＥＭＩ輻射）が発生するのを緩和して、電源線等から
発生するＥＭＩ輻射の強度を低減する。
を回避する。つまり、スイッチング時刻を細かく分散さ
せるように遅延時間の調節を行なうことにより、同時ス
イッチングによって一時期に集中して電源線に電磁波
（ＥＭＩ輻射）が発生するのを緩和して、電源線等から
発生するＥＭＩ輻射の強度を低減する。
【０００８】（３） クロック信号を周波数変調してＥ
ＭＩ輻射を低減する技術である拡散スペクトラムクロッ
クシステムを用い、クロック系より発生する電磁波の強
度を抑制する。
ＭＩ輻射を低減する技術である拡散スペクトラムクロッ
クシステムを用い、クロック系より発生する電磁波の強
度を抑制する。
【０００９】ここで、拡散スペクトラムクロックシステ
ムとは、クロックの周波数（ｆc ）を変調周波数（ｆm
）の周期でわずかの幅（δ）をもって変動させること
により、高周波数領域におけるクロックの高調波のＥＭ
Ｉ輻射のエネルギーの分布を拡散させてそのピーク値を
下げる手法であり近年のＣＭＯＳ半導体集積回路装置で
は広く用いられ、米国特許USP5488627 "Spread Spectru
m Clock Generator andAssociated Method"などに記載
されている。例えば、拡散スペクトラムクロックシステ
ムの採用により、例えば変調周波数（ｆm ）を５０ＫＨ
ｚ、周波数変位（δ）をクロック周波数（ｆc ）の０．
５％程度に設定することにより１０ｄＢ程度のＥＭＩ輻
射の電界強度の低減ができる。高周波数領域におけるク
ロックの高調波強度分布の広がり幅はδ程度でありその
形状は１／ｆm 周期のδの時間変動（変調プロファイル
と呼ぶ）で決定されることが知られている。一般に、ク
ロック系の回路はクロック信号を生成するクロック発生
回路と生成されたクロックを集積回路内の各回路に分配
供給するクロックバッファとにより構成される。そし
て、拡散スペクトラムクロックシステムは、クロック発
生回路によって周波数変調されたクロックを生成し、こ
の周波数変調されたクロックをクロックバッファから各
回路に供給するように構成されている。
ムとは、クロックの周波数（ｆc ）を変調周波数（ｆm
）の周期でわずかの幅（δ）をもって変動させること
により、高周波数領域におけるクロックの高調波のＥＭ
Ｉ輻射のエネルギーの分布を拡散させてそのピーク値を
下げる手法であり近年のＣＭＯＳ半導体集積回路装置で
は広く用いられ、米国特許USP5488627 "Spread Spectru
m Clock Generator andAssociated Method"などに記載
されている。例えば、拡散スペクトラムクロックシステ
ムの採用により、例えば変調周波数（ｆm ）を５０ＫＨ
ｚ、周波数変位（δ）をクロック周波数（ｆc ）の０．
５％程度に設定することにより１０ｄＢ程度のＥＭＩ輻
射の電界強度の低減ができる。高周波数領域におけるク
ロックの高調波強度分布の広がり幅はδ程度でありその
形状は１／ｆm 周期のδの時間変動（変調プロファイル
と呼ぶ）で決定されることが知られている。一般に、ク
ロック系の回路はクロック信号を生成するクロック発生
回路と生成されたクロックを集積回路内の各回路に分配
供給するクロックバッファとにより構成される。そし
て、拡散スペクトラムクロックシステムは、クロック発
生回路によって周波数変調されたクロックを生成し、こ
の周波数変調されたクロックをクロックバッファから各
回路に供給するように構成されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
各方法（１）〜（３）には、それぞれ以下のような不具
合がある。
各方法（１）〜（３）には、それぞれ以下のような不具
合がある。
【００１１】方法（１）のごとく半導体集積回路装置内
のＭＯＳトランジスタのサイズを最適化して信号波形の
立ち上がり及び立ち下がり時間を最も遅くなるように調
整したり、方法（２）のごとく同時スイッチングを避け
るようにタイミング設計することは、ＥＭＩ対策を考え
ない設計においては不要であった精度の高いトランジス
タレベルのタイミングシミュレーションとレイアウト修
正のくり返しが必要となり設計工数を著しく増加させ
る。また、回路に要求される動作が高速になる程このよ
うな調整に割けるタイミングの設計スペックに対する余
裕が減少するために、ＭＯＳトランジスタ個々のタイミ
ング調整は困難となる。
のＭＯＳトランジスタのサイズを最適化して信号波形の
立ち上がり及び立ち下がり時間を最も遅くなるように調
整したり、方法（２）のごとく同時スイッチングを避け
るようにタイミング設計することは、ＥＭＩ対策を考え
ない設計においては不要であった精度の高いトランジス
タレベルのタイミングシミュレーションとレイアウト修
正のくり返しが必要となり設計工数を著しく増加させ
る。また、回路に要求される動作が高速になる程このよ
うな調整に割けるタイミングの設計スペックに対する余
裕が減少するために、ＭＯＳトランジスタ個々のタイミ
ング調整は困難となる。
【００１２】方法（３）のような拡散スペクトラムクロ
ックシステムを用いる場合、本来のクロック性能を悪化
させるという不具合や、クロック系統が複数必要となっ
て煩雑，複雑な構成になるという不具合がある。
ックシステムを用いる場合、本来のクロック性能を悪化
させるという不具合や、クロック系統が複数必要となっ
て煩雑，複雑な構成になるという不具合がある。
【００１３】本発明の目的は、半導体集積回路装置中の
ＭＯＳトランジスタの動作特性を考慮しつつ、比較的簡
素な設計・構成によって各ＭＯＳトランジスタの立ち上
がり立ち下がり動作を微細に分散させる手段を講ずるこ
とにより、高速動作しながらもＥＭＩ輻射の少ない半導
体集積回路装置を実現することにある。
ＭＯＳトランジスタの動作特性を考慮しつつ、比較的簡
素な設計・構成によって各ＭＯＳトランジスタの立ち上
がり立ち下がり動作を微細に分散させる手段を講ずるこ
とにより、高速動作しながらもＥＭＩ輻射の少ない半導
体集積回路装置を実現することにある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板の基板領域に囲まれる領域に設けら
れたソース及びドレインと、上記半導体基板上の上記ソ
ース・ドレイン間に位置する領域に設けられたゲートと
を有するＭＩＳトランジスタの複数個を集積してなる半
導体集積回路装置において、上記複数のＭＩＳトランジ
スタは、ラッチアップが生じない範囲で、ある振幅で変
化する変調基板バイアスＶb が与えられるＰチャンネル
型変調ＭＩＳトランジスタと、ある振幅で変化する変調
基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩ
Ｓトランジスタとのうち少なくともいずれか一方の変調
ＭＩＳトランジスタを含んでいる。
装置は、半導体基板の基板領域に囲まれる領域に設けら
れたソース及びドレインと、上記半導体基板上の上記ソ
ース・ドレイン間に位置する領域に設けられたゲートと
を有するＭＩＳトランジスタの複数個を集積してなる半
導体集積回路装置において、上記複数のＭＩＳトランジ
スタは、ラッチアップが生じない範囲で、ある振幅で変
化する変調基板バイアスＶb が与えられるＰチャンネル
型変調ＭＩＳトランジスタと、ある振幅で変化する変調
基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩ
Ｓトランジスタとのうち少なくともいずれか一方の変調
ＭＩＳトランジスタを含んでいる。
【００１５】これにより、変調ＭＩＳトランジスタの基
板領域に変調基板バイアスが与えられると、ラッチアッ
プが生じない範囲で、変調ＭＩＳトランジスタのスレッ
ショルド電圧及び電流駆動能力が時間的に変動する。し
たがって、例えば変調ＭＩＳトランジスタを含む相補型
論理ゲートは論理スレッショルド電圧，遅延時間，出力
波形の立ち上がりおよび立ち下がり時間が変調され、信
号の遷移時に輻射される電磁波のエネルギー分布のピー
クは変調が無い場合に比べて広がる。したがって、半導
体集積回路装置の動作を適正に維持しつつ、ピーク値が
低下しＥＭＩ輻射強度が低減されることになる。
板領域に変調基板バイアスが与えられると、ラッチアッ
プが生じない範囲で、変調ＭＩＳトランジスタのスレッ
ショルド電圧及び電流駆動能力が時間的に変動する。し
たがって、例えば変調ＭＩＳトランジスタを含む相補型
論理ゲートは論理スレッショルド電圧，遅延時間，出力
波形の立ち上がりおよび立ち下がり時間が変調され、信
号の遷移時に輻射される電磁波のエネルギー分布のピー
クは変調が無い場合に比べて広がる。したがって、半導
体集積回路装置の動作を適正に維持しつつ、ピーク値が
低下しＥＭＩ輻射強度が低減されることになる。
【００１６】上記半導体集積回路装置において、上記Ｐ
チャンネル型変調ＭＩＳトランジスタには、複数のＭＩ
Ｓトランジスタは、上記ドレインの電位をＶddとし、上
記ソースの電位をＶssとし、そのときのドレイン−基板
領域間のＰＮ接合の順方向電圧をＶf としたときに、上
記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変
化する変調基板バイアスＶb が与えられ、上記Ｎチャン
ネル型変調ＭＩＳトランジスタには、ドレインの電位を
Ｖddとし、上記ソースの電位をＶssとし、そのときの基
板領域−ソース間のＰＮ接合の順方向電圧をＶf'とした
ときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，あ
る振幅で変化する変調基板バイアスＶb'が与えられるこ
とにより、相補型ＭＩＳトランジスタの構造において
も、寄生バイポーラトランジスタが作動する順方向の電
圧が印加されないので、寄生バイポーラトランジスタの
作動によるラッチアップなどの誤動作がより確実に防止
されることになる。
チャンネル型変調ＭＩＳトランジスタには、複数のＭＩ
Ｓトランジスタは、上記ドレインの電位をＶddとし、上
記ソースの電位をＶssとし、そのときのドレイン−基板
領域間のＰＮ接合の順方向電圧をＶf としたときに、上
記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変
化する変調基板バイアスＶb が与えられ、上記Ｎチャン
ネル型変調ＭＩＳトランジスタには、ドレインの電位を
Ｖddとし、上記ソースの電位をＶssとし、そのときの基
板領域−ソース間のＰＮ接合の順方向電圧をＶf'とした
ときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，あ
る振幅で変化する変調基板バイアスＶb'が与えられるこ
とにより、相補型ＭＩＳトランジスタの構造において
も、寄生バイポーラトランジスタが作動する順方向の電
圧が印加されないので、寄生バイポーラトランジスタの
作動によるラッチアップなどの誤動作がより確実に防止
されることになる。
【００１７】スイッチング動作時に流れるドレインソー
ス電極間の電流の変化速度と変化量が規定値以上の上記
ＭＩＳトランジスタのゲート電極の駆動回路を含んでい
る場合には、上記駆動回路に上記変調ＭＩＳトランジス
タを配置することにより、電流変化が特に大きいＭＩＳ
トランジスタのゲート電極に変調された駆動回路の出力
が印加されるので、当該ＭＩＳトランジスタのスイッチ
ング（オン・オフ切り換わり）のタイミングが変調さ
れ、信号の遷移によって輻射される電磁波のエネルギー
分布のピークが広くなだらかになり、ＥＭＩ輻射の低減
効果を有効に発揮することができる。そして、複数のＭ
ＩＳトランジスタのうち変調ＭＩＳトランジスタにする
ものを限定することにより、基板バイアスの引き出し電
極をソース・ドレインの引き出し電極とは別途設けるこ
とによるレイアウト面積の増大を抑制することができ
る。
ス電極間の電流の変化速度と変化量が規定値以上の上記
ＭＩＳトランジスタのゲート電極の駆動回路を含んでい
る場合には、上記駆動回路に上記変調ＭＩＳトランジス
タを配置することにより、電流変化が特に大きいＭＩＳ
トランジスタのゲート電極に変調された駆動回路の出力
が印加されるので、当該ＭＩＳトランジスタのスイッチ
ング（オン・オフ切り換わり）のタイミングが変調さ
れ、信号の遷移によって輻射される電磁波のエネルギー
分布のピークが広くなだらかになり、ＥＭＩ輻射の低減
効果を有効に発揮することができる。そして、複数のＭ
ＩＳトランジスタのうち変調ＭＩＳトランジスタにする
ものを限定することにより、基板バイアスの引き出し電
極をソース・ドレインの引き出し電極とは別途設けるこ
とによるレイアウト面積の増大を抑制することができ
る。
【００１８】上記変調ＭＩＳトランジスタを含む複数の
ＭＩＳトランジスタを有し、全体の遅延時間が互いに異
なる少なくとも２つの回路を備え、上記２つの回路のう
ち遅延時間が短いほうの回路には、遅延時間が長い方の
回路よりも振幅の大きい変調基板バイアスを与えるよう
に構成することにより、集積回路装置全体の信号伝達に
不具合を生じない範囲でＥＭＩ輻射を効果的に低減する
ことができる。
ＭＩＳトランジスタを有し、全体の遅延時間が互いに異
なる少なくとも２つの回路を備え、上記２つの回路のう
ち遅延時間が短いほうの回路には、遅延時間が長い方の
回路よりも振幅の大きい変調基板バイアスを与えるよう
に構成することにより、集積回路装置全体の信号伝達に
不具合を生じない範囲でＥＭＩ輻射を効果的に低減する
ことができる。
【００１９】上記変調基板バイアスの波形形状をプログ
ラミングする機能を有する変調基板バイアス発生回路を
さらに備えることにより、ひとつのデバイスで様々な実
装けいじょうに対応した種々の種類のデバイスを共通の
構成によって実現しつつ、ＥＭＩ輻射と動作速度のバラ
ンスが最適化された半導体集積回路装置が得られる。
ラミングする機能を有する変調基板バイアス発生回路を
さらに備えることにより、ひとつのデバイスで様々な実
装けいじょうに対応した種々の種類のデバイスを共通の
構成によって実現しつつ、ＥＭＩ輻射と動作速度のバラ
ンスが最適化された半導体集積回路装置が得られる。
【００２０】複数のメモリセルを配置してなるメモリセ
ルアレイ，メモリセルアレイの接続されるビット線対，
ビット線対のプリチャージを行なうためのプリチャージ
用トランジスタ，及びプリチャージトランジスタのゲー
ト電極を駆動するための駆動回路を備え、上記プリチャ
ージトランジスタ及び上記駆動回路のうち少なくともい
ずれか一方に上記変調ＭＩＳトランジスタを用いること
により、ビット線のプリチャージ動作時にプリチャージ
トランジスタに流れる電流に周波数変調を与えることが
できる。多数のビット線のプリチャージが行われると通
常は急速に大きくなるが、変調された電流を与えること
で、ＥＭＩ輻射のピークを低減することができる。
ルアレイ，メモリセルアレイの接続されるビット線対，
ビット線対のプリチャージを行なうためのプリチャージ
用トランジスタ，及びプリチャージトランジスタのゲー
ト電極を駆動するための駆動回路を備え、上記プリチャ
ージトランジスタ及び上記駆動回路のうち少なくともい
ずれか一方に上記変調ＭＩＳトランジスタを用いること
により、ビット線のプリチャージ動作時にプリチャージ
トランジスタに流れる電流に周波数変調を与えることが
できる。多数のビット線のプリチャージが行われると通
常は急速に大きくなるが、変調された電流を与えること
で、ＥＭＩ輻射のピークを低減することができる。
【００２１】上記複数のＭＩＳトランジスタの一部であ
る複数のＭＩＳトランジスタを含む回路と、上記回路か
ら導出されるバス信号線と、上記回路内に設けられ、上
記バス信号線にデータを出力する駆動回路とを備えてい
る場合には、上記駆動回路に上記変調ＭＩＳトランジス
タを配置することにより、バスの駆動回路の電源電流な
らびに出力波形に周波数変調が与えられるので、バス幅
が多ビットになると通常は急速に大きくなるＥＭＩ輻射
のピーク値を低減することができる。
る複数のＭＩＳトランジスタを含む回路と、上記回路か
ら導出されるバス信号線と、上記回路内に設けられ、上
記バス信号線にデータを出力する駆動回路とを備えてい
る場合には、上記駆動回路に上記変調ＭＩＳトランジス
タを配置することにより、バスの駆動回路の電源電流な
らびに出力波形に周波数変調が与えられるので、バス幅
が多ビットになると通常は急速に大きくなるＥＭＩ輻射
のピーク値を低減することができる。
【００２２】半導体集積回路装置の外部機器と信号を受
け渡しするパッドの駆動回路を備え、上記パッドの駆動
回路に上記変調ＭＩＳトランジスタを配置することによ
り、パッドの出力波形のスルーレートに周波数変調が与
えられるので、ＥＭＩ輻射のピークが低減される。さら
に、電源電流に変調がかかっていることから、パッドの
駆動回路が同時に遷移することにより特に大きくなる電
源線からのＥＭＩ輻射のピークを低減することもでき
る。パッドの駆動回路のトランジスタは大電流が流れる
とともに装置外部のアンテナとして働く配線に直結され
るためＥＭＩ輻射のレベルも高いが、この場合にもＥＭ
Ｉ輻射を有効に低減することができる。
け渡しするパッドの駆動回路を備え、上記パッドの駆動
回路に上記変調ＭＩＳトランジスタを配置することによ
り、パッドの出力波形のスルーレートに周波数変調が与
えられるので、ＥＭＩ輻射のピークが低減される。さら
に、電源電流に変調がかかっていることから、パッドの
駆動回路が同時に遷移することにより特に大きくなる電
源線からのＥＭＩ輻射のピークを低減することもでき
る。パッドの駆動回路のトランジスタは大電流が流れる
とともに装置外部のアンテナとして働く配線に直結され
るためＥＭＩ輻射のレベルも高いが、この場合にもＥＭ
Ｉ輻射を有効に低減することができる。
【００２３】本発明の電子機器は、第１の半導体集積回
路装置の複数個と、第２の半導体集積回路装置とを搭載
した電子機器において、上記第１の半導体集積回路装置
は、半導体基板の基板領域に囲まれる領域に設けられた
ソース及びドレインと、上記半導体基板上の上記ソース
・ドレイン間に位置する領域に設けられたゲートとを有
するＭＩＳトランジスタの複数個を集積してなる半導体
集積回路装置であって、上記複数のＭＩＳトランジスタ
は、ラッチアップが生じない範囲で、ある振幅で変化す
る変調基板バイアスＶb が与えられるＰチャンネル型変
調ＭＩＳトランジスタと、ある振幅で変化する変調基板
バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳト
ランジスタとのうち少なくともいずれか一方の変調ＭＩ
Ｓトランジスタを含んでおり、上記第２の集積回路装置
は、上記各第１の半導体集積回路装置に供給する変調基
板バイアスを発生するための変調基板バイアス発生回路
を含んでいる。
路装置の複数個と、第２の半導体集積回路装置とを搭載
した電子機器において、上記第１の半導体集積回路装置
は、半導体基板の基板領域に囲まれる領域に設けられた
ソース及びドレインと、上記半導体基板上の上記ソース
・ドレイン間に位置する領域に設けられたゲートとを有
するＭＩＳトランジスタの複数個を集積してなる半導体
集積回路装置であって、上記複数のＭＩＳトランジスタ
は、ラッチアップが生じない範囲で、ある振幅で変化す
る変調基板バイアスＶb が与えられるＰチャンネル型変
調ＭＩＳトランジスタと、ある振幅で変化する変調基板
バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳト
ランジスタとのうち少なくともいずれか一方の変調ＭＩ
Ｓトランジスタを含んでおり、上記第２の集積回路装置
は、上記各第１の半導体集積回路装置に供給する変調基
板バイアスを発生するための変調基板バイアス発生回路
を含んでいる。
【００２４】これにより、各半導体集積回路装置には基
板電位発生集積回路が不要となるので、コストの低減を
図ることができる。
板電位発生集積回路が不要となるので、コストの低減を
図ることができる。
【００２５】上記第１の半導体集積回路装置中の上記Ｐ
チャンネル型変調ＭＩＳトランジスタには、複数のＭＩ
Ｓトランジスタは、上記ドレインの電位をＶddとし、上
記ソースの電位をＶssとし、そのときのドレイン−基板
領域間のＰＮ接合の順方向電圧をＶf としたときに、上
記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変
化する変調基板バイアスＶb が与えられ、上記Ｎチャン
ネル型変調ＭＩＳトランジスタには、ドレインの電位を
Ｖddとし、上記ソースの電位をＶssとし、そのときの基
板領域−ソース間のＰＮ接合の順方向電圧をＶf'とした
ときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，あ
る振幅で変化する変調基板バイアスＶb'が与えられるこ
とにより、ＣＭＯＳ半導体集積回路装置においてもラッ
チアップが確実に防止されることになる。
チャンネル型変調ＭＩＳトランジスタには、複数のＭＩ
Ｓトランジスタは、上記ドレインの電位をＶddとし、上
記ソースの電位をＶssとし、そのときのドレイン−基板
領域間のＰＮ接合の順方向電圧をＶf としたときに、上
記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変
化する変調基板バイアスＶb が与えられ、上記Ｎチャン
ネル型変調ＭＩＳトランジスタには、ドレインの電位を
Ｖddとし、上記ソースの電位をＶssとし、そのときの基
板領域−ソース間のＰＮ接合の順方向電圧をＶf'とした
ときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，あ
る振幅で変化する変調基板バイアスＶb'が与えられるこ
とにより、ＣＭＯＳ半導体集積回路装置においてもラッ
チアップが確実に防止されることになる。
【００２６】
【発明の実施の形態】（第１の実施形態）以下、本発明
の実施の形態について、図面を参照しながら説明する。
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明
の第１の実施形態における半導体集積回路装置の構成を
概略的に示す電気回路図、Ｐch変調ＭＯＳトランジスタ
の変調基板バイアスＶb の時間変化を示す図、Ｎch変調
ＭＯＳトランジスタの変調基板バイアスＶb'の時間変化
を示す図である。
の実施の形態について、図面を参照しながら説明する。
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明
の第１の実施形態における半導体集積回路装置の構成を
概略的に示す電気回路図、Ｐch変調ＭＯＳトランジスタ
の変調基板バイアスＶb の時間変化を示す図、Ｎch変調
ＭＯＳトランジスタの変調基板バイアスＶb'の時間変化
を示す図である。
【００２７】図１（ａ）に示すように、半導体集積回路
装置１Ａは、Ｐチャンネル型ＭＯＳトランジスタ（以
下、「ＰchＭＯＳトランジスタ」と記述する）とＮチャ
ンネル型ＭＯＳトランジスタ（以下、「ＮchＭＯＳトラ
ンジスタ」と記述する）とによって構成されたインバー
タ２〜４（相補型論理ゲート）と、各インバータ２〜４
に電源電位Ｖddを供給するための電源配線５と、各イン
バータ２〜４に接地電位Ｖssを供給するためのグラウン
ド配線６と、各インバータ２〜４に変調基板バイアスＶ
b を供給するための変調基板バイアス供給配線７と各イ
ンバータ２〜４に変調基板バイアスＶb'を供給するため
の変調基板バイアス供給配線８と、各ＭＯＳトランジス
タにゲート電圧Ｖg を供給するためのゲート電圧供給配
線Ｓlgとを備えている。
装置１Ａは、Ｐチャンネル型ＭＯＳトランジスタ（以
下、「ＰchＭＯＳトランジスタ」と記述する）とＮチャ
ンネル型ＭＯＳトランジスタ（以下、「ＮchＭＯＳトラ
ンジスタ」と記述する）とによって構成されたインバー
タ２〜４（相補型論理ゲート）と、各インバータ２〜４
に電源電位Ｖddを供給するための電源配線５と、各イン
バータ２〜４に接地電位Ｖssを供給するためのグラウン
ド配線６と、各インバータ２〜４に変調基板バイアスＶ
b を供給するための変調基板バイアス供給配線７と各イ
ンバータ２〜４に変調基板バイアスＶb'を供給するため
の変調基板バイアス供給配線８と、各ＭＯＳトランジス
タにゲート電圧Ｖg を供給するためのゲート電圧供給配
線Ｓlgとを備えている。
【００２８】ただし、本発明の実施の形態においては、
「ＭＯＳトランジスタ」とは、ゲート絶縁膜が酸化膜に
よって構成されているものだけではなく、シリコン窒化
膜，シリコン酸窒化膜などの酸化膜以外の絶縁膜によっ
て構成されているものつまりＭＩＳトランジスタをも含
んでいるが、便宜上、「ＭＯＳトランジスタ」と呼ぶこ
とにする。
「ＭＯＳトランジスタ」とは、ゲート絶縁膜が酸化膜に
よって構成されているものだけではなく、シリコン窒化
膜，シリコン酸窒化膜などの酸化膜以外の絶縁膜によっ
て構成されているものつまりＭＩＳトランジスタをも含
んでいるが、便宜上、「ＭＯＳトランジスタ」と呼ぶこ
とにする。
【００２９】ここで、インバータ２は、基板領域（ウエ
ル）が変調基板バイアス供給配線７に接続されて電位が
変動するＰch変調ＭＯＳトランジスタ９と、基板領域が
自己のソースとともにグラウンド配線６に接続されて電
位が固定される通常のＮchＭＯＳトランジスタ１０とに
よって構成されている。インバータ３は、基板領域がド
レインとともに電源配線５に接続されて電位が固定され
る通常のＰchＭＯＳトランジスタ１１と、基板領域が変
調基板バイアス供給配線８に接続されて電位が変動する
Ｎch変調ＭＯＳトランジスタ１２とによって構成されて
いる。また、インバータ４は、Ｐch変調ＭＯＳトランジ
スタ９とＮch変調ＭＯＳトランジスタ１２とによって構
成されている。なお、いずれのＰchＭＯＳトランジスタ
９，１１のドレインも電源配線５に接続され、いずれの
ＮchＭＯＳトランジスタ１０，１２のソースもグラウン
ド配線６に接続されている。また、回路内のすべてのＭ
ＯＳトランジスタのゲートはゲート配線Ｓlgに接続され
ている。
ル）が変調基板バイアス供給配線７に接続されて電位が
変動するＰch変調ＭＯＳトランジスタ９と、基板領域が
自己のソースとともにグラウンド配線６に接続されて電
位が固定される通常のＮchＭＯＳトランジスタ１０とに
よって構成されている。インバータ３は、基板領域がド
レインとともに電源配線５に接続されて電位が固定され
る通常のＰchＭＯＳトランジスタ１１と、基板領域が変
調基板バイアス供給配線８に接続されて電位が変動する
Ｎch変調ＭＯＳトランジスタ１２とによって構成されて
いる。また、インバータ４は、Ｐch変調ＭＯＳトランジ
スタ９とＮch変調ＭＯＳトランジスタ１２とによって構
成されている。なお、いずれのＰchＭＯＳトランジスタ
９，１１のドレインも電源配線５に接続され、いずれの
ＮchＭＯＳトランジスタ１０，１２のソースもグラウン
ド配線６に接続されている。また、回路内のすべてのＭ
ＯＳトランジスタのゲートはゲート配線Ｓlgに接続され
ている。
【００３０】図１（ｂ）に示すように、Ｐch変調ＭＯＳ
トランジスタ９の基板領域に供給される変調基板バイア
スＶb は、時間ｔに対して、最小値が（Ｖdd−Ｖf ），
変動振幅がＶa ，周期が（１／ｆm ）（ｆm は周波数）
で変動する波形を有している。つまり、変調基板バイア
スＶb は、下記式（１） Ｖb ＝Ｖdd−Ｖf ＋Ｖa ＊Ｆ（２π＊ｆm ＊ｔ） （１） （０≦Ｆ（θ）≦１，Ｆ（θ）＝Ｆ（θ＋２π））によ
り表される。
トランジスタ９の基板領域に供給される変調基板バイア
スＶb は、時間ｔに対して、最小値が（Ｖdd−Ｖf ），
変動振幅がＶa ，周期が（１／ｆm ）（ｆm は周波数）
で変動する波形を有している。つまり、変調基板バイア
スＶb は、下記式（１） Ｖb ＝Ｖdd−Ｖf ＋Ｖa ＊Ｆ（２π＊ｆm ＊ｔ） （１） （０≦Ｆ（θ）≦１，Ｆ（θ）＝Ｆ（θ＋２π））によ
り表される。
【００３１】一方、Ｎch変調ＭＯＳトランジスタ１２の
基板領域に供給される変調基板バイアスＶb'は、最大値
が（Ｖss＋Ｖf'），変動振幅がＶa'，周期が（１／ｆ
m'）（ｆm'は周波数）で変動する波形を有している。つ
まり、変調基板バイアスＶb'は、下記式（２） Ｖb'＝Ｖss＋Ｖf'−Ｖa'＊Ｇ（２π＊ｆm'＊ｔ） （２） （０≦Ｇ（θ）≦１，Ｇ（θ）＝Ｇ（θ＋２π））によ
り表される。
基板領域に供給される変調基板バイアスＶb'は、最大値
が（Ｖss＋Ｖf'），変動振幅がＶa'，周期が（１／ｆ
m'）（ｆm'は周波数）で変動する波形を有している。つ
まり、変調基板バイアスＶb'は、下記式（２） Ｖb'＝Ｖss＋Ｖf'−Ｖa'＊Ｇ（２π＊ｆm'＊ｔ） （２） （０≦Ｇ（θ）≦１，Ｇ（θ）＝Ｇ（θ＋２π））によ
り表される。
【００３２】ここで、関数Ｆ（θ），Ｇ（θ）は周期が
２πで振幅が１に規格化された任意の波形である。単純
なＦ（θ），Ｇ（θ）としては、ノコギリ波や三角関数
などが考えられるが、図１（ｂ），（ｃ）には、その例
として三角関数である場合を示している。また、電圧Ｖ
f は、ＰchＭＯＳトランジスタのドレイン−基板領域間
及びソース−基板領域間のＰＮ接合のビルトイン電圧、
電圧Ｖf'は、ＮchＭＯＳトランジスタのドレイン−基板
領域間及びソース−基板領域間のＰＮ接合のビルトイン
電圧であり、それぞれ０．４〜０．６Ｖ程度である。
２πで振幅が１に規格化された任意の波形である。単純
なＦ（θ），Ｇ（θ）としては、ノコギリ波や三角関数
などが考えられるが、図１（ｂ），（ｃ）には、その例
として三角関数である場合を示している。また、電圧Ｖ
f は、ＰchＭＯＳトランジスタのドレイン−基板領域間
及びソース−基板領域間のＰＮ接合のビルトイン電圧、
電圧Ｖf'は、ＮchＭＯＳトランジスタのドレイン−基板
領域間及びソース−基板領域間のＰＮ接合のビルトイン
電圧であり、それぞれ０．４〜０．６Ｖ程度である。
【００３３】このように、変調基板バイアスＶb の最小
値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'
の最大値をＶss＋Ｖf'とすることにより、ＭＯＳトラン
ジスタのドレインおよびソースのＰＮ接合部が順方向に
バイアスされて流れる電流を最小限に抑制することがで
きる。その結果、基板へのリーク電流による出力電圧の
変動を抑制することができる。また、後述するように、
寄生バイポーラトランジスタの作動によるラッチアップ
による回路の誤動作を防止することができる。
値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'
の最大値をＶss＋Ｖf'とすることにより、ＭＯＳトラン
ジスタのドレインおよびソースのＰＮ接合部が順方向に
バイアスされて流れる電流を最小限に抑制することがで
きる。その結果、基板へのリーク電流による出力電圧の
変動を抑制することができる。また、後述するように、
寄生バイポーラトランジスタの作動によるラッチアップ
による回路の誤動作を防止することができる。
【００３４】ただし、図１（ｂ）に示す変調基板バイア
スＶb の最小値が（Ｖdd−Ｖf ）よりも大きければよい
のであって、変調基板バイアスＶb の最小値が（Ｖdd−
Ｖf）に一致する必要はない。同様に、図１（ｃ）に示
す変調基板バイアスＶb'の最大値が（Ｖss＋Ｖf'）より
も小さければよいのであって、変調基板バイアスＶb’
の最大値が（Ｖss＋Ｖf'）に一致する必要はない。さら
に、回路が誤動作しない短時間であれば、この条件から
はずれてもよい。変調基板バイアスのインピーダンスが
十分高ければ、自動的に（Ｖdd−Ｖf ）と（Ｖss＋Ｖ
f'）との間に戻るからである。
スＶb の最小値が（Ｖdd−Ｖf ）よりも大きければよい
のであって、変調基板バイアスＶb の最小値が（Ｖdd−
Ｖf）に一致する必要はない。同様に、図１（ｃ）に示
す変調基板バイアスＶb'の最大値が（Ｖss＋Ｖf'）より
も小さければよいのであって、変調基板バイアスＶb’
の最大値が（Ｖss＋Ｖf'）に一致する必要はない。さら
に、回路が誤動作しない短時間であれば、この条件から
はずれてもよい。変調基板バイアスのインピーダンスが
十分高ければ、自動的に（Ｖdd−Ｖf ）と（Ｖss＋Ｖ
f'）との間に戻るからである。
【００３５】Ｐch，Ｎch変調ＭＯＳトランジスタ９，１
２の基板電位を、上記式（１），（２）における変調基
板バイアスＶb ，Ｖb'のように周波数変調することによ
り、ＭＯＳトランジスタのスレッショルド電圧Ｖthが変
調される。そして、スレッショルド電圧Ｖthが変調され
ることにより、変調ＭＯＳトランジスタを含む回路は以
下のような影響を受ける。
２の基板電位を、上記式（１），（２）における変調基
板バイアスＶb ，Ｖb'のように周波数変調することによ
り、ＭＯＳトランジスタのスレッショルド電圧Ｖthが変
調される。そして、スレッショルド電圧Ｖthが変調され
ることにより、変調ＭＯＳトランジスタを含む回路は以
下のような影響を受ける。
【００３６】第１の影響として、変調ＭＯＳトランジス
タのドレイン電流は周波数変調され、変調ＭＯＳトラン
ジスタを含む回路の信号の立ち上がり時間Ｔrise，立ち
下がり時間Ｔfall及び遅延時間Ｔpdが時間と共に変動す
る。
タのドレイン電流は周波数変調され、変調ＭＯＳトラン
ジスタを含む回路の信号の立ち上がり時間Ｔrise，立ち
下がり時間Ｔfall及び遅延時間Ｔpdが時間と共に変動す
る。
【００３７】第２の影響として、変調ＭＯＳトランジス
タを含むＣＭＯＳ回路の入力スレッショルド電圧が周波
数変調され、ＣＭＯＳ回路の遅延時間が周波数変調され
る。入力信号波形の立ち上がり時間Ｔrise，立ち下がり
時間Ｔfallが長くなるほど遅延時間の変調幅は大きくな
る。
タを含むＣＭＯＳ回路の入力スレッショルド電圧が周波
数変調され、ＣＭＯＳ回路の遅延時間が周波数変調され
る。入力信号波形の立ち上がり時間Ｔrise，立ち下がり
時間Ｔfallが長くなるほど遅延時間の変調幅は大きくな
る。
【００３８】上記第１の影響について、以下、式に沿っ
て説明する。スレッショルド電圧Ｖthは、近似的に次式
（３） Ｖth＝Ｖth0 ＋γ＊（√（Ｖb ＋φ）−√（φ）） （３） のように表現される（Ｖth0 ，γ，φは定数）。これに
より、変調基板バイアスＶb の変動（ΔＶb ）に対する
スレッショルド電圧Ｖthの変動（ΔＶth）は、下記式
（４）ΔＶth＝（∂Ｖth／∂Ｖb ）＊ΔＶb ＝（γ／（２＊√（Ｖb ＋φ））＊ΔＶb （４） のように表される。また、トランジスタの飽和電流Ｉds
atは、下記式（５） Ｉdsat＝Ｋ１＊（Ｖdd−Ｖth） （５） と近似され（Ｋ１は定数）、スレッショルド電圧の変動
（ΔＶth）の変動による飽和電流Ｉdsatの変動（ΔＩds
at）は、下記式（６） ΔＩdsat＝（∂Ｉdsat／∂Ｖth）＊ΔＶth ＝−Ｋ１＊ΔＶth ＝−Ｋ１＊（γ／（２＊√（Ｖb ＋φ））＊ΔＶb ＝−（Ｋ２／√（Ｖb ＋φ））＊ΔＶb （６） により表される（Ｋ２＝Ｋ１＊γ／２）。式（６）か
ら、飽和電流Ｉdsatは、変調基板バイアスＶb の変動Δ
Ｖb が大きくなると減少することがわかる。
て説明する。スレッショルド電圧Ｖthは、近似的に次式
（３） Ｖth＝Ｖth0 ＋γ＊（√（Ｖb ＋φ）−√（φ）） （３） のように表現される（Ｖth0 ，γ，φは定数）。これに
より、変調基板バイアスＶb の変動（ΔＶb ）に対する
スレッショルド電圧Ｖthの変動（ΔＶth）は、下記式
（４）ΔＶth＝（∂Ｖth／∂Ｖb ）＊ΔＶb ＝（γ／（２＊√（Ｖb ＋φ））＊ΔＶb （４） のように表される。また、トランジスタの飽和電流Ｉds
atは、下記式（５） Ｉdsat＝Ｋ１＊（Ｖdd−Ｖth） （５） と近似され（Ｋ１は定数）、スレッショルド電圧の変動
（ΔＶth）の変動による飽和電流Ｉdsatの変動（ΔＩds
at）は、下記式（６） ΔＩdsat＝（∂Ｉdsat／∂Ｖth）＊ΔＶth ＝−Ｋ１＊ΔＶth ＝−Ｋ１＊（γ／（２＊√（Ｖb ＋φ））＊ΔＶb ＝−（Ｋ２／√（Ｖb ＋φ））＊ΔＶb （６） により表される（Ｋ２＝Ｋ１＊γ／２）。式（６）か
ら、飽和電流Ｉdsatは、変調基板バイアスＶb の変動Δ
Ｖb が大きくなると減少することがわかる。
【００３９】次に、遅延時間Ｔpdは、下記式（７） Ｔpd＝Ｃ１＊Ｖdd／Ｉdsat （７） によって近似され（Ｃ１は負荷容量）、飽和電流の変動
ΔＩdsatに対する遅延時間Ｔpdの変動（ΔＴpd）は、下
記式（８） ΔＴpd＝（∂Ｔpd／∂Ｉdsat）＊ΔＩdsat ＝−（Ｃ１／Ｉdsat）＊（ΔＩdsat／Ｉdsat） ＝（Ｃ１／Ｉdsat）＊Ｋ２／√（Ｖb ＋φ）＊ΔＶb ／Ｉdsat （８） によって表される。式（８）から、電位ΔＶb が大きく
なると遅延時間Ｔpdが増大することがわかる。
ΔＩdsatに対する遅延時間Ｔpdの変動（ΔＴpd）は、下
記式（８） ΔＴpd＝（∂Ｔpd／∂Ｉdsat）＊ΔＩdsat ＝−（Ｃ１／Ｉdsat）＊（ΔＩdsat／Ｉdsat） ＝（Ｃ１／Ｉdsat）＊Ｋ２／√（Ｖb ＋φ）＊ΔＶb ／Ｉdsat （８） によって表される。式（８）から、電位ΔＶb が大きく
なると遅延時間Ｔpdが増大することがわかる。
【００４０】次に、上記第２の影響について、以下、式
に沿って説明する。ＣＭＯＳ回路の論理スレッショルド
電圧Ｖthc は、ＣＭＯＳ回路を構成するＰch，Ｎchトラ
ンジスタのツリーにおいて、Ｖｂ＝０（Ｖ）のとき、各
Ｎｃｈ，ＰｃｈのツリーはそれぞれＶthn、Ｖthpと等価
なスレッショルド電圧と各Ｎｃｈ、Ｐｃｈのツリーと等
価な電流駆動能力とを備えた単体トランジスタに近似す
ると、下記式（９） Ｖthc ＝（Ｖdd−Ｖthp＋Ｖthn）／２ ＝Ｖdd／２＋（ΔＶthn −ΔＶthp ） （９） によって表される。ただし、Ｖthn はＮchＭＯＳトラン
ジスタのスレッショルド電圧をΔＶthn はその変動を示
し、Ｖthp はＰchＭＯＳトランジスタのスレッショルド
電圧をΔＶthp はその変動をそれぞれ示す。つまり、 Ｖthp＝Ｖthp（Ｖb ＝０）＋ΔＶthp Ｖthn＝Ｖthn（Ｖb ＝０）＋ΔＶthn Ｖthp（Ｖb ＝０）＝Ｖthn（Ｖb ＝０） と表すことができる。その結果、ＣＭＯＳ回路の論理ス
レッショルド電圧Ｖthcの変動ΔＶthc は、下記式（１
０） ΔＶthc ＝Ｖthc−Ｖthc（Ｖb ＝０） ＝｛Ｖdd／２＋（ΔＶthn −ΔＶthp ）／２｝−Ｖdd／２ ＝（ΔＶthn −ΔＶthp ）／２ （１０） によって表される。ＣＭＯＳ回路の論理スレッショルド
電圧Ｖthc の変動ΔＶthc に対する遅延時間Ｔpdの変動
（ΔＴpd）は、入力信号のスルーレートＳ［Ｖ／ｓ］に
依存して変動し、下記式（１１） ΔＴpd＝ΔＶthc ／Ｓ ＝０．５＊（ΔＶthn −ΔＶthp ）／Ｓ （１１） によって表すことができる。つまり、論理スレッショル
ド電圧の変動に対する遅延時間の変動ΔＴpdは、Ｎch，
Ｐch変調ＭＯＳトランジスタのスレッショルド電圧の変
動ΔＶthn ，ΔＶthp のいずれかが最小になるときに最
大になる。これは、変調基板バイアスＶb ，Ｖb'の波形
の位相を逆相とすることにより実現される。
に沿って説明する。ＣＭＯＳ回路の論理スレッショルド
電圧Ｖthc は、ＣＭＯＳ回路を構成するＰch，Ｎchトラ
ンジスタのツリーにおいて、Ｖｂ＝０（Ｖ）のとき、各
Ｎｃｈ，ＰｃｈのツリーはそれぞれＶthn、Ｖthpと等価
なスレッショルド電圧と各Ｎｃｈ、Ｐｃｈのツリーと等
価な電流駆動能力とを備えた単体トランジスタに近似す
ると、下記式（９） Ｖthc ＝（Ｖdd−Ｖthp＋Ｖthn）／２ ＝Ｖdd／２＋（ΔＶthn −ΔＶthp ） （９） によって表される。ただし、Ｖthn はＮchＭＯＳトラン
ジスタのスレッショルド電圧をΔＶthn はその変動を示
し、Ｖthp はＰchＭＯＳトランジスタのスレッショルド
電圧をΔＶthp はその変動をそれぞれ示す。つまり、 Ｖthp＝Ｖthp（Ｖb ＝０）＋ΔＶthp Ｖthn＝Ｖthn（Ｖb ＝０）＋ΔＶthn Ｖthp（Ｖb ＝０）＝Ｖthn（Ｖb ＝０） と表すことができる。その結果、ＣＭＯＳ回路の論理ス
レッショルド電圧Ｖthcの変動ΔＶthc は、下記式（１
０） ΔＶthc ＝Ｖthc−Ｖthc（Ｖb ＝０） ＝｛Ｖdd／２＋（ΔＶthn −ΔＶthp ）／２｝−Ｖdd／２ ＝（ΔＶthn −ΔＶthp ）／２ （１０） によって表される。ＣＭＯＳ回路の論理スレッショルド
電圧Ｖthc の変動ΔＶthc に対する遅延時間Ｔpdの変動
（ΔＴpd）は、入力信号のスルーレートＳ［Ｖ／ｓ］に
依存して変動し、下記式（１１） ΔＴpd＝ΔＶthc ／Ｓ ＝０．５＊（ΔＶthn −ΔＶthp ）／Ｓ （１１） によって表すことができる。つまり、論理スレッショル
ド電圧の変動に対する遅延時間の変動ΔＴpdは、Ｎch，
Ｐch変調ＭＯＳトランジスタのスレッショルド電圧の変
動ΔＶthn ，ΔＶthp のいずれかが最小になるときに最
大になる。これは、変調基板バイアスＶb ，Ｖb'の波形
の位相を逆相とすることにより実現される。
【００４１】以上説明したように、回路の遅延時間と出
力信号の立ち上がりおよび立ち下がりに要する時間は、
回路に変調ＭＯＳトランジスタを組み込んで、その基板
電位を変動させることにより変調される。
力信号の立ち上がりおよび立ち下がりに要する時間は、
回路に変調ＭＯＳトランジスタを組み込んで、その基板
電位を変動させることにより変調される。
【００４２】そして、変調ＭＯＳトランジスタを用いた
回路の信号遷移は時間的に非同期に拡散することにな
り、同時に多数の信号が同時に遷移する確率が低くな
り、アンテナとなる電源線に流れる電源電流のピーク
は、上述のような変調がない場合に比べると、時間的に
広がる。つまり、輻射される電磁波のエネルギー分布に
おけるある周波数におけるピークが変調が無い場合に比
べて拡散するために、ピーク値は小さくなり、ＥＭＩ輻
射が低減される。特に、変調基板バイアスＶb ，Ｖb'の
変動振幅が大きい程、時間的にばらつきが大きくなるた
めに、ＥＭＩ輻射のピークは拡散し、そのピーク値は低
下する。また、出力信号の立ち上がりおよび立ち下がり
に要する時間は長くなる方向に変位するため、信号に含
まれる高周数成分を減衰させることができるので、ＥＭ
Ｉ輻射をよりいっそう低減することができる。
回路の信号遷移は時間的に非同期に拡散することにな
り、同時に多数の信号が同時に遷移する確率が低くな
り、アンテナとなる電源線に流れる電源電流のピーク
は、上述のような変調がない場合に比べると、時間的に
広がる。つまり、輻射される電磁波のエネルギー分布に
おけるある周波数におけるピークが変調が無い場合に比
べて拡散するために、ピーク値は小さくなり、ＥＭＩ輻
射が低減される。特に、変調基板バイアスＶb ，Ｖb'の
変動振幅が大きい程、時間的にばらつきが大きくなるた
めに、ＥＭＩ輻射のピークは拡散し、そのピーク値は低
下する。また、出力信号の立ち上がりおよび立ち下がり
に要する時間は長くなる方向に変位するため、信号に含
まれる高周数成分を減衰させることができるので、ＥＭ
Ｉ輻射をよりいっそう低減することができる。
【００４３】図２は、変調ＭＯＳトランジスタを含む回
路の，ある高調波の周波数領域におけるＥＭＩ輻射強度
の例を示している。図２において、横軸は周波数を表
し、縱軸は輻射強度を表している。同図からわかるよう
に、ＥＭＩ輻射強度は、変調がない場合には急峻なピー
クを有するが、周波数変調することによりピーク値があ
る量Δだけ小さくなり、輻射の周波数分布はある幅δだ
け両側に広がる。
路の，ある高調波の周波数領域におけるＥＭＩ輻射強度
の例を示している。図２において、横軸は周波数を表
し、縱軸は輻射強度を表している。同図からわかるよう
に、ＥＭＩ輻射強度は、変調がない場合には急峻なピー
クを有するが、周波数変調することによりピーク値があ
る量Δだけ小さくなり、輻射の周波数分布はある幅δだ
け両側に広がる。
【００４４】基本周波数からの周波数変位δの値はＶb
，Ｖb'の振幅Ｖa ，Ｖa'によって決定され、周波数変
位δの分布の形状は、関数Ｆ（２π＊ｆm ＊ｔ），Ｇ
（２π＊ｆm ＊ｔ）の関数形によって決定される。
，Ｖb'の振幅Ｖa ，Ｖa'によって決定され、周波数変
位δの分布の形状は、関数Ｆ（２π＊ｆm ＊ｔ），Ｇ
（２π＊ｆm ＊ｔ）の関数形によって決定される。
【００４５】関数Ｆ（θ），Ｇ（θ）の形は、例えば三
角波形を選ぶと効果的なδ分布の形状になることがあ
る。しかし、関数Ｆ（θ），Ｇ（θ）の形によっては、
より高い周波数でのＥＭＩ輻射が観測される場合もあり
うるので、その関数形は実験的に決定することが効果的
である。
角波形を選ぶと効果的なδ分布の形状になることがあ
る。しかし、関数Ｆ（θ），Ｇ（θ）の形によっては、
より高い周波数でのＥＭＩ輻射が観測される場合もあり
うるので、その関数形は実験的に決定することが効果的
である。
【００４６】−変調ＭＯＳトランジスタの構造−図３
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と
通常のＮchＭＯＳトランジスタ１０とからなるインバー
タ２のシングルＮウエルプロセスによる構造を示す断面
図である。同図に示すように、Ｐ型のＳｉ基板１００に
は、Ｎウエル１０１と、Ｐch変調ＭＯＳトランジスタ９
のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９
のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ
９の基板コンタクト領域１０４と、通常のＮchＭＯＳト
ランジスタ１０のドレイン領域１０５と、通常のＮchＭ
ＯＳトランジスタ１０のソース領域１０６と、通常のＮ
chＭＯＳトランジスタ１０の基板コンタクト領域１０７
とが設けられている。そして、Ｐch変調ＭＯＳトランジ
スタ９においては、ソース領域１０２に電源電位Ｖddを
供給するための電源配線５が接続され、ドレイン領域１
０３には出力配線１０８が接続され、基板コンタクト領
域１０４には変調基板バイアスＶb を供給するための変
調基板バイアス供給配線７が接続されている。また、通
常のＮchＭＯＳトランジスタ１０においては、ドレイン
領域１０５に出力配線１０８が接続され、ソース領域１
０６及び基板コンタクト領域１０７には接地電位Ｖssを
供給するためのグランド配線６が接続されている。ま
た、各ＭＯＳトランジスタ９，１０のソース・ドレイン
領域間には、ゲート絶縁膜を挟んでゲート電極となるゲ
ート配線Ｓlgが設けられ、このゲート配線Ｓlgは図３に
示す断面にほぼ直交する方向に延びて、各インバータの
各ＭＯＳトランジスタのゲート電極としても機能してい
る。
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と
通常のＮchＭＯＳトランジスタ１０とからなるインバー
タ２のシングルＮウエルプロセスによる構造を示す断面
図である。同図に示すように、Ｐ型のＳｉ基板１００に
は、Ｎウエル１０１と、Ｐch変調ＭＯＳトランジスタ９
のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９
のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ
９の基板コンタクト領域１０４と、通常のＮchＭＯＳト
ランジスタ１０のドレイン領域１０５と、通常のＮchＭ
ＯＳトランジスタ１０のソース領域１０６と、通常のＮ
chＭＯＳトランジスタ１０の基板コンタクト領域１０７
とが設けられている。そして、Ｐch変調ＭＯＳトランジ
スタ９においては、ソース領域１０２に電源電位Ｖddを
供給するための電源配線５が接続され、ドレイン領域１
０３には出力配線１０８が接続され、基板コンタクト領
域１０４には変調基板バイアスＶb を供給するための変
調基板バイアス供給配線７が接続されている。また、通
常のＮchＭＯＳトランジスタ１０においては、ドレイン
領域１０５に出力配線１０８が接続され、ソース領域１
０６及び基板コンタクト領域１０７には接地電位Ｖssを
供給するためのグランド配線６が接続されている。ま
た、各ＭＯＳトランジスタ９，１０のソース・ドレイン
領域間には、ゲート絶縁膜を挟んでゲート電極となるゲ
ート配線Ｓlgが設けられ、このゲート配線Ｓlgは図３に
示す断面にほぼ直交する方向に延びて、各インバータの
各ＭＯＳトランジスタのゲート電極としても機能してい
る。
【００４７】ここで、インバータ中に変調ＭＯＳトラン
ジスタをどのように配置するかは、半導体集積回路装置
の製造プロセスに依存する。図３に示すように、Ｎウエ
ルプロセスを採用する場合には 各Ｎウエル１０１間が
絶縁分離されていることから、各Ｎウエル１０１（基板
領域）に相異なる変調基板バイアスＶb を与えても不具
合は生じないので、各Ｎウエル１０１に通常のＰchＭＯ
ＳトランジスタとＰch変調ＭＯＳトランジスタとを任意
に選択して設けることができる。しかし、各ＮchＭＯＳ
トランジスタの基板領域は共通のＳｉ基板１００である
ことから、各ＮchＭＯＳトランジスタの変調基板バイア
スは個別に設定することができない。したがって、Ｓｉ
基板１００には、通常のＮchＭＯＳトランジスタとＮch
変調ＭＯＳトランジスタとを任意に選択して設けること
ができず、全てのＮchＭＯＳトランジスタをＮch変調Ｍ
ＯＳトランジスタにするか、通常のＮchＭＯＳトランジ
スタにするかを選択しうるにすぎない。
ジスタをどのように配置するかは、半導体集積回路装置
の製造プロセスに依存する。図３に示すように、Ｎウエ
ルプロセスを採用する場合には 各Ｎウエル１０１間が
絶縁分離されていることから、各Ｎウエル１０１（基板
領域）に相異なる変調基板バイアスＶb を与えても不具
合は生じないので、各Ｎウエル１０１に通常のＰchＭＯ
ＳトランジスタとＰch変調ＭＯＳトランジスタとを任意
に選択して設けることができる。しかし、各ＮchＭＯＳ
トランジスタの基板領域は共通のＳｉ基板１００である
ことから、各ＮchＭＯＳトランジスタの変調基板バイア
スは個別に設定することができない。したがって、Ｓｉ
基板１００には、通常のＮchＭＯＳトランジスタとＮch
変調ＭＯＳトランジスタとを任意に選択して設けること
ができず、全てのＮchＭＯＳトランジスタをＮch変調Ｍ
ＯＳトランジスタにするか、通常のＮchＭＯＳトランジ
スタにするかを選択しうるにすぎない。
【００４８】図４は、図１（ａ）に示すＰch変調ＭＯＳ
トランジスタ９とＮch変調ＭＯＳトランジスタ１２とか
らなるインバータ４のツインウエルプロセスによる構造
を示す断面図である。同図に示すように、Ｎ型のＳｉ基
板１１０には、エピタキシャル層１１１と、Ｎウエル１
１２と、Ｐウエル１１３と、Ｐch変調ＭＯＳトランジス
タ９のソース領域１０２と、Ｐch変調ＭＯＳトランジス
タ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジ
スタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳ
トランジスタ１２のドレイン領域１０５と、Ｎch変調Ｍ
ＯＳトランジスタ１２のソース領域１０６と、Ｎch変調
ＭＯＳトランジスタ１２の基板コンタクト領域１０７と
が設けられている。そして、Ｐch変調ＭＯＳトランジス
タ９においては、ソース領域１０２に電源電位Ｖddを供
給するための電源配線５が接続され、ドレイン領域１０
３には出力配線１２５が接続され、基板コンタクト領域
１０４には変調基板バイアスＶb を供給するための変調
基板バイアス供給配線７が接続されている。また、Ｎch
変調ＭＯＳトランジスタ１２においては、ドレイン領域
１０５に出力配線１２５が接続され、ソース領域１０６
には接地電位Ｖssを供給するためのグラウンド配線６が
接続され、基板コンタクト領域１０７には変調基板バイ
アスＶb'を供給するための変調基板バイアス供給配線８
が接続されている。また、各ＭＯＳトランジスタ９，１
２のソース・ドレイン領域間には、ゲート絶縁膜を挟ん
でゲート電極となるゲート配線Ｓlgが設けられ、このゲ
ート配線Ｓlgは図４に示す断面にほぼ直交する方向に延
びて、各インバータの各ＭＯＳトランジスタのゲート電
極としても機能している。
トランジスタ９とＮch変調ＭＯＳトランジスタ１２とか
らなるインバータ４のツインウエルプロセスによる構造
を示す断面図である。同図に示すように、Ｎ型のＳｉ基
板１１０には、エピタキシャル層１１１と、Ｎウエル１
１２と、Ｐウエル１１３と、Ｐch変調ＭＯＳトランジス
タ９のソース領域１０２と、Ｐch変調ＭＯＳトランジス
タ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジ
スタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳ
トランジスタ１２のドレイン領域１０５と、Ｎch変調Ｍ
ＯＳトランジスタ１２のソース領域１０６と、Ｎch変調
ＭＯＳトランジスタ１２の基板コンタクト領域１０７と
が設けられている。そして、Ｐch変調ＭＯＳトランジス
タ９においては、ソース領域１０２に電源電位Ｖddを供
給するための電源配線５が接続され、ドレイン領域１０
３には出力配線１２５が接続され、基板コンタクト領域
１０４には変調基板バイアスＶb を供給するための変調
基板バイアス供給配線７が接続されている。また、Ｎch
変調ＭＯＳトランジスタ１２においては、ドレイン領域
１０５に出力配線１２５が接続され、ソース領域１０６
には接地電位Ｖssを供給するためのグラウンド配線６が
接続され、基板コンタクト領域１０７には変調基板バイ
アスＶb'を供給するための変調基板バイアス供給配線８
が接続されている。また、各ＭＯＳトランジスタ９，１
２のソース・ドレイン領域間には、ゲート絶縁膜を挟ん
でゲート電極となるゲート配線Ｓlgが設けられ、このゲ
ート配線Ｓlgは図４に示す断面にほぼ直交する方向に延
びて、各インバータの各ＭＯＳトランジスタのゲート電
極としても機能している。
【００４９】図４に示すようなツインウエルプロセスを
採用する場合には、Ｐウエルに各々囲まれた各Ｎウエル
１１２間が電気的に分離されていることから、各Ｎウエ
ル１１２（基板領域）に相異なる変調基板バイアスＶb
を与えても不具合は生じないので、図３に示す構造と同
様に、各Ｎウエル１１２に通常のＰchＭＯＳトランジス
タとＰch変調ＭＯＳトランジスタとを任意に選択して設
けることができる。また、Ｎウエルに各々囲まれた各Ｐ
ウエル１１３間が絶縁分離されていることから、各Ｐウ
エル１１３（基板領域）に相異なる変調基板バイアスＶ
b'を与えても不具合は生じないので、各Ｐウエル１１３
に通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトラ
ンジスタとを任意に選択して設けることができる。
採用する場合には、Ｐウエルに各々囲まれた各Ｎウエル
１１２間が電気的に分離されていることから、各Ｎウエ
ル１１２（基板領域）に相異なる変調基板バイアスＶb
を与えても不具合は生じないので、図３に示す構造と同
様に、各Ｎウエル１１２に通常のＰchＭＯＳトランジス
タとＰch変調ＭＯＳトランジスタとを任意に選択して設
けることができる。また、Ｎウエルに各々囲まれた各Ｐ
ウエル１１３間が絶縁分離されていることから、各Ｐウ
エル１１３（基板領域）に相異なる変調基板バイアスＶ
b'を与えても不具合は生じないので、各Ｐウエル１１３
に通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトラ
ンジスタとを任意に選択して設けることができる。
【００５０】また、通常のＭＯＳトランジスタから変調
ＭＯＳトランジスタへの変更は、基板コンタクトに接続
される配線を変更するだけでよく、回路の構成を変更す
る必要はないので、容易に実現できる。
ＭＯＳトランジスタへの変更は、基板コンタクトに接続
される配線を変更するだけでよく、回路の構成を変更す
る必要はないので、容易に実現できる。
【００５１】ここで、上述のように、変調基板バイアス
Ｖb の最小値をＶdd−Ｖf とし、あるいは、変調基板バ
イアスＶb'の最大値をＶss＋Ｖf'とすることによるラッ
チアップの抑制作用について説明する。
Ｖb の最小値をＶdd−Ｖf とし、あるいは、変調基板バ
イアスＶb'の最大値をＶss＋Ｖf'とすることによるラッ
チアップの抑制作用について説明する。
【００５２】図５は、図４に示すＰch変調ＭＯＳトラン
ジスタ９とＮch変調ＭＯＳトランジスタ１２とからなる
インバータ４の構造において、Ｎウエル１１２とＰウエ
ル１１３とを抜き出して示す断面図である。同図に示す
ように、ＣＭＯＳインバータには、寄生ＰＮＰバイポー
ラトランジスタＢＰ１と、寄生ＰＮＰバイポーラトラン
ジスタＢＰ１のコレクタをベースとする寄生ＮＰＮバイ
ポーラトランジスタＢＰ２とが形成され、この２つの寄
生バイポーラトランジスタＢＰ１，ＢＰ２がサイリスタ
として動作する。ラッチアップが生じてサイリスタがオ
ンすると、ソース領域１０２とソース領域１０６との間
に大電流が流れる。
ジスタ９とＮch変調ＭＯＳトランジスタ１２とからなる
インバータ４の構造において、Ｎウエル１１２とＰウエ
ル１１３とを抜き出して示す断面図である。同図に示す
ように、ＣＭＯＳインバータには、寄生ＰＮＰバイポー
ラトランジスタＢＰ１と、寄生ＰＮＰバイポーラトラン
ジスタＢＰ１のコレクタをベースとする寄生ＮＰＮバイ
ポーラトランジスタＢＰ２とが形成され、この２つの寄
生バイポーラトランジスタＢＰ１，ＢＰ２がサイリスタ
として動作する。ラッチアップが生じてサイリスタがオ
ンすると、ソース領域１０２とソース領域１０６との間
に大電流が流れる。
【００５３】ここで、まず、寄生ＰＮＰバイポーラトラ
ンジスタＢＰ１の動作と変調基板バイアスＶb との関係
について説明する。上述のように、電圧Ｖf は、ＰchＭ
ＯＳトランジスタのドレイン及びソースと基板領域との
間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビル
トイン電圧である。電圧Ｖf'は、ＮchＭＯＳトランジス
タのドレイン及びソースと基板領域との間に形成される
ＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧であ
る。Ｖf ，Ｖf'＝（ｋＴ／ｑ）ｌｎ｛（ＮA −ＮB ）／
Ｎi 2｝で与えられる（ここで、ｋ：ボルツマン定数，
ｑ：電子の電荷，ｎi ：真性半導体層の不純物濃度、Ｎ
A ：Ｐ型不純物濃度，ＮB ：Ｎ型不純物濃度）。したが
って、ＰＮＰ寄生バイポーラトランジスタＢＰ１のエミ
ッタ電位Ｖ E はＶddであり、ベース電位ＶB は基板コン
タクト領域１０４の電位であるバイアス電位Ｖb （≧Ｖ
dd−Ｖf ）以下である。つまり、ベースとエミッタにバ
イアスされる電圧はＶf 以下、つまりビルトイン電圧以
下であり、寄生ＰＮＰバイポーラトランジスタＢＰ１が
動作するためのベース電流がほとんど流れないので、Ｐ
ＮＰバイポーラトランジスタＢＰ１の作動を有効に阻止
し、サイリスタはｏｎｎしない。また、通常のＰchＭＯ
Ｓトランジスタの場合には、基板コンタクト領域の電位
は電源電位Ｖddに固定されるが、図１（ｂ）に示すよう
に、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアス
Ｖb が電源電位Ｖddよりも高くなっている期間が、変調
基板バイアスＶb が電源電位Ｖddよりも低くなっている
期間よりも長いので、通常のＰchＭＯＳトランジスタに
比べても、同等もしくはそれ以上のラッチアップ防止機
能を発揮することが可能である。
ンジスタＢＰ１の動作と変調基板バイアスＶb との関係
について説明する。上述のように、電圧Ｖf は、ＰchＭ
ＯＳトランジスタのドレイン及びソースと基板領域との
間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビル
トイン電圧である。電圧Ｖf'は、ＮchＭＯＳトランジス
タのドレイン及びソースと基板領域との間に形成される
ＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧であ
る。Ｖf ，Ｖf'＝（ｋＴ／ｑ）ｌｎ｛（ＮA −ＮB ）／
Ｎi 2｝で与えられる（ここで、ｋ：ボルツマン定数，
ｑ：電子の電荷，ｎi ：真性半導体層の不純物濃度、Ｎ
A ：Ｐ型不純物濃度，ＮB ：Ｎ型不純物濃度）。したが
って、ＰＮＰ寄生バイポーラトランジスタＢＰ１のエミ
ッタ電位Ｖ E はＶddであり、ベース電位ＶB は基板コン
タクト領域１０４の電位であるバイアス電位Ｖb （≧Ｖ
dd−Ｖf ）以下である。つまり、ベースとエミッタにバ
イアスされる電圧はＶf 以下、つまりビルトイン電圧以
下であり、寄生ＰＮＰバイポーラトランジスタＢＰ１が
動作するためのベース電流がほとんど流れないので、Ｐ
ＮＰバイポーラトランジスタＢＰ１の作動を有効に阻止
し、サイリスタはｏｎｎしない。また、通常のＰchＭＯ
Ｓトランジスタの場合には、基板コンタクト領域の電位
は電源電位Ｖddに固定されるが、図１（ｂ）に示すよう
に、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアス
Ｖb が電源電位Ｖddよりも高くなっている期間が、変調
基板バイアスＶb が電源電位Ｖddよりも低くなっている
期間よりも長いので、通常のＰchＭＯＳトランジスタに
比べても、同等もしくはそれ以上のラッチアップ防止機
能を発揮することが可能である。
【００５４】次に、寄生ＮＰＮバイポーラトランジスタ
ＢＰ２の動作と変調基板バイアスＶb との関係について
説明する。ＮＰＮ寄生バイポーラトランジスタＢＰ２の
エミッタ電位ＶE はＶssであり、ベース電位ＶB は基板
コンタクト領域１０７の電位であるバイアス電位Ｖb'
（≦Ｖss＋Ｖf'）である。ベース−エミッタ間にバイア
スされる電圧はＶf'以下であり、寄生ＮＰＮバイポーラ
トランジスタＢＰ２が作動するためのベース電流がほと
んど流れないので、寄生ＮＰＮバイポーラトランジスタ
ＢＰ２の作動を有効に阻止し、サイリスタはｏｎになら
ない。また、通常のＮchＭＯＳトランジスタの場合に
は、基板コンタクト領域の電位は接地電位Ｖssに固定さ
れるが、図１（ｃ）に示すように、Ｎch変調ＭＯＳトラ
ンジスタ１２の変調基板バイアスＶb'が接地電位Ｖssよ
りも低くなっている期間が、変調基板バイアスＶb'が接
地電位Ｖssよりも高くなっている期間よりも長いので、
通常のＮchＭＯＳトランジスタに比べても、同等もしく
はそれ以上のラッチアップ防止機能を発揮することが可
能である。
ＢＰ２の動作と変調基板バイアスＶb との関係について
説明する。ＮＰＮ寄生バイポーラトランジスタＢＰ２の
エミッタ電位ＶE はＶssであり、ベース電位ＶB は基板
コンタクト領域１０７の電位であるバイアス電位Ｖb'
（≦Ｖss＋Ｖf'）である。ベース−エミッタ間にバイア
スされる電圧はＶf'以下であり、寄生ＮＰＮバイポーラ
トランジスタＢＰ２が作動するためのベース電流がほと
んど流れないので、寄生ＮＰＮバイポーラトランジスタ
ＢＰ２の作動を有効に阻止し、サイリスタはｏｎになら
ない。また、通常のＮchＭＯＳトランジスタの場合に
は、基板コンタクト領域の電位は接地電位Ｖssに固定さ
れるが、図１（ｃ）に示すように、Ｎch変調ＭＯＳトラ
ンジスタ１２の変調基板バイアスＶb'が接地電位Ｖssよ
りも低くなっている期間が、変調基板バイアスＶb'が接
地電位Ｖssよりも高くなっている期間よりも長いので、
通常のＮchＭＯＳトランジスタに比べても、同等もしく
はそれ以上のラッチアップ防止機能を発揮することが可
能である。
【００５５】以上のように、変調基板バイアスＶb の最
小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶ
b'の最大値をＶss＋Ｖf'とすることにより、寄生バイポ
ーラトランジスタの作動によるラッチアップによる回路
の誤動作を有効に防止することができる。
小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶ
b'の最大値をＶss＋Ｖf'とすることにより、寄生バイポ
ーラトランジスタの作動によるラッチアップによる回路
の誤動作を有効に防止することができる。
【００５６】なお、図３に示すＮウエルプロセスを採用
した構造において通常のＮchＭＯＳトランジスタを配置
した場合でも、図５に示すような２つの寄生バイポーラ
トランジスタが形成され、寄生ＮＰＮバイポーラトラン
ジスタのエミッタ電位が固定されている点を除くと、図
５に示す場合と同様の作用を生じる。また、図５に示す
構造において、Ｐch変調ＭＯＳトランジスタ９に代えて
通常のＰchＭＯＳトランジスタを配置した場合も同様で
ある。したがって、変調基板バイアスＶb の最小値をＶ
dd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大
値をＶss＋Ｖf'とすることは、図１（ａ）に示すインバ
ータ３，４のラッチアップを防止するためにも有効であ
る。
した構造において通常のＮchＭＯＳトランジスタを配置
した場合でも、図５に示すような２つの寄生バイポーラ
トランジスタが形成され、寄生ＮＰＮバイポーラトラン
ジスタのエミッタ電位が固定されている点を除くと、図
５に示す場合と同様の作用を生じる。また、図５に示す
構造において、Ｐch変調ＭＯＳトランジスタ９に代えて
通常のＰchＭＯＳトランジスタを配置した場合も同様で
ある。したがって、変調基板バイアスＶb の最小値をＶ
dd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大
値をＶss＋Ｖf'とすることは、図１（ａ）に示すインバ
ータ３，４のラッチアップを防止するためにも有効であ
る。
【００５７】なお、Ｐch変調ＭＯＳトランジスタ９の変
調基板バイアスＶb の最小値をＶdd−Ｖf とすることに
より、ソース領域１０２と基板領域であるＮウエル１１
２との間に形成されるＰＮ接合部に印加される順方向電
圧をＶf 以下に維持できるので、リーク電流の低減をも
図ることができることはいうまでもない。同様に、Ｎch
変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'の
最大値をＶss＋Ｖf'とすることにより、基板領域である
Ｐウエル１１３とソース領域１０６との間に形成される
ＰＮ接合部に印加される順方向電圧をＶf'以下に維持で
きるので、リーク電流の低減をも図ることができること
はいうまでもない。
調基板バイアスＶb の最小値をＶdd−Ｖf とすることに
より、ソース領域１０２と基板領域であるＮウエル１１
２との間に形成されるＰＮ接合部に印加される順方向電
圧をＶf 以下に維持できるので、リーク電流の低減をも
図ることができることはいうまでもない。同様に、Ｎch
変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'の
最大値をＶss＋Ｖf'とすることにより、基板領域である
Ｐウエル１１３とソース領域１０６との間に形成される
ＰＮ接合部に印加される順方向電圧をＶf'以下に維持で
きるので、リーク電流の低減をも図ることができること
はいうまでもない。
【００５８】また、上記図１（ａ）に示す構成におい
て、集積回路装置１Ａ内に、通常のＰchＭＯＳトランジ
スタ１０と通常のＮchＭＯＳトランジスタとからなるイ
ンバータが配置されていてもよいことはいうまでもな
い。
て、集積回路装置１Ａ内に、通常のＰchＭＯＳトランジ
スタ１０と通常のＮchＭＯＳトランジスタとからなるイ
ンバータが配置されていてもよいことはいうまでもな
い。
【００５９】なお、基板電位のインピーダンスを十分に
大きくとれば、変調バイアス値は自動的にＶdd−Ｖf ，
Ｖss＋Ｖf'近辺に落ち着かせることができる。また、本
実施形態においては、Ｖb ≧Ｖdd−Ｖf 及びＶb'≦Ｖss
＋Ｖf'としたが、ラッチアップの生じない，回路が誤動
作しない範囲で短時間であれば、この条件をはずれても
よい。
大きくとれば、変調バイアス値は自動的にＶdd−Ｖf ，
Ｖss＋Ｖf'近辺に落ち着かせることができる。また、本
実施形態においては、Ｖb ≧Ｖdd−Ｖf 及びＶb'≦Ｖss
＋Ｖf'としたが、ラッチアップの生じない，回路が誤動
作しない範囲で短時間であれば、この条件をはずれても
よい。
【００６０】−第１の実施形態の第１の変形例− 図６は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ
９とＮch変調ＭＯＳトランジスタ１２とからなるインバ
ータ４をＳＯＩ構造で実現した構造を示す断面図であ
る。同図に示すように、Ｓｉ基板１２０には、例えば酸
素イオンの注入と熱処理とによってＳｉ基板１２０の所
定深さ位置に形成されたシリコン酸化膜からなる絶縁層
１２１と、絶縁層１２１の上に残存するＳｉ層をトラン
ジスタ形成領域ごとに区画する素子分離用絶縁膜１２２
と、素子分離領域１２２によって囲まれるＮウエル１２
３及びＰウエル１２４と、Ｐch変調ＭＯＳトランジスタ
９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ
９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジス
タ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳト
ランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯ
Ｓトランジスタ１２のソース領域１０６と、Ｎch変調Ｍ
ＯＳトランジスタ１２の基板コンタクト領域１０７とが
設けられている。そして、Ｐch変調ＭＯＳトランジスタ
９においては、ソース領域１０２に電源電位Ｖddを供給
するための電源配線５が接続され、ドレイン領域１０３
には出力配線１２５が接続され、基板コンタクト領域１
０４には変調基板バイアスＶb を供給するための変調基
板バイアス供給配線７が接続されている。また、Ｎch変
調ＭＯＳトランジスタ１２においては、ドレイン領域１
０５に出力配線１２５が接続され、ソース領域１０６に
は接地電位Ｖssを供給するためのグラウンド配線６が接
続され、基板コンタクト領域１０７には変調基板バイア
スＶb'を供給するための変調基板バイアス供給配線８が
接続されている。また、各ＭＯＳトランジスタ９，１２
のソース・ドレイン領域間には、ゲート絶縁膜を挟んで
ゲート電極となるゲート配線Ｓlgが設けられ、このゲー
ト配線Ｓlgは図４に示す断面にほぼ直交する方向に延び
て、各インバータの各ＭＯＳトランジスタのゲート電極
としても機能している。
９とＮch変調ＭＯＳトランジスタ１２とからなるインバ
ータ４をＳＯＩ構造で実現した構造を示す断面図であ
る。同図に示すように、Ｓｉ基板１２０には、例えば酸
素イオンの注入と熱処理とによってＳｉ基板１２０の所
定深さ位置に形成されたシリコン酸化膜からなる絶縁層
１２１と、絶縁層１２１の上に残存するＳｉ層をトラン
ジスタ形成領域ごとに区画する素子分離用絶縁膜１２２
と、素子分離領域１２２によって囲まれるＮウエル１２
３及びＰウエル１２４と、Ｐch変調ＭＯＳトランジスタ
９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ
９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジス
タ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳト
ランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯ
Ｓトランジスタ１２のソース領域１０６と、Ｎch変調Ｍ
ＯＳトランジスタ１２の基板コンタクト領域１０７とが
設けられている。そして、Ｐch変調ＭＯＳトランジスタ
９においては、ソース領域１０２に電源電位Ｖddを供給
するための電源配線５が接続され、ドレイン領域１０３
には出力配線１２５が接続され、基板コンタクト領域１
０４には変調基板バイアスＶb を供給するための変調基
板バイアス供給配線７が接続されている。また、Ｎch変
調ＭＯＳトランジスタ１２においては、ドレイン領域１
０５に出力配線１２５が接続され、ソース領域１０６に
は接地電位Ｖssを供給するためのグラウンド配線６が接
続され、基板コンタクト領域１０７には変調基板バイア
スＶb'を供給するための変調基板バイアス供給配線８が
接続されている。また、各ＭＯＳトランジスタ９，１２
のソース・ドレイン領域間には、ゲート絶縁膜を挟んで
ゲート電極となるゲート配線Ｓlgが設けられ、このゲー
ト配線Ｓlgは図４に示す断面にほぼ直交する方向に延び
て、各インバータの各ＭＯＳトランジスタのゲート電極
としても機能している。
【００６１】本変形例においては、上記図４に示すツイ
ンウエルプロセスを採用した場合と同様の効果を発揮す
ることができる。しかも、この変形例では、Ｎウエル１
２３とＰウエル１２４とが素子分離用絶縁膜１２２によ
って隔てられているので、Ｎウエル１２３に形成される
寄生ＰＮＰバイポーラトランジスタと、Ｐウエル１２４
に形成される寄生ＮＰＮバイポーラトランジスタとが接
続されることがないので、図５に示すようなサイリスタ
が形成されることはない。よって、Ｐch変調ＭＯＳトラ
ンジスタ９の変調基板バイアスＶb や、Ｎch変調ＭＯＳ
トランジスタ１２の変調基板バイアスＶb'に対するラッ
チアップやリーク電流を考慮した電位の制限（図１
（ｂ），（ｃ）に示す最小値や最大値）を厳しく設ける
必要はない。つまり、設計の自由度が拡大し、かつ、ラ
ッチアップをより確実に防止することができる。
ンウエルプロセスを採用した場合と同様の効果を発揮す
ることができる。しかも、この変形例では、Ｎウエル１
２３とＰウエル１２４とが素子分離用絶縁膜１２２によ
って隔てられているので、Ｎウエル１２３に形成される
寄生ＰＮＰバイポーラトランジスタと、Ｐウエル１２４
に形成される寄生ＮＰＮバイポーラトランジスタとが接
続されることがないので、図５に示すようなサイリスタ
が形成されることはない。よって、Ｐch変調ＭＯＳトラ
ンジスタ９の変調基板バイアスＶb や、Ｎch変調ＭＯＳ
トランジスタ１２の変調基板バイアスＶb'に対するラッ
チアップやリーク電流を考慮した電位の制限（図１
（ｂ），（ｃ）に示す最小値や最大値）を厳しく設ける
必要はない。つまり、設計の自由度が拡大し、かつ、ラ
ッチアップをより確実に防止することができる。
【００６２】−第１の実施形態の第２の変形例− 図１（ａ）は、インバータ回路に変調ＭＯＳトランジス
タを適用した例を示したが、本発明の変調ＭＯＳトラン
ジスタを含む回路はインバータ回路に限定されるもので
はない。以下、第１の実施形態の第２の変形例について
説明する。
タを適用した例を示したが、本発明の変調ＭＯＳトラン
ジスタを含む回路はインバータ回路に限定されるもので
はない。以下、第１の実施形態の第２の変形例について
説明する。
【００６３】図７は、上述の変調ＭＯＳトランジスタを
ＣＭＯＳツリー回路内に配置して構成される第２の変形
例における半導体集積回路装置１Ｂを示すブロック回路
図である。同図において、半導体集積回路装置１Ｂに
は、３つのＣＭＯＳツリー回路による論理ゲートが示さ
れている。各ＣＭＯＳツリー回路は、信号入力配線１９
と、信号出力配線２０と、Ｎchパストランジスタ論理で
構成されたＮchツリー回路と、Ｎchツリー回路の反転論
理であるＰchパストランジスタ論理で構成されたＰchツ
リー回路とのペアで構成されている。Ｐchツリー回路１
３，１５，１７内の一部あるいは全部のトランジスタ
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタの構
成を有しており、このＰch変調ＭＯＳトランジスタの基
板領域には、変調基板バイアスＶb を供給するための変
調基板バイアス供給配線７が接続されている。また、Ｐ
chツリー回路１３，１５，１７内の通常のＰchＭＯＳト
ランジスタの基板領域には、電源電位Ｖddを供給するた
めの電源配線５が接続されている。さらに、Ｐchツリー
回路１３，１５，１７内のすべてのＰchトランジスタの
ドレインには電源配線５が接続されている。Ｎchツリー
回路１４，１６，１８内の一部あるいは全部のトランジ
スタは、図１（ａ）に示すＮch変調ＭＯＳトランジスタ
の構成を有しており、このＮch変調ＭＯＳトランジスタ
の基板領域には、変調基板バイアスＶb'を供給するため
の変調基板バイアス供給配線８が接続されている。ま
た、Ｎchツリー回路１４，１６，１８内の通常のＮchＭ
ＯＳトランジスタの基板領域には、接地電位Ｖssを供給
するためのグラウンド配線６が接続されている。さら
に、Ｎchツリー回路１４，１６，１８内のすべてのＮch
トランジスタのソースにはグラウンド配線６が接続され
ている。
ＣＭＯＳツリー回路内に配置して構成される第２の変形
例における半導体集積回路装置１Ｂを示すブロック回路
図である。同図において、半導体集積回路装置１Ｂに
は、３つのＣＭＯＳツリー回路による論理ゲートが示さ
れている。各ＣＭＯＳツリー回路は、信号入力配線１９
と、信号出力配線２０と、Ｎchパストランジスタ論理で
構成されたＮchツリー回路と、Ｎchツリー回路の反転論
理であるＰchパストランジスタ論理で構成されたＰchツ
リー回路とのペアで構成されている。Ｐchツリー回路１
３，１５，１７内の一部あるいは全部のトランジスタ
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタの構
成を有しており、このＰch変調ＭＯＳトランジスタの基
板領域には、変調基板バイアスＶb を供給するための変
調基板バイアス供給配線７が接続されている。また、Ｐ
chツリー回路１３，１５，１７内の通常のＰchＭＯＳト
ランジスタの基板領域には、電源電位Ｖddを供給するた
めの電源配線５が接続されている。さらに、Ｐchツリー
回路１３，１５，１７内のすべてのＰchトランジスタの
ドレインには電源配線５が接続されている。Ｎchツリー
回路１４，１６，１８内の一部あるいは全部のトランジ
スタは、図１（ａ）に示すＮch変調ＭＯＳトランジスタ
の構成を有しており、このＮch変調ＭＯＳトランジスタ
の基板領域には、変調基板バイアスＶb'を供給するため
の変調基板バイアス供給配線８が接続されている。ま
た、Ｎchツリー回路１４，１６，１８内の通常のＮchＭ
ＯＳトランジスタの基板領域には、接地電位Ｖssを供給
するためのグラウンド配線６が接続されている。さら
に、Ｎchツリー回路１４，１６，１８内のすべてのＮch
トランジスタのソースにはグラウンド配線６が接続され
ている。
【００６４】この変形例においては、図１（ａ）に示す
インバータに代えてＣＭＯＳツリー回路が配置されてい
るが、この場合においても、回路全体としてのスイッチ
ング動作時は、Ｎchツリー回路，Ｐchツリー回路にそれ
ぞれ等価なインピーダンスをもったＮch変調ＭＯＳトラ
ンジスタ，Ｐch変調ＭＯＳトランジスタからなるインバ
ータに置き換えて考えることができる。
インバータに代えてＣＭＯＳツリー回路が配置されてい
るが、この場合においても、回路全体としてのスイッチ
ング動作時は、Ｎchツリー回路，Ｐchツリー回路にそれ
ぞれ等価なインピーダンスをもったＮch変調ＭＯＳトラ
ンジスタ，Ｐch変調ＭＯＳトランジスタからなるインバ
ータに置き換えて考えることができる。
【００６５】すなわち、Ｎchツリー回路内にＮch変調Ｍ
ＯＳトランジスタを配置することにより、グラウンド配
線６に流れる電流と、スイッチング過渡期の信号出力配
線２０に流れこむ貫通電流および立ち下がり波形に対し
て変調を行なうことができる。また、Ｐchツリー回路内
にＰch変調ＭＯＳトランジスタを配置することにより、
電源配線５に流れる電流と、スイッチング過渡期の信号
出力配線２０に流れ込む貫通電流および立ち上がり波形
に対して変調を行なうことができる。
ＯＳトランジスタを配置することにより、グラウンド配
線６に流れる電流と、スイッチング過渡期の信号出力配
線２０に流れこむ貫通電流および立ち下がり波形に対し
て変調を行なうことができる。また、Ｐchツリー回路内
にＰch変調ＭＯＳトランジスタを配置することにより、
電源配線５に流れる電流と、スイッチング過渡期の信号
出力配線２０に流れ込む貫通電流および立ち上がり波形
に対して変調を行なうことができる。
【００６６】なお、本変形例においても、変調ＭＯＳト
ランジスタの構造として、上述の図３に示すＮウエルプ
ロセスを用いた構造，図４に示すツインウエルプロセス
を用いた構造及び図５に示すＳＯＩ基板を利用した構造
のいずれの構造を採用してもよい。
ランジスタの構造として、上述の図３に示すＮウエルプ
ロセスを用いた構造，図４に示すツインウエルプロセス
を用いた構造及び図５に示すＳＯＩ基板を利用した構造
のいずれの構造を採用してもよい。
【００６７】以上のように、本発明の変調ＭＯＳトラン
ジスタを用いてＥＭＩ輻射を低減する手法は、回路構成
を大幅に変更する必要がなく、基板電位を各変調ＭＯＳ
トランジスタごとに分離するだけでよいので、インバー
タだけでなくＣＭＯＳツリー回路の任意の回路に適用で
きることが大きな利点である。
ジスタを用いてＥＭＩ輻射を低減する手法は、回路構成
を大幅に変更する必要がなく、基板電位を各変調ＭＯＳ
トランジスタごとに分離するだけでよいので、インバー
タだけでなくＣＭＯＳツリー回路の任意の回路に適用で
きることが大きな利点である。
【００６８】（第２の実施形態）次に、回路の特性に応
じて、変調ＭＯＳトランジスタを配置するか変調ＭＯＳ
トランジスタを配置しないかを選択して構成される半導
体集積回路装置について述べる。本実施形態において
は、ＥＭＩ輻射は電源電流Ｉの変化速度（ｄＩ／ｄｔ）
が速いと輻射される周波数の帯域が高周波まで広がるこ
とや、遷移時間（Δｔ）が十分に短い場合には、電源電
流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝が多いほどＥＭ
Ｉ輻射電力（電界強度）が増大することなどの実験事実
に基づいて、変調ＭＯＳトランジスタを用いるか否かを
選択する際の基準として、電源電流Ｉの変化速度（ｄＩ
／ｄｔ）と、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝とを用いる例について説明する。
じて、変調ＭＯＳトランジスタを配置するか変調ＭＯＳ
トランジスタを配置しないかを選択して構成される半導
体集積回路装置について述べる。本実施形態において
は、ＥＭＩ輻射は電源電流Ｉの変化速度（ｄＩ／ｄｔ）
が速いと輻射される周波数の帯域が高周波まで広がるこ
とや、遷移時間（Δｔ）が十分に短い場合には、電源電
流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝が多いほどＥＭ
Ｉ輻射電力（電界強度）が増大することなどの実験事実
に基づいて、変調ＭＯＳトランジスタを用いるか否かを
選択する際の基準として、電源電流Ｉの変化速度（ｄＩ
／ｄｔ）と、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝とを用いる例について説明する。
【００６９】図８は、本実施形態における半導体集積回
路装置１Ｃの構成を示すブロック回路図である。同図に
示すように、本実施形態の半導体集積回路装置１Ｃは、
変調ＭＯＳトランジスタを配置した第１の回路２１と、
変調ＭＯＳトランジスタを配置していない第２の回路２
２と、電源電位Ｖddを供給するための電源配線５と、接
地電位Ｖssを供給するためのグラウンド配線６と、変調
基板バイアスＶb を供給するための変調基板バイアス供
給配線７と、変調基板バイアスＶb'を供給するための変
調基板バイアス供給配線８と、データなどの信号を入力
するための信号入力配線１９と、出力信号を出力するた
めの信号出力配線２０とを備えている。
路装置１Ｃの構成を示すブロック回路図である。同図に
示すように、本実施形態の半導体集積回路装置１Ｃは、
変調ＭＯＳトランジスタを配置した第１の回路２１と、
変調ＭＯＳトランジスタを配置していない第２の回路２
２と、電源電位Ｖddを供給するための電源配線５と、接
地電位Ｖssを供給するためのグラウンド配線６と、変調
基板バイアスＶb を供給するための変調基板バイアス供
給配線７と、変調基板バイアスＶb'を供給するための変
調基板バイアス供給配線８と、データなどの信号を入力
するための信号入力配線１９と、出力信号を出力するた
めの信号出力配線２０とを備えている。
【００７０】第１の回路２１と第２の回路２２とには、
電源電位Ｖddを供給するための電源配線５と、接地電位
Ｖssを供給するためのグラウンド配線６と、信号入力配
線１９と、信号出力配線２０とが接続されている。ま
た、第１の回路２１及び第２の回路２２には、それぞれ
電源配線５から電源電流Ｉddが流入し、電源電流Ｉssが
グラウンド配線６に流れている。
電源電位Ｖddを供給するための電源配線５と、接地電位
Ｖssを供給するためのグラウンド配線６と、信号入力配
線１９と、信号出力配線２０とが接続されている。ま
た、第１の回路２１及び第２の回路２２には、それぞれ
電源配線５から電源電流Ｉddが流入し、電源電流Ｉssが
グラウンド配線６に流れている。
【００７１】ここで、第１の回路２１の電源電流Ｉddの
変化速度（ｄＩ／ｄｔ）と電源電流Ｉddの変化量｛（ｄ
Ｉ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc ，
Ｉcを超え、また、第１の回路２１の電源電流Ｉssの変
化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝もそれぞれスレッショルドＦc、Ｉc を超えてお
り、第１の回路２１にはＰchおよびＮchの両極性の変調
ＭＯＳトランジスタが用いられている。一方、第２の回
路２２の電源電流Ｉss及びＩddの変化速度（ｄＩ／ｄ
ｔ）はスレッショルド値Ｆc 以上であるが電源電流Ｉss
及びＩddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝は、スレッ
ショルド値Ｉc 以下であることから、ＥＭＩ輻射強度が
小さいと判断して、第２の回路２２内には、通常のＭＯ
Ｓトランジスタだけが配置されている。
変化速度（ｄＩ／ｄｔ）と電源電流Ｉddの変化量｛（ｄ
Ｉ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc ，
Ｉcを超え、また、第１の回路２１の電源電流Ｉssの変
化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝もそれぞれスレッショルドＦc、Ｉc を超えてお
り、第１の回路２１にはＰchおよびＮchの両極性の変調
ＭＯＳトランジスタが用いられている。一方、第２の回
路２２の電源電流Ｉss及びＩddの変化速度（ｄＩ／ｄ
ｔ）はスレッショルド値Ｆc 以上であるが電源電流Ｉss
及びＩddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝は、スレッ
ショルド値Ｉc 以下であることから、ＥＭＩ輻射強度が
小さいと判断して、第２の回路２２内には、通常のＭＯ
Ｓトランジスタだけが配置されている。
【００７２】ここで、電源電流Ｉdd，Ｉssの変化速度｜
ｄＩ／ｄｔ｜や変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝の値
は、シミュレーションによって求めることができる。
ｄＩ／ｄｔ｜や変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝の値
は、シミュレーションによって求めることができる。
【００７３】図１７（ａ）〜（ｃ）は、それぞれ順に、
各種電流波形Ｉ，それに対する電流の変化速度｜ｄＩ／
ｄｔ｜及び変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のシミュレ
ーション結果をの例を示す図である。図１７（ａ）は、
時間により変化するVddをもつ電流波形を示し、図１７
（ｂ）は、その微分波形の絶対値を示す。図１７（ｂ）
に示すように、電流のピーク値Ｉp の大きさと微分波形
の絶対値｜ｄＩ／ｄｔ｜の大きさとは無関係であり、ピ
ーク値Ｉp1，Ｉp2を有する電流波形に対応する微分波形
の絶対値｜ｄＩ／ｄｔ｜がスレッショルド値Ｆc を越え
ているが、比較的大きなピーク値Ｉp3を有する電流波形
に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜はスレッシ
ョルド値Ｆc を越えていない。また、図１７（ｃ）は、
電流波形のパルス幅Δｔを電流の微分波形の絶対値｜ｄ
Ｉ／ｄｔ｜に掛け合わせて算出された値を示す。図１７
（ｃ）に示すように、ピーク値Ｉp2を有する電流波形に
対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のみが
スレッショルド値Ｉc を越えているが、他のピーク値Ｉ
p1，Ｉp3を有する電流波形に対応する電流の変化量｛｜
ｄＩ／ｄｔ｜＊Δｔ｝はスレッショルド値Ｉc を越えて
いない。なお、ここでは電流の微分波形の絶対値｜ｄＩ
／ｄｔ｜を用いたが、電流の微分値ｄＩ／ｄｔそのもの
を用いてもよい。その場合、負側のＦc ，Ｉc の値を例
えば単純に符号を入れ替えるなどにより、定めておく必
要がある。
各種電流波形Ｉ，それに対する電流の変化速度｜ｄＩ／
ｄｔ｜及び変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のシミュレ
ーション結果をの例を示す図である。図１７（ａ）は、
時間により変化するVddをもつ電流波形を示し、図１７
（ｂ）は、その微分波形の絶対値を示す。図１７（ｂ）
に示すように、電流のピーク値Ｉp の大きさと微分波形
の絶対値｜ｄＩ／ｄｔ｜の大きさとは無関係であり、ピ
ーク値Ｉp1，Ｉp2を有する電流波形に対応する微分波形
の絶対値｜ｄＩ／ｄｔ｜がスレッショルド値Ｆc を越え
ているが、比較的大きなピーク値Ｉp3を有する電流波形
に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜はスレッシ
ョルド値Ｆc を越えていない。また、図１７（ｃ）は、
電流波形のパルス幅Δｔを電流の微分波形の絶対値｜ｄ
Ｉ／ｄｔ｜に掛け合わせて算出された値を示す。図１７
（ｃ）に示すように、ピーク値Ｉp2を有する電流波形に
対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のみが
スレッショルド値Ｉc を越えているが、他のピーク値Ｉ
p1，Ｉp3を有する電流波形に対応する電流の変化量｛｜
ｄＩ／ｄｔ｜＊Δｔ｝はスレッショルド値Ｉc を越えて
いない。なお、ここでは電流の微分波形の絶対値｜ｄＩ
／ｄｔ｜を用いたが、電流の微分値ｄＩ／ｄｔそのもの
を用いてもよい。その場合、負側のＦc ，Ｉc の値を例
えば単純に符号を入れ替えるなどにより、定めておく必
要がある。
【００７４】なお、第１の回路２１において、例えば電
源電流Ｉddの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ
／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過してい
る場合は、第１の回路２１にＰch変調ＭＯＳトランジス
タと通常のＮchＭＯＳトランジスタとを配置してもよ
い。また、第１の回路２１において、電源電流Ｉssの変
化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝のみがスレッショルド値を超過している場合は、第
１の回路２１に通常のＰchＭＯＳトランジスタとＮch変
調ＭＯＳトランジスタとを配置してもよい。
源電流Ｉddの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ
／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過してい
る場合は、第１の回路２１にＰch変調ＭＯＳトランジス
タと通常のＮchＭＯＳトランジスタとを配置してもよ
い。また、第１の回路２１において、電源電流Ｉssの変
化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝のみがスレッショルド値を超過している場合は、第
１の回路２１に通常のＰchＭＯＳトランジスタとＮch変
調ＭＯＳトランジスタとを配置してもよい。
【００７５】本実施形態によると、第１の実施形態とは
異なり、回路特性を調べることなく変調ＭＯＳトランジ
スタの配置を決定するのではないので、以下の効果を発
揮することができる。すなわち、不要な箇所にまで変調
ＭＯＳトランジスタを設けると、変調ＭＯＳトランジス
タの変調基板バイアスＶb ，Ｖb'の引き出し電極による
レイアウト面積の増大を招くことになるが、本実施形態
においては、レイアウト面積の増大を必要最小限に抑制
しつつ、ＥＭＩ輻射を有効に低減することができる。
異なり、回路特性を調べることなく変調ＭＯＳトランジ
スタの配置を決定するのではないので、以下の効果を発
揮することができる。すなわち、不要な箇所にまで変調
ＭＯＳトランジスタを設けると、変調ＭＯＳトランジス
タの変調基板バイアスＶb ，Ｖb'の引き出し電極による
レイアウト面積の増大を招くことになるが、本実施形態
においては、レイアウト面積の増大を必要最小限に抑制
しつつ、ＥＭＩ輻射を有効に低減することができる。
【００７６】（第３の実施形態）次に、回路の特性に応
じて変調ＭＯＳトランジスタを配置するか変調ＭＯＳト
ランジスタを配置しないかを選択して構成される半導体
集積回路装置の別の例について述べる。
じて変調ＭＯＳトランジスタを配置するか変調ＭＯＳト
ランジスタを配置しないかを選択して構成される半導体
集積回路装置の別の例について述べる。
【００７７】図９は、本実施形態における半導体集積回
路装置１Ｄの構成を示すブロック回路図である。同図に
示すように、本実施形態の半導体集積回路装置１Ｄに
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と
通常のＮchＭＯＳトランジスタ１０とからなるインバー
タ２と、インバータ２の出力をゲート信号配線２５を介
して受けるインバータ２６と、インバータ２６からの出
力信号を送るための信号出力配線２０とが配置されてい
る。つまり、インバータ２はインバータ２６の駆動回路
として機能していることになる。そして、インバータ２
６は、通常のＰchＭＯＳトランジスタ１１と通常のＮch
ＭＯＳトランジスタ１０とにより構成されている。
路装置１Ｄの構成を示すブロック回路図である。同図に
示すように、本実施形態の半導体集積回路装置１Ｄに
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と
通常のＮchＭＯＳトランジスタ１０とからなるインバー
タ２と、インバータ２の出力をゲート信号配線２５を介
して受けるインバータ２６と、インバータ２６からの出
力信号を送るための信号出力配線２０とが配置されてい
る。つまり、インバータ２はインバータ２６の駆動回路
として機能していることになる。そして、インバータ２
６は、通常のＰchＭＯＳトランジスタ１１と通常のＮch
ＭＯＳトランジスタ１０とにより構成されている。
【００７８】ここで、本実施形態においては、インバー
タ２６の電源電流Ｉddおよび電源電流Ｉssのいずれにつ
いても、変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄ
ｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc 、Ｉc を
超えているにも拘わらず、通常のＭＯＳトランジスタで
構成されている。その理由は以下の通りである。駆動回
路であるインバータ２内に変調ＭＯＳトランジスタ（Ｐ
ch変調ＭＯＳトランジスタ９）が配置されていることか
ら、ＥＭＩ輻射の要因となる電流が流れるインバータ２
６のゲート信号配線２５には変調された信号が流れ、イ
ンバータ２６のスイッチング時刻は変調される。その結
果、インバータ２６のスイッチングによって輻射される
電磁波のエネルギー分布の周波数ピークは、入力信号が
変調されていない場合に比べて広くなだらかになるの
で、ＥＭＩ輻射強度が低減されることになる。
タ２６の電源電流Ｉddおよび電源電流Ｉssのいずれにつ
いても、変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄ
ｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc 、Ｉc を
超えているにも拘わらず、通常のＭＯＳトランジスタで
構成されている。その理由は以下の通りである。駆動回
路であるインバータ２内に変調ＭＯＳトランジスタ（Ｐ
ch変調ＭＯＳトランジスタ９）が配置されていることか
ら、ＥＭＩ輻射の要因となる電流が流れるインバータ２
６のゲート信号配線２５には変調された信号が流れ、イ
ンバータ２６のスイッチング時刻は変調される。その結
果、インバータ２６のスイッチングによって輻射される
電磁波のエネルギー分布の周波数ピークは、入力信号が
変調されていない場合に比べて広くなだらかになるの
で、ＥＭＩ輻射強度が低減されることになる。
【００７９】なお、駆動回路であるインバータ２を、通
常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジ
スタにより構成しても、本実施形態と同じ効果を発揮す
ることができる。
常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジ
スタにより構成しても、本実施形態と同じ効果を発揮す
ることができる。
【００８０】特に、本実施形態の構成を採用した場合、
図３に示すＰch変調ＭＯＳトランジスタ９と通常のＮch
ＭＯＳトランジスタ１０との比較からわかるように、通
常のＭＯＳトランジスタでは、基板コンタクト領域とド
レイン領域又はソース領域とに共通の引き出し電極を設
けることができるが、変調ＭＯＳトランジスタでは、基
板コンタクト領域と、ドレイン領域と、ソース領域と
に、それぞれ個別の引き出し電極を設ける必要がある。
一方、ＥＭＩ輻射の直接の要因となる大電流が流れるト
ランジスタはレイアウト面積が大きくなるが、かかるレ
イアウト面積の大きいトランジスタに変調ＭＯＳトラン
ジスタを用いると、引き出し電極を個別に設けること
で、さらにレイアウト面積が大きくなる。ところが、本
実施形態を用いることにより、レイアウト面積の大きな
ＭＯＳトランジスタを通常のＭＯＳトランジスタにして
も、ＥＭＩ輻射をある程度抑制することができる。つま
り、変調ＭＯＳトランジスタの採用によるレイアウト面
積の増大をできるだけ抑制することができる。
図３に示すＰch変調ＭＯＳトランジスタ９と通常のＮch
ＭＯＳトランジスタ１０との比較からわかるように、通
常のＭＯＳトランジスタでは、基板コンタクト領域とド
レイン領域又はソース領域とに共通の引き出し電極を設
けることができるが、変調ＭＯＳトランジスタでは、基
板コンタクト領域と、ドレイン領域と、ソース領域と
に、それぞれ個別の引き出し電極を設ける必要がある。
一方、ＥＭＩ輻射の直接の要因となる大電流が流れるト
ランジスタはレイアウト面積が大きくなるが、かかるレ
イアウト面積の大きいトランジスタに変調ＭＯＳトラン
ジスタを用いると、引き出し電極を個別に設けること
で、さらにレイアウト面積が大きくなる。ところが、本
実施形態を用いることにより、レイアウト面積の大きな
ＭＯＳトランジスタを通常のＭＯＳトランジスタにして
も、ＥＭＩ輻射をある程度抑制することができる。つま
り、変調ＭＯＳトランジスタの採用によるレイアウト面
積の増大をできるだけ抑制することができる。
【００８１】（第４の実施形態）信号の遅延時間を変調
基板バイアスＶb ，Ｖb'の振幅により制御できることは
上述した通りであるが、本実施形態においては、この点
に着目して、変調ＭＯＳトランジスタの変調基板バイア
スＶb の振幅を回路の遅延時間余裕に適合するように選
択する半導体集積回路装置について述べる。
基板バイアスＶb ，Ｖb'の振幅により制御できることは
上述した通りであるが、本実施形態においては、この点
に着目して、変調ＭＯＳトランジスタの変調基板バイア
スＶb の振幅を回路の遅延時間余裕に適合するように選
択する半導体集積回路装置について述べる。
【００８２】図１０（ａ）は、本実施形態における半導
体集積回路装置１Ｅの構成を示す電気回路図である。半
導体集積回路装置１Ｅは、周波数ｆc ，周期Ｔc ＝１／
ｆcのクロック信号Ｃlkを供給するクロック信号線３０
と、クロック信号線３０から供給されるクロック信号Ｃ
lkによって駆動されるフリップフロップ３１，３２，３
３と、各フリップフロップ間に設けられた組み合わせ回
路等からなる第１の論理回路３４及び第２の論理回路３
５とによって構成されている。各フリップフロップ３
１，３２，３３においでは、入力部Ｄに入力されたデー
タをクロック入力部ＣＫに入力されるクロック信号Ｃlk
の立ち上がりに同期させて出力部Ｑに出力し、出力部Ｑ
からの出力データはクロック信号Ｃlkの次の立ち上がり
エッジまで保持される。第１の論理回路３４と第２の論
理回路３５とは、この例ではＰch変調ＭＯＳトランジス
タを含んでいて、各論理回路３４，３５には変調基板バ
イアス供給配線７ａ，７ｂを介して変調基板バイアスＶ
b1，Ｖb2が供給される。
体集積回路装置１Ｅの構成を示す電気回路図である。半
導体集積回路装置１Ｅは、周波数ｆc ，周期Ｔc ＝１／
ｆcのクロック信号Ｃlkを供給するクロック信号線３０
と、クロック信号線３０から供給されるクロック信号Ｃ
lkによって駆動されるフリップフロップ３１，３２，３
３と、各フリップフロップ間に設けられた組み合わせ回
路等からなる第１の論理回路３４及び第２の論理回路３
５とによって構成されている。各フリップフロップ３
１，３２，３３においでは、入力部Ｄに入力されたデー
タをクロック入力部ＣＫに入力されるクロック信号Ｃlk
の立ち上がりに同期させて出力部Ｑに出力し、出力部Ｑ
からの出力データはクロック信号Ｃlkの次の立ち上がり
エッジまで保持される。第１の論理回路３４と第２の論
理回路３５とは、この例ではＰch変調ＭＯＳトランジス
タを含んでいて、各論理回路３４，３５には変調基板バ
イアス供給配線７ａ，７ｂを介して変調基板バイアスＶ
b1，Ｖb2が供給される。
【００８３】図１０（ｂ），（ｃ）は、第１の論理回路
３４と第２の論理回路３５とにおけるクロック信号Ｃl
k，入力データ信号Ｖi1，Ｖi2及び出力データ信号Ｖo
1，Ｖo2の状態を示すタイミング図である。第１の論理
回路３４の入力データ信号Ｖi1はクロック信号Ｃlkの立
ち上がりエッジに同期して取り込まれ、遅延時間Ｔd1だ
け遅れたタイミングで出力データ信号Ｖo1として出力さ
れる。同様に、第２の論理回路３５の入力データ信号Ｖ
i2は、クロック信号Ｃlkの立ち上がりエッジに同期して
取り込まれ、遅延時間Ｔd2だけ遅れたタイミングで出力
データ信号Ｖo2として出力される。クロック信号Ｃlkの
立ち上がり毎に、データが論理回路ーフリップフロップ
−論理回路−フリップフロップ−…と順次転送されるた
めには、少なくとも各論理回路３４，３５内における遅
延時間Ｔd1，Ｔd2がクロック信号Ｃlkの周期より短い必
要がある。本実施例の場合には、Ｔc ＞Ｔd2＞Ｔd1であ
る。つまり、第１の論理回路３４は第２の論理回路３５
に比べて遅延時間余裕（Ｔc −Ｔdn（ｎ＝１，２））が
大きい。ここで、変調基板バイアスＶb1，Ｖb2は、下記
式（１２），（１３） Ｖb1＝Ｖdd−Ｖf ＋０．５Ｖa1＊[sin （２π＊ｆm ＊ｔ）＋１] （１２） Ｖb2＝Ｖdd−Ｖf ＋０．５Ｖa2＊[sin （２π＊ｆm ＊ｔ）＋１] （１３） のように設定されている。
３４と第２の論理回路３５とにおけるクロック信号Ｃl
k，入力データ信号Ｖi1，Ｖi2及び出力データ信号Ｖo
1，Ｖo2の状態を示すタイミング図である。第１の論理
回路３４の入力データ信号Ｖi1はクロック信号Ｃlkの立
ち上がりエッジに同期して取り込まれ、遅延時間Ｔd1だ
け遅れたタイミングで出力データ信号Ｖo1として出力さ
れる。同様に、第２の論理回路３５の入力データ信号Ｖ
i2は、クロック信号Ｃlkの立ち上がりエッジに同期して
取り込まれ、遅延時間Ｔd2だけ遅れたタイミングで出力
データ信号Ｖo2として出力される。クロック信号Ｃlkの
立ち上がり毎に、データが論理回路ーフリップフロップ
−論理回路−フリップフロップ−…と順次転送されるた
めには、少なくとも各論理回路３４，３５内における遅
延時間Ｔd1，Ｔd2がクロック信号Ｃlkの周期より短い必
要がある。本実施例の場合には、Ｔc ＞Ｔd2＞Ｔd1であ
る。つまり、第１の論理回路３４は第２の論理回路３５
に比べて遅延時間余裕（Ｔc −Ｔdn（ｎ＝１，２））が
大きい。ここで、変調基板バイアスＶb1，Ｖb2は、下記
式（１２），（１３） Ｖb1＝Ｖdd−Ｖf ＋０．５Ｖa1＊[sin （２π＊ｆm ＊ｔ）＋１] （１２） Ｖb2＝Ｖdd−Ｖf ＋０．５Ｖa2＊[sin （２π＊ｆm ＊ｔ）＋１] （１３） のように設定されている。
【００８４】ここで、図１（ｂ）に示すように、Ｖa1，
Ｖa2は変調基板バイアスＶb1，Ｖb2の変化振幅である。
このとき、各論理回路３４，３５の遅延時間Ｔd1，Ｔd2
は、それぞれ振幅Ｖa1，Ｖa2の増大につれて増大する振
幅Ｖa1，Ｖa2の関数である。すなわち、下記式（１
４），（１５） Ｔc ＞Ｔd2＝ｆ（Ｖa2）＞Ｔd1＝ｇ（Ｖa1） （１４） Ｖa1≧Ｖa2 （１５） のように設定することができる。
Ｖa2は変調基板バイアスＶb1，Ｖb2の変化振幅である。
このとき、各論理回路３４，３５の遅延時間Ｔd1，Ｔd2
は、それぞれ振幅Ｖa1，Ｖa2の増大につれて増大する振
幅Ｖa1，Ｖa2の関数である。すなわち、下記式（１
４），（１５） Ｔc ＞Ｔd2＝ｆ（Ｖa2）＞Ｔd1＝ｇ（Ｖa1） （１４） Ｖa1≧Ｖa2 （１５） のように設定することができる。
【００８５】ここで、各回路に供給する変調基板バイア
スＶb の変化振幅Ｖa を均一にする場合（Ｖb が共通で
ある場合）には、各回路のうち遅延時間Ｔd がもっとも
小さいものに適合するように変化振幅Ｖa を設定する必
要があるので、変化振幅Ｖaの値を小さくせざるを得な
いことになる。
スＶb の変化振幅Ｖa を均一にする場合（Ｖb が共通で
ある場合）には、各回路のうち遅延時間Ｔd がもっとも
小さいものに適合するように変化振幅Ｖa を設定する必
要があるので、変化振幅Ｖaの値を小さくせざるを得な
いことになる。
【００８６】それに対して、本実施形態のように、遅延
時間余裕の大きな回路には遅延時間余裕の小さい回路よ
りも大きな変調基板バイアスＶb の変化振幅Ｖa を与え
ることにより、各回路に与える変調基板バイアスＶb の
変化振幅Ｖa を均一にする場合に比べて、集積回路装置
全体のＥＭＩ輻射をより効果的に低減することができ
る。
時間余裕の大きな回路には遅延時間余裕の小さい回路よ
りも大きな変調基板バイアスＶb の変化振幅Ｖa を与え
ることにより、各回路に与える変調基板バイアスＶb の
変化振幅Ｖa を均一にする場合に比べて、集積回路装置
全体のＥＭＩ輻射をより効果的に低減することができ
る。
【００８７】なお、本実施形態においては、各論理回路
３４，３５にＰch変調ＭＯＳトランジスタを含む場合を
例にとって説明したが、Ｎch変調ＭＯＳトランジスタを
含む論理回路を備えた半導体集積回路装置においても、
遅延時間余裕が大きい回路には遅延時間余裕の小さい回
路よりも大きな変調基板バイアスＶb'の変化振幅Ｖa'を
与えることにより、同様の効果を発揮することができ
る。
３４，３５にＰch変調ＭＯＳトランジスタを含む場合を
例にとって説明したが、Ｎch変調ＭＯＳトランジスタを
含む論理回路を備えた半導体集積回路装置においても、
遅延時間余裕が大きい回路には遅延時間余裕の小さい回
路よりも大きな変調基板バイアスＶb'の変化振幅Ｖa'を
与えることにより、同様の効果を発揮することができ
る。
【００８８】（第５の実施形態）次に、変調基板バイア
スＶb ，Ｖb'の発生回路を組み込んだ半導体集積回路装
置に関する第５の実施形態について説明する。
スＶb ，Ｖb'の発生回路を組み込んだ半導体集積回路装
置に関する第５の実施形態について説明する。
【００８９】図１１（ａ），（ｂ）は、それぞれ本実施
形態における半導体集積回路装置１Ｆの構成を概略的に
示すブロック回路図及びその部分拡大図である。
形態における半導体集積回路装置１Ｆの構成を概略的に
示すブロック回路図及びその部分拡大図である。
【００９０】図１１（ａ）に示すように、半導体集積回
路装置１Ｆは、変調基板バイアス発生回路３６と、変調
基板バイアスの生成データを格納した不揮発性メモリ３
７と、第１の回路３９及び第２の回路４０を備えてい
る。そして、第１の回路３９は、Ｐch，Ｎch変調ＭＯＳ
トランジスタを含んでおり、変調基板バイアス発生回路
３６から変調基板バイアス供給配線７，８を介して供給
される変調基板バイアスＶb ，Ｖb'がＰch，Ｎch変調Ｍ
ＯＳトランジスタに供給され、第１の回路３９から発生
するＥＭＩ輻射が低減される構成となっている。一方、
第２の回路４０には変調ＭＯＳトランジスタが配置され
ておらず、通常のＭＯＳトランジスタのみが配置されて
いる。
路装置１Ｆは、変調基板バイアス発生回路３６と、変調
基板バイアスの生成データを格納した不揮発性メモリ３
７と、第１の回路３９及び第２の回路４０を備えてい
る。そして、第１の回路３９は、Ｐch，Ｎch変調ＭＯＳ
トランジスタを含んでおり、変調基板バイアス発生回路
３６から変調基板バイアス供給配線７，８を介して供給
される変調基板バイアスＶb ，Ｖb'がＰch，Ｎch変調Ｍ
ＯＳトランジスタに供給され、第１の回路３９から発生
するＥＭＩ輻射が低減される構成となっている。一方、
第２の回路４０には変調ＭＯＳトランジスタが配置され
ておらず、通常のＭＯＳトランジスタのみが配置されて
いる。
【００９１】また、図１１（ｂ）に示すように、不揮発
性メモリ３７には、波形を記憶しているパターンメモリ
や、振幅やオフセットなどを記憶しているＤＣパラメー
タメモリ，周波数情報などを記憶しているＡＣパラメー
タメモリが備えられている。また、基板バイアス発生回
路３６は、不揮発性メモリ３７のパターンメモリやＤＣ
パラメータメモリ，ＡＣパラメータメモリにサイクリッ
クにアクセスして、データを読み出すとともに、これら
のデータをＤ／Ａ変換器に入力するためのデジタルデー
タに合成する。例えば、周期が１で周波数が１の基本的
なサインカーブからなる波形パターンを用いる場合、Ａ
Ｃパラメータメモリから周波数１０ｋＨｚのデータが取
り込まれ、ＤＣパラメータメモリから振幅２００ｍＶの
データが取り込まれた場合、振幅２００ｍＶで周波数が
１０ｋＨｚのサインカーブを生成するためのデジタルデ
ータが合成され、最終的にＤ／Ａ変換器から基板バイア
スＶb ，Ｖb'として出力される。
性メモリ３７には、波形を記憶しているパターンメモリ
や、振幅やオフセットなどを記憶しているＤＣパラメー
タメモリ，周波数情報などを記憶しているＡＣパラメー
タメモリが備えられている。また、基板バイアス発生回
路３６は、不揮発性メモリ３７のパターンメモリやＤＣ
パラメータメモリ，ＡＣパラメータメモリにサイクリッ
クにアクセスして、データを読み出すとともに、これら
のデータをＤ／Ａ変換器に入力するためのデジタルデー
タに合成する。例えば、周期が１で周波数が１の基本的
なサインカーブからなる波形パターンを用いる場合、Ａ
Ｃパラメータメモリから周波数１０ｋＨｚのデータが取
り込まれ、ＤＣパラメータメモリから振幅２００ｍＶの
データが取り込まれた場合、振幅２００ｍＶで周波数が
１０ｋＨｚのサインカーブを生成するためのデジタルデ
ータが合成され、最終的にＤ／Ａ変換器から基板バイア
スＶb ，Ｖb'として出力される。
【００９２】ここで、変調基板バイアス発生回路３６に
おいて、不揮発性メモリ３７のデータに基づいて変調基
板バイアスＶb ，Ｖb'が生成される。また、不揮発性メ
モリ３７は、制御信号配線３８を介して入力されるデー
タ書き込み信号Ｓreに応じて、変調基板バイアスＶb ，
Ｖb'の変化振幅Ｖa ，Ｖa'と波形形状の情報とを書き込
むことができ、かつ、変調基板バイアスＶb ，Ｖb'の波
形をプログラムすることができる。また、この変調基板
バイアスＶb ，Ｖb'の波形は、半導体集積回路装置１Ｆ
全体で均一の波形を有するものである必要はなく、第４
の実施形態のごとく半導体集積回路装置１Ｆ内の各回路
の遅延時間などの特性に応じて変化振幅，波形などを変
化させることも可能である。半導体集積回路装置１Ｆの
実装構造（システム上の選定）により、ＥＭＩは大きく
変わる。このため、半導体集積回路装置１Ｆのアプリケ
ーションに応じてチューニングする。このＥＭＩ輻射強
度が最小になるように変調基板バイアスＶb ，Ｖb'の波
形をプログラムすることにより、半導体集積回路装置１
Ｆの各部に適正な変調基板バイアスＶb ，Ｖb'を与える
ことが可能になる。
おいて、不揮発性メモリ３７のデータに基づいて変調基
板バイアスＶb ，Ｖb'が生成される。また、不揮発性メ
モリ３７は、制御信号配線３８を介して入力されるデー
タ書き込み信号Ｓreに応じて、変調基板バイアスＶb ，
Ｖb'の変化振幅Ｖa ，Ｖa'と波形形状の情報とを書き込
むことができ、かつ、変調基板バイアスＶb ，Ｖb'の波
形をプログラムすることができる。また、この変調基板
バイアスＶb ，Ｖb'の波形は、半導体集積回路装置１Ｆ
全体で均一の波形を有するものである必要はなく、第４
の実施形態のごとく半導体集積回路装置１Ｆ内の各回路
の遅延時間などの特性に応じて変化振幅，波形などを変
化させることも可能である。半導体集積回路装置１Ｆの
実装構造（システム上の選定）により、ＥＭＩは大きく
変わる。このため、半導体集積回路装置１Ｆのアプリケ
ーションに応じてチューニングする。このＥＭＩ輻射強
度が最小になるように変調基板バイアスＶb ，Ｖb'の波
形をプログラムすることにより、半導体集積回路装置１
Ｆの各部に適正な変調基板バイアスＶb ，Ｖb'を与える
ことが可能になる。
【００９３】このように、半導体集積回路装置１Ｆ内
に、変調基板バイアス発生回路３６を組み込んで、変調
基板バイアスＶb ，Ｖb'の波形をプログラム可能な構成
とすることにより、ＥＭＩ輻射が大きな半導体集積回路
装置に対しては、変調基板バイアスＶb ，Ｖb'の変化振
幅を大きくとって回路の動作速度余裕を削減するように
変調基板バイアスＶb ，Ｖb'の振幅をプログラムするこ
とができる。逆に、ＥＭＩ輻射が小さな半導体集積回路
装置に対しては、回路の動作速度を優先させるように変
調基板バイアスＶb ，Ｖb'の振幅を小さくプログラムす
ることにより、複数種類の半導体集積回路装置を共通の
構成にしながら、ＥＭＩ輻射と動作速度のバランスが最
適化された半導体集積装置を実現することができる。
に、変調基板バイアス発生回路３６を組み込んで、変調
基板バイアスＶb ，Ｖb'の波形をプログラム可能な構成
とすることにより、ＥＭＩ輻射が大きな半導体集積回路
装置に対しては、変調基板バイアスＶb ，Ｖb'の変化振
幅を大きくとって回路の動作速度余裕を削減するように
変調基板バイアスＶb ，Ｖb'の振幅をプログラムするこ
とができる。逆に、ＥＭＩ輻射が小さな半導体集積回路
装置に対しては、回路の動作速度を優先させるように変
調基板バイアスＶb ，Ｖb'の振幅を小さくプログラムす
ることにより、複数種類の半導体集積回路装置を共通の
構成にしながら、ＥＭＩ輻射と動作速度のバランスが最
適化された半導体集積装置を実現することができる。
【００９４】（第６の実施形態）次に、変調ＭＯＳトラ
ンジスタを用いてＥＭＩ輻射を低減するための対策を講
じたメモリセルアレイを用いた半導体集積回路装置に関
する第６の実施形態について説明する。ＲＯＭやＲＡＭ
などのメモリセルアレイにおいては、そのビット線を多
数同時にプリチャージする必要があり、このプリチャー
ジ動作によって電源線に急峻なピーク電流が流れ、この
ピーク電流がＥＭＩ輻射の要因となる。以下、ＲＡＭの
場合について説明するが、ＲＯＭについても本実施形態
を適用することができる。
ンジスタを用いてＥＭＩ輻射を低減するための対策を講
じたメモリセルアレイを用いた半導体集積回路装置に関
する第６の実施形態について説明する。ＲＯＭやＲＡＭ
などのメモリセルアレイにおいては、そのビット線を多
数同時にプリチャージする必要があり、このプリチャー
ジ動作によって電源線に急峻なピーク電流が流れ、この
ピーク電流がＥＭＩ輻射の要因となる。以下、ＲＡＭの
場合について説明するが、ＲＯＭについても本実施形態
を適用することができる。
【００９５】図１２は、本実施形態における半導体集積
回路装置１Ｇの構成を示す電気回路図である。同図に示
すように、ＲＡＭ（Random Access Memory）として機能
する半導体集積回路装置１Ｇは、多数のＲＡＭのメモリ
セル５６をマトリックス状に配置したメモリセルアレイ
５０と、メモリセルアレイ５０に駆動信号Ｓdrを入力す
るための信号入力配線５１と、インバータによって構成
され駆動信号Ｓdrを受ける駆動回路５２と、ビット線対
５５と、ビット線対５５に介設される２つのＰchＭＯＳ
トランジスタからなるプリチャージトランジスタ対５３
と、ビット線対５５間に介設されるイコライズトランジ
スタ５４と、ビット線対５５の端部に設けられセンスア
ンプ及び書き込みドライバ−を含むＲ／Ｗ回路５７と、
Ｒ／Ｗ回路５７からのデータを出力するための信号出力
配線５８と、ワード線５９とを備えている。データの読
み出し又は書き込みの際、メモリセル５６は、ワード線
５９を介して入力されるワード選択信号Ｓwsによって選
択され、Ｒ／Ｗ回路５７によってデータの読み出しと書
き込みとが行なわれる。ここで、ワード選択信号Ｓwsに
よりメモリセル５６を選択する際、ビット線対５５に存
在する電荷によって期待しないデータがメモリセル５６
に書き込まれるのを防ぐため及びセンスアンプの動作の
確保のために、ビット線対５５のプリチャージトランジ
スタ対５３がオンになり、ビット線対５５の電位が電源
電位Ｖddに近づくようにプリチャージ（すなわち充電）
される。また、プリチャージトランジスタ対５３がオン
になってプリチャージ動作が行なわれている時に、イコ
ライズトランジスタ５４がオンになってビット線対５５
の電位が均一化されることにより、センスアンプの動作
を高速化している。プリチャージトランジスタ対５３と
その駆動回路５２には、Ｐch変調ＭＯＳトランジスタが
配置されており、これらのＰch変調ＭＯＳトランジスタ
に変調基板バイアスＶb を供給するための変調基板バイ
アス供給配線７がメモリセルアレイ５０の外部に引き出
されている。
回路装置１Ｇの構成を示す電気回路図である。同図に示
すように、ＲＡＭ（Random Access Memory）として機能
する半導体集積回路装置１Ｇは、多数のＲＡＭのメモリ
セル５６をマトリックス状に配置したメモリセルアレイ
５０と、メモリセルアレイ５０に駆動信号Ｓdrを入力す
るための信号入力配線５１と、インバータによって構成
され駆動信号Ｓdrを受ける駆動回路５２と、ビット線対
５５と、ビット線対５５に介設される２つのＰchＭＯＳ
トランジスタからなるプリチャージトランジスタ対５３
と、ビット線対５５間に介設されるイコライズトランジ
スタ５４と、ビット線対５５の端部に設けられセンスア
ンプ及び書き込みドライバ−を含むＲ／Ｗ回路５７と、
Ｒ／Ｗ回路５７からのデータを出力するための信号出力
配線５８と、ワード線５９とを備えている。データの読
み出し又は書き込みの際、メモリセル５６は、ワード線
５９を介して入力されるワード選択信号Ｓwsによって選
択され、Ｒ／Ｗ回路５７によってデータの読み出しと書
き込みとが行なわれる。ここで、ワード選択信号Ｓwsに
よりメモリセル５６を選択する際、ビット線対５５に存
在する電荷によって期待しないデータがメモリセル５６
に書き込まれるのを防ぐため及びセンスアンプの動作の
確保のために、ビット線対５５のプリチャージトランジ
スタ対５３がオンになり、ビット線対５５の電位が電源
電位Ｖddに近づくようにプリチャージ（すなわち充電）
される。また、プリチャージトランジスタ対５３がオン
になってプリチャージ動作が行なわれている時に、イコ
ライズトランジスタ５４がオンになってビット線対５５
の電位が均一化されることにより、センスアンプの動作
を高速化している。プリチャージトランジスタ対５３と
その駆動回路５２には、Ｐch変調ＭＯＳトランジスタが
配置されており、これらのＰch変調ＭＯＳトランジスタ
に変調基板バイアスＶb を供給するための変調基板バイ
アス供給配線７がメモリセルアレイ５０の外部に引き出
されている。
【００９６】本実施形態によると、駆動回路５２のＰch
変調ＭＯＳトランジスタの基板電位を変調基板バイアス
Ｖb により変調することで、第１の実施形態と同じ効果
を得ることができる。また、プリチャージトランジスタ
対５３のＰch変調ＭＯＳトランジスタの基板電位を変調
することにより、プリチャージ時にプリチャージトラン
ジスタ対５３の駆動能力とオンになるタイミングとが変
調されるので、電源配線５からプリチャージトランジス
タ対５３に流れる電源電流のピーク値が抑制され、ＥＭ
Ｉ輻射が低減されることになる。
変調ＭＯＳトランジスタの基板電位を変調基板バイアス
Ｖb により変調することで、第１の実施形態と同じ効果
を得ることができる。また、プリチャージトランジスタ
対５３のＰch変調ＭＯＳトランジスタの基板電位を変調
することにより、プリチャージ時にプリチャージトラン
ジスタ対５３の駆動能力とオンになるタイミングとが変
調されるので、電源配線５からプリチャージトランジス
タ対５３に流れる電源電流のピーク値が抑制され、ＥＭ
Ｉ輻射が低減されることになる。
【００９７】なお、同時にプリチャージすべきビット線
対５５の数が増加するほど、本実施形態を適用すること
によるＥＭＩ輻射の低減効果が大きい。
対５５の数が増加するほど、本実施形態を適用すること
によるＥＭＩ輻射の低減効果が大きい。
【００９８】なお、プリチャージトランジスタ対５３
は、メモリセルアレイ５０中のメモリセル５６と共通の
基板上に形成することができるので、変調基板バイアス
Ｖb の供給点としてプリチャージトランジスタ対５３の
基板構造の端や中間点などの局所的な点を選ぶことによ
り、高抵抗である基板抵抗による変調基板バイアスＶb
の遅延効果をも利用して、プリチャージトランジスタ対
５３のスイッチング時期をより広くばらつかせることが
でき、より効果的にＥＭＩ輻射を低減することができ
る。
は、メモリセルアレイ５０中のメモリセル５６と共通の
基板上に形成することができるので、変調基板バイアス
Ｖb の供給点としてプリチャージトランジスタ対５３の
基板構造の端や中間点などの局所的な点を選ぶことによ
り、高抵抗である基板抵抗による変調基板バイアスＶb
の遅延効果をも利用して、プリチャージトランジスタ対
５３のスイッチング時期をより広くばらつかせることが
でき、より効果的にＥＭＩ輻射を低減することができ
る。
【００９９】なお、本実施形態においては、プリチャー
ジトランジスタ対中のトランジスタに着目したが、メモ
リセルアレイでは他に同時並列動作がおこる回路部分と
して、Ｒ／Ｗ回路５７があり、このＲ／Ｗ回路５７に変
調ＭＯＳトランジスタを配置してＥＭＩ輻射を低減する
ことができる。ただし、Ｒ／Ｗ回路５７は、作動型回路
など一般にタイミング動作が微妙な回路を採用している
ので、変調ＭＯＳトランジスタを配置する際にはタイミ
ング設計に注意を要する。
ジトランジスタ対中のトランジスタに着目したが、メモ
リセルアレイでは他に同時並列動作がおこる回路部分と
して、Ｒ／Ｗ回路５７があり、このＲ／Ｗ回路５７に変
調ＭＯＳトランジスタを配置してＥＭＩ輻射を低減する
ことができる。ただし、Ｒ／Ｗ回路５７は、作動型回路
など一般にタイミング動作が微妙な回路を採用している
ので、変調ＭＯＳトランジスタを配置する際にはタイミ
ング設計に注意を要する。
【０１００】（第７の実施形態）次に、変調ＭＯＳトラ
ンジスタをバス信号線の駆動回路に配置した半導体集積
回路装置に関する第７の実施形態について説明する。複
数のバス信号線を同時かつ並列に駆動する駆動回路を備
えた半導体集積回路装置においては、駆動データが同時
に遷移したときに電源配線に急峻なピーク電流が流れる
ので、大きなＥＭＩ輻射を発生させることがある。さら
に、バス信号線は通常の配線よりも配線長が長くなる傾
向がある。そして、バス信号線が数ｃｍ以上に長くなる
とバス信号線自体からのＥＭＩ輻射も無視できない程強
くなる。
ンジスタをバス信号線の駆動回路に配置した半導体集積
回路装置に関する第７の実施形態について説明する。複
数のバス信号線を同時かつ並列に駆動する駆動回路を備
えた半導体集積回路装置においては、駆動データが同時
に遷移したときに電源配線に急峻なピーク電流が流れる
ので、大きなＥＭＩ輻射を発生させることがある。さら
に、バス信号線は通常の配線よりも配線長が長くなる傾
向がある。そして、バス信号線が数ｃｍ以上に長くなる
とバス信号線自体からのＥＭＩ輻射も無視できない程強
くなる。
【０１０１】図１３は、本実施形態における半導体集積
回路装置１Ｈの構成を示す図である。同図に示すよう
に、半導体集積回路装置１Ｈは、あるビット数のデータ
を入力するための信号入力配線６０と、データの各ビッ
ト信号を受ける第１の回路６１と、Ｐch変調ＭＯＳトラ
ンジスタ及びＮch変調ＭＯＳトランジスタを用いたイン
バータのアレイによって構成され、バス信号線にデータ
を送るための駆動回路６２と、駆動回路６２からの出力
を受ける第２の回路６３と、駆動回路６２からの駆動信
号を第２の回路６３にそれぞれ入力させるためのあるビ
ット数のバス信号線６４と、第２の回路６３からの出力
信号を出力するための信号出力配線６５とを備えてい
る。そして、駆動回路６２において、Ｐch変調ＭＯＳト
ランジスタの基板領域は変調基板バイアスＶb を供給す
るための変調基板バイアス供給配線７に接続され、Ｎch
変調ＭＯＳトランジスタの基板領域は変調基板バイアス
Ｖb'を供給するための変調基板バイアス供給配線８に接
続されている。また、Ｐch変調ＭＯＳトランジスタのド
レインは電源電位Ｖddを供給するための電源配線５に接
続され、Ｎch変調ＭＯＳトランジスタのソースは接地電
位Ｖssを供給するためのグラウンド配線６に接続されて
いる。
回路装置１Ｈの構成を示す図である。同図に示すよう
に、半導体集積回路装置１Ｈは、あるビット数のデータ
を入力するための信号入力配線６０と、データの各ビッ
ト信号を受ける第１の回路６１と、Ｐch変調ＭＯＳトラ
ンジスタ及びＮch変調ＭＯＳトランジスタを用いたイン
バータのアレイによって構成され、バス信号線にデータ
を送るための駆動回路６２と、駆動回路６２からの出力
を受ける第２の回路６３と、駆動回路６２からの駆動信
号を第２の回路６３にそれぞれ入力させるためのあるビ
ット数のバス信号線６４と、第２の回路６３からの出力
信号を出力するための信号出力配線６５とを備えてい
る。そして、駆動回路６２において、Ｐch変調ＭＯＳト
ランジスタの基板領域は変調基板バイアスＶb を供給す
るための変調基板バイアス供給配線７に接続され、Ｎch
変調ＭＯＳトランジスタの基板領域は変調基板バイアス
Ｖb'を供給するための変調基板バイアス供給配線８に接
続されている。また、Ｐch変調ＭＯＳトランジスタのド
レインは電源電位Ｖddを供給するための電源配線５に接
続され、Ｎch変調ＭＯＳトランジスタのソースは接地電
位Ｖssを供給するためのグラウンド配線６に接続されて
いる。
【０１０２】ここで、第１の回路６１の出力は駆動回路
６２に入力され、駆動回路６２からの出力は、配線長の
大きい複数のバス信号線６４を経て第２の回路６３に伝
達される。このとき、データの全ビットが各バス信号線
６４においてＬレベルからＨレベルに遷移あるいはその
逆に遷移する場合に、電源配線５やバス信号線６４から
発生するＥＭＩ輻射が最も大きくなる。そのとき、駆動
回路６２中の各変調ＭＯＳトランジスタの基板電位を変
調基板バイアスＶb ，Ｖb'によって変調することによ
り、駆動回路６２からの出力の波形、つまり、立ち上が
り立ち下がりのタイミングやスルーレートが変調され
て、半導体集積回路装置１Ｈ全体のＥＭＩ輻射が低減さ
れる。この波形やスルーレートの変調によるＥＭＩ輻射
の低減効果は、バス信号線６４の配線長が長く、かつ高
速に駆動する必要がある場合に特に大きい。
６２に入力され、駆動回路６２からの出力は、配線長の
大きい複数のバス信号線６４を経て第２の回路６３に伝
達される。このとき、データの全ビットが各バス信号線
６４においてＬレベルからＨレベルに遷移あるいはその
逆に遷移する場合に、電源配線５やバス信号線６４から
発生するＥＭＩ輻射が最も大きくなる。そのとき、駆動
回路６２中の各変調ＭＯＳトランジスタの基板電位を変
調基板バイアスＶb ，Ｖb'によって変調することによ
り、駆動回路６２からの出力の波形、つまり、立ち上が
り立ち下がりのタイミングやスルーレートが変調され
て、半導体集積回路装置１Ｈ全体のＥＭＩ輻射が低減さ
れる。この波形やスルーレートの変調によるＥＭＩ輻射
の低減効果は、バス信号線６４の配線長が長く、かつ高
速に駆動する必要がある場合に特に大きい。
【０１０３】（第８の実施形態）次に、変調ＭＯＳトラ
ンジスタを、外部機器との間で信号をやりとりするため
に設けられるパッドの駆動回路に配置した半導体集積回
路装置に関する第８の実施形態について説明する。一般
に、パッドは半導体集積回路装置から引き出される長さ
数ｃｍから数１０ｃｍの外部配線に接続され、これがア
ンテナとして働くために、パッドから出力されて外部配
線に流れる信号の波形はＥＭＩ輻射に大きく影響する。
ンジスタを、外部機器との間で信号をやりとりするため
に設けられるパッドの駆動回路に配置した半導体集積回
路装置に関する第８の実施形態について説明する。一般
に、パッドは半導体集積回路装置から引き出される長さ
数ｃｍから数１０ｃｍの外部配線に接続され、これがア
ンテナとして働くために、パッドから出力されて外部配
線に流れる信号の波形はＥＭＩ輻射に大きく影響する。
【０１０４】図１４は、本実施形態における半導体集積
回路装置１Ｉの構成を示す電器回路図である。同図に示
すように、半導体集積回路装置１Ｉは、内部回路７０
と、内部回路７０と外部機器との間に流れる信号を授受
するためのパッド回路７１と、パッド回路７１に配置さ
れるパッド７２と、パッド７２に信号を送るための駆動
回路７３と、外部機器からパッド７２への入力信号を内
部回路７０に伝達するための信号入力配線７４と、内部
回路７０から外部機器への出力信号を駆動回路７３に伝
達するための信号出力配線７５と、駆動回路７３の動作
を制御するための制御信号を伝達する制御信号線７６
と、内部回路７０から各種データを出力するための信号
線７７とを備えている。本実施形態においては、パッド
回路７１を双方向機能を有するものとしたが、これは一
例であって、出力用パッド回路と入力用パッド回路とを
個別に備えたものにも、本実施形態を適用することがで
きる。
回路装置１Ｉの構成を示す電器回路図である。同図に示
すように、半導体集積回路装置１Ｉは、内部回路７０
と、内部回路７０と外部機器との間に流れる信号を授受
するためのパッド回路７１と、パッド回路７１に配置さ
れるパッド７２と、パッド７２に信号を送るための駆動
回路７３と、外部機器からパッド７２への入力信号を内
部回路７０に伝達するための信号入力配線７４と、内部
回路７０から外部機器への出力信号を駆動回路７３に伝
達するための信号出力配線７５と、駆動回路７３の動作
を制御するための制御信号を伝達する制御信号線７６
と、内部回路７０から各種データを出力するための信号
線７７とを備えている。本実施形態においては、パッド
回路７１を双方向機能を有するものとしたが、これは一
例であって、出力用パッド回路と入力用パッド回路とを
個別に備えたものにも、本実施形態を適用することがで
きる。
【０１０５】パッド回路７１において、外部機器からパ
ッド７２に入力された信号は信号入力配線７４から内部
回路７０に入力される。このとき、パッド７２に接続さ
れる駆動回路７３が高インピーダンス状態になるよう
に、制御信号線７６から伝達される制御信号はＨレベル
にされる。また、信号出力配線７５に伝達される内部回
路７０からの出力は、Ｐch，Ｎch変調ＭＯＳトランジス
タによって構成された駆動回路７３によってバッファさ
れてパッド７２から外部機器に出力される。このとき、
駆動回路７３からの出力が変調基板バイアスＶb ，Ｖb'
によって変調されるので、パッド７２からの出力信号の
立ち上がり立ち下がりタイミングが変調されて、電源配
線５およびグラウンド配線７からのＥＭＩ輻射が低減さ
れる。また、パッド７２からの出力信号のスルーレート
が変調されるので、パッド７２に接続される半導体集積
回路装置１Ｉのパッケージ用部品（リードなど）や、回
路基板（プリント配線基板など）上の配線からのＥＭＩ
輻射が低減される。
ッド７２に入力された信号は信号入力配線７４から内部
回路７０に入力される。このとき、パッド７２に接続さ
れる駆動回路７３が高インピーダンス状態になるよう
に、制御信号線７６から伝達される制御信号はＨレベル
にされる。また、信号出力配線７５に伝達される内部回
路７０からの出力は、Ｐch，Ｎch変調ＭＯＳトランジス
タによって構成された駆動回路７３によってバッファさ
れてパッド７２から外部機器に出力される。このとき、
駆動回路７３からの出力が変調基板バイアスＶb ，Ｖb'
によって変調されるので、パッド７２からの出力信号の
立ち上がり立ち下がりタイミングが変調されて、電源配
線５およびグラウンド配線７からのＥＭＩ輻射が低減さ
れる。また、パッド７２からの出力信号のスルーレート
が変調されるので、パッド７２に接続される半導体集積
回路装置１Ｉのパッケージ用部品（リードなど）や、回
路基板（プリント配線基板など）上の配線からのＥＭＩ
輻射が低減される。
【０１０６】（第９の実施形態）次に、変調ＭＯＳトラ
ンジスタによるＥＭＩ輻射制御の概念を、既設計の資産
である回路ＩＰに取り入れた半導体集積回路装置に関す
る第９の実施形態について説明する。
ンジスタによるＥＭＩ輻射制御の概念を、既設計の資産
である回路ＩＰに取り入れた半導体集積回路装置に関す
る第９の実施形態について説明する。
【０１０７】図１５は、本実施形態における半導体集積
回路装置１Ｊの構成を示すブロック回路図である。同図
に示すように、半導体集積回路装置１Ｊは、あらかじめ
汎用的に設計された回路ＩＰ８１と、回路ＩＰ８２と、
回路ＩＰ８３と、電源電位Ｖddを供給するための電源配
線５と、接地電位Ｖssを供給するためのグラウンド配線
６と、変調基板バイアスＶb を供給するための変調基板
バイアス供給配線７と、変調基板バイアスＶb'を供給す
るための変調基板バイアス供給配線８とを備えている。
また、各回路ＩＰ８１，８２，８３にはＰch変調ＭＯＳ
トランジスタとＮch変調ＭＯＳトランジスタとが配置さ
れており、各回路ＩＰ８１，８２，８３は、電源電位Ｖ
ddを受けるように構成された電源ピン８４と、接地電位
Ｖssを受けるように構成されたグラウンドピン８５と、
変調基板バイアスＶb を受けるように構成された変調基
板バイアスピン８６と、変調基板バイアスＶb'を受ける
ように構成された変調基板バイアスピン８７と、信号を
入出力するための信号ピン８８とを備えている。ここ
で、変調基板バイアスピン８６，８７の構造は、他のピ
ンの構造と実質的には同じである。変調基板バイアスピ
ン８６，８７には、設計の際の論理情報と位置情報とが
流れるようになっている。
回路装置１Ｊの構成を示すブロック回路図である。同図
に示すように、半導体集積回路装置１Ｊは、あらかじめ
汎用的に設計された回路ＩＰ８１と、回路ＩＰ８２と、
回路ＩＰ８３と、電源電位Ｖddを供給するための電源配
線５と、接地電位Ｖssを供給するためのグラウンド配線
６と、変調基板バイアスＶb を供給するための変調基板
バイアス供給配線７と、変調基板バイアスＶb'を供給す
るための変調基板バイアス供給配線８とを備えている。
また、各回路ＩＰ８１，８２，８３にはＰch変調ＭＯＳ
トランジスタとＮch変調ＭＯＳトランジスタとが配置さ
れており、各回路ＩＰ８１，８２，８３は、電源電位Ｖ
ddを受けるように構成された電源ピン８４と、接地電位
Ｖssを受けるように構成されたグラウンドピン８５と、
変調基板バイアスＶb を受けるように構成された変調基
板バイアスピン８６と、変調基板バイアスＶb'を受ける
ように構成された変調基板バイアスピン８７と、信号を
入出力するための信号ピン８８とを備えている。ここ
で、変調基板バイアスピン８６，８７の構造は、他のピ
ンの構造と実質的には同じである。変調基板バイアスピ
ン８６，８７には、設計の際の論理情報と位置情報とが
流れるようになっている。
【０１０８】そして、回路ＩＰ８１においては、変調基
板バイアスピン８６が変調基板バイアス供給配線７に接
続されてＰch変調ＭＯＳトランジスタが変調基板バイア
スＶb を受け、変調基板バイアスピン８７が変調基板バ
イアス供給配線８に接続されてＮch変調ＭＯＳトランジ
スタが変調基板バイアスＶb'を受けている。すなわち、
回路ＩＰ８１は、低ＥＭＩ輻射指向で用いられている。
板バイアスピン８６が変調基板バイアス供給配線７に接
続されてＰch変調ＭＯＳトランジスタが変調基板バイア
スＶb を受け、変調基板バイアスピン８７が変調基板バ
イアス供給配線８に接続されてＮch変調ＭＯＳトランジ
スタが変調基板バイアスＶb'を受けている。すなわち、
回路ＩＰ８１は、低ＥＭＩ輻射指向で用いられている。
【０１０９】一方、回路ＩＰ８２においては、変調基板
バイアスピン８６が変調基板バイアス供給配線７の代わ
りに電源配線５に接続され、変調基板バイアスピン８７
が変調基板バイアス供給配線８の代わりにグラウンド配
線６に接続されている。すなわち、回路ＩＰ８２内のＰ
ch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジ
スタとして動作し、回路ＩＰ８２は変動する変調基板バ
イアスＶb ，Ｖb'による変調を受けることがなく、速度
重視指向で用いられている。
バイアスピン８６が変調基板バイアス供給配線７の代わ
りに電源配線５に接続され、変調基板バイアスピン８７
が変調基板バイアス供給配線８の代わりにグラウンド配
線６に接続されている。すなわち、回路ＩＰ８２内のＰ
ch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジ
スタとして動作し、回路ＩＰ８２は変動する変調基板バ
イアスＶb ，Ｖb'による変調を受けることがなく、速度
重視指向で用いられている。
【０１１０】また、回路ＩＰ８３においては、変調基板
バイアスピン８６が変調基板バイアス供給配線７に接続
されているが、変調基板バイアスピン８７は変調基板バ
イアス供給配線８の代わりにグラウンド配線６に接続さ
れている。すなわち、回路ＩＰ８３内のＮch変調ＭＯＳ
トランジスタは通常のＭＯＳトランジスタとして動作
し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。回
路ＩＰ８３は、速度とＥＭＩ輻射の両立指向で用いられ
ている。
バイアスピン８６が変調基板バイアス供給配線７に接続
されているが、変調基板バイアスピン８７は変調基板バ
イアス供給配線８の代わりにグラウンド配線６に接続さ
れている。すなわち、回路ＩＰ８３内のＮch変調ＭＯＳ
トランジスタは通常のＭＯＳトランジスタとして動作
し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。回
路ＩＰ８３は、速度とＥＭＩ輻射の両立指向で用いられ
ている。
【０１１１】このように、回路ＩＰに変調ＭＯＳトラン
ジスタを配置すると共に変調基板バイアスを入力するた
めのピンをあらかじめ回路ＩＰに引き出しておくことに
より、共通の構成を有する回路ＩＰを、速度重視指向か
ら低ＥＭＩ輻射指向まで様々な要求に対応することがで
きる。回路ＩＰは、一般にトランジスタの集積条件を限
定することができないので、ＥＭＩ輻射レベルの推定が
困難であるが、本実施形態を用いると、汎用に設計され
た回路ＩＰの適用範囲を低ＥＭＩ輻射対応に絞ることな
く再利用を図ることができる。
ジスタを配置すると共に変調基板バイアスを入力するた
めのピンをあらかじめ回路ＩＰに引き出しておくことに
より、共通の構成を有する回路ＩＰを、速度重視指向か
ら低ＥＭＩ輻射指向まで様々な要求に対応することがで
きる。回路ＩＰは、一般にトランジスタの集積条件を限
定することができないので、ＥＭＩ輻射レベルの推定が
困難であるが、本実施形態を用いると、汎用に設計され
た回路ＩＰの適用範囲を低ＥＭＩ輻射対応に絞ることな
く再利用を図ることができる。
【０１１２】（第１０の実施形態）次に、変調ＭＯＳト
ランジスタによるＥＭＩ輻射制御を行なったＩＣチップ
を回路基板上に実装した電子機器に関する第１０の実施
形態について説明する。
ランジスタによるＥＭＩ輻射制御を行なったＩＣチップ
を回路基板上に実装した電子機器に関する第１０の実施
形態について説明する。
【０１１３】図１６は、本実施形態における半導体集積
回路装置を用いた電子機器に設けられる１つの回路基板
上の構成を示すブロック回路図である。同図に示すよう
に、プリント配線基板などの回路基板９０上には、半導
体集積回路装置である第１のＩＣチップ９１と、第２の
ＩＣチップ９２と、第３のＩＣチップ９３と、変調基板
バイアス発生用ＩＣチップ９９と、電源電位Ｖddを供給
するための電源配線５と、接地電位Ｖssを供給するため
のグラウンド配線６と、変調基板バイアスＶbを供給す
るための変調基板バイアス供給配線７と、変調基板バイ
アスＶb'を供給するための変調基板バイアス供給配線８
とが搭載されている。また、各ＩＣチップ９１，９２，
９３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳ
トランジスタとが配置されており、各ＩＣチップ９１，
９２，９３は、電源電位Ｖddを受けるように構成された
電源パッド９４と、接地電位Ｖssを受けるように構成さ
れたグラウンドパッド９５と、変調基板バイアスＶb を
受けるように構成された変調基板バイアスパッド９６
と、変調基板バイアスＶb'を受けるように構成された変
調基板バイアスパッド９７と、信号を入出力するための
信号パッド９８とを備えている。ここで、変調基板バイ
アスパッド９６，９７の構造は、他のパッドの構造と実
質的には同じである。変調基板バイアスパッド９６，９
７には、設計の際の論理情報と位置情報とが流れるよう
になっている。
回路装置を用いた電子機器に設けられる１つの回路基板
上の構成を示すブロック回路図である。同図に示すよう
に、プリント配線基板などの回路基板９０上には、半導
体集積回路装置である第１のＩＣチップ９１と、第２の
ＩＣチップ９２と、第３のＩＣチップ９３と、変調基板
バイアス発生用ＩＣチップ９９と、電源電位Ｖddを供給
するための電源配線５と、接地電位Ｖssを供給するため
のグラウンド配線６と、変調基板バイアスＶbを供給す
るための変調基板バイアス供給配線７と、変調基板バイ
アスＶb'を供給するための変調基板バイアス供給配線８
とが搭載されている。また、各ＩＣチップ９１，９２，
９３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳ
トランジスタとが配置されており、各ＩＣチップ９１，
９２，９３は、電源電位Ｖddを受けるように構成された
電源パッド９４と、接地電位Ｖssを受けるように構成さ
れたグラウンドパッド９５と、変調基板バイアスＶb を
受けるように構成された変調基板バイアスパッド９６
と、変調基板バイアスＶb'を受けるように構成された変
調基板バイアスパッド９７と、信号を入出力するための
信号パッド９８とを備えている。ここで、変調基板バイ
アスパッド９６，９７の構造は、他のパッドの構造と実
質的には同じである。変調基板バイアスパッド９６，９
７には、設計の際の論理情報と位置情報とが流れるよう
になっている。
【０１１４】ここで、変調基板バイアス発生用ＩＣチッ
プ９９は、変調基板バイアス供給配線７を介して変調基
板バイアスＶb を供給し、変調基板バイアス供給配線８
を介して変調基板バイアスＶb'を供給するためのもので
ある。そして、変調基板バイアス発生用ＩＣチップ９９
内には、ＤＣの定常電圧（例えば図１（ｂ）又は（ｃ）
に示す波形の中心線の電位）を発生するためのＤＣレベ
ル生成回路９９ａと、時間変動電圧（例えば図１（ｂ）
又は（ｃ）に示す波形）を発生するためのＡＣレベル生
成回路９９ｄと、ＤＣレベル生成回路９９ａとＡＣレベ
ル生成回路９９ｄとの出力を合成して変調変調基板バイ
アスを生成するレベル加算回路９９ｃとを備えている。
プ９９は、変調基板バイアス供給配線７を介して変調基
板バイアスＶb を供給し、変調基板バイアス供給配線８
を介して変調基板バイアスＶb'を供給するためのもので
ある。そして、変調基板バイアス発生用ＩＣチップ９９
内には、ＤＣの定常電圧（例えば図１（ｂ）又は（ｃ）
に示す波形の中心線の電位）を発生するためのＤＣレベ
ル生成回路９９ａと、時間変動電圧（例えば図１（ｂ）
又は（ｃ）に示す波形）を発生するためのＡＣレベル生
成回路９９ｄと、ＤＣレベル生成回路９９ａとＡＣレベ
ル生成回路９９ｄとの出力を合成して変調変調基板バイ
アスを生成するレベル加算回路９９ｃとを備えている。
【０１１５】ここで、ＩＣチップ９１においては、変調
基板バイアスパッド９６が変調基板バイアス供給配線７
に接続されてチップ内のＰch変調ＭＯＳトランジスタが
変調基板バイアスＶb を受け、変調基板バイアスパッド
９７が変調基板バイアス供給配線８に接続されてチップ
内のＮch変調ＭＯＳトランジスタが変調基板バイアスＶ
b'を受けている。すなわち、ＩＣチップ９１は、低ＥＭ
Ｉ輻射指向で用いられている。
基板バイアスパッド９６が変調基板バイアス供給配線７
に接続されてチップ内のＰch変調ＭＯＳトランジスタが
変調基板バイアスＶb を受け、変調基板バイアスパッド
９７が変調基板バイアス供給配線８に接続されてチップ
内のＮch変調ＭＯＳトランジスタが変調基板バイアスＶ
b'を受けている。すなわち、ＩＣチップ９１は、低ＥＭ
Ｉ輻射指向で用いられている。
【０１１６】一方、ＩＣチップ９２においては、変調基
板バイアスパッド９６が変調基板バイアス供給配線７の
代わりに電源配線５に接続され、変調基板バイアスパッ
ド９７が変調基板バイアス供給配線８の代わりにグラウ
ンド配線６に接続されている。すなわち、ＩＣチップ９
２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳ
トランジスタとして動作し、ＩＣチップ９２は変動する
変調基板バイアスＶb，Ｖb'による変調を受けることが
なく、速度重視指向で用いられている。
板バイアスパッド９６が変調基板バイアス供給配線７の
代わりに電源配線５に接続され、変調基板バイアスパッ
ド９７が変調基板バイアス供給配線８の代わりにグラウ
ンド配線６に接続されている。すなわち、ＩＣチップ９
２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳ
トランジスタとして動作し、ＩＣチップ９２は変動する
変調基板バイアスＶb，Ｖb'による変調を受けることが
なく、速度重視指向で用いられている。
【０１１７】また、ＩＣチップ９３においては、変調基
板バイアスパッド９６が変調基板バイアス供給配線７に
接続されているが、変調基板バイアスパッド９７は変調
基板バイアス供給配線８の代わりにグラウンド配線６に
接続されている。すなわち、ＩＣチップ９３内のＮch変
調ＭＯＳトランジスタは通常のＭＯＳトランジスタとし
て動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受け
る。ＩＣチップ９３は、速度とＥＭＩ輻射の両立指向で
用いられている。
板バイアスパッド９６が変調基板バイアス供給配線７に
接続されているが、変調基板バイアスパッド９７は変調
基板バイアス供給配線８の代わりにグラウンド配線６に
接続されている。すなわち、ＩＣチップ９３内のＮch変
調ＭＯＳトランジスタは通常のＭＯＳトランジスタとし
て動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受け
る。ＩＣチップ９３は、速度とＥＭＩ輻射の両立指向で
用いられている。
【０１１８】このように、ＩＣチップに変調ＭＯＳトラ
ンジスタを配置すると共に変調基板バイアスを入力する
ためのパッドをあらかじめＩＣチップに引き出しておく
ことにより、共通の構成を有するＩＣチップを、回路基
板９０上への各ＩＣチップその他の部材の実装状況に応
じて、速度重視指向から低ＥＭＩ輻射指向まで選択して
使用することができる。
ンジスタを配置すると共に変調基板バイアスを入力する
ためのパッドをあらかじめＩＣチップに引き出しておく
ことにより、共通の構成を有するＩＣチップを、回路基
板９０上への各ＩＣチップその他の部材の実装状況に応
じて、速度重視指向から低ＥＭＩ輻射指向まで選択して
使用することができる。
【０１１９】また、変調基板バイアス発生用ＩＣチップ
９９から変調基板バイアスＶb ，Ｖb'をまとめて各ＩＣ
チップ９１，９２，９３に供給することにより、各ＩＣ
チップ９１，９２，９３には変調基板バイアス発生回路
を設ける必要がなくなり、半導体装置全体としての低コ
スト化を図ることができる。
９９から変調基板バイアスＶb ，Ｖb'をまとめて各ＩＣ
チップ９１，９２，９３に供給することにより、各ＩＣ
チップ９１，９２，９３には変調基板バイアス発生回路
を設ける必要がなくなり、半導体装置全体としての低コ
スト化を図ることができる。
【０１２０】さらに、上記変調基板バイアス発生用ＩＣ
チップは、変調ＭＯＳトランジスタを含むＩＣチップと
共通の回路基板の上に搭載されている必要はなく、１つ
の電子機器（例えば移動通信機器など）内に変調ＭＯＳ
トランジスタと共に搭載されていれば、本実施形態の効
果を発揮することができる。
チップは、変調ＭＯＳトランジスタを含むＩＣチップと
共通の回路基板の上に搭載されている必要はなく、１つ
の電子機器（例えば移動通信機器など）内に変調ＭＯＳ
トランジスタと共に搭載されていれば、本実施形態の効
果を発揮することができる。
【０１２１】
【発明の効果】本発明によると、高速動作する半導体集
積回路装置に、制限された範囲内で変化する変調基板バ
イアスを与えるようにした変調ＭＩＳトランジスタを設
けたので、誤動作を回避しつつ、電磁波のピーク値の低
減によるＥＭＩ輻射の低減を図ることができる。
積回路装置に、制限された範囲内で変化する変調基板バ
イアスを与えるようにした変調ＭＩＳトランジスタを設
けたので、誤動作を回避しつつ、電磁波のピーク値の低
減によるＥＭＩ輻射の低減を図ることができる。
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、第
１の実施形態における半導体集積回路装置の構成を概略
的に示す電気回路図、Ｐch変調ＭＯＳトランジスタの変
調基板バイアスＶb の時間変化を示す図、Ｎch変調ＭＯ
Ｓトランジスタの変調基板バイアスの時間変化を示す図
である。
１の実施形態における半導体集積回路装置の構成を概略
的に示す電気回路図、Ｐch変調ＭＯＳトランジスタの変
調基板バイアスＶb の時間変化を示す図、Ｎch変調ＭＯ
Ｓトランジスタの変調基板バイアスの時間変化を示す図
である。
【図２】変調ＭＯＳトランジスタを含む回路のＥＭＩ輻
射強度のピークを変調基板バイアスによって低減する作
用を説明するための図である。
射強度のピークを変調基板バイアスによって低減する作
用を説明するための図である。
【図３】Ｐch変調ＭＯＳトランジスタと通常のＮchＭＯ
ＳトランジスタとからなるインバータのＮウエルプロセ
スによる構造を示す断面図である。
ＳトランジスタとからなるインバータのＮウエルプロセ
スによる構造を示す断面図である。
【図４】Ｐch変調ＭＯＳトランジスタとＮch変調ＭＯＳ
トランジスタとからなるインバータのツインウエルプロ
セスによる構造を示す断面図である。
トランジスタとからなるインバータのツインウエルプロ
セスによる構造を示す断面図である。
【図５】図４に示すインバータの構造におけるラッチア
ップの発生を抑制する作用を説明するための断面図であ
る。
ップの発生を抑制する作用を説明するための断面図であ
る。
【図６】第１の実施形態の第１の変形例に係るＰch変調
ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとか
らなるインバータをＳＯＩ構造で実現した構造を示す断
面図である。
ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとか
らなるインバータをＳＯＩ構造で実現した構造を示す断
面図である。
【図７】第１の実施形態の第２の変形例に係る変調ＭＯ
ＳトランジスタをＣＭＯＳツリー回路内に配置して構成
される半導体集積回路装置のブロック回路図である。
ＳトランジスタをＣＭＯＳツリー回路内に配置して構成
される半導体集積回路装置のブロック回路図である。
【図８】第２の実施形態における半導体集積回路装置の
ブロック回路図である。
ブロック回路図である。
【図９】第３の実施形態における半導体集積回路装置の
ブロック回路図である。
ブロック回路図である。
【図１０】第４の実施形態における半導体集積回路装置
の電気回路図である。
の電気回路図である。
【図１１】（ａ），（ｂ）は、第５の実施形態における
半導体集積回路装置のブロック回路図及びその部分拡大
図である。
半導体集積回路装置のブロック回路図及びその部分拡大
図である。
【図１２】第６の実施形態における半導体集積回路装置
の電気回路図である。
の電気回路図である。
【図１３】第７の実施形態における半導体集積回路装置
の電気回路図である。
の電気回路図である。
【図１４】第８の実施形態における半導体集積回路装置
の電気回路図である。
の電気回路図である。
【図１５】第９の実施形態における半導体集積回路装置
のブロック回路図である。
のブロック回路図である。
【図１６】第１０の実施形態における半導体集積回路装
置を用いた電子機器に設けられる１つの回路基板上の構
成を示すブロック回路図である。
置を用いた電子機器に設けられる１つの回路基板上の構
成を示すブロック回路図である。
【図１７】（ａ）〜（ｃ）は、それぞれ順に、各種電流
波形，それに対する電流の変化速度及び変化量のシミュ
レーションの結果を示す図である。
波形，それに対する電流の変化速度及び変化量のシミュ
レーションの結果を示す図である。
１ 半導体集積回路装置 ２〜４ インバータ ５ 電源配線 ６ グラウンド配線 ７ 変調基板バイアス供給配線 ８ 変調基板バイアス供給配線 ９ Ｐch変調ＭＯＳトランジスタ １０ ＮchＭＯＳトランジスタ １１ ＭＯＳトランジスタ １２ Ｎch変調ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092
Claims (10)
- 【請求項１】 半導体基板の基板領域に囲まれる領域に
設けられたソース及びドレインと、上記半導体基板上の
上記ソース・ドレイン間に位置する領域に設けられたゲ
ートとを有するＭＩＳトランジスタの複数個を集積して
なる半導体集積回路装置において、 上記複数のＭＩＳトランジスタは、ラッチアップが生じ
ない範囲で、ある振幅で変化する変調基板バイアスＶb
が与えられるＰチャンネル型変調ＭＩＳトランジスタ
と、ある振幅で変化する変調基板バイアスＶb'が与えら
れるＮチャンネル型変調ＭＩＳトランジスタとのうち少
なくともいずれか一方の変調ＭＩＳトランジスタを含む
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記Ｐチャンネル型変調ＭＩＳトランジスタには、複数
のＭＩＳトランジスタは、上記ドレインの電位をＶddと
し、上記ソースの電位をＶssとし、そのときのドレイン
−基板領域間のＰＮ接合の順方向電圧をＶf としたとき
に、上記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振
幅で変化する変調基板バイアスＶb が与えられ、 上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレ
インの電位をＶddとし、上記ソースの電位をＶssとし、
そのときの基板領域−ソース間のＰＮ接合の順方向電圧
をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'
の範囲で，ある振幅で変化する変調基板バイアスＶb'が
与えられることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１又は２記載の半導体集積回路装
置において、 スイッチング動作時に流れるドレインソース電極間の電
流の変化速度と変化量が規定値以上の上記ＭＩＳトラン
ジスタのゲート電極の駆動回路を含んでおり、 上記駆動回路には、上記変調ＭＩＳトランジスタが配置
されていることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１又は２記載の半導体集積回路装
置において、 上記変調ＭＩＳトランジスタを含む複数のＭＩＳトラン
ジスタを有し、全体の遅延時間が互いに異なる少なくと
も２つの回路を備え、 上記２つの回路のうち遅延時間が短いほうの回路には、
遅延時間が長い方の回路よりも振幅の大きい変調基板バ
イアスを与えるように構成されていることを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項１又は２記載の半導体集積回路に
おいて、 上記変調基板バイアスの波形形状をプログラミングする
機能を有する変調基板バイアス発生回路をさらに備えて
いることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１又は２記載の半導体集積回路装
置において、 複数のメモリセルを配置してなるメモリセルアレイ，メ
モリセルアレイの接続されるビット線対，ビット線対の
プリチャージを行なうためのプリチャージ用トランジス
タ，及びプリチャージトランジスタのゲート電極を駆動
するための駆動回路を備え、 上記プリチャージトランジスタ及び上記駆動回路のうち
少なくともいずれか一方には、上記変調ＭＩＳトランジ
スタが用いられていることを特徴とする半導体集積回路
装置。 - 【請求項７】 請求項１又は２記載の半導体集積回路装
置において、 上記複数のＭＩＳトランジスタの一部である複数のＭＩ
Ｓトランジスタを含む回路と、 上記回路から導出されるバス信号線と、 上記回路内に設けられ、上記バス信号線にデータを出力
する駆動回路とを備え、 上記駆動回路には、上記変調ＭＩＳトランジスタが配置
されていることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１又は２記載の半導体集積回路装
置において、 半導体集積回路装置の外部機器と信号を受け渡しするパ
ッドの駆動回路を備え、 上記パッドの駆動回路には、上記変調ＭＩＳトランジス
タが配置されていることを特徴とする半導体集積回路装
置。 - 【請求項９】 第１の半導体集積回路装置の複数個と、
第２の半導体集積回路装置とを搭載した電子機器におい
て、 上記第１の半導体集積回路装置は、半導体基板の基板領
域に囲まれる領域に設けられたソース及びドレインと、
上記半導体基板上の上記ソース・ドレイン間に位置する
領域に設けられたゲートとを有するＭＩＳトランジスタ
の複数個を集積してなる半導体集積回路装置であって、
上記複数のＭＩＳトランジスタは、ラッチアップが生じ
ない範囲で、ある振幅で変化する変調基板バイアスＶb
が与えられるＰチャンネル型変調ＭＩＳトランジスタ
と、ある振幅で変化する変調基板バイアスＶb'が与えら
れるＮチャンネル型変調ＭＩＳトランジスタとのうち少
なくともいずれか一方の変調ＭＩＳトランジスタを含ん
でおり、 上記第２の集積回路装置は、上記各第１の半導体集積回
路装置に供給する変調基板バイアスを発生するための変
調基板バイアス発生回路を含んでいることを特徴とする
電子機器。 - 【請求項１０】 請求項９記載の電子機器において、 上記第１の半導体集積回路装置中の上記Ｐチャンネル型
変調ＭＩＳトランジスタには、複数のＭＩＳトランジス
タは、上記ドレインの電位をＶddとし、上記ソースの電
位をＶssとし、そのときのドレイン−基板領域間のＰＮ
接合の順方向電圧をＶf としたときに、上記基板領域に
Ｖb ≧Ｖdd−Ｖf の範囲で，ある振幅で変化する変調基
板バイアスＶb が与えられ、 上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレ
インの電位をＶddとし、上記ソースの電位をＶssとし、
そのときの基板領域−ソース間のＰＮ接合の順方向電圧
をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'
の範囲で，ある振幅で変化する変調基板バイアスＶb'が
与えられることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237309A JP4050883B2 (ja) | 2000-08-07 | 2001-08-06 | 半導体集積回路装置及び電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000237931 | 2000-08-07 | ||
| JP2000-237931 | 2000-08-07 | ||
| JP2001237309A JP4050883B2 (ja) | 2000-08-07 | 2001-08-06 | 半導体集積回路装置及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124867A true JP2002124867A (ja) | 2002-04-26 |
| JP4050883B2 JP4050883B2 (ja) | 2008-02-20 |
Family
ID=26597451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001237309A Expired - Fee Related JP4050883B2 (ja) | 2000-08-07 | 2001-08-06 | 半導体集積回路装置及び電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4050883B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013017086A (ja) * | 2011-07-05 | 2013-01-24 | Fujitsu Semiconductor Ltd | スルーレートコントロール装置、スルーレートコントロール方法 |
-
2001
- 2001-08-06 JP JP2001237309A patent/JP4050883B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013017086A (ja) * | 2011-07-05 | 2013-01-24 | Fujitsu Semiconductor Ltd | スルーレートコントロール装置、スルーレートコントロール方法 |
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|---|---|
| JP4050883B2 (ja) | 2008-02-20 |
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