JP2007150761A - 半導体集積回路及びリーク電流低減方法 - Google Patents

半導体集積回路及びリーク電流低減方法 Download PDF

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Abstract

【課題】 待機時において内部回路が消費するリーク電流を低減するのに有効な回路構成を有する半導体集積回路及びリーク電流低減方法を提供する。
【解決手段】 第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２を含む内部回路１００と、該第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースと電気的に結合され、該内部回路１００の動作状態及び待機状態を示す制御信号Ｓｔａｎｄｂｙに基づき、該内部回路１００の動作状態においては該第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２に第１のソースバイアス電圧である接地電圧ＧＮＤを印加し、該内部回路１００の待機状態においては該接地電圧ＧＮＤと異なり且つ該第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースと基板との間を逆バイアスする第２のソースバイアス電圧を該第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２に印加するリーク電流低減回路２００と、を少なくとも含む半導体集積回路装置を提供する。
【選択図】 図１

Description

本発明は、半導体集積回路及びリーク電流低減方法に関し、特に、回路の待機状態におけるリーク電流を低減するのに有効な回路構成を有する半導体集積回路及びリーク電流低減方法に関する。
近年、高機能化された携帯機器の普及に伴い、従来に増して、半導体集積回路装置の高速化、低消費電力化が求められている。一般に、ＭＯＳトランジスタで構成された半導体集積回路の低消費電力化のために電源電圧の低下が行われてきた。しかしながら、電源電圧が低下すると、ＭＯＳトランジスタの動作速度が遅くなるため、対策として、ＭＯＳトランジスタの閾値電圧を下げる方法があるが、閾値電圧を下げると、ＭＯＳトランジスタがオフ時のリーク電流が増加する。これまで、半導体集積回路の消費電流は動作時における充放電電流が主であったが、今後、微細化により電源電圧の低下がさらに進むと、閾値電圧の低下によって、リーク電流が急激に増加し、半導体集積回路の消費電流を大幅に増加させる問題となる。
この問題を解決するための従来の方法として、特許文献１では、低閾値のＭＯＳトランジスタで構成された論理ゲートの電源ＶＤＤとＧＮＤ側に高閾値のスイッチ用のＭＯＳトランジスタによる、ＭＴ−ＣＭＯＳと呼ばれる回路構成による方法が開示されている。この方法では、回路が動作時は高閾値のスイッチ用のＭＯＳトランジスタをオンすることで、論理ゲートは通常動作し、待機時は高閾値のスイッチ用のＭＯＳトランジスタをオフにすることで、低閾値の論理ゲートの大きなリーク電流を高閾値のスイッチ用のＭＯＳトランジスタで低減する効果を奏する。
また、特許文献２では、主回路を構成するＭＯＳトランジスタの基板電位を制御する基板バイアス回路を設け、基板電位によってＭＯＳトランジスタの閾値を制御する方法が開示されている。動作時は、主回路のＭＯＳトランジスタを低閾値にして高速動作を可能にし、待機時は高閾値にしてリーク電流を低減できる。
さらに、特許文献３では、低閾値のＭＯＳトランジスタで構成された内部回路の電源ＶＤＤ側、接地ＧＮＤ側に高閾値のＭＯＳトランジスタで構成されたＭＯＳスイッチと、それに並列にダイオードが接続された回路構成が開示されている。通常、このダイオードはＭＯＳダイオードで構成されている。この構成例では、ＭＯＳダイオードにより、待機時に内部回路のソースが一定電位にバイアスされる。内部回路を構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの基板電位は、ぞれぞれ、電源ＶＤＤ及び接地ＧＮＤに接続されているので、基板-ソース間の逆バイアス電圧が印加されることにより、内部回路のＭＯＳトランジスタが高閾値になり、リーク電流が低減される。
特開平７−２１２２１８号公報 特開平６−５３４９６号公報 特開平１１−２１４９６２号公報
しかしながら、上記の従来構成では、特許文献１に開示のＭＴ-ＣＭＯＳによる方法の場合、待機時に内部の論理ゲートが電源ＶＤＤと接地ＧＮＤから遮断されるため、論理ゲート内の各ノードの電位が不定となり、論理ゲートをラッチ回路やメモリ回路のような待機時に移行前のノード状態を保持する必要がある回路では構成できないという問題がある。
また、特許文献２に開示の基板バイアス電圧を印加する方法では、ソース-基板間の逆バイアスすることにより、バイアス印加前よりも、ドレイン-基板間に大きなバイアス電圧が掛かるため、微細化が進んだプロセスでは、接合リーク電流が増加し、この接合リークの増加により待機時のリーク電流が低減できない可能性を持つ問題がある。
また、特許文献３に開示の内部回路のソースをMOSダイオードによって、一定電位にバイアスする方法では、バイアス電圧がＭＯＳトランジスタの閾値電圧、即ちゲート-ソース間電位によって決まるため、任意の値を決めることが難しい問題がある。特に、内部回路の回路規模が大きく、リーク電流が大きくなる条件の場合、内部回路のラッチされたデータを保持できるような低い電位のバイアス電圧を作るためには、ＭＯＳダイオードのサイズを非常に大きくする必要がある。このことは、大きなレイアウト面積を必要とするだけでなく、ＭＯＳダイオード自体の接合リーク電流やゲートリーク電流が問題となる可能性がある。また、今後、微細化が進み、さらに低電圧化が進んだ場合においても、低い電位のソースバイアスを作る必要があり、この点においても同様の問題となる可能性がある。
そこで、本発明の目的は、前述した問題のない半導体集積回路及びリーク電流低減方法を提供することである。
本発明の第１の視点は、第１の電界効果型トランジスタを含む第１の回路と、該第１の電界効果型トランジスタのソースと電気的に結合され、該第１の回路の動作状態及び待機状態を示す第１の制御信号に基づき、該第１の回路の動作状態においては該第１の電界効果型トランジスタのソースと基板との間を逆バイアスしない第１のソースバイアス電圧を該第１の電界効果型トランジスタに印加し、該第１の回路の待機状態においては前記第１のソースバイアス電圧と異なり且つ前記第１の電界効果型トランジスタのソースと基板との間を逆バイアスする第２のソースバイアス電圧を前記第１の電界効果型トランジスタに印加する第２の回路と、を少なくとも含む半導体集積回路装置を提供することである。
また、本発明の第２の視点は、前記ソースバイアス電圧を発生する手段として、前記第１の電界効果型トランジスタのソースと基板間に第１のスイッチングトランジスタを接続し、該第１のスイッチングトランジスタのゲートを制御することで、前記第１の回路の動作状態においては、該第１のスイッチングトランジスタを導通状態にすることで、前記第１の電界効果型トランジスタのソースと基板間を逆バイアスしないソースバイアス電圧を発生し、前記第１の回路の待機状態においては、前記第１の電界効果型トランジスタのソースを前記第１のスイッチングトランジスタのゲートに接続することで前記第１の電界効果型トランジスタのソースと基板間を逆バイアスするソースバイアス電圧を発生する前記第２の回路を提供することである。
本発明によれば、半導体集積回路装置は、第１の電界効果型トランジスタを含む内部回路を構成する第１の回路と、該第１の回路の待機状態において該第１の電界効果型トランジスタを流れるリーク電流を低減するためのリーク電流低減回路を構成する第２の回路とを少なくとも含む。リーク電流低減回路は、該第１の回路の動作状態においては、動作に必要なバイアス電圧を、該第１の電界効果型トランジスタのソースに印加して、該第１の回路が通常動作を行うことを可能にする。一方、リーク電流低減回路は、該第１の回路の待機状態においては、該第１の電界効果型トランジスタのソースと基板との間を逆バイアスする第２のソースバイアス電圧を前記第１の電界効果型トランジスタのソースに印加して、該逆バイアス効果により待機状態に該第１の電界効果型トランジスタに流れるリーク電流を低減し、強いては、該第１の回路の消費電流を低減することを可能にする。
また、別の本発明によれば、ソースバイアス電圧を発生する手段として、第１の電界効果型トランジスタのソースと基板間に第１のスイッチングトランジスタを接続し、該第１のスイッチングトランジスタのゲートを制御する第２回路を提供する。第２回路は、該第１の回路の動作状態においては、該第１のスイッチングトランジスタを導通状態にすることで、前記第１の電界効果型トランジスタのソースと基板間を逆バイアスしないソースバイアス電圧を発生する。一方、第２回路は、該第１の回路の待機状態においては、該第１の電界効果型トランジスタのソースを該第１のスイッチングトランジスタのゲートに接続することで該第１の電界効果型トランジスタのソースと基板間を逆バイアスするソースバイアス電圧を発生する。該第１のスイッチングトランジスタのゲート幅を大きく形成することで、第１回路の動作時において、該第１の電界効果型トランジスタのソースと基板間を低インピーダンスで接続すると共に、第１回路の待機時において、該第１の電界効果型トランジスタのソースと基板間を逆バイアスすることができる。
（１）第１実施形態
本発明の第１の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１に示すように、本発明の第１の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路２００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図１に示すように、本発明の第１の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路２００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図１に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、電源ＶＤＤに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路２００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路２００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図１に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１とから構成される。第３のＮＭＯＳトランジスタＭＮ１のソースは、低電位側端子ＶＳＮに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位、例えば、数百ｍＶに保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流も低減される。
（効果）
以上説明したように、本発明の第１の実施形態によれば、大きなサイズを有する第１のＮＭＯＳスイッチングトランジスタＭＳ１は、内部回路１００の動作時において、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースが接続される低電位側端子ＶＳＮを低インピーダンスで接地ＧＮＤに接続すると共に、内部回路１００の待機時において、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースをバイアスする。よって、内部回路１００に大きなリーク電流が流れた場合でも、新たに大きなサイズのＭＯＳダイオードを付加することなしに、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソース電位を一定電位に保持できる。これにより、内部回路１００をラッチ回路やメモリ回路で構成した場合でも、そのデータ保持機能を確保しながら、リーク電流を低減することができる。また、第１のＮＭＯＳスイッチングトランジスタＭＳ１は、大きなサイズを有するため、従来の回路構成に比べて、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の低いソースバイアス電圧を作れるので、微細化により電源ＶＤＤが低電圧化した場合でも対応できる。さらに、該ソースバイアス電位の発生のために、追加のＭＯＳダイオードを必要としないので、バイアス回路によるリーク電流の増加をほぼ無視できる。
（２）第２実施形態
本発明の第２の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図２に示すように、本発明の第２の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路３００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図２に示すように、本発明の第２の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と電源ＶＤＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路３００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図２に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、接地ＧＮＤに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路３００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路３００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図２に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２とから構成される。第４のＰＭＯＳトランジスタＭＰ２のソースは、高電位側端子ＶＳＰに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路３００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路３００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、高電位側端子ＶＳＰへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流も低減される。
（効果）
以上説明したように、本発明の第２の実施形態によれば、大きなサイズを有する第２のＰＭＯＳスイッチングトランジスタＭＳ２は、内部回路１００の動作時において、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソースが接続される高電位側端子ＶＳＰを低インピーダンスで電源ＶＤＤに接続すると共に、内部回路１００の待機時において、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソースをバイアスする。よって、内部回路１００に大きなリーク電流が流れた場合でも、新たに大きなサイズのＭＯＳダイオードを付加することなしに、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソース電位を一定電位に保持できる。これにより、内部回路１００をラッチ回路やメモリ回路で構成した場合でも、そのデータ保持機能を確保しながら、リーク電流を低減することができる。また、第２のＰＭＯＳスイッチングトランジスタＭＳ２は、大きなサイズを有するため、従来の回路構成に比べて、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の低いソースバイアス電圧を作れるので、微細化により電源ＶＤＤが低電圧化した場合でも対応できる。さらに、該ソースバイアス電位の発生のために、追加のＭＯＳダイオードを必要としないので、バイアス回路によるリーク電流の増加をほぼ無視できる。
（３）第３実施形態
本発明の第３の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図３は、本発明の第３の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図３に示すように、本発明の第３の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路２００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路３００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図３に示すように、本発明の第３の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路２００と、該ラッチ回路１００と電源ＶＤＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路３００とを含む。該ラッチ回路１００は、既知の回路構成を有する。
具体的には、図３に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路２００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路２００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図３に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１とから構成される。第３のＮＭＯＳトランジスタＭＮ１のソースは、低電位側端子ＶＳＮに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。
リーク電流低減回路３００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路３００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図３に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２とから構成される。第４のＰＭＯＳトランジスタＭＰ２のソースは、高電位側端子ＶＳＰに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。
（回路動作）
内部回路１００が動作時の場合にはスタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該低レベル信号Ｌｏｗがリーク電流低減回路２００に入力される。この結果、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは接地ＧＮＤに低インピーダンスで接続される。更に、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路３００に入力される。この結果第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは電源ＶＤＤに低インピーダンスで接続される。よって、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位、例えば、数百ｍＶに保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。
更に、内部回路１００が待機時の場合には、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路３００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、内部回路１００は、低電圧側端子ＶＳＮへのバイアスと高電圧側端子ＶＳＰへのバイアスの両方により、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるので、ソース−基板間の逆バイアス効果に加えて、電圧緩和によって、第１及び、第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流がさらに低減される。
（効果）
以上説明したように、本発明の第３の実施形態によれば、大きなサイズを有する第１のＮＭＯＳスイッチングトランジスタＭＳ１は、内部回路１００の動作時において、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースが接続される低電位側端子ＶＳＮを低インピーダンスで接地ＧＮＤに接続すると共に、内部回路１００の待機時において、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースをバイアスする。よって、内部回路１００に大きなリーク電流が流れた場合でも、新たに大きなサイズのＭＯＳダイオードを付加することなしに、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソース電位を一定電位に保持できる。これにより、内部回路１００をラッチ回路やメモリ回路で構成した場合でも、そのデータ保持機能を確保しながら、リーク電流を低減することができる。また、第１のＮＭＯＳスイッチングトランジスタＭＳ１は、大きなサイズを有するため、従来の回路構成に比べて、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の低いソースバイアス電圧を作れるので、微細化により電源ＶＤＤが低電圧化した場合でも対応できる。さらに、該ソースバイアス電位の発生のために、追加のＭＯＳダイオードを必要としないので、バイアス回路によるリーク電流の増加をほぼ無視できる。
大きなサイズを有する第２のＰＭＯＳスイッチングトランジスタＭＳ２は、内部回路１００の動作時において、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソースが接続される高電位側端子ＶＳＰを低インピーダンスで電源ＶＤＤに接続すると共に、内部回路１００の待機時において、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソースをバイアスする。よって、内部回路１００に大きなリーク電流が流れた場合でも、新たに大きなサイズのＭＯＳダイオードを付加することなしに、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソース電位を一定電位に保持できる。これにより、内部回路１００をラッチ回路やメモリ回路で構成した場合でも、そのデータ保持機能を確保しながら、リーク電流を低減することができる。また、第２のＰＭＯＳスイッチングトランジスタＭＳ２は、大きなサイズを有するため、従来の回路構成に比べて、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の低いソースバイアス電圧を作れるので、微細化により電源ＶＤＤが低電圧化した場合でも対応できる。さらに、該ソースバイアス電位の発生のために、追加のＭＯＳダイオードを必要としないので、バイアス回路によるリーク電流の増加をほぼ無視できる。
（４）第４実施形態
本発明の第４の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図４は、本発明の第４の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図４に示すように、本発明の第４の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路４００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図４に示すように、本発明の第４の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路４００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図４に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、電源ＶＤＤに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路４００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路４００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図４に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路とから構成される。第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧が、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間のノードＶＳＭに現れる。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第１の抵抗Ｒ１を介して低電位側端子ＶＳＮに接続されると共に、第２の抵抗Ｒ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図４に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路を設けることで、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流も低減される。
（効果）
以上説明したように、本発明の第４の実施形態によれば、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続された第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路を設けることで、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。この構成を採ることで、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比を調整することで、低電位側端子ＶＳＮの電位を調整することが可能となる。
また、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
（５）第５実施形態
本発明の第５の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図５は、本発明の第５の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図５に示すように、本発明の第５の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図５に示すように、本発明の第５の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図５に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、電源ＶＤＤに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図５に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図５に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流も低減される。
（効果）
以上説明したように、本発明の第５の実施形態によれば、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第１のオン抵抗と第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。この構成を採ることで、第１のオン抵抗と第２のオン抵抗との比を調整することで、低電位側端子ＶＳＮの電位を調整することが可能となる。
また、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を第１のオン抵抗と第２のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
（６）第６実施形態
本発明の第６の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図６は、本発明の第６の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図６に示すように、本発明の第６の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路６００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図６に示すように、本発明の第６の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と電源ＶＤＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路６００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図６に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、接地ＧＮＤに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路６００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路６００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２並びに第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図６に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路とから構成される。第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧が、第３の抵抗Ｒ３と第４の抵抗Ｒ４との間のノードＶＳＭ２に現れる。
第４のＰＭＯＳトランジスタＭＰ２のソースは、分圧回路のノードＶＳＭ２に接続される。換言すると、第４のＰＭＯＳトランジスタＭＰ２のソースは、第３の抵抗Ｒ３を介して高電位側端子ＶＳＰに接続されると共に、第４の抵抗Ｒ４を介して電源ＶＤＤに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、高電位側端子ＶＳＰの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図６に示すように、高電位側端子ＶＳＰと電源ＶＤＤとの間に挿入された第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路を設けることで、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路６００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路６００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位に接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、高電位側端子ＶＳＰへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流も低減される。
（効果）
以上説明したように、本発明の第６の実施形態によれば、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続された第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路を設けることで、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。この構成を採ることで、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比を調整することで、高電位側端子ＶＳＰの電位を調整することが可能となる。
また、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
（７）第７実施形態
本発明の第７の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図７は、本発明の第７の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図７に示すように、本発明の第７の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図７に示すように、本発明の第７の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と電源ＶＤＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図７に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、接地ＧＮＤに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路７００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路７００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２並びに常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図７に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、第５のＰＭＯＳトランジスタＭＲ３の第３のオン抵抗と第６のＰＭＯＳトランジスタＭＲ４の第４のオン抵抗との比で決まる分圧が、第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との間のノードＶＳＭ２に現れる。ここで、第５のＰＭＯＳトランジスタＭＲ３を常時オン状態に保持するために、第５のＰＭＯＳトランジスタＭＲ３のゲートを接地ＧＮＤに接続してもよい。同様に、第６のＰＭＯＳトランジスタＭＲ４を常時オン状態に保持するために、第６のＰＭＯＳトランジスタＭＲ４のゲートを接地ＧＮＤに接続してもよい。
第４のＰＭＯＳトランジスタＭＰ２のソースは、分圧回路のノードＶＳＭ２に接続される。換言すると、第４のＰＭＯＳトランジスタＭＰ２のソースは、第６のＰＭＯＳトランジスタＭＲ４を介して高電位側端子ＶＳＰに接続されると共に、第５のＰＭＯＳトランジスタＭＲ３を介して電源ＶＤＤに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、高電位側端子ＶＳＰの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図７に示すように、高電位側端子ＶＳＰと電源ＶＤＤとの間に挿入された常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路７００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路７００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位に接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、高電位側端子ＶＳＰへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流も低減される。
（効果）
以上説明したように、本発明の第７の実施形態によれば、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続された第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。この構成を採ることで、第３のオン抵抗と第４のオン抵抗との比を調整することで、高電位側端子ＶＳＰの電位を調整することが可能となる。
また、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を第３のオン抵抗と第４のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
（８）第８実施形態
本発明の第８の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図８は、本発明の第８の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図８に示すように、本発明の第８の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路４００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路６００とを含む。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図８に示すように、本発明の第８の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路４００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路６００とを含む。該ラッチ回路１００は既知の回路構成を有する。具体的には、図８に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路４００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路４００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図８に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路とから構成される。第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧が、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間のノードＶＳＭに現れる。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第１の抵抗Ｒ１を介して低電位側端子ＶＳＮに接続されると共に、第２の抵抗Ｒ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図８に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路を設けることで、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
リーク電流低減回路６００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路６００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２並びに第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図８に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路とから構成される。第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧が、第３の抵抗Ｒ３と第４の抵抗Ｒ４との間のノードＶＳＭ２に現れる。
第４のＰＭＯＳトランジスタＭＰ２のソースは、分圧回路のノードＶＳＭ２に接続される。換言すると、第４のＰＭＯＳトランジスタＭＰ２のソースは、第３の抵抗Ｒ３を介して高電位側端子ＶＳＰに接続されると共に、第４の抵抗Ｒ４を介して電源ＶＤＤに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、高電位側端子ＶＳＰの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図８に示すように、高電位側端子ＶＳＰと電源ＶＤＤとの間に挿入された第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路を設けることで、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続される。
更に、内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路６００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭ１に現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。
更に、内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路６００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位に接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、内部回路１００は、低電圧側端子ＶＳＮへのバイアスと高電圧側端子ＶＳＰへのバイアスの両方により、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるので、ソース−基板間の逆バイアス効果に加えて、電圧緩和効果によって、第１及び、第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流がさらに低減される。
（効果）
以上説明したように、本発明の第８の実施形態によれば、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続された第１の抵抗Ｒ１及び第２の抵抗Ｒ２の直列接続で構成される分圧回路を設けることで、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。この構成を採ることで、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比を調整することで、低電位側端子ＶＳＮの電位を調整することが可能となる。
更に、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続された第３の抵抗Ｒ３及び第４の抵抗Ｒ４の直列接続で構成される分圧回路を設けることで、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。この構成を採ることで、第３の抵抗Ｒ３と第４の抵抗Ｒ４との比を調整することで、高電位側端子ＶＳＰの電位を調整することが可能となる。
また、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
更に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を第３の抵抗Ｒ３と第４の抵抗Ｒ４との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件ではソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このためバイアス電流が小さいときにバイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
（９）第９実施形態
本発明の第９の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図９は、本発明の第９の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図９に示すように、本発明の第９の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを含む。内部回路１００の典型例として順序回路或いは組み合わせ論理回路であってもよいが必ずしもこれらに限定するものではない。順序回路の典型例としてフリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図９に示すように、本発明の第９の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図９に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図９に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図９に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
リーク電流低減回路７００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路７００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２並びに常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図９に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、第５のＰＭＯＳトランジスタＭＲ３の第３のオン抵抗と第６のＰＭＯＳトランジスタＭＲ４の第４のオン抵抗との比で決まる分圧が、第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との間のノードＶＳＭ２に現れる。ここで、第５のＰＭＯＳトランジスタＭＲ３を常時オン状態に保持するために、第５のＰＭＯＳトランジスタＭＲ３のゲートを接地ＧＮＤに接続してもよい。同様に、第６のＰＭＯＳトランジスタＭＲ４を常時オン状態に保持するために、第６のＰＭＯＳトランジスタＭＲ４のゲートを接地ＧＮＤに接続してもよい。
第４のＰＭＯＳトランジスタＭＰ２のソースは、分圧回路のノードＶＳＭ２に接続される。換言すると、第４のＰＭＯＳトランジスタＭＰ２のソースは、第６のＰＭＯＳトランジスタＭＲ４を介して高電位側端子ＶＳＰに接続されると共に、第５のＰＭＯＳトランジスタＭＲ３を介して電源ＶＤＤに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、高電位側端子ＶＳＰの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図９に示すように、高電位側端子ＶＳＰと電源ＶＤＤとの間に挿入された常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続される。
更に、内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路７００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第１のオン抵抗と第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ１に現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。
更に、内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路７００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位に接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、内部回路１００は、低電圧側端子ＶＳＮへのバイアスと高電圧側端子ＶＳＰへのバイアスの両方により、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるので、ソース−基板間の逆バイアス効果に加えて、電圧緩和によって、第１及び、第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流がさらに低減される。
（効果）
以上説明したように、本発明の第９の実施形態によれば、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第１のオン抵抗と第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。この構成を採ることで、第１のオン抵抗と第２のオン抵抗との比を調整することで、低電位側端子ＶＳＮの電位を調整することが可能となる。
更に、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続された第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。この構成を採ることで、第３のオン抵抗と第４のオン抵抗との比を調整することで、高電位側端子ＶＳＰの電位を調整することが可能となる。
また、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を第１のオン抵抗と第２のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件ではソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このためバイアス電流が小さいときにバイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
更に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を第３のオン抵抗と第４のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件ではソースバイアス電圧が高くなり、リーク電流が小さい条件ではソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このためバイアス電流が小さいときにバイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
（１０）第１０実施形態
本発明の第１０の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１０は、本発明の第１０の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１０に示すように、本発明の第１０の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、該内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００と、該内部回路１００と電気的に結合され、該内部回路１００に含まれるＰＭＯＳトランジスタの基板電位を制御するための基板バイアス発生回路８００とを含む。基板バイアス発生回路８００の出力ＶＰＰは、該内部回路１００に含まれるＰＭＯＳトランジスタの基板と電気的に接続される。基板バイアス発生回路８００は、既知の回路構成で実現することが可能である。例えば、センサー回路と、リングオシレータと、チャージポンプ回路とからなる既知の回路で構成することが可能である。
内部回路１００の典型例として順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図１０に示すように、本発明の第１０の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。該ラッチ回路１００は既知の回路構成を有する。具体的には、図１０に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、電源ＶＤＤに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと第２のＮＭＯＳトランジスタｍｎ１０２のソースとは低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板は基板バイアス発生回路８００の出力ＶＰＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図１０に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１０に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
前述した図５に示す回路構成では、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースを低電位側端子ＶＳＮに接続して、リーク電流低減回路５００で該ソースをバイアスする。このため、基板バイアス効果が、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のみに現れる。このソースバイアスにより、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の両端に印加される電圧が緩和される。この電圧緩和により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流はある程度低減されるものの、基板バイアス効果によるリーク電流低減と比較するとずっと小さい。内部回路１００がＮＭＯＳトランジスタとＰＭＯＳトランジスタの半々で構成されている場合、内部回路１００の全体のリーク電流を例えば１桁以上低減するためには、ＮＭＯＳトランジスタのリーク電流を１桁以上削減すると同時に、ＰＭＯＳトランジスタのリーク電流も１桁以上低減する必要がある。例えば、ＮＭＯＳトランジスタのみリーク電流を低減した場合、ＮＭＯＳトランジスタのリーク電流とＰＭＯＳトランジスタのリーク電流との全体に対する理論上の最大低減率は、５０％となる。そこで、ＰＭＯＳトランジスタのリーク電流を低減するためには、前述した図３に示す第３の実施形態のようにＮＭＯＳトランジスタのみならずＰＭＯＳトランジスタもソースバイアスする方法がある。
しかし、この方法に代え、本実施形態では、該内部回路１００に含まれるＰＭＯＳトランジスタの基板と電気的に接続される出力ＶＰＰを有する基板バイアス発生回路８００を設ける。即ち、内部回路１００に含まれるＰＭＯＳトランジスタ、具体的には、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を、基板バイアス回路８００によって、動作時は低閾値、待機時は高閾値に閾値電圧を制御することで、待機時のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流を削減し、内部回路全体の待機時リーク電流を低減することが可能となる。基板バイアス回路８００は、従って、スタンバイ信号端子Ｓｔａｎｄｂｙに接続され、スタンバイ信号Ｓｔａｎｄｂｙに基づき内部回路１００が動作状態にあるか、或いは待機状態にあるかを認識する。動作状態にある場合には、基板バイアス回路８００は、電源電圧ＶＤＤもしくは、電源電圧ＶＤＤよりも低い電圧を出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を低閾値に維持する。一方、待機状態にある場合には、基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を高閾値に維持する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。この間、基板バイアス回路８００は、電源電圧ＶＤＤもしくは、電源電圧ＶＤＤよりも低い電圧を出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を低閾値に維持する。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流も低減される。この間、基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を高閾値に維持するので、さらにリーク電流が低減される。
（効果）
以上説明したように、本発明の第１０の実施形態によれば、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第１のオン抵抗と第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。この構成を採ることで、第１のオン抵抗と第２のオン抵抗との比を調整することで、低電位側端子ＶＳＮの電位を調整することが可能となる。
また、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を第１のオン抵抗と第２のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
更に、基板バイアス回路８００を設けることで、待機時に、内部回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方のリーク電流を低減することが可能となるので、内部回路１００の全体の待機時リーク電流をさらに低減することができる。また、ソースバイアスの印加は低電位側のみで済むので、低電源電圧の場合においてもラッチ回路のデータ保持機能を確保しながら、リーク電流を低減できる。
（１１）第１１実施形態
本発明の第１１の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１１は、本発明の第１１の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１１に示すように、本発明の第１１の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを、該内部回路１００と電気的に結合され、該内部回路１００に含まれるＮＭＯＳトランジスタの基板電位を制御するための基板バイアス発生回路８００とを含む。基板バイアス発生回路８００の出力ＶＢＢは、該内部回路１００に含まれるＮＭＯＳトランジスタの基板と電気的に接続される。基板バイアス発生回路８００は、既知の回路構成で実現することが可能である。例えば、センサー回路と、リングオシレータと、チャージポンプ回路とからなる既知の回路で構成することが可能である。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図１１に示すように、本発明の第１１の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と電源ＶＤＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図１１に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、接地ＧＮＤに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板は、基板バイアス発生回路８００の出力ＶＢＢに接続される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路７００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路７００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２並びに常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図１１に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、第５のＰＭＯＳトランジスタＭＲ３の第３のオン抵抗と第６のＰＭＯＳトランジスタＭＲ４の第４のオン抵抗との比で決まる分圧が、第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との間のノードＶＳＭ２に現れる。ここで、第５のＰＭＯＳトランジスタＭＲ３を常時オン状態に保持するために、第５のＰＭＯＳトランジスタＭＲ３のゲートを接地ＧＮＤに接続してもよい。同様に、第６のＰＭＯＳトランジスタＭＲ４を常時オン状態に保持するために、第６のＰＭＯＳトランジスタＭＲ４のゲートを接地ＧＮＤに接続してもよい。
第４のＰＭＯＳトランジスタＭＰ２のソースは、分圧回路のノードＶＳＭ２に接続される。換言すると、第４のＰＭＯＳトランジスタＭＰ２のソースは、第６のＰＭＯＳトランジスタＭＲ４を介して高電位側端子ＶＳＰに接続されると共に、第５のＰＭＯＳトランジスタＭＲ３を介して電源ＶＤＤに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、高電位側端子ＶＳＰの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１１に示すように、高電位側端子ＶＳＰと電源ＶＤＤとの間に挿入された常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。
前述した図７に示す回路構成では、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソースを高電位側端子ＶＳＰに接続して、リーク電流低減回路７００で該ソースをバイアスする。このため、基板バイアス効果が、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のみに現れる。このソースバイアスにより、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の両端に印加される電圧が緩和される。この電圧緩和により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流はある程度低減されるものの、基板バイアス効果によるリーク電流低減と比較するとずっと小さい。内部回路１００がＮＭＯＳトランジスタとＰＭＯＳトランジスタの半々で構成されている場合、内部回路１００の全体のリーク電流を例えば１桁以上低減するためには、ＰＭＯＳトランジスタのリーク電流を１桁以上削減すると同時に、ＮＭＯＳトランジスタのリーク電流も１桁以上低減する必要がある。例えば、ＰＭＯＳトランジスタのみリーク電流を低減した場合、ＰＭＯＳトランジスタのリーク電流とＮＭＯＳトランジスタのリーク電流との全体に対する理論上の最大低減率は、５０％となる。そこで、ＮＭＯＳトランジスタのリーク電流を低減するためには、前述した図３に示す第３の実施形態のようにＰＭＯＳトランジスタのみならずＮＭＯＳトランジスタもソースバイアスする方法がある。
しかし、この方法に代え、本実施形態では、該内部回路１００に含まれるＮＭＯＳトランジスタの基板と電気的に接続される出力ＶＢＢを有する基板バイアス発生回路８００を設ける。即ち、内部回路１００に含まれるＮＭＯＳトランジスタ、具体的には、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を、基板バイアス回路８００によって、動作時は低閾値、待機時は高閾値に閾値電圧を制御することで、待機時のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流を削減し、内部回路全体の待機時リーク電流を低減することが可能となる。基板バイアス回路８００は、従って、スタンバイ信号端子Ｓｔａｎｄｂｙに接続され、スタンバイ信号Ｓｔａｎｄｂｙに基づき内部回路１００が動作状態にあるか、或いは待機状態にあるかを認識する。動作状態にある場合には、基板バイアス回路８００は、接地電圧ＧＮＤもしくは、接地電圧ＧＮＤよりも高い電圧を出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を低閾値に維持する。一方、待機状態にある場合には、基板バイアス回路８００は、接地電圧ＧＮＤより低い基板バイアス電圧ＶＢＢを出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を高閾値に維持する。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路７００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。この間、基板バイアス回路８００は、接地電圧ＧＮＤ若しくは、接地電圧ＧＮＤよりも高い電圧を出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を低閾値に維持する。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路７００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位に接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、高電位側端子ＶＳＰへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流も低減される。この間、基板バイアス回路８００は、接地電圧ＧＮＤより低い基板バイアス電圧ＶＢＢを出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を高閾値に維持するので、さらにリーク電流が低減される。
（効果）
以上説明したように、本発明の第１１の実施形態によれば、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続された第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。この構成を採ることで、第３のオン抵抗と第４のオン抵抗との比を調整することで、高電位側端子ＶＳＰの電位を調整することが可能となる。
また、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を第３のオン抵抗と第４のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
更に、基板バイアス回路８００を設けることで、待機時に、内部回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方のリーク電流を低減することが可能となるので、内部回路１００の全体の待機時リーク電流をさらに低減することができる。また、ソースバイアスの印加は高電位側のみで済むので、低電源電圧の場合においても、ラッチ回路のデータ保持機能を確保しながら、リーク電流を低減できる。
（１２）第１２実施形態
本発明の第１２の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１２は、本発明の第１２の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１２に示すように、本発明の第１２の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と接地ＧＮＤとの間に電気的に結合され、該内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００と、該内部回路１００と電気的に結合され、該内部回路１００に含まれるＰＭＯＳトランジスタの基板電位を制御するための基板バイアス発生回路８００とを含む。基板バイアス発生回路８００の出力ＶＰＰは、該内部回路１００に含まれるＰＭＯＳトランジスタの基板と電気的に接続される。基板バイアス発生回路８００は既知の回路構成で実現することが可能である。例えば、センサー回路と、リングオシレータと、チャージポンプ回路とからなる既知の回路で構成することが可能である。
内部回路１００の典型例として順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図１２に示すように、本発明の第１２の実施形態に係る半導体集積回路は、ラッチ回路１００と、該ラッチ回路１００と接地ＧＮＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。該ラッチ回路１００は、既知の回路構成を有する。具体的には、図１２に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと、第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、電源ＶＤＤに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと、第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、低電位側端子ＶＳＮに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板は、基板バイアス発生回路８００の出力ＶＰＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板電位は、接地ＧＮＤに保持される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図１２に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１２に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
前述した図５に示す回路構成では、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のソースを低電位側端子ＶＳＮに接続して、リーク電流低減回路５００で該ソースをバイアスする。このため、基板バイアス効果が、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のみに現れる。このソースバイアスにより、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の両端に印加される電圧が緩和される。この電圧緩和により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流はある程度低減されるものの、基板バイアス効果によるリーク電流低減と比較するとずっと小さい。内部回路１００がＮＭＯＳトランジスタとＰＭＯＳトランジスタの半々で構成されている場合、内部回路１００の全体のリーク電流を例えば１桁以上低減するためには、ＮＭＯＳトランジスタのリーク電流を１桁以上削減すると同時に、ＰＭＯＳトランジスタのリーク電流も１桁以上低減する必要がある。例えば、ＮＭＯＳトランジスタのみリーク電流を低減した場合、ＮＭＯＳトランジスタのリーク電流とＰＭＯＳトランジスタのリーク電流との全体に対する理論上の最大低減率は、５０％となる。そこで、ＰＭＯＳトランジスタのリーク電流を低減するためには、前述した図３に示す第３の実施形態のようにＮＭＯＳトランジスタのみならずＰＭＯＳトランジスタもソースバイアスする方法がある。
しかし、この方法に代え、本実施形態では、該内部回路１００に含まれるＰＭＯＳトランジスタの基板と電気的に接続される出力ＶＰＰを有する基板バイアス発生回路８００を設ける。即ち、内部回路１００に含まれるＰＭＯＳトランジスタ、具体的には、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を、基板バイアス回路８００によって、動作時及び待機時の双方において高閾値に閾値電圧を制御することで、待機時のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流を削減し、内部回路全体の待機時リーク電流を低減することが可能となる。基板バイアス回路８００は、内部回路１００が動作状態にあるか或いは待機状態にあるかに関係なく、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を高閾値に維持する。
即ち、動作時、待機時にかかわらず、基板バイアス回路８００を動作状態にして、常に、内部回路１００のＰＭＯＳトランジスタの基板に電圧ＶＰＰを印加する構成を取る。そのため、内部回路１００のＰＭＯＳトランジスタの閾値電圧が動作時にも高い状態となるが、ＰＭＯＳトランジスタの閾値が高くても、ゲート幅を大きくすること等により、動作時の特性上影響ない場合においては、有効となる。また、基板バイアス回路８００を用いずに、予め、閾値電圧の高いＰＭＯＳトランジスタを配置する構成を取ることも可能である。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。この間、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を高閾値に維持する。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流も低減される。この間、基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、ＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の閾値電圧を高閾値に維持する。
（効果）
以上説明したように、本発明の第１２の実施形態によれば、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第１のオン抵抗と第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。この構成を採ることで、第１のオン抵抗と第２のオン抵抗との比を調整することで、低電位側端子ＶＳＮの電位を調整することが可能となる。
また、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を第１のオン抵抗と第２のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
更に、基板バイアス回路８００を設けることで、待機時に、内部回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方のリーク電流を低減することが可能となるので、内部回路１００の全体の待機時リーク電流をさらに低減することができる。また、ソースバイアスの印加は低電位側のみで済むので、低電源電圧の場合においても、ラッチ回路のデータ保持機能を確保しながら、リーク電流を低減できる。
更に、動作時においても内部回路１００のＰＭＯＳトランジスタの閾値電圧を高い状態にすることができるので、動作時においてもＰＭＯＳトランジスタを流れるリーク電流を低減することができる。
（１３）第１３実施形態
本発明の第１３の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１３は、本発明の第１３の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１３に示すように、本発明の第１３の実施形態に係る半導体集積回路は、内部回路１００と、該内部回路１００と電源ＶＤＤとの間に電気的に結合され、前記内部回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを、該内部回路１００と電気的に結合され、該内部回路１００に含まれるＮＭＯＳトランジスタの基板電位を制御するための基板バイアス発生回路８００とを含む。基板バイアス発生回路８００の出力ＶＢＢは、該内部回路１００に含まれるＮＭＯＳトランジスタの基板と電気的に接続される。基板バイアス発生回路８００は、既知の回路構成で実現することが可能である。例えば、センサー回路と、リングオシレータと、チャージポンプ回路とからなる既知の回路で構成することが可能である。内部回路１００の典型例として、順序回路或いは組み合わせ論理回路であってもよいが、必ずしもこれらに限定するものではない。順序回路の典型例として、フリップフロップ回路やラッチ回路を挙げることができる。内部回路１００がラッチ回路１００で構成される場合を例にとり、以下説明を行う。
図１３に示すように、本発明の第１３の実施形態に係る半導体集積回路はラッチ回路１００と該ラッチ回路１００と電源ＶＤＤとの間に電気的に結合され、前記ラッチ回路１００の待機時におけるリーク電流を低減するためのリーク電流低減回路７００とを含む。該ラッチ回路１００は既知の回路構成を有する。具体的には、図１３に示すように、ラッチ回路１００は、第１のＰＭＯＳトランジスタｍｐ１０１と、第２のＰＭＯＳトランジスタｍｐ１０２と、第１のＮＭＯＳトランジスタｍｎ１０１と、第２のＮＭＯＳトランジスタｍｎ１０２とから構成される。第１のＰＭＯＳトランジスタｍｐ１０１のソースと第２のＰＭＯＳトランジスタｍｐ１０２のソースとは、高電位側端子ＶＳＰに接続される。第１のＮＭＯＳトランジスタｍｎ１０１のソースと第２のＮＭＯＳトランジスタｍｎ１０２のソースとは、接地ＧＮＤに接続される。第１のＰＭＯＳトランジスタｍｐ１０１及び第２のＰＭＯＳトランジスタｍｐ１０２の基板電位は、電源ＶＤＤに保持される。第１のＮＭＯＳトランジスタｍｎ１０１及び第２のＮＭＯＳトランジスタｍｎ１０２の基板は、基板バイアス発生回路８００の出力ＶＢＢに接続される。第１のＰＭＯＳトランジスタｍｐ１０１のドレインと、第１のＮＭＯＳトランジスタｍｎ１０１のドレインとが互いに接続されると共に、該ドレインは、第２のＰＭＯＳトランジスタｍｐ１０２のゲートと、第２のＮＭＯＳトランジスタｍｎ１０２のゲートとに接続される。第２のＰＭＯＳトランジスタｍｐ１０２のドレインと、第２のＮＭＯＳトランジスタｍｎ１０２のドレインとが互いに接続されると共に、該ドレインは、第１のＰＭＯＳトランジスタｍｐ１０１のゲートと、第１のＮＭＯＳトランジスタｍｎ１０１のゲートとに接続される。
リーク電流低減回路７００は、スタンバイ信号端子ＳｔａｎｄｂｙにインバータＩＮＶ１を介して接続されると共に、高電位側端子ＶＳＰに接続される。該リーク電流低減回路７００は、第２のＰＭＯＳスイッチングトランジスタＭＳ２と、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、高電位側端子ＶＳＰを電源ＶＤＤへ接続又は電源ＶＤＤから切断するスイッチング素子である。第４のＮＭＯＳトランジスタＭＮ２及び第４のＰＭＯＳトランジスタＭＰ２並びに常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号を基に、第２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路を構成する。
具体的には、図１３に示すように、第２のＰＭＯＳスイッチングトランジスタＭＳ２のソースは、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のドレインは、高電位側端子ＶＳＰに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２の基板は、電源ＶＤＤに接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートは、該２のＰＭＯＳスイッチングトランジスタＭＳ２のスイッチング動作を制御する制御回路に接続される。該制御回路は、第４のＮＭＯＳトランジスタＭＮ２と、第４のＰＭＯＳトランジスタＭＰ２と、常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路は、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続され、第５のＰＭＯＳトランジスタＭＲ３の第３のオン抵抗と第６のＰＭＯＳトランジスタＭＲ４の第４のオン抵抗との比で決まる分圧が、第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との間のノードＶＳＭ２に現れる。ここで、第５のＰＭＯＳトランジスタＭＲ３を常時オン状態に保持するために、第５のＰＭＯＳトランジスタＭＲ３のゲートを接地ＧＮＤに接続してもよい。同様に、第６のＰＭＯＳトランジスタＭＲ４を常時オン状態に保持するために、第６のＰＭＯＳトランジスタＭＲ４のゲートを接地ＧＮＤに接続してもよい。
第４のＰＭＯＳトランジスタＭＰ２のソースは、分圧回路のノードＶＳＭ２に接続される。換言すると、第４のＰＭＯＳトランジスタＭＰ２のソースは、第６のＰＭＯＳトランジスタＭＲ４を介して高電位側端子ＶＳＰに接続されると共に、第５のＰＭＯＳトランジスタＭＲ３を介して電源ＶＤＤに接続される。第４のＰＭＯＳトランジスタＭＰ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＰＭＯＳトランジスタＭＰ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＰＭＯＳトランジスタＭＰ２の基板は、電源ＶＤＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のソースは、接地ＧＮＤに接続される。第４のＮＭＯＳトランジスタＭＮ２のドレインは、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートに接続される。第４のＮＭＯＳトランジスタＭＮ２のゲートは、インバータＩＮＶ１を介してスタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第４のＮＭＯＳトランジスタＭＮ２の基板は、接地ＧＮＤに接続される。
第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズ即ちゲート幅は、動作時の内部回路１００の特性になるべく影響を与えずに、できるだけ低インピーダンスで電源ＶＤＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積と内部回路１００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第２のＰＭＯＳスイッチングトランジスタＭＳ２のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時の内部回路１００のリーク電流によって、高電位側端子ＶＳＰの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１３に示すように、高電位側端子ＶＳＰと電源ＶＤＤとの間に挿入された常時オン状態の第５のＰＭＯＳトランジスタＭＲ３と常時オン状態の第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。
前述した図７に示す回路構成では、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のソースを高電位側端子ＶＳＰに接続して、リーク電流低減回路７００で該ソースをバイアスする。このため、基板バイアス効果が、内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のみに現れる。このソースバイアスにより、内部回路１００の第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の両端に印加される電圧が緩和される。この電圧緩和により、第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流はある程度低減されるものの、基板バイアス効果によるリーク電流低減と比較するとずっと小さい。内部回路１００がＮＭＯＳトランジスタとＰＭＯＳトランジスタの半々で構成されている場合、内部回路１００の全体のリーク電流を例えば１桁以上低減するためには、ＰＭＯＳトランジスタのリーク電流を１桁以上削減すると同時に、ＮＭＯＳトランジスタのリーク電流も１桁以上低減する必要がある。例えば、ＰＭＯＳトランジスタのみリーク電流を低減した場合、ＰＭＯＳトランジスタのリーク電流とＮＭＯＳトランジスタのリーク電流との全体に対する理論上の最大低減率は、５０％となる。そこで、ＮＭＯＳトランジスタのリーク電流を低減するためには、前述した図３に示す第３の実施形態のようにＰＭＯＳトランジスタのみならずＮＭＯＳトランジスタもソースバイアスする方法がある。
しかし、この方法に代え、本実施形態では、該内部回路１００に含まれるＮＭＯＳトランジスタの基板と電気的に接続される出力ＶＢＢを有する基板バイアス発生回路８００を設ける。即ち、内部回路１００に含まれるＮＭＯＳトランジスタ、具体的には、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を、基板バイアス回路８００によって、動作時及び待機時の双方において高閾値に閾値電圧を制御することで、待機時のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流を削減し、内部回路全体の待機時リーク電流を低減することが可能となる。基板バイアス回路８００は、内部回路１００が動作状態にあるか或いは待機状態にあるかに関係なく、接地電圧ＧＮＤより低い基板バイアス電圧ＶＢＢを出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を高閾値に維持する。
即ち、動作時、待機時にかかわらず、基板バイアス回路８００を動作状態にして、常に、内部回路１００のＮＭＯＳトランジスタの基板に電圧ＶＢＢを印加する構成を取る。そのため、内部回路１００のＮＭＯＳトランジスタの閾値電圧が動作時にも高い状態となるが、ＮＭＯＳトランジスタの閾値が高くても、ゲート幅を大きくすること等により、動作時の特性上影響ない場合においては、有効となる。また、基板バイアス回路８００を用いずに、予め、閾値電圧の高いＮＭＯＳトランジスタを配置する構成を取ることも可能である。
（回路動作）
内部回路１００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である高レベル信号Ｈｉｇｈがリーク電流低減回路７００に入力される。この結果、第４のＮＭＯＳトランジスタＭＮ２がオン、第４のＰＭＯＳトランジスタＭＰ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位が接地ＧＮＤと同一レベルとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２がオンする。これにより、高電位側端子ＶＳＰは、電源ＶＤＤに低インピーダンスで接続されるので、内部回路１００は通常動作を行う。ここの間、基板バイアス回路８００は、接地電圧ＧＮＤより低い基板バイアス電圧ＶＢＢを出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を高閾値に維持する。
内部回路１００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、該スタンバイ信号端子Ｓｔａｎｄｂｙの反転信号である低レベル信号Ｌｏｗがリーク電流低減回路７００に入力される。第４のＰＭＯＳトランジスタＭＰ２がオン、第４のＮＭＯＳトランジスタＭＮ２がオフとなり、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲートが、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位に接続される。第２のＰＭＯＳスイッチングトランジスタＭＳ２は、待機時の内部回路１００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、高電位側端子ＶＳＰの電位を電源ＶＤＤより低い一定電位に保持する。内部回路１００の第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２の基板電位は電源ＶＤＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２のＰＭＯＳトランジスタｍｐ１０１、ｍｐ１０２のリーク電流が低減される。また、高電位側端子ＶＳＰへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２のＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２のリーク電流も低減される。この間、基板バイアス回路８００は、接地電圧ＧＮＤより低い基板バイアス電圧ＶＢＢを出力し、ＮＭＯＳトランジスタｍｎ１０１、ｍｎ１０２の閾値電圧を高閾値に維持する。
（効果）
以上説明したように、本発明の第１３の実施形態によれば、高電位側端子ＶＳＰと電源ＶＤＤとの間に接続された第５のＰＭＯＳトランジスタＭＲ３と第６のＰＭＯＳトランジスタＭＲ４との直列接続で構成される分圧回路を設けることで、第３のオン抵抗と第４のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭ２に現れる電位で、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を制御する。この構成を採ることで、第３のオン抵抗と第４のオン抵抗との比を調整することで、高電位側端子ＶＳＰの電位を調整することが可能となる。
また、第２のＰＭＯＳスイッチングトランジスタＭＳ２のゲート電位を第３のオン抵抗と第４のオン抵抗との比で制御することで、内部回路１００のリーク電流が大きい条件では、ソースバイアス電圧が高くなり、リーク電流が小さい条件では、ソースバイアス電圧が低くなる補正効果を持つ。リーク電流が小さい条件は、内部回路１００のＭＯＳトランジスタの閾値電圧が大きい条件であるため、待機時に内部回路がデータ保持動作を確保するための必要な最低動作電圧が高い条件となる。このため、バイアス電流が小さいときに、バイアス電圧が小さいことは、データ保持動作のノイズ耐性を向上させる効果を持つ。
更に、基板バイアス回路８００を設けることで、待機時に、内部回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方のリーク電流を低減することが可能となるので、内部回路１００の全体の待機時リーク電流をさらに低減することができる。また、ソースバイアスの印加は高電位側のみで済むので、低電源電圧の場合においても、ラッチ回路のデータ保持機能を確保しながら、リーク電流を低減できる。
更に、動作時においても内部回路１００のＮＭＯＳトランジスタの閾値電圧を高い状態にすることができるので、動作時においてもＮＭＯＳトランジスタを流れるリーク電流を低減することができる。
（１４）第１４実施形態
本発明の第１４の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１４は、本発明の第１４の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１４に示すように、本発明の第１４の実施形態に係る半導体集積回路は、内部回路としてのＳＲＡＭメモリセル９００と、該ＳＲＡＭメモリセル９００と接地ＧＮＤとの間に電気的に結合され、前記ＳＲＡＭメモリセル９００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。前述の第１乃至第１３の実施形態では、内部回路としてラッチ回路を例にとり説明したが、本実施形態では、該ラッチ回路に代えて、ＳＲＡＭメモリセルを例にとり、前述したリーク電流低減回路の適用例につき、以下図１４を参照して説明する。
図１４に示すように、本発明の第１４の実施形態に係る半導体集積回路は、ＳＲＡＭメモリセル９００と、該ＳＲＡＭメモリセル９００と接地ＧＮＤとの間に電気的に結合され、前記ＳＲＡＭメモリセル９００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。該ＳＲＡＭメモリセル９００は、既知の回路構成を有する。具体的には、図１４に示すように、ＳＲＡＭメモリセル９００は、図１４に示すように、６つのＭＯＳトランジスタで構成し得る。具体的には、各ＳＲＡＭメモリセル９００は、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２と、第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２と、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２と、を含む。
第１の負荷ＰＭＯＳトランジスタＭＬ１と第１の駆動ＮＭＯＳトランジスタＭＤ１とが、電源ＶＤＤと低電位側端子ＶＳＮとの間に直列に接続される。第２の負荷ＰＭＯＳトランジスタＭＬ２と第２の駆動ＮＭＯＳトランジスタＭＤ２とが、電源ＶＤＤと低電位側端子ＶＳＮとの間に直列に接続される。
第１の負荷ＰＭＯＳトランジスタＭＬ１のソースは、電源ＶＤＤに接続される。第１の負荷ＰＭＯＳトランジスタＭＬ１のドレインは、第１の駆動ＮＭＯＳトランジスタＭＤ１のドレインに接続されると共に、第１の転送ＮＭＯＳトランジスタＭＴ１のドレインに接続され、更に、第２の負荷ＰＭＯＳトランジスタＭＬ２のゲートと第２の駆動ＮＭＯＳトランジスタＭＤ２のゲートとに接続される。第１の駆動ＮＭＯＳトランジスタＭＤ１のソースは、低電位側端子ＶＳＮに接続される。
第２の負荷ＰＭＯＳトランジスタＭＬ２のソースは、電源ＶＤＤに接続される。第２の負荷ＰＭＯＳトランジスタＭＬ２のドレインは、第２の駆動ＮＭＯＳトランジスタＭＤ２のドレインに接続されると共に、第２の転送ＮＭＯＳトランジスタＭＴ２のドレインに接続され、更に、第１の負荷ＰＭＯＳトランジスタＭＬ１のゲートと第１の駆動ＮＭＯＳトランジスタＭＤ１のゲートとに接続される。第２の駆動ＮＭＯＳトランジスタＭＤ２のソースは、低電位側端子ＶＳＮに接続される。
第１の転送ＮＭＯＳトランジスタＭＴ１のドレインは、第１の負荷ＰＭＯＳトランジスタＭＬ１のドレインと、第１の駆動ＮＭＯＳトランジスタＭＤ１のドレインと、第２の負荷ＰＭＯＳトランジスタＭＬ２のゲートと、第２の駆動ＮＭＯＳトランジスタＭＤ２のゲートとに接続される。第１の転送ＮＭＯＳトランジスタＭＴ１のソースは、非反転ビットラインＢＬに接続される。第１の転送ＮＭＯＳトランジスタＭＴ１のゲートは、ワードラインＷＬに接続される。
第２の転送ＮＭＯＳトランジスタＭＴ２のドレインは、第２の負荷ＰＭＯＳトランジスタＭＬ２のドレインと、第２の駆動ＮＭＯＳトランジスタＭＤ２のドレインと、第１の負荷ＰＭＯＳトランジスタＭＬ１のゲートと、第１の駆動ＮＭＯＳトランジスタＭＤ１のゲートとに接続される。第２の転送ＮＭＯＳトランジスタＭＴ２のソースは、反転ビットライン／ＢＬに接続される。第２の転送ＮＭＯＳトランジスタＭＴ２のゲートは、ワードラインＷＬに接続される。
第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板は、電源ＶＤＤに接続される。第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２の基板は、接地ＧＮＤに接続される。換言すれば、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板には、電源電圧ＶＤＤが供給される。第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２の基板には、接地電位ＧＮＤが供給される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図１４に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時のＳＲＡＭメモリセル９００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積とＳＲＡＭメモリセル９００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時のＳＲＡＭメモリセル９００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１４に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
６つのトランジスタで構成されるＳＲＡＭメモリセルでは、４つがＮＭＯＳトランジスタであるため、図１５に示すように、接地ＧＮＤ側のみのソースバイアス方式でもＳＲＡＭメモリセル全体のリーク電流を比較的大きく削減することができる。図１５は、図１４に示すＳＲＡＭメモリセルの各ノードの電位を表した図である。図１５は、電源電圧ＶＤＤ＝１．２Ｖ、低電位側ソースバイアス電圧ＶＳＮ＝０．４Ｖとした場合における待機状態におけるＳＲＡＭメモリセルの各ノードの電位を示す。ＳＲＡＭメモリセル９００が待機状態においては、ワードラインＷＬが０Ｖとなり、非反転ビットラインＢＬ、反転ビットライン／ＢＬは、電源電圧ＶＤＤ＝１．２Ｖに接続される。図１５の電位状態から、低電位側端子ＶＳＮにソースバイアスを印加した場合、ＳＲＡＭメモリセル９００の待機時のリーク電流は、駆動トランジスタのリーク電流は、基板バイアス効果によって低減され、負荷ＰＭＯＳトランジスタのリーク電流は、ソース−ドレイン間の電圧緩和によって低減される。さらに、転送トランジスタを流れるリーク電流は、ゲート−ソース間の逆バイアス効果により、大きく低減されるため、メモリセル全体のリーク電流は、単純な論理回路やラッチ回路において低電位側にソースバイアスを印加した場合よりも削減効果が大きい。
（回路動作）
ＳＲＡＭメモリセル９００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、ＳＲＡＭメモリセル９００は通常動作を行う。
ＳＲＡＭメモリセル９００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時のＳＲＡＭメモリセル９００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。ＳＲＡＭメモリセル９００の第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流も低減される。さらに、低電圧側端子ＶＳＮへのバイアスにより、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１，ＭＴ２のゲート−ソース間の逆バイアス効果により、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１，ＭＴ２を流れるリーク電流も低減される。
（効果）
以上説明したように、本発明の第１４の実施形態によれば、メモリセルに対して、低電位側にソースバイアスすることで、より高いリーク削減効果を得ることができる。即ち、低電位側端子ＶＳＮにソースバイアスを印加した場合、ＳＲＡＭメモリセルの待機時のリーク電流は、駆動トランジスタのリーク電流は、基板バイアス効果によって低減され、負荷ＰＭＯＳトランジスタのリーク電流は、ソース−ドレイン間の電圧緩和によって低減される。さらに、転送トランジスタを流れるリーク電流は、ゲート−ソース間の逆バイアス効果により、大きく低減されるため、メモリセル全体のリーク電流は、単純な論理回路やラッチ回路において低電位側にソースバイアスを印加した場合よりも削減効果が大きい。
（１５）第１５実施形態
本発明の第１５の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１６は、本発明の第１５の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１６に示すように、本発明の第１５の実施形態に係る半導体集積回路は、内部回路としてのＳＲＡＭメモリセル９００と、該ＳＲＡＭメモリセル９００と接地ＧＮＤとの間に電気的に結合され、前記ＳＲＡＭメモリセル９００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。前述の第１乃至第１３の実施形態では、内部回路としてラッチ回路を例にとり説明したが、本実施形態では、該ラッチ回路に代えて、ＳＲＡＭメモリセルを例にとり、前述したリーク電流低減回路の適用例につき、以下図１６を参照して説明する。
図１６に示すように、本発明の第１５の実施形態に係る半導体集積回路は、ＳＲＡＭメモリセル９００と、該ＳＲＡＭメモリセル９００と接地ＧＮＤとの間に電気的に結合され、前記ＳＲＡＭメモリセル９００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００と、該ＳＲＡＭメモリセル９００と電気的に結合され、該ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板電位を制御するための基板バイアス発生回路８００とを含む。基板バイアス発生回路８００の出力ＶＰＰは、該ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板と電気的に接続される。基板バイアス発生回路８００は、既知の回路構成で実現することが可能である。例えば、センサー回路と、リングオシレータと、チャージポンプ回路とからなる既知の回路で構成することが可能である。
該ＳＲＡＭメモリセル９００は、既知の回路構成を有する。具体的には、図１６に示すように、ＳＲＡＭメモリセル９００は、６つのＭＯＳトランジスタで構成し得る。具体的には、各ＳＲＡＭメモリセル９００は、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２と、第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２と、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２と、を含む。
第１の負荷ＰＭＯＳトランジスタＭＬ１と第１の駆動ＮＭＯＳトランジスタＭＤ１とが、電源ＶＤＤと低電位側端子ＶＳＮとの間に直列に接続される。第２の負荷ＰＭＯＳトランジスタＭＬ２と第２の駆動ＮＭＯＳトランジスタＭＤ２とが、電源ＶＤＤと低電位側端子ＶＳＮとの間に直列に接続される。
第１の負荷ＰＭＯＳトランジスタＭＬ１のソースは、電源ＶＤＤに接続される。第１の負荷ＰＭＯＳトランジスタＭＬ１のドレインは、第１の駆動ＮＭＯＳトランジスタＭＤ１のドレインに接続されると共に、第１の転送ＮＭＯＳトランジスタＭＴ１のドレインに接続され、更に、第２の負荷ＰＭＯＳトランジスタＭＬ２のゲートと第２の駆動ＮＭＯＳトランジスタＭＤ２のゲートとに接続される。第１の駆動ＮＭＯＳトランジスタＭＤ１のソースは、低電位側端子ＶＳＮに接続される。
第２の負荷ＰＭＯＳトランジスタＭＬ２のソースは、電源ＶＤＤに接続される。第２の負荷ＰＭＯＳトランジスタＭＬ２のドレインは、第２の駆動ＮＭＯＳトランジスタＭＤ２のドレインに接続されると共に、第２の転送ＮＭＯＳトランジスタＭＴ２のドレインに接続され、更に、第１の負荷ＰＭＯＳトランジスタＭＬ１のゲートと第１の駆動ＮＭＯＳトランジスタＭＤ１のゲートとに接続される。第２の駆動ＮＭＯＳトランジスタＭＤ２のソースは、低電位側端子ＶＳＮに接続される。
第１の転送ＮＭＯＳトランジスタＭＴ１のドレインは、第１の負荷ＰＭＯＳトランジスタＭＬ１のドレインと、第１の駆動ＮＭＯＳトランジスタＭＤ１のドレインと、第２の負荷ＰＭＯＳトランジスタＭＬ２のゲートと、第２の駆動ＮＭＯＳトランジスタＭＤ２のゲートとに接続される。第１の転送ＮＭＯＳトランジスタＭＴ１のソースは、非反転ビットラインＢＬに接続される。第１の転送ＮＭＯＳトランジスタＭＴ１のゲートは、ワードラインＷＬに接続される。
第２の転送ＮＭＯＳトランジスタＭＴ２のドレインは、第２の負荷ＰＭＯＳトランジスタＭＬ２のドレインと、第２の駆動ＮＭＯＳトランジスタＭＤ２のドレインと、第１の負荷ＰＭＯＳトランジスタＭＬ１のゲートと、第１の駆動ＮＭＯＳトランジスタＭＤ１のゲートとに接続される。第２の転送ＮＭＯＳトランジスタＭＴ２のソースは、反転ビットライン／ＢＬに接続される。第２の転送ＮＭＯＳトランジスタＭＴ２のゲートは、ワードラインＷＬに接続される。
第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板は、基板バイアス発生回路８００の出力ＶＰＰに接続される。第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２の基板は、接地ＧＮＤに接続される。換言すれば、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板には、電源電圧ＶＤＤが供給される。第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２の基板には、接地電位ＧＮＤが供給される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図１６に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時のＳＲＡＭメモリセル９００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積とＳＲＡＭメモリセル９００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時のＳＲＡＭメモリセル９００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１６に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
低電位側端子ＶＳＮにソースバイアスを印加した場合、ＳＲＡＭメモリセル９００の待機時のリーク電流は、駆動トランジスタのリーク電流は、基板バイアス効果によって低減され、負荷ＰＭＯＳトランジスタのリーク電流は、ソース−ドレイン間の電圧緩和によって低減される。さらに、転送トランジスタを流れるリーク電流は、ゲート−ソース間の逆バイアス効果により、大きく低減されるため、メモリセル全体のリーク電流は、単純な論理回路やラッチ回路において低電位側にソースバイアスを印加した場合よりも削減効果が大きい。
基板バイアス発生回路８００は、ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板と電気的に接続される出力ＶＰＰを有する。即ち、ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を、基板バイアス回路８００によって、動作時は低閾値、待機時は高閾値に閾値電圧を制御することで、待機時の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流を削減し、ＳＲＡＭメモリセル９００全体の待機時リーク電流を低減することが可能となる。基板バイアス回路８００は、従って、スタンバイ信号端子Ｓｔａｎｄｂｙに接続され、スタンバイ信号Ｓｔａｎｄｂｙに基づきＳＲＡＭメモリセル９００が動作状態にあるか、或いは待機状態にあるかを認識する。動作状態にある場合には、基板バイアス回路８００は、電源電圧ＶＤＤもしくは、電源電圧ＶＤＤよりも低い電圧を出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を低閾値に維持する。一方、待機状態にある場合には、基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を高閾値に維持する。
（回路動作）
ＳＲＡＭメモリセル９００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。更に、基板バイアス回路８００は、電源電圧ＶＤＤもしくは、電源電圧ＶＤＤよりも低い電圧を出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を低閾値に維持する。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、ＳＲＡＭメモリセル９００は通常動作を行う。
ＳＲＡＭメモリセル９００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時のＳＲＡＭメモリセル９００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。ＳＲＡＭメモリセル９００の第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流も低減される。基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を高閾値に維持して、待機時の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２がリーク電流さらに低減される。また、低電圧側端子ＶＳＮへのバイアスにより、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１，ＭＴ２のゲート−ソース間の逆バイアス効果により、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１，ＭＴ２を流れるリーク電流も低減され、ＳＲＡＭメモリセル９００全体の待機時リーク電流を低減する。
（効果）
以上説明したように、本発明の第１５の実施形態によれば、メモリセルに対して、低電位側にソースバイアスすることで、より高いリーク削減効果を得ることができる。即ち、低電位側端子ＶＳＮにソースバイアスを印加した場合、ＳＲＡＭメモリセルの待機時のリーク電流は、駆動トランジスタのリーク電流は、基板バイアス効果によって低減され、負荷ＰＭＯＳトランジスタのリーク電流は、ソース−ドレイン間の電圧緩和によって低減される。さらに、転送トランジスタを流れるリーク電流は、ゲート−ソース間の逆バイアス効果により、大きく低減されるため、メモリセル全体のリーク電流は、単純な論理回路やラッチ回路において低電位側にソースバイアスを印加した場合よりも削減効果が大きい。
更に、ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を、基板バイアス回路８００によって、動作時は低閾値、待機時は高閾値に閾値電圧を制御することで、待機時の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流を削減し、ＳＲＡＭメモリセル９００全体の待機時リーク電流を低減することが可能となる。即ち、負荷ＰＭＯＳトランジスタの待機時のリーク電流を減らすことができるので、ＳＲＡＭメモリセル９００全体の待機時リーク電流をさらに削減できる。また、ソースバイアスの印加は低電位側のみで済むので、低電源電圧の場合においても、メモリセルのデータ保持機能を確保しながら、リーク電流を低減できる。
（１６）第１６実施形態
本発明の第１６の実施形態は、内部回路でのリーク電流を低減し、消費電流を低減するのに有効な半導体集積回路を提供する。図１７は、本発明の第１６の実施形態に係る半導体集積回路の構成を示す等価回路図である。
（回路構成）
図１７に示すように、本発明の第１６の実施形態に係る半導体集積回路は、内部回路としてのＳＲＡＭメモリセル９００と、該ＳＲＡＭメモリセル９００と接地ＧＮＤとの間に電気的に結合され、前記ＳＲＡＭメモリセル９００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００とを含む。前述の第１乃至第１３の実施形態では、内部回路としてラッチ回路を例にとり説明したが、本実施形態では、該ラッチ回路に代えて、ＳＲＡＭメモリセルを例にとり、前述したリーク電流低減回路の適用例につき、以下図１７を参照して説明する。
図１７に示すように、本発明の第１６の実施形態に係る半導体集積回路は、ＳＲＡＭメモリセル９００と、該ＳＲＡＭメモリセル９００と接地ＧＮＤとの間に電気的に結合され、前記ＳＲＡＭメモリセル９００の待機時におけるリーク電流を低減するためのリーク電流低減回路５００と、該ＳＲＡＭメモリセル９００と電気的に結合され、該ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板電位を制御するための基板バイアス発生回路８００とを含む。基板バイアス発生回路８００の出力ＶＰＰは、該ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板と電気的に接続される。基板バイアス発生回路８００は、既知の回路構成で実現することが可能である。例えば、センサー回路と、リングオシレータと、チャージポンプ回路とからなる既知の回路で構成することが可能である。
該ＳＲＡＭメモリセル９００は、既知の回路構成を有する。具体的には、図１７に示すように、ＳＲＡＭメモリセル９００は、６つのＭＯＳトランジスタで構成し得る。具体的には、各ＳＲＡＭメモリセル９００は、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２と、第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２と、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２と、を含む。
第１の負荷ＰＭＯＳトランジスタＭＬ１と第１の駆動ＮＭＯＳトランジスタＭＤ１とが、電源ＶＤＤと低電位側端子ＶＳＮとの間に直列に接続される。第２の負荷ＰＭＯＳトランジスタＭＬ２と第２の駆動ＮＭＯＳトランジスタＭＤ２とが、電源ＶＤＤと低電位側端子ＶＳＮとの間に直列に接続される。
第１の負荷ＰＭＯＳトランジスタＭＬ１のソースは、電源ＶＤＤに接続される。第１の負荷ＰＭＯＳトランジスタＭＬ１のドレインは、第１の駆動ＮＭＯＳトランジスタＭＤ１のドレインに接続されると共に、第１の転送ＮＭＯＳトランジスタＭＴ１のドレインに接続され、更に、第２の負荷ＰＭＯＳトランジスタＭＬ２のゲートと第２の駆動ＮＭＯＳトランジスタＭＤ２のゲートとに接続される。第１の駆動ＮＭＯＳトランジスタＭＤ１のソースは、低電位側端子ＶＳＮに接続される。
第２の負荷ＰＭＯＳトランジスタＭＬ２のソースは、電源ＶＤＤに接続される。第２の負荷ＰＭＯＳトランジスタＭＬ２のドレインは、第２の駆動ＮＭＯＳトランジスタＭＤ２のドレインに接続されると共に、第２の転送ＮＭＯＳトランジスタＭＴ２のドレインに接続され、更に、第１の負荷ＰＭＯＳトランジスタＭＬ１のゲートと第１の駆動ＮＭＯＳトランジスタＭＤ１のゲートとに接続される。第２の駆動ＮＭＯＳトランジスタＭＤ２のソースは、低電位側端子ＶＳＮに接続される。
第１の転送ＮＭＯＳトランジスタＭＴ１のドレインは、第１の負荷ＰＭＯＳトランジスタＭＬ１のドレインと、第１の駆動ＮＭＯＳトランジスタＭＤ１のドレインと、第２の負荷ＰＭＯＳトランジスタＭＬ２のゲートと、第２の駆動ＮＭＯＳトランジスタＭＤ２のゲートとに接続される。第１の転送ＮＭＯＳトランジスタＭＴ１のソースは、非反転ビットラインＢＬに接続される。第１の転送ＮＭＯＳトランジスタＭＴ１のゲートは、ワードラインＷＬに接続される。
第２の転送ＮＭＯＳトランジスタＭＴ２のドレインは、第２の負荷ＰＭＯＳトランジスタＭＬ２のドレインと、第２の駆動ＮＭＯＳトランジスタＭＤ２のドレインと、第１の負荷ＰＭＯＳトランジスタＭＬ１のゲートと、第１の駆動ＮＭＯＳトランジスタＭＤ１のゲートとに接続される。第２の転送ＮＭＯＳトランジスタＭＴ２のソースは、反転ビットライン／ＢＬに接続される。第２の転送ＮＭＯＳトランジスタＭＴ２のゲートは、ワードラインＷＬに接続される。
第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板は、基板バイアス発生回路８００の出力ＶＰＰに接続される。第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２の基板は、接地ＧＮＤに接続される。換言すれば、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板には、電源電圧ＶＤＤが供給される。第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板及び第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２の基板には、接地電位ＧＮＤが供給される。
リーク電流低減回路５００は、スタンバイ信号端子Ｓｔａｎｄｂｙに接続されると共に、低電位側端子ＶＳＮに接続される。該リーク電流低減回路５００は、第１のＮＭＯＳスイッチングトランジスタＭＳ１と、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、低電位側端子ＶＳＮを接地ＧＮＤへ接続又は接地ＧＮＤから切断するスイッチング素子である。第３のＮＭＯＳトランジスタＭＮ１及び第３のＰＭＯＳトランジスタＭＰ１並びに常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、スタンバイ信号端子Ｓｔａｎｄｂｙを基に、第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路を構成する。
具体的には、図１７に示すように、第１のＮＭＯＳスイッチングトランジスタＭＳ１のソースは、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のドレインは、低電位側端子ＶＳＮに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１の基板は、接地ＧＮＤに接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートは、該第１のＮＭＯＳスイッチングトランジスタＭＳ１のスイッチング動作を制御する制御回路に接続される。該制御回路は、第３のＮＭＯＳトランジスタＭＮ１と、第３のＰＭＯＳトランジスタＭＰ１と、常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路とから構成される。常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路は、低電位側端子ＶＳＮと接地ＧＮＤとの間に接続され、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧が、第５のＮＭＯＳトランジスタＭＲ１と第６のＮＭＯＳトランジスタＭＲ２との間のノードＶＳＭに現れる。ここで、第５のＮＭＯＳトランジスタＭＲ１を常時オン状態に保持するために、第５のＮＭＯＳトランジスタＭＲ１のゲートを電源ＶＤＤに接続してもよい。同様に、第６のＮＭＯＳトランジスタＭＲ２を常時オン状態に保持するために、第６のＮＭＯＳトランジスタＭＲ２のゲートを電源ＶＤＤに接続してもよい。
第３のＮＭＯＳトランジスタＭＮ１のソースは、分圧回路のノードＶＳＭに接続される。換言すると、第３のＮＭＯＳトランジスタＭＮ１のソースは、第５のＮＭＯＳトランジスタＭＲ１を介して低電位側端子ＶＳＮに接続されると共に、第６のＮＭＯＳトランジスタＭＲ２を介して接地ＧＮＤに接続される。第３のＮＭＯＳトランジスタＭＮ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＮＭＯＳトランジスタＭＮ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＮＭＯＳトランジスタＭＮ１の基板は、接地ＧＮＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。第３のＰＭＯＳトランジスタＭＰ１のドレインは、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートに接続される。第３のＰＭＯＳトランジスタＭＰ１のゲートは、スタンバイ信号端子Ｓｔａｎｄｂｙに接続される。第３のＰＭＯＳトランジスタＭＰ１の基板は、電源ＶＤＤに接続される。
第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズ即ちゲート幅は、動作時のＳＲＡＭメモリセル９００の特性になるべく影響を与えずに、できるだけ低インピーダンスで接地ＧＮＤと接続されるように、十分大きなサイズ即ちゲート幅であることが必要であり、また、レイアウト面積とＳＲＡＭメモリセル９００のリーク電流を低減する効果との兼ね合いにより、適度なサイズ即ちゲート幅を用いる。しかしながら、第１のＮＭＯＳスイッチングトランジスタＭＳ１のサイズは、動作時に内部回路の特性によって制限される場合がある。即ち、該サイズと待機時のＳＲＡＭメモリセル９００のリーク電流によって、低電位側端子ＶＳＮの電位が決まるため、任意の値に設定することが難しい場合がある。そこで図１７に示すように、低電位側端子ＶＳＮと接地ＧＮＤとの間に挿入された常時オン状態の第５のＮＭＯＳトランジスタＭＲ１と常時オン状態の第６のＮＭＯＳトランジスタＭＲ２との直列接続で構成される分圧回路を設けることで、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗との比で決まる分圧比で与えられるノードＶＳＭに現れる電位で、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位を制御する。
低電位側端子ＶＳＮにソースバイアスを印加した場合、ＳＲＡＭメモリセル９００の待機時のリーク電流は、駆動トランジスタのリーク電流は、基板バイアス効果によって低減され、負荷ＰＭＯＳトランジスタのリーク電流は、ソース−ドレイン間の電圧緩和によって低減される。さらに、転送トランジスタを流れるリーク電流は、ゲート−ソース間の逆バイアス効果により、大きく低減されるため、メモリセル全体のリーク電流は、単純な論理回路やラッチ回路において低電位側にソースバイアスを印加した場合よりも削減効果が大きい。
基板バイアス発生回路８００は、ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板と電気的に接続される出力ＶＰＰを有する。即ち、ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を、基板バイアス回路８００によって、動作時及び待機時共に高閾値に閾値電圧を制御することで、待機時の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流を削減し、ＳＲＡＭメモリセル９００全体の待機時リーク電流を低減することが可能となる。基板バイアス回路８００は、ＳＲＡＭメモリセル９００が動作状態にあるか或いは待機状態にあるかに関係なく、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を高閾値に維持する。
即ち、動作時、待機時にかかわらず、基板バイアス回路８００を動作状態にして、常に、ＳＲＡＭメモリセル９００の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の基板に電圧ＶＰＰを印加する構成を取る。そのため、ＳＲＡＭメモリセル９００の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧が動作時にも高い状態となるが、該第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値が高くても、ゲート幅を大きくすること等により、動作時の特性上影響ない場合においては、有効となる。また、基板バイアス回路８００を用いずに、予め、閾値電圧の高い第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２を配置する構成を取ることも可能である。
（回路動作）
ＳＲＡＭメモリセル９００が動作時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから低レベル信号Ｌｏｗが出力され、第３のＮＭＯＳトランジスタＭＮ１がオフ、第３のＰＭＯＳトランジスタＭＰ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲート電位が電源ＶＤＤと同一レベルとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１がオンする。これにより、低電位側端子ＶＳＮは、接地ＧＮＤに低インピーダンスで接続されるので、ＳＲＡＭメモリセル９００は通常動作を行う。更に、基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を高閾値に維持する。
ＳＲＡＭメモリセル９００が待機時の場合には、スタンバイ信号端子Ｓｔａｎｄｂｙから高レベル信号Ｈｉｇｈが出力され、第３のＰＭＯＳトランジスタＭＰ１がオフ、第３のＮＭＯＳトランジスタＭＮ１がオンとなり、第１のＮＭＯＳスイッチングトランジスタＭＳ１のゲートが、第５のＮＭＯＳトランジスタＭＲ１の第１のオン抵抗と第６のＮＭＯＳトランジスタＭＲ２の第２のオン抵抗Ｒ２との比で決まる分圧比で与えられるノードＶＳＭに現れる電位に接続される。第１のＮＭＯＳスイッチングトランジスタＭＳ１は、待機時のＳＲＡＭメモリセル９００のリーク電流をバイアス電流として、ＭＯＳダイオードのように動作し、低電位側端子ＶＳＮの電位を接地ＧＮＤより高い一定電位に保持する。ＳＲＡＭメモリセル９００の第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２の基板電位は接地ＧＮＤに接続されているので、ソース−基板間の逆バイアス効果により、第１及び第２の駆動ＮＭＯＳトランジスタＭＤ１、ＭＤ２のリーク電流が低減される。また、低電位側端子ＶＳＮへのバイアスにより、電源ＶＤＤ−接地ＧＮＤ間の電圧差が緩和されるため、電圧緩和によって第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流も低減される。基板バイアス回路８００は、電源電圧ＶＤＤより高い基板バイアス電圧ＶＰＰを出力し、第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を高閾値に維持して、待機時の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流が削減さらに低減される。また、低電圧側端子ＶＳＮへのバイアスにより、第１及び第２のＮＭＯＳ転送トランジスタＭＴ１、ＭＴ２のゲート−ソース間の逆バイアス効果により、第１及び第２の転送ＮＭＯＳトランジスタＭＴ１、ＭＴ２を流れるリーク電流も低減され、ＳＲＡＭメモリセル９００全体の待機時リーク電流を低減する。
（効果）
以上説明したように、本発明の第１６の実施形態によれば、メモリセルに対して、低電位側にソースバイアスすることで、より高いリーク削減効果を得ることができる。即ち、低電位側端子ＶＳＮにソースバイアスを印加した場合、ＳＲＡＭメモリセルの待機時のリーク電流は、駆動トランジスタのリーク電流は、基板バイアス効果によって低減され、負荷ＰＭＯＳトランジスタのリーク電流は、ソース−ドレイン間の電圧緩和によって低減される。さらに、転送トランジスタを流れるリーク電流は、ゲート−ソース間の逆バイアス効果により、大きく低減されるため、メモリセル全体のリーク電流は、単純な論理回路やラッチ回路において低電位側にソースバイアスを印加した場合よりも削減効果が大きい。
更に、ＳＲＡＭメモリセル９００に含まれる第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２の閾値電圧を、基板バイアス回路８００によって、動作時及び待機時共に高閾値に閾値電圧を制御することで、待機時の第１及び第２の負荷ＰＭＯＳトランジスタＭＬ１、ＭＬ２のリーク電流を削減し、ＳＲＡＭメモリセル９００全体の待機時リーク電流を低減することが可能となる。即ち、負荷ＰＭＯＳトランジスタの待機時のリーク電流を減らすことができるので、ＳＲＡＭメモリセル９００全体の待機時リーク電流をさらに削減できる。また、ソースバイアスの印加は低電位側のみで済むので、低電源電圧の場合においても、メモリセルのデータ保持機能を確保しながら、リーク電流を低減できる。
本発明の第１の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第２の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第３の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第４の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第５の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第６の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第７の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第８の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第９の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第１０の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第１１の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第１２の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第１３の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第１４の実施形態に係る半導体集積回路の構成を示す等価回路図である。 図１４に示すＳＲＡＭメモリセルの各ノードの電位を表した図である。 本発明の第１５の実施形態に係る半導体集積回路の構成を示す等価回路図である。 本発明の第１６の実施形態に係る半導体集積回路の構成を示す等価回路図である。
符号の説明
１００ ラッチ回路１００
２００ リーク電流低減回路２００
３００ リーク電流低減回路３００
４００ リーク電流低減回路４００
５００ リーク電流低減回路５００
６００ リーク電流低減回路６００
７００ リーク電流低減回路７００
８００ 基板バイアス発生回路８００
９００ ＳＲＡＭメモリセル９００
ｍｐ１０１ 第１のＰＭＯＳトランジスタｍｐ１０１
ｍｐ１０２ 第２のＰＭＯＳトランジスタｍｐ１０２
ｍｎ１０１ 第１のＮＭＯＳトランジスタｍｎ１０１
ｍｎ１０２ 第２のＮＭＯＳトランジスタｍｎ１０２
ＭＳ１ 第１のＮＭＯＳスイッチングトランジスタＭＳ１
ＭＮ１ 第３のＮＭＯＳトランジスタＭＮ１
ＭＰ１ 第３のＰＭＯＳトランジスタＭＰ１
ＭＳ２ 第２のＰＭＯＳスイッチングトランジスタＭＳ２
ＭＮ２ 第４のＮＭＯＳトランジスタＭＮ２
ＭＰ２ 第４のＰＭＯＳトランジスタＭＰ２
ＭＲ１ 第５のＮＭＯＳトランジスタＭＲ１
ＭＲ２ 第６のＮＭＯＳトランジスタＭＲ２
ＭＲ３ 第５のＰＭＯＳトランジスタＭＲ３
ＭＲ４ 第６のＰＭＯＳトランジスタＭＲ４
ＭＬ１ 第１の負荷ＰＭＯＳトランジスタＭＬ１
ＭＬ２ 第２の負荷ＰＭＯＳトランジスタＭＬ２
ＭＤ１ 第１の駆動ＮＭＯＳトランジスタＭＤ１
ＭＤ２ 第２の駆動ＮＭＯＳトランジスタＭＤ２
ＭＴ１ 第１の転送ＮＭＯＳトランジスタＭＴ１
ＭＴ２ 第２の転送ＮＭＯＳトランジスタＭＴ２
Ｒ１ 第１の抵抗Ｒ１
Ｒ２ 第２の抵抗Ｒ２
Ｒ３ 第３の抵抗Ｒ３
Ｒ４ 第４の抵抗Ｒ４
ＩＮＶ１ インバータＩＮＶ１
ＶＤＤ 電源ＶＤＤ
ＶＳＳ 接地ＧＮＤ
ＶＳＮ 低電位側端子ＶＳＮ
ＶＳＰ 高電位側端子ＶＳＰ
ＶＳＭ ノードＶＳＭ
Ｓｔａｎｄｂｙ スタンバイ信号端子Ｓｔａｎｄｂｙ
Ｌｏｗ 低レベル信号Ｌｏｗ
Ｈｉｇｈ 高レベル信号Ｈｉｇｈ
ＷＬ ワードラインＷＬ
ＢＬ 非反転ビットラインＢＬ
／ＢＬ 反転ビットライン／ＢＬ

Claims (24)

  1. 第１の電界効果型トランジスタを含む第１の回路と、
    前記第１の電界効果型トランジスタのソースと電気的に結合され、前記第１の回路の動作状態及び待機状態を示す第１の制御信号に基づき、前記第１の回路の動作状態においては前記第１の電界効果型トランジスタのソースと基板との間を逆バイアスしない第１のソースバイアス電圧を前記第１の電界効果型トランジスタに印加し、前記第１の回路の待機状態においては前記第１のソースバイアス電圧と異なり且つ前記第１の電界効果型トランジスタのソースと基板との間を逆バイアスする第２のソースバイアス電圧を前記第１の電界効果型トランジスタに印加する第２の回路と、
    を少なくとも含む半導体集積回路装置。
  2. 前記第２の回路は、前記第１の電界効果型トランジスタのソースと第１の定電位を供給する第１の定電位供給線との間に電気的に結合され、前記第１の制御信号に基づき、前記第１の回路の動作状態においては前記第１の電界効果型トランジスタのソースを前記第１の定電位供給線と接続して前記第１の定電位を前記第１のソースバイアス電圧として前記第１の電界効果型トランジスタのソースに印加し、前記第１の回路の待機状態においては前記第１の電界効果型トランジスタを前記第１の定電位供給線から切断して前記第２のソースバイアス電圧を前記第１の電界効果型トランジスタのソースに印加する請求項１に記載の半導体集積回路装置。
  3. 前記第２の回路は、
    前記第１の電界効果型トランジスタのソースと前記第１の定電位供給線との間に電気的に結合される第１のスイッチングトランジスタと、
    前記第１のスイッチングトランジスタのゲートに電気的に結合されると共に、前記第１の制御信号に基づき、前記第１の回路の動作状態においては前記第１のスイッチングトランジスタを導通状態にすることで、前記第１の定電位を前記第１のソースバイアス電圧として前記第１の電界効果型トランジスタのソースに印加し、一方、前記第１の回路の待機状態においては前記第１の電界効果型トランジスタのソースを前記第１のスイッチングトランジスタのゲートに接続することで、前記第１のスイッチングトランジスタのゲートの電位を前記第２のソースバイアス電圧として前記第１の電界効果型トランジスタのソースに印加する第１の制御回路と、
    を少なくとも含む請求項２に記載の半導体集積回路装置。
  4. 前記第２の回路は、
    前記第１の電界効果型トランジスタのソースと前記第１の定電位供給線との間に電気的に結合されると共に、前記第１の制御回路を介して前記第１のスイッチングトランジスタのゲートに電気的に結合され、前記第１の回路の待機状態においては前記第１のスイッチングトランジスタのゲートの電位を、前記第１の電界効果型トランジスタのソースの電位と前記第１の定電位との間の分圧電位に維持する第１の分圧回路を、
    更に含む請求項３に記載の半導体集積回路装置。
  5. 前記第１の分圧回路は、複数の抵抗素子の直列接続で構成される請求項４に記載の半導体集積回路装置。
  6. 前記第１の分圧回路は、複数のＭＯＳトランジスタのオン抵抗の直列接続で構成される請求項４に記載の半導体集積回路装置。
  7. 前記第１の回路は、前記第１の定電位供給線と、前記第１の定電位より低い第２の定電位を供給する第２の定電位供給線とに接続され、
    前記第２のソースバイアス電圧は、前記第１のソースバイアス電圧より低い請求項２乃至４のいずれかに記載の半導体集積回路装置。
  8. 前記第１の定電位供給線は、電源電位供給線からなり、前記第２の定電位供給線は、接地電位供給線からなり、
    前記第１のソースバイアス電圧は、電源電位を有し、前記第２のソースバイアス電圧は、電源電位より低い電位を有する請求項７に記載の半導体集積回路装置。
  9. 前記第１の回路は、前記第１の定電位供給線と、前記第１の定電位より高い第２の定電位を供給する第２の定電位供給線とに接続され、
    前記第２のソースバイアス電圧は、前記第１のソースバイアス電圧より高い請求項２乃至６のいずれかに記載の半導体集積回路装置。
  10. 前記第１の定電位供給線は、接地電位供給線からなり、前記第２の定電位供給線は、電源電位供給線からなり、
    前記第１のソースバイアス電圧は、接地電位を有し、前記第２のソースバイアス電圧は、電源電位より高い電位を有する請求項９に記載の半導体集積回路装置。
  11. 前記第１の回路は、
    前記第１の電界効果型トランジスタと直列に接続された第２の電界効果型トランジスタを、
    更に含む請求項２乃至１０のいずれかに記載の半導体集積回路装置。
  12. 前記第２の電界効果型トランジスタの基板と電気的に結合されると共に、前記第１の制御信号に基づき、前記第１の回路の待機状態においてのみ前記前記第２の電界効果型トランジスタの基板に第１の基板バイアス電圧を印加する第１の基板バイアス発生回路を、
    更に含む請求項１１に記載の半導体集積回路装置。
  13. 前記第２の電界効果型トランジスタの基板と電気的に結合されると共に、前記第１の制御信号に依存せず、前記第１の回路の動作状態及び待機状態の双方において前記前記第２の電界効果型トランジスタの基板に第１の基板バイアス電圧を印加する第１の基板バイアス発生回路を、
    更に含む請求項１１に記載の半導体集積回路装置。
  14. 前記第２の電界効果型トランジスタのソースと電気的に結合され、前記第１の回路の動作状態及び待機状態を示す第２の制御信号に基づき、前記第１の回路の動作状態においては前記第２の電界効果型トランジスタのソースと基板との間を逆バイアスしない第３のソースバイアス電圧を前記第２の電界効果型トランジスタに印加し、前記第１の回路の待機状態においては前記第３のソースバイアス電圧と異なり且つ前記第２の電界効果型トランジスタのソースと基板との間を逆バイアスする第４のソースバイアス電圧を前記第２の電界効果型トランジスタに印加する第３の回路を、
    更に含む請求項１１に記載の半導体集積回路装置。
  15. 前記第３の回路は、前記第２の電界効果型トランジスタのソースと第２の定電位を供給する第２の定電位供給線との間に電気的に結合され、前記第１の回路の動作状態及び待機状態を示す第２の制御信号に基づき、前記第１の回路の動作状態においては前記第２の電界効果型トランジスタのソースを前記第２の定電位供給線と接続して前記第２の定電位を前記第３のソースバイアス電圧として前記第２の電界効果型トランジスタのソースに印加し、前記第１の回路の待機状態においては前記第２の電界効果型トランジスタを前記第２の定電位供給線から切断して前記第４のソースバイアス電圧を前記第２の電界効果型トランジスタのソースに印加する請求項１４に記載の半導体集積回路装置。
  16. 前記第３の回路は、
    前記第２の電界効果型トランジスタのソースと前記第２の定電位供給線との間に電気的に結合される第２のスイッチングトランジスタと、
    前記第２のスイッチングトランジスタのゲートに電気的に結合されると共に、前記第２の制御信号に基づき、前記第１の回路の動作状態においては前記第２のスイッチングトランジスタを導通状態にすることで、前記第２の定電位を前記第３のソースバイアス電圧として前記第２の電界効果型トランジスタのソースに印加し、一方、前記第１の回路の待機状態においては前記第１の電界効果型トランジスタのソースを前記第１のスイッチングトランジスタのゲートに接続することで、前記第１のスイッチングトランジスタのゲートの電位を前記第４のソースバイアス電圧として前記第２の電界効果型トランジスタのソースに印加する第２の制御回路と、
    を少なくとも含む請求項１５に記載の半導体集積回路装置。
  17. 前記第３の回路は、
    前記第２の電界効果型トランジスタのソースと前記第２の定電位供給線との間に電気的に結合されると共に、前記第２の制御回路を介して前記第２のスイッチングトランジスタのゲートに電気的に結合され、前記第１の回路の待機状態においては前記第２のスイッチングトランジスタのゲートの電位を、前記第２の電界効果型トランジスタのソースの電位と前記第２の定電位との間の分圧電位に維持する第２の分圧回路を、
    更に含む請求項１６に記載の半導体集積回路装置。
  18. 前記第２の分圧回路は、複数の抵抗素子の直列接続で構成される請求項１７に記載の半導体集積回路装置。
  19. 前記第２の分圧回路は、複数のＭＯＳトランジスタのオン抵抗の直列接続で構成される請求項１７に記載の半導体集積回路装置。
  20. 前記第２の定電位は、前記第１の定電位より高く、
    前記第４のソースバイアス電圧は、前記第３のソースバイアス電圧より低い請求項１５乃至１９のいずれかに記載の半導体集積回路装置。
  21. 前記第１の定電位供給線は、接地電位供給線からなり、前記第２の定電位供給線は、電源電位供給線からなり、
    前記第３のソースバイアス電圧は、電源電位を有し、前記第４のソースバイアス電圧は、電源電位より低い電位を有する請求項２０に記載の半導体集積回路装置。
  22. 前記第２の定電位は、前記第１の定電位より低く、
    前記第４のソースバイアス電圧は、前記第３のソースバイアス電圧より高い請求項１５乃至１９のいずれかに記載の半導体集積回路装置。
  23. 前記第１の定電位供給線は、電源電位供給線からなり、前記第２の定電位供給線は、接地電位供給線からなり、
    前記第３のソースバイアス電圧は、接地電位を有し、前記第４のソースバイアス電圧は、接地電位より高い電位を有する請求項２２に記載の半導体集積回路装置。
  24. 第１の電界効果型トランジスタを含む第１の回路が動作状態にあるとき、前記第１の電界効果型トランジスタのソースと基板との間を逆バイアスしない第１のソースバイアス電圧を前記第１の電界効果型トランジスタに印加する工程と、
    前記第１の回路が待機状態にあるとき、前記第１のソースバイアス電圧と異なり且つ前記第１の電界効果型トランジスタのソースと基板との間を逆バイアスする第２のソースバイアス電圧を前記第１の電界効果型トランジスタに印加する工程と、
    を少なくとも含むリーク電流低減方法。
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