JP5452263B2 - データ処理方法および固体撮像装置 - Google Patents

データ処理方法および固体撮像装置 Download PDF

Info

Publication number
JP5452263B2
JP5452263B2 JP2010023487A JP2010023487A JP5452263B2 JP 5452263 B2 JP5452263 B2 JP 5452263B2 JP 2010023487 A JP2010023487 A JP 2010023487A JP 2010023487 A JP2010023487 A JP 2010023487A JP 5452263 B2 JP5452263 B2 JP 5452263B2
Authority
JP
Japan
Prior art keywords
signal
unit
count
data
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010023487A
Other languages
English (en)
Other versions
JP2011166235A (ja
Inventor
義雄 萩原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to JP2010023487A priority Critical patent/JP5452263B2/ja
Priority to CN201110033978.4A priority patent/CN102148942B/zh
Priority to US13/018,949 priority patent/US8525092B2/en
Publication of JP2011166235A publication Critical patent/JP2011166235A/ja
Application granted granted Critical
Publication of JP5452263B2 publication Critical patent/JP5452263B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Pulse Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Description

本発明は、遅延回路の出力であるデータ信号を2進化するデータ処理方法および固体撮像装置に関する。
図１４は、TDC（=Time to Digital Converter）型AD変換回路と呼ばれる、時間を計測するための従来のAD変換回路の一部を抜粋したものである。図１４に示す回路は、複数の反転素子（NAND0，INV1〜INV8）をリング状に接続してなる円環遅延回路201、円環遅延回路201の出力を保持するラッチ回路202、ラッチ回路202に保持された値を2進化する2進化回路（フル・エンコーダ回路）203、円環遅延回路201の出力の1つをカウントクロックとしてカウントを行うカウンタ回路204、2進化回路203およびカウンタ回路204の出力を保持するメモリー回路205で構成される。
次に、従来例のAD変換動作を説明する。図１５は、図１４に示す回路の動作タイミングを示している。スタートパルスStartPの論理状態がL状態からH状態になることで、円環遅延回路201を構成する反転素子の論理状態が順に変化する。これによりパルスが円環遅延回路201を周回する。所定時間経過後に、ラッチ回路202は円環遅延回路201の出力を保持（ラッチ）する。図１５に示すように、円環遅延回路201の出力は18個の状態（状態0〜状態17）のいずれかに対応する。ラッチ回路202に保持（ラッチ）された円環遅延回路201の出力は2進化回路203によりフル・エンコード（一括エンコード）され、2進化データ（下位計数値）が生成される。カウンタ回路204は、反転素子INV8の出力をカウントクロックとしてカウントを行い、カウント値（上位計数値）を生成する。下位計数値および上位計数値はメモリー回路205に保持され、デジタルデータとして後段の回路に出力される。
従来例に係るデータ処理方法としては、データ信号をフル・エンコード（一括エンコード）するフル・エンコーダ回路（以後、エンコーダ回路と記載）を用いる方法が一般的である。これは、遅延回路を構成する各反転素子の出力をエンコーダ回路に並列に入力し、その論理状態に応じた2進化データを生成するものである。
上記のようなAD変換回路の適用先の例として、固体撮像装置が挙げられる。特許文献１には、画素列ごとにAD変換回路を配置し、画素の出力をAD変換する例が記載されている。
特開２００５−３４７９３１号公報
しかしながら、前述したフル・エンコード方式によるデータ処理方法では、エンコーダ回路における入力端子数がデータ信号の数だけ必要となる。具体的には、2ビットの2進化データを得る場合には4個の入力端子が必要となり、4ビットの2進化データを得る場合には16個の入力端子が必要となる。このため、入力端子数に応じた信号線を用意し、ラッチ回路とエンコーダ回路とを接続する必要がある。4ビットの2進化データを出力するエンコーダ回路を、例えば固体撮像装置の特にカラム部と呼ばれるピッチの狭い領域に実装する場合、画素ピッチ（数um以下）と略等しいピッチでエンコーダ回路を内蔵する必要がある。これは現実的ではない。
本発明は、上述した課題に鑑みてなされたものであって、AD変換回路の回路規模を縮小することが可能なデータ処理方法および固体撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、複数個の反転素子を接続してなる遅延回路の出力に基づく第１のデータ信号と第２のデータ信号との差分処理を行うデータ処理方法であって、前記遅延回路の出力であるクロック信号の１つをダウンカウントモードおよびアップカウントモードの何れか一方のモードで上位計数部が計数し、前記遅延回路の出力である所定の数のクロック信号を前記一方のモードで下位計数部が計数し、計数値が所定値になるごとに前記上位計数部にクロック信号を出力し、前記下位計数部からのクロック信号を前記一方のモードで前記上位計数部が計数し、前記一方のモードで計数した値を初期値として、前記遅延回路の出力であるクロック信号の１つをダウンカウントモードおよびアップカウントモードの何れか他方のモードで前記上位計数部が計数し、前記一方のモードで計数した値を初期値として、前記遅延回路の出力である所定の数のクロック信号を前記他方のモードで前記下位計数部が計数し、計数値が所定値になるごとに前記上位計数部にクロック信号を出力し、前記下位計数部からのクロック信号を前記他方のモードで前記上位計数部が計数し、前記上位計数部および前記下位計数部が前記他方のモードで計数した計数値を前記第１のデータ信号と前記第２のデータ信号との差分データとして出力する、ことを特徴とするデータ処理方法である。
また、本発明は、複数個の反転素子を円環状に接続してなる円環遅延回路の出力である所定の数のクロック信号をデータ信号としてラッチ回路がラッチし、前記ラッチされたデータ信号の１つを主ラッチ信号とし、前記主ラッチ信号あるいは前記主ラッチ信号を反転した反転信号とそれ以外の前記データ信号との排他的論理和演算または非排他的論理和演算を演算回路が順に行い、前記主ラッチ信号に応じて、前記排他的論理和演算または前記非排他的論理和演算の結果をカウンタ回路が計数した値を計数値として出力する、もしくは前記排他的論理和演算または前記非排他的論理和演算の結果を前記カウンタ回路が計数した値と前記所定の数を前記カウンタ回路が計数した値との合計を計数値として出力する、ことを特徴とするデータ処理方法である。
また、本発明は、複数個の反転素子を円環状に接続してなる円環遅延回路の出力である所定の数のクロック信号をデータ信号としてラッチ回路がラッチし、前記ラッチされたデータ信号の１つを主ラッチ信号とし、前記ラッチされたデータ信号のうち、前記反転素子の接続順に応じた奇数番目および偶数番目の何れか一方の前記データ信号、あるいは前記奇数番目および前記偶数番目の何れか他方の前記データ信号を反転した反転信号と前記主ラッチ信号あるいは前記主ラッチ信号を反転した反転信号との排他的論理和演算または非排他的論理和演算を演算回路が順に行い、前記主ラッチ信号に応じて、前記排他的論理和演算または前記非排他的論理和演算の結果をカウンタ回路が計数した値を計数値として出力する、もしくは前記排他的論理和演算または前記非排他的論理和演算の結果を前記カウンタ回路が計数した値と前記所定の数を前記カウンタ回路が計数した値との合計を計数値として出力する、ことを特徴とするデータ処理方法である。
また、本発明のデータ処理方法は、前記円環遅延回路の出力に基づく第１のデータ信号と第２のデータ信号との差分処理を行うデータ処理方法であって、前記第１のデータ信号の計数処理において、ダウンカウントモードおよびアップカウントモードの何れか一方のモードで前記カウンタ回路が計数し、前記第２のデータ信号の計数処理において、前記一方のモードで計数した値を初期値として、ダウンカウントモードおよびアップカウントモードの何れか他方のモードで前記カウンタ回路が計数し、計数値を前記第１のデータ信号と前記第２のデータ信号との差分データとして出力する、ことを特徴とする。
また、本発明のデータ処理方法は、前記ダウンカウントモードと前記アップカウントモードで計数を行う際に、モードの切換えが可能なアップダウンカウンタを前記ダウンカウントモードと前記アップカウントモードで共通に用いつつ、その処理モードを切り換えて計数を行う、ことを特徴とする。
また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となる、前記画素の出力である画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、複数の反転素子を有し、前記比較処理の開始に係るタイミングで遷移動作を開始する遅延回路と、前記遅延回路からのクロック信号を計数する上位計数部と、前記比較処理の終了に係るタイミングで、前記遅延回路の出力である所定の数のクロック信号をラッチする下位ラッチ部と、前記下位ラッチ部にラッチされた前記所定の数のクロック信号を計数する下位計数部と、を有し、上記のデータ処理方法を前記上位計数部および前記下位計数部に適用してデータ処理を行うことを特徴とする固体撮像装置である。
また、本発明の固体撮像装置において、前記画素信号は、基準レベルと信号レベルとを含んでおり、前記基準レベルおよび前記信号レベルの何れか一方が前記第１のデータ信号、前記基準レベルおよび前記信号レベルの何れか他方が前記第２のデータ信号であることを特徴とする。
また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となる、前記画素の出力である画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、複数の反転素子を有し、前記比較処理の開始に係るタイミングで遷移動作を開始する遅延回路と、前記遅延回路からのクロック信号を計数する上位計数部と、前記比較処理の終了に係るタイミングで、前記遅延回路の出力である所定の数のクロック信号をラッチする下位ラッチ部と、前記下位ラッチ部にラッチされた前記所定の数のクロック信号を計数する下位計数部と、を有し、上記のデータ処理方法を前記下位計数部に適用してデータ処理を行うことを特徴とする固体撮像装置である。
また、本発明の固体撮像装置において、前記画素信号は、基準レベルと信号レベルとを含んでおり、前記基準レベルおよび前記信号レベルのデータ処理を行うことを特徴とする。
また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となる、前記画素の出力である画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、複数の反転素子を有し、前記比較処理の開始に係るタイミングで遷移動作を開始する遅延回路と、前記遅延回路からのクロック信号を計数する上位計数部と、前記比較処理の終了に係るタイミングで、前記遅延回路の出力である所定の数のクロック信号をラッチする下位ラッチ部と、前記下位ラッチ部にラッチされた前記所定の数のクロック信号を計数する下位計数部と、を有し、前記画素信号は、基準レベルと信号レベルとを含んでおり、前記基準レベルおよび前記信号レベルの何れか一方を前記第１のデータ信号、前記基準レベルおよび前記信号レベルの何れか他方を前記第２のデータ信号として、請求項４に係るデータ処理方法を前記下位計数部に適用してデータ処理を行うことを特徴とする固体撮像装置である。
本発明によれば、AD変換回路の回路規模を縮小することができる。
本発明の第１の実施形態によるデータ処理方法を示す参考図である。 本発明の第１の実施形態によるデータ処理部の構成を示すブロック図である。 本発明の第１の実施形態によるデータ処理部の動作を示すタイミングチャートである。 本発明の第１の実施形態によるデータ処理部の動作を示すタイミングチャートである。 本発明の第２の実施形態によるデータ処理方法を示す参考図である。 本発明の第２の実施形態によるデータ処理部の構成を示すブロック図である。 本発明の第２の実施形態によるデータ処理部の動作を示すタイミングチャートである。 本発明の第２の実施形態によるデータ処理部の動作を示すタイミングチャートである。 本発明の第３の実施形態によるデータ処理部の構成を示すブロック図である。 本発明の第３の実施形態によるデータ処理部の他の構成を示すブロック図である。 本発明の第３の実施形態によるデータ処理部の動作を示すタイミングチャートである。 本発明の第３の実施形態によるデータ処理部の動作を示すタイミングチャートである。 本発明の第４の実施形態による固体撮像装置の構成を示すブロック図である。 従来のAD変換回路の一部構成を示すブロック図である。 従来の動作を示すタイミングチャートである。
以下、図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるデータ処理方法の一例を示している。以下、図１について説明する。図１に示すデータ処理方法を実現する円環遅延回路は、図１４に記載された円環遅延回路201と同一であるとして説明するが、この構成に限る必要はない。
（１）は、円環遅延回路の出力である所定の数（この場合は、9個）のクロック信号（CK0〜CK8）の各状態（状態0〜17）での論理状態（データ信号の論理状態）を示している。（２）は、主ラッチ信号であるCK8を反転した信号XCK8の論理状態を示している。（３）は、CK8あるいはXCK8と、それ以外のラッチ信号であるCK0〜CK７との排他的論理和演算の結果を示している。
（３）’は、（３）が示す排他的論理和演算の結果（この場合は、H状態の数）を計数した計数値である。この計数値は、データ信号の前半の状態（状態0〜8）と後半の状態（状態9〜17）のそれぞれにおいて、状態ごとに異なる値（0〜8の何れか）となる。（４）は、XCK8とグランドGND（L状態）との排他的論理和演算の結果を示している。
（４）’は、（４）での排他的論理和演算の結果（この場合は、H状態の数）を所定の数だけ（この場合は、9回）計数した計数値を示している。これは、各状態（状態0〜17）における主ラッチ信号（を反転した信号）の状態（H／L状態）を演算することで、データ信号が前半の状態（状態0〜8）あるいは後半の状態（状態9〜17）の何れであるかを求めていることを意味する。前半の状態（状態0〜8）であれば計数値は0となり、後半の状態（状態9〜17）であれば計数値は9となる。
（５）は、（３）’での計数値と（４）’での計数値を合計した計数値を示している。図１ではアップカウントモードで計数した場合を記載しており、例えば状態0であれば計数値も0、例えば状態17であれば計数値も17、となる。このように、（５）が示す計数値は、状態0〜17のそれぞれに固有の値となる。なお、状態0〜8に関しては、（４）での排他的論理和演算の結果が0なので、（５）での計数値は（３）’での計数値と等価である。すなわち、状態0〜8に関しては、（５）での計数値を出力することは（３）’での計数値を出力することと等価である。
図２は、図１のデータ処理方法を実現するための具体的な回路構成の一例を示すものである。以下に、本構成図について説明する。
図１に示すデータ処理部21は、円環遅延回路から出力されたクロック信号であるデータ信号を2進化する。データ処理部21は、円環遅延回路の出力である所定の数のクロック信号CK0〜CK8をラッチするラッチ回路D_0〜D_8、ラッチ回路D_8の出力（Q／XQ）を切り換える選択回路MUX、排他的論理和演算を行う演算回路XOR、排他的論理和演算の結果を計数する論理積演算を行う演算回路AND、およびアップカウント／ダウンカウントの両モードでのカウントが可能なカウンタ回路Cで構成される。
カウンタ回路CのMSBは、正／負を判別するためのフラッグ用ビットである。ラッチ回路D_0〜D_8に入力される制御信号Holdにより、所定の条件を満足する時点でのクロック信号CK0〜CK8の論理状態がラッチされる。スイッチの制御信号SW0〜SW8により、ラッチ回路D_0〜D_7の出力QおよびグランドGNDの何れか１つが演算回路XORの一方の入力端子に出力される。選択回路MUXの制御信号SELにより、ラッチ回路D_8の出力（Q／XQ）が選択されて出力される。カウンタ回路Cの制御信号RSTにより、カウンタ回路Cのリセットが行われ、制御信号MODEにより、カウンタ回路Cの動作モードの切り換えが行われる。演算回路ANDの制御信号CNTにより、カウンタ回路Cの計数動作が制御される。これにより、データ信号の状態（状態0〜17）に応じた計数値を得ることができる。尚、動作モードの切り換えを行う場合、動作モードの切り換え時に発生する（可能性がある）データの不連続性（破壊）を回避するため、例えばデータ保持機能、を有するカウンタ回路で構成することが好ましい。
次に、データ処理部21の動作について具体例を用いて説明する。第１のデータ信号を状態15、第２のデータ信号を状態3、とする。第１のデータ信号はCK0：H状態／CK1：L状態／CK2：H状態／CK3：L状態／CK4：H状態／CK5：L状態／CK6：L状態／CK7：H状態／CK8：L状態、第２のデータ信号はCK0：L状態／CK1：H状態／CK2：L状態／CK3：L状態／CK4：H状態／CK5：L状態／CK6：H状態／CK7：L状態／CK8：H状態、である。図３と図４は、データ処理部21の動作を示している。まず、図３に示す動作が行われ、続いて、図４に示す動作が行われる。以下の動作の前に制御信号Holdにより、クロック信号CK0〜CK8の論理状態がデータ信号としてラッチ回路D_0〜D_8にラッチされる。
まず、第１のデータ信号のデータ処理が行われる。最初に、制御信号MODEがH状態に設定される。これにより、カウンタ回路Cはダウンカウントモードで計数する。続いて、制御信号RSTがH状態に設定される。これにより、カウンタ回路Cの計数値が0にリセットされる。続いて、制御信号SELがL状態に設定され、制御信号SW0、SW2、SW4、SW6が順にONする。演算回路XORは主ラッチ信号CK8とCK0、CK2、CK4、CK6との排他的論理和演算を行い、カウンタ回路Cはその結果（H状態の数）を計数する。この時点での計数値は-3である。
その後、制御信号SELがH状態に設定され、制御信号SW1、SW3、SW5、SW7が順にONする。演算回路XORは、主ラッチ信号CK8を反転した信号XCK8とCK1、CK3、CK5、CK7との排他的論理和演算を行い、カウンタ回路Cはその結果（H状態の数）を計数する。この時点での計数値は-6である。最後に、制御信号SW8がONする。演算回路XORはXCK8とグランドGNDとの排他的論理和演算を行い、カウンタ回路Cはその結果（H状態）を9回計数する。この時点の計数値は-15である。第１のデータ信号のデータ処理のみを行う場合には、この時点の計数値がカウンタ回路Cから出力される。
次に、第２のデータ信号のデータ処理が行われる。最初に、制御信号MODEがL状態に設定される。これにより、カウンタ回路Cはアップカウントモードで計数する。制御信号RSTによるリセット動作を行わないので、カウンタ回路Cの計数値の初期値は-15のままである。制御信号SELがL状態に設定され、制御信号SW0、SW2、SW4、SW6が順にONする。演算回路XORは主ラッチ信号CK8とCK0、CK2、CK4、CK6との排他的論理和演算を行い、カウンタ回路Cはその結果（H状態の数）を計数する。この時点での計数値は-13である。
その後、制御信号SELがH状態に設定され、制御信号SW1、SW3、SW5、SW7が順にONする。演算回路XORは、主ラッチ信号CK8を反転した信号XCK8とCK1、CK3、CK5、CK7との排他的論理和演算を行い、カウンタ回路Cはその結果（H状態の数）を計数する。この時点での計数値は-12である。最後に、制御信号SW8がONする。演算回路XORはXCK8とグランドGNDとの排他的論理和演算を行い、カウンタ回路Cはその結果（H状態）を9回計数する。計数値として-12が確定される。XCK8とグランドGNDとの排他的論理和演算の結果は0（L状態）であるので、XCK8とグランドGNDとの排他的論理和演算の結果を9回計数することによる計数値の増減はない。以上により、第１のデータ信号である状態15と第２のデータ信号である状態3との差分処理結果のデータ-12が得られる。カウンタ回路Cは差分処理結果を示す計数値を出力する。
上記では、排他的論理和演算を行っているが、演算回路XORの代わりに、非排他的論理和演算（XNOR）を行う回路を配置し、その出力を反転して演算回路ANDに入力するようにしてもよい。また、その構成に限る必要もない。
本実施形態では、排他的論理和演算の結果を計数することにより状態ごとに異なる計数値を得ることが可能となる。また、排他的論理和演算を時分割で行い、その結果をカウンタ回路Cに順次入力するように動作すればよいので、ラッチ回路とエンコーダ回路を接続する信号線を削減することができる。例えば、図２の選択回路MUX、演算回路XOR、演算回路AND、カウンタ回路Cでエンコーダ回路が構成されると考えると、ラッチ回路D_8の出力を選択回路MUXに伝える2本の信号線と、ラッチ回路D_0〜D_8の出力を演算回路XORに伝える1本の信号線とでラッチ回路とエンコーダ回路を接続すればよい。図１４ではラッチ回路202と2進化回路203を接続する信号線の数は9本であるから、これよりも信号線を削減することができる。また、2進化回路203の内部では、少なくとも否定論理積（NAND）回路あるいは否定論理和（NOR）回路とインバータ回路を組み合わせた回路をクロック信号CK0〜CK8ごとに設けているが、図２のエンコーダ回路ではこれよりも回路構成が簡易化されている。以上により、AD変換回路の回路規模を縮小することができる。
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図５は、本実施形態によるデータ処理方法の一例を示している。以下、図３について説明する。図５に示すデータ処理方法を実現する円環遅延回路は、図１４に記載された円環遅延回路201と同一であるとして説明するが、この構成に限る必要はない。
（１）は、円環遅延回路の出力である所定の数（この場合は、9個）のクロック信号（CK0〜CK8）の各状態（状態0〜17）での論理状態（データ信号の論理状態）を示している。ここでXCK*は、CK*の論理状態を反転した信号である（*は0、2、4、6の何れか）。（２）は、主ラッチ信号であるCK8を反転した信号XCK8の論理状態を示している。（３）は、XCK8と、それ以外のラッチ信号あるいはラッチ信号を反転した信号であるXCK0／CK1／XCK2／CK3／XCK4／CK5／XCK6／CK7との排他的論理和演算の結果を示している。
（３）’は、（３）での排他的論理和演算の結果（この場合は、H状態の数）を計数した計数値である。この計数値は、データ信号の前半の状態（状態0〜8）と後半の状態（状態9〜17）のそれぞれにおいて、状態ごとに異なる値（0〜8の何れか）となる。（４）は、XCK8とグランドGND（L状態）との排他的論理和演算の結果を示している。
（４）’は、（４）での排他的論理和演算の結果（この場合は、H状態の数）を所定の数だけ（この場合は、9回）計数した計数値を示している。これは、各状態（状態0〜17）における主ラッチ信号（を反転した信号）の状態（H／L状態）を演算することで、データ信号が前半の状態（状態0〜8）あるいは後半の状態（状態9〜17）の何れであるかを求めていることを意味する。前半の状態（状態0〜8）であれば計数値は0となり、後半の状態（状態9〜17）であれば計数値は9となる。
（５）は、（３）’での計数値と（４）’での計数値を合計した計数値を示している。図５ではアップカウントモードで計数した場合を記載しており、例えば状態0であれば計数値も0、例えば状態17であれば計数値も17、となる。このように、（５）が示す計数値は、状態0〜17のそれぞれに固有の値となる。なお、状態0〜8に関しては、（４）での排他的論理和演算の結果が0なので、（５）での計数値は（３）’での計数値と等価である。すなわち、状態0〜8に関しては、（５）での計数値を出力することは（３）’での計数値を出力することと等価である。
図６は、図５のデータ処理方法を実現するための具体的な回路構成の一例を示すものである。以下に、本構成図について説明する。
図６に示すデータ処理部22は、円環遅延回路から出力されたクロック信号であるデータ信号を2進化する。データ処理部22は、円環遅延回路の出力である所定の数のクロック信号CK0〜CK8をラッチするラッチ回路D_0〜D_8、排他的論理和演算を行う演算回路XOR、排他的論理和演算の結果を計数する論理積演算を行う演算回路AND、およびアップカウント／ダウンカウントの両モードでのカウントが可能なカウンタ回路Cで構成される。
カウンタ回路CのMSBは、正／負を判別するためのフラッグ用ビットである。ラッチ回路D_0〜D_8に入力される制御信号Holdにより、所定の条件を満足する時点でのクロック信号CK0〜CK8の論理状態がラッチされる。スイッチの制御信号SW0〜SW8により、ラッチ回路D_0〜D_7の出力Q／XQおよびグランドGNDの何れか１つが演算回路XORの一方の入力端子に出力される。カウンタ回路Cの制御信号RSTにより、カウンタ回路Cのリセットが行われ、制御信号MODEにより、カウンタ回路Cの動作モードの切り換えが行われる。演算回路ANDの制御信号CNTにより、カウンタ回路Cの計数動作が制御される。これにより、データ信号の状態（状態0〜17）に応じた計数値を得ることができる。尚、動作モードの切り換えを行う場合、動作モードの切り換え時に発生する（可能性がある）データの不連続性（破壊）を回避するため、例えばデータ保持機能、を有するカウンタ回路で構成することが好ましい。
次に、データ処理部22の動作について具体例を用いて説明する。第１のデータ信号を状態15、第２のデータ信号を状態3、とする。第１のデータ信号はXCK0：L状態／CK1：L状態／XCK2：L状態／CK3：L状態／XCK4：L状態／CK5：L状態／XCK6：H状態／CK7：H状態／XCK8：H状態、第２のデータ信号はXCK0：H状態／CK1：H状態／XCK2：H状態／CK3：L状態／XCK4：L状態／CK5：L状態／XCK6：L状態／CK7：L状態／XCK8：L状態、である。図７と図８は、データ処理部22の動作を示している。まず、図７に示す動作が行われ、続いて、図８に示す動作が行われる。以下の動作の前に制御信号Holdにより、クロック信号CK0〜CK8の論理状態がデータ信号としてラッチ回路D_0〜D_8にラッチされる。
まず、第１のデータ信号のデータ処理が行われる。最初に、制御信号MODEがH状態に設定される。これにより、カウンタ回路Cはダウンカウントモードで計数する。続いて、制御信号RSTがH状態に設定される。これにより、カウンタ回路Cの計数値が0にリセットされる。続いて、制御信号SW0〜SW7が順にONする。演算回路XORは、主ラッチ信号を反転した信号XCK8とXCK0、CK1、XCK2、CK3、XCK4、CK5、XCK6、CK7との排他的論理和演算を行い、カウンタ回路Cはその結果（H状態の数）を計数する。この時点での計数値は-6である。
その後、制御信号SW8がONする。演算回路XORはXCK8とグランドGNDとの排他的論理和演算を行い、カウンタ回路Cはその結果（H状態）を9回計数する。この時点の計数値は-15である。第１のデータ信号のデータ処理のみを行う場合には、この時点の計数値がカウンタ回路Cから出力される。
次に、第２のデータ信号のデータ処理が行われる。最初に、制御信号MODEがL状態に設定される。これにより、カウンタ回路Cはアップカウントモードで計数する。制御信号RSTによるリセット動作を行わないので、カウンタ回路Cの計数値の初期値は-15のままである。制御信号SW0〜SW7が順にONする。演算回路XORは、主ラッチ信号を反転した信号XCK8とXCK0、CK1、XCK2、CK3、XCK4、CK5、XCK6、CK7との排他的論理和演算を行い、カウンタ回路Cはその結果（H状態の数）を計数する。この時点での計数値は-12である。
その後、制御信号SW8がONする。演算回路XORはXCK8とグランドGNDとの排他的論理和演算を行い、カウンタ回路Cはその結果（H状態）を9回計数する。計数値として-12が確定される。XCK8とグランドGNDとの排他的論理和演算の結果は0（L状態）であるので、XCK8とグランドGNDとの排他的論理和演算の結果を9回計数することによる計数値の増減はない。以上により、第１のデータ信号である状態15と第２のデータ信号である状態3との差分データ-12が得られる。カウンタ回路Cは差分処理結果を示す計数値を出力する。
上記では、主ラッチ信号を反転した信号XCK8と他の信号との排他的論理和演算を行っているが、主ラッチ信号CK8を反転せず、主ラッチ信号CK8と他の信号との排他的論理和演算を行ってもよい。また、上記では、排他的論理和演算を行っているが、演算回路XORの代わりに、非排他的論理和演算（XNOR）を行う回路を配置し、その出力を反転して演算回路ANDに入力するようにしてもよい。また、その構成に限る必要もない。
前述した第１の実施形態では、奇数番目の反転素子の出力であるクロック信号CK1、CK3、CK5、CK7については、主ラッチ信号を反転した信号XCK8と排他的論理和演算を行い、偶数番目の反転素子の出力であるクロック信号CK0、CK2、CK4、CK6については、主ラッチ信号CK8と排他的論理和演算を行っている。このように、ラッチ回路D_8の出力を切り換える必要があるために、図２に示すように選択回路MUXが設けられている。
これに対して、本実施形態では、奇数番目の反転素子の出力であるクロック信号CK1、CK3、CK5、CK7、および偶数番目の反転素子の出力であるクロック信号を反転したXCK0、XCK2、XCK4、XCK6と、主ラッチ信号を反転した信号XCK8との排他的論理和演算を行うため、ラッチ回路D_8の出力を切り換える必要がない。したがって、図２に示す選択回路MUXを設ける必要がなくなり、第１の実施形態よりもAD変換回路の回路規模を縮小することができる。
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図９は、本実施形態によるデータ処理方法を実現するための具体的な回路構成の一例を示すものである。以下に、本構成図について説明する。本実施形態によるデータ処理方法を実現する遅延回路は、反転素子が円環状に接続された円環遅延回路でなくてもよい。
図９に示すデータ処理部23は、遅延回路の出力である所定の数のクロック信号CK0〜CK7をラッチするラッチ部31、ラッチ部31の出力を演算する演算部32、演算部32での演算結果に応じて計数する下位計数部33、ラッチ部31および下位計数部33の出力を切り換える切換え部34、切換え部34からの出力をカウントクロックとしてカウントを行う上位計数部35で構成される。本例のクロック信号の信号数である所定の数（図９では8）は、2のべき乗であることが好ましい。
下位計数部33および上位計数部35はアップダウンカウントモードを有するアップダウンカウンタ回路で構成され、制御信号RSTはリセット動作、制御信号MODEはカウントモードの切り換え、を行う。上位計数部35を構成するカウンタ回路のMSBは、正／負を判別するためのフラッグ用ビットである。また、下位計数部33および上位計数部35は、前述のカウントモードおよび後述のカウントクロックの切り換え時に発生する（可能性がある）データの不連続性（破壊）を回避するため、例えばデータ保持機能、を有するカウンタ回路で構成することが好ましい。ラッチ部31は、ラッチ回路D_0〜D_7で構成され、制御信号Holdにより所定の時刻でのクロック信号CK0〜CK7の論理状態をラッチする。制御信号SW0〜SW7は、ラッチされた信号から所望のデータを演算部32に出力する。制御信号CTLは、演算部32および下位計数部33での計数を制御する。切換え部34は、制御信号SELを用いてカウントクロックの切換えを行う。
尚、下位データ信号の2進化は、例えば第１の実施形態または第２の実施形態に係る方法を用いても構わないし、例えば図１０、図１１、図１２に示すようなサーモコードを取得する方法を用いても構わない。すなわち、ラッチ部31、演算部32、下位計数部33からなる回路の構成は、図２、図５、図１０の何れでもよい。また、これらに限る必要もない。本構成において、第１の実施形態または第２の実施形態に係る方法を用いる場合の下位計数部は4ビットカウンタ回路で構成し、サーモコードを取得する方法を用いる場合の下位計数部は3ビットカウンタ回路で構成する。
次に、データ処理部23の動作について具体例を用いて説明する。本説明では、下位計数部33として4ビットカウンタ回路（例えば、第１の実施形態または第２の実施形態に係る方法）を用いた場合で説明する。遅延回路の出力である8個のクロック信号に基づく下位データ信号の状態数は全16状態（状態0〜15）となる。アップカウントモードで計数した場合、例えば状態0であれば計数値も0、例えば状態15であれば計数値も15、とし、ダウンカウントモードで計数した場合、例えば状態0であれば計数値は0、例えば状態15であれば計数値は-15、となる。
以下では、第１のデータ信号と第２のデータ信号との差分処理を行う例を説明する。各データ信号は下位データ信号と上位データ信号で構成される。ここで、第１のデータ信号の下位データ信号は状態15、上位データ信号は状態3、とし、第２のデータ信号の下位データ信号は状態3、上位データ信号は状態5、とする。すなわち、第１のデータ信号は63（=15+16×3）に対応し、第２のデータ信号は83（=3+16×5）に対応する。
最初に、制御信号MODEにより、カウントモードがダウンカウントモードに設定される。続いて、制御信号RSTにより、下位計数部33および上位計数部35の計数値がリセットされる。この時点の計数値は0である。制御信号SELはL状態に設定され、上位計数部35のカウントクロックはラッチ部31のラッチ回路D_7の出力に設定される。遅延回路の動作中、クロック信号CK7がラッチ回路D_7および切換え部34を介して上位計数部35に入力され、上位計数部35はクロック信号CK7をカウントクロックとしてカウントを行う。
所定の条件を満足する第１の時点で、その時点のデータ信号である第１のデータ信号が保持される。この時点で、制御信号Holdによりラッチ回路D_1〜D_7に保持されている状態が下位データ信号に対応する。また、上位計数部35が第１の時点までにカウントを行った結果が上位データ信号に対応する。この時点で、下位計数部33および上位計数部35が保持している値に基づく計数値は、上位計数部35のカウント結果に基づく-48（=-16×3）である。
続いて、制御信号SELがH状態に設定される。これにより、上位計数部35のカウントクロックは下位計数部33の出力に切り換わり、下位計数部33と上位計数部35とが接続されたダウンカウンタ回路が形成される。続いて、下位データ信号の2進化処理を行う。この2進化処理では、下位計数部33は、計数値が所定値となるごとに上位計数部35にクロック信号を出力し、そのクロック信号に基づいて上位計数部35が1カウントダウンする。この例では、下位計数部33が計数した計数値が0から-1（15と等価）に切り換わるときに、上位計数部35にクロック信号が出力される。下位データ信号の2進化処理が終了した時点で、下位計数部33および上位計数部35が保持している値に基づく計数値は-63である。これにより、第１のデータ信号に応じた2進化データが得られる。
続いて、制御信号SELがL状態に設定される。これにより、上位計数部35のカウントクロックはラッチ部31のラッチ回路D_7の出力に切り換わる。同時に制御信号MODEにより、カウントモードがアップカウントモードに設定される。ここでは、下位計数部33と上位計数部35のリセット動作は行わない。この時点の計数値は-63のままである。遅延回路の動作中、クロック信号CK7がラッチ回路D_7および切換え部34を介して上位計数部35に入力され、上位計数部35はクロック信号CK7をカウントクロックとしてカウントを行う。
所定の条件を満足する第２の時点で、その時点のデータ信号である第２のデータ信号が保持される。この時点で、制御信号Holdによりラッチ回路D_1〜D_7に保持されている状態が下位データ信号に対応する。また、上位計数部35が第１の時点から第２の時点までにカウントを行った結果が上位データ信号に対応する。この時点で、下位計数部33および上位計数部35が保持している値に基づく計数値は17（=-63+16×5）である。
続いて、制御信号SELがH状態に設定される。これにより、上位計数部35のカウントクロックは下位計数部33の出力に切り換わり、下位計数部33と上位計数部35とが接続されたアップカウンタ回路が形成される。続いて、下位データ信号の2進化処理を行う。この2進化処理では、下位計数部33は、計数値が所定値となるごとにクロック信号を上位計数部35に出力し、そのクロック信号に基づいて上位計数部35が1カウントアップする。この例では、下位計数部33が計数した計数値が-1（15と等価）から0に切り換わるときに、上位計数部35にクロック信号が出力される。下位データ信号の2進化処理が終了した時点で、下位計数部33および上位計数部35が保持している値に基づく計数値は20である。これにより、第１のデータ信号と第２のデータ信号との差分データに応じた2進化データが得られる。下位計数部33は2進化データを構成する下位データを出力し、上位計数部35は2進化データを構成する上位データを出力する。
本実施形態では、例えば第１の実施形態や第２の実施形態で示したデータ処理部の構成に対して切換え部34および上位計数部35が追加されることになる。しかし、構成の追加は最小限に抑えられており、また、ラッチ部31とエンコーダ回路を接続する信号線としてラッチ回路D_7と切換え部34とを接続する信号線が1本追加されるだけであるので、図１４に示すエンコーダ回路を使用する場合よりもAD変換回路の回路規模を縮小することができる。
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図１３は、本実施形態による（C）MOS固体撮像装置の概略構成の一例を示している。図１３に示す固体撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、ランプ部19（参照信号生成部）、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。クロック生成部18は各クロックを生成する。ランプ部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線119を介して接続される。水平選択部14は、AD変換されたデータを水平信号線117に読み出す。出力部17は、水平信号線117に接続されている。制御部20は各部を制御する。
図１３では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
このシステム構成において、撮像部2の各単位画素3を駆動制御する周辺の駆動系や信号処理系、即ち垂直選択部12、水平選択部14、カラム処理部15、出力部17、クロック生成部18、ランプ部19、および制御部20などの周辺回路は、撮像部2と共に、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成される。
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。
カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられたADC部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を通して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもってADC部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対してADC部16を１つ配置し、この１つのADC部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。このカラム処理部15、特にADC部16の詳細については後述する。
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線119を介して電圧比較部108の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15のADC部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、ADC部16でAD変換されたデジタルデータは順に水平信号線117に読み出される。
クロック生成部18は、遅延ユニット（反転素子）が接続された遅延回路であるVCO101で構成される。下位ビットとしてVCO101を構成する（同一の）遅延ユニットが例えば8段接続されていれば、VCO101は8相クロックCK0、CK1、CK2、CK3、CK4、CK5、CK6、CK7を出力する。尚、VCO101を構成する遅延回路は、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。尚、制御部20は、撮像部2や垂直選択部12および水平選択部14など、他の機能要素とは独立して、別の半導体集積回路として提供されても構わない。その場合、撮像部2や垂直選択部12および水平選択部14などからなる撮像デバイスと制御部20とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして提供されても構わない。
次に、ADC部16の構成について説明する。ADC部16は各々、撮像部2の各単位画素3から垂直信号線13を通して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
以下では、ADC部16の構成の詳細について説明する。ADC部16は列ごとに設けられており、図１３では6個のADC部16が設けられている。各列のADC部16は同一の構成となっている。ADC部16は、電圧比較部108と、下位ラッチ部105、2進化回路104、カラムカウンタ103で構成されるラッチ部116とで構成される。ここで、カラムカウンタ103は、カラムカウンタ103の論理状態を保持するラッチ機能を合わせ持つカウンタ回路を想定している。これにより、別途上位ラッチ部を内蔵する必要が無くなる。尚、下位ラッチ部105は図9のラッチ部31に相当し、2進化回路104は図9の演算部32／下位計数部33／切換え部34に相当し、カラムカウンタ103は図9の上位計数部35に相当する。
電圧比較部108は、撮像部2の単位画素3から垂直信号線13を通して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波とを比較することによって、画素信号の大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。電圧比較部108の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベルになり、ランプ電圧が信号電圧以下のときにはLowレベルになる。
下位ラッチ部105は、電圧比較部108の比較出力を受けて、この比較出力が反転するタイミングで、クロック生成部18で生成された論理状態を下位データ信号としてラッチ（保持／記憶）する。ここで、下位ラッチ部105にラッチされた下位データ信号は、例えば8ビットのデータである。また、カラムカウンタ103のカウント結果が示す上位データ信号は、例えば10ビットのデータである。尚、この10ビットは一例であって、10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、VCO101から出力されるクロック（例えばCK7、すなわち図9のラッチ部31のラッチ回路D_7の出力Qに相当）によりカウントするとともに、一定の位相差を有する多相クロック（CK0〜CK7、すなわち図9のラッチ部31のラッチ回路D_0〜D_7の出力Qに相当）の論理状態で計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してADC部16に時系列で入力される。以下では、1回目および2回目の各読出し動作とその後の演算処理の詳細について説明する。
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、電圧比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。電圧比較部108は、このランプ波とリセットレベルとを比較する。この間、カラムカウンタ103はVCO101から出力されるクロックをカウントクロックとしてカウントを行う。なお、VCO101のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましい。
電圧比較部108は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第１のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、下位ラッチ部105はVCO101の下位論理状態を保持する。また、この第１のタイミングにおいて、カラムカウンタ103はカウント動作を停止することで、上位論理状態を保持する。この結果、下位ラッチ部105およびカラムカウンタ103により第１のデータ信号が保持される。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
その後、第３の実施形態で説明した方法により、第１のデータ信号の2進化処理が行われる。これにより、第１のデータ信号に応じたデジタルデータが得られる。続いて、このデジタルデータが、2回目の読出しにおける2進化回路104およびカラムカウンタ103の初期値として設定される。
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、電圧比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。電圧比較部108は、このランプ波と信号レベルとを比較する。この間、カラムカウンタ103はVCO101から出力されるクロックをカウントクロックとしてカウントを行う。なお、VCO101のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましい。
電圧比較部108は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第２のタイミング）に、比較出力を反転させる。この第２のタイミングにおいて、下位ラッチ部105はVCO101の下位論理状態を保持する。また、この第２のタイミングにおいて、カラムカウンタ103はカウント動作を停止することで、上位論理状態を保持する。この結果、下位ラッチ部105およびカラムカウンタ103により第２のデータ信号が保持される。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
その後、第３の実施形態で説明した方法により、第２のデータ信号の2進化処理が行われる。これにより、第１のデータ信号と第２のデータ信号との差分データに応じたデジタルデータが得られる。最後に、デジタルデータは、水平選択部14により水平信号線117を介して出力され、出力部17に転送される。
上記により、ピッチの狭いカラム内でデジタル的に画素信号の差分処理を行うことが可能になる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
2・・・撮像部、5・・・読出電流源部、6・・・アナログ部、12・・・垂直選択部、14・・・水平選択部、15・・・カラム処理部、16・・・ADC部、17・・・出力部、18・・・クロック生成部、19・・・ランプ部、20・・・制御部、21，22，23, 24・・・データ処理部、31・・・ラッチ部、32・・・演算部、33・・・下位計数部、34・・・切換え部、35・・・上位計数部、101・・・VCO、103・・・カラムカウンタ、104，105・・・下位ラッチ部、108・・・電圧比較部、116・・・ラッチ部、201・・・円環遅延回路、202・・・ラッチ回路、203・・・2進化回路、204・・・カウンタ回路、205・・・メモリー回路

Claims (10)

  1. 複数個の反転素子を接続してなる遅延回路の出力に基づく第１のデータ信号と第２のデータ信号との差分処理を行うデータ処理方法であって、
    前記遅延回路の出力であるクロック信号の１つをダウンカウントモードおよびアップカウントモードの何れか一方のモードで上位計数部が計数し、
    前記遅延回路の出力である所定の数のクロック信号を前記一方のモードで下位計数部が計数し、計数値が所定値になるごとに前記上位計数部にクロック信号を出力し、
    前記下位計数部からのクロック信号を前記一方のモードで前記上位計数部が計数し、
    前記一方のモードで計数した値を初期値として、前記遅延回路の出力であるクロック信号の１つをダウンカウントモードおよびアップカウントモードの何れか他方のモードで前記上位計数部が計数し、
    前記一方のモードで計数した値を初期値として、前記遅延回路の出力である所定の数のクロック信号を前記他方のモードで前記下位計数部が計数し、計数値が所定値になるごとに前記上位計数部にクロック信号を出力し、
    前記下位計数部からのクロック信号を前記他方のモードで前記上位計数部が計数し、
    前記上位計数部および前記下位計数部が前記他方のモードで計数した計数値を前記第１のデータ信号と前記第２のデータ信号との差分データとして出力する、
    ことを特徴とするデータ処理方法。
  2. 複数個の反転素子を円環状に接続してなる円環遅延回路の出力である所定の数のクロック信号をデータ信号としてラッチ回路がラッチし、
    前記ラッチされたデータ信号の１つを主ラッチ信号とし、前記主ラッチ信号あるいは前記主ラッチ信号を反転した反転信号とそれ以外の前記データ信号との排他的論理和演算または非排他的論理和演算を演算回路が順に行い、
    前記主ラッチ信号に応じて、前記排他的論理和演算または前記非排他的論理和演算の結果をカウンタ回路が計数した値を計数値として出力する、もしくは前記排他的論理和演算または前記非排他的論理和演算の結果を前記カウンタ回路が計数した値と前記所定の数を前記カウンタ回路が計数した値との合計を計数値として出力する、
    ことを特徴とするデータ処理方法。
  3. 複数個の反転素子を円環状に接続してなる円環遅延回路の出力である所定の数のクロック信号をデータ信号としてラッチ回路がラッチし、
    前記ラッチされたデータ信号の１つを主ラッチ信号とし、前記ラッチされたデータ信号のうち、前記反転素子の接続順に応じた奇数番目および偶数番目の何れか一方の前記データ信号、あるいは前記奇数番目および前記偶数番目の何れか他方の前記データ信号を反転した反転信号と前記主ラッチ信号あるいは前記主ラッチ信号を反転した反転信号との排他的論理和演算または非排他的論理和演算を演算回路が順に行い、
    前記主ラッチ信号に応じて、前記排他的論理和演算または前記非排他的論理和演算の結果をカウンタ回路が計数した値を計数値として出力する、もしくは前記排他的論理和演算または前記非排他的論理和演算の結果を前記カウンタ回路が計数した値と前記所定の数を前記カウンタ回路が計数した値との合計を計数値として出力する、
    ことを特徴とするデータ処理方法。
  4. 請求項２または請求項３に係るデータ処理方法を用いて、前記円環遅延回路の出力に基づく第１のデータ信号と第２のデータ信号との差分処理を行うデータ処理方法であって、
    前記第１のデータ信号の計数処理において、ダウンカウントモードおよびアップカウントモードの何れか一方のモードで前記カウンタ回路が計数し、
    前記第２のデータ信号の計数処理において、前記一方のモードで計数した値を初期値として、ダウンカウントモードおよびアップカウントモードの何れか他方のモードで前記カウンタ回路が計数し、計数値を前記第１のデータ信号と前記第２のデータ信号との差分データとして出力する、
    ことを特徴とするデータ処理方法。
  5. 前記ダウンカウントモードと前記アップカウントモードで計数を行う際に、モードの切換えが可能なアップダウンカウンタを前記ダウンカウントモードと前記アップカウントモードで共通に用いつつ、その処理モードを切り換えて計数を行う、
    ことを特徴とする請求項１または請求項４に係るデータ処理方法。
  6. 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
    時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    AD変換の対象となる、前記画素の出力である画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
    複数の反転素子を有し、前記比較処理の開始に係るタイミングで遷移動作を開始する遅延回路と、
    前記遅延回路からのクロック信号を計数する上位計数部と、
    前記比較処理の終了に係るタイミングで、前記遅延回路の出力である所定の数のクロック信号をラッチする下位ラッチ部と、
    前記下位ラッチ部にラッチされた前記所定の数のクロック信号を計数する下位計数部と、
    を有し、請求項１に係るデータ処理方法を前記上位計数部および前記下位計数部に適用してデータ処理を行う
    ことを特徴とする固体撮像装置。
  7. 前記画素信号は、基準レベルと信号レベルとを含んでおり、前記基準レベルおよび前記信号レベルの何れか一方が前記第１のデータ信号、前記基準レベルおよび前記信号レベルの何れか他方が前記第２のデータ信号であることを特徴とする請求項６に記載の固体撮像装置。
  8. 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
    時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    AD変換の対象となる、前記画素の出力である画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
    複数の反転素子を有し、前記比較処理の開始に係るタイミングで遷移動作を開始する遅延回路と、
    前記遅延回路からのクロック信号を計数する上位計数部と、
    前記比較処理の終了に係るタイミングで、前記遅延回路の出力である所定の数のクロック信号をラッチする下位ラッチ部と、
    前記下位ラッチ部にラッチされた前記所定の数のクロック信号を計数する下位計数部と、
    を有し、請求項２または請求項３に係るデータ処理方法を前記下位計数部に適用してデータ処理を行う
    ことを特徴とする固体撮像装置。
  9. 前記画素信号は、基準レベルと信号レベルとを含んでおり、前記基準レベルおよび前記信号レベルのデータ処理を行うことを特徴とする請求項８に記載の固体撮像装置。
  10. 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
    時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    AD変換の対象となる、前記画素の出力である画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
    複数の反転素子を有し、前記比較処理の開始に係るタイミングで遷移動作を開始する遅延回路と、
    前記遅延回路からのクロック信号を計数する上位計数部と、
    前記比較処理の終了に係るタイミングで、前記遅延回路の出力である所定の数のクロック信号をラッチする下位ラッチ部と、
    前記下位ラッチ部にラッチされた前記所定の数のクロック信号を計数する下位計数部と、
    を有し、前記画素信号は、基準レベルと信号レベルとを含んでおり、前記基準レベルおよび前記信号レベルの何れか一方を前記第１のデータ信号、前記基準レベルおよび前記信号レベルの何れか他方を前記第２のデータ信号として、請求項４に係るデータ処理方法を前記下位計数部に適用してデータ処理を行う
    ことを特徴とする固体撮像装置。
JP2010023487A 2010-02-04 2010-02-04 データ処理方法および固体撮像装置 Active JP5452263B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010023487A JP5452263B2 (ja) 2010-02-04 2010-02-04 データ処理方法および固体撮像装置
CN201110033978.4A CN102148942B (zh) 2010-02-04 2011-01-31 数据处理方法和固体摄像装置
US13/018,949 US8525092B2 (en) 2010-02-04 2011-02-01 Data processing method and solid-state image pickup device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010023487A JP5452263B2 (ja) 2010-02-04 2010-02-04 データ処理方法および固体撮像装置

Publications (2)

Publication Number Publication Date
JP2011166235A JP2011166235A (ja) 2011-08-25
JP5452263B2 true JP5452263B2 (ja) 2014-03-26

Family

ID=44340788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010023487A Active JP5452263B2 (ja) 2010-02-04 2010-02-04 データ処理方法および固体撮像装置

Country Status (3)

Country Link
US (1) US8525092B2 (ja)
JP (1) JP5452263B2 (ja)
CN (1) CN102148942B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013012966A (ja) * 2011-06-30 2013-01-17 Olympus Corp 撮像装置
JP5659112B2 (ja) * 2011-09-12 2015-01-28 オリンパス株式会社 Ａｄ変換回路および撮像装置
JP5738739B2 (ja) * 2011-10-27 2015-06-24 オリンパス株式会社 固体撮像装置
JP5977634B2 (ja) 2012-09-24 2016-08-24 オリンパス株式会社 データ処理回路および固体撮像装置
JP5941816B2 (ja) * 2012-10-04 2016-06-29 オリンパス株式会社 Ａｄ変換回路および固体撮像装置
JP5977680B2 (ja) * 2013-01-08 2016-08-24 オリンパス株式会社 固体撮像装置
EP2796945A1 (en) * 2013-04-24 2014-10-29 Asahi Kasei Microdevices Corporation Time-to-digital conversion with analog dithering
JP6273126B2 (ja) * 2013-11-14 2018-01-31 キヤノン株式会社 Ａｄ変換器、固体撮像素子および撮像システム
WO2016046904A1 (ja) * 2014-09-24 2016-03-31 オリンパス株式会社 エンコード回路、ａｄ変換回路、撮像装置、および撮像システム
JP6579744B2 (ja) * 2014-11-28 2019-09-25 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法、及び撮像装置の検査方法
JP6593434B2 (ja) * 2015-03-19 2019-10-23 ソニー株式会社 受信回路、電子装置、送受信システムおよび受信回路の制御方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273735A (ja) * 2002-03-12 2003-09-26 Denso Corp Ａ／ｄ変換方法及び装置
JP4423111B2 (ja) 2004-06-01 2010-03-03 キヤノン株式会社 撮像素子および撮像システム
JP4289244B2 (ja) * 2004-07-16 2009-07-01 ソニー株式会社 画像処理方法並びに物理量分布検知の半導体装置および電子機器
JP4626581B2 (ja) * 2006-05-15 2011-02-09 株式会社デンソー 数値化装置
JP4953970B2 (ja) * 2007-08-03 2012-06-13 パナソニック株式会社 物理量検知装置およびその駆動方法
JP4743227B2 (ja) * 2008-05-12 2011-08-10 ソニー株式会社 Ａｄ変換方法およびａｄ変換装置、並びに物理量分布検知の半導体装置および電子機器

Also Published As

Publication number Publication date
US20110186713A1 (en) 2011-08-04
CN102148942B (zh) 2014-10-22
CN102148942A (zh) 2011-08-10
US8525092B2 (en) 2013-09-03
JP2011166235A (ja) 2011-08-25

Similar Documents

Publication Publication Date Title
JP5452263B2 (ja) データ処理方法および固体撮像装置
JP5631781B2 (ja) Ａｄ変換回路および撮像装置
JP5695401B2 (ja) 撮像装置
JP5372667B2 (ja) Ａｄ変換器および固体撮像装置
JP5769601B2 (ja) Ａｄ変換回路および撮像装置
JP5659112B2 (ja) Ａｄ変換回路および撮像装置
JP5784377B2 (ja) Ａｄ変換回路および撮像装置
JP2015222868A (ja) 固体撮像装置および撮像装置
JP5687664B2 (ja) Ａｄ変換回路および固体撮像装置
JP5911408B2 (ja) Ａｄ変換回路および固体撮像装置
JP5953225B2 (ja) Ａｄ変換回路および固体撮像装置
JP5767287B2 (ja) 撮像装置
JP5941793B2 (ja) Ａｄ変換回路および固体撮像装置
JP2013255101A (ja) 撮像装置
JP5904899B2 (ja) 撮像装置
JP6403786B2 (ja) エンコード回路、ａｄ変換回路、撮像装置、および撮像システム
JP5885217B2 (ja) 固体撮像装置
JP2013102381A (ja) Ａｄ変換回路および撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131227

R151 Written notification of patent or utility model registration

Ref document number: 5452263

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250